TWI847515B - 半導體結構及其形成方法 - Google Patents

Abstract

一種形成半導體結構的方法包括多個流程。多個導體形成於位在基板上的第一介電層內。覆蓋多個導體的多個第一導電通孔形成於在基板上的第二介電層內。多個電極形成於在基板上的第三介電層內，其中多個電極中的每一者重疊到多個第一導電通孔的一者。硬遮罩形成在第三介電層上。多個心軸曝光物形成在硬遮罩上。多個圖案間隔物形成在多個心軸曝光物的側壁上。移除心軸曝光物。基於圖案間隔物，硬遮罩被圖案化，依據圖案化的硬遮罩形成複數個導線於第三介電層，其中多個導線中的每一者重疊多個第一導電通孔中的一者。

Description

半導體結構及其形成方法

本揭露有關於半導體結構與形成半導體結構的方法。

隨著半導體科技的進步，半導體元件的尺寸與相應地走線縮小，並且一些相應的半導體製造工藝也隨之改變。然而，一旦半導體製造工藝改變，一或多種佈局設計將會失效。舉例而言，對於微影-蝕刻-微影-蝕刻(litho-etch-litho-etch，簡稱LE-LE)的雙重圖案製造工藝來說，可以通過形成多個針狀的結構來用於連接。然而，一旦個通過其他類型的半導體製造工藝來替代LE-LE製造工藝，將無法形成針狀結構，導致佈局設計失效。

因此，如何提供一種解決方案可以在LE-LE佈局中引入接觸結構來替代針狀結構，是所屬領域技術人員所欲解決的問題之一。

本揭露的一態樣有關於一種形成半導體結構的方法。

根據本揭露的一或多個實施方式，一種形成半導體結構的方法包括多個流程。形成複數個導體於基板上的第一介電層內，其中導體沿第一方向延伸。形成複數個第一導電通孔於基板上的第二介電層內，其中第一導電通孔中的每一者重疊導體的其中一者。形成第三介電層於基板上。形成複數個電極於第三介電層內，其中電極中的每一者重疊第一導電通孔中的其中一者。形成硬遮罩於第三介電層上。形成複數個心軸曝光物於硬遮罩上，其中心軸曝光物沿不同於第一方向的第二方向延伸。形成複數個圖案間隔物於心軸曝光物的複數個側壁上。移除心軸曝光物。依據圖案間隔物圖案化硬遮罩。依據圖案化的硬遮罩形成複數個導線於第三介電層，其中導線沿第二方向延伸且在第二方向上與電極分離，並且導線的每一者重疊多個第一導電通孔的相應一者。

在本揭露的一或多個實施方式中，第三介電層是直接位於第二介電層之上，或是第三介電層是直接位於第二介電層之下。

在本揭露的一或多個實施方式中，形成圖案間隔物於心軸曝光物的側壁上包括多個流程。沉積覆蓋心軸曝光物與第三介電層之表面的間隔物層。蝕刻間隔物層以暴露心軸曝光物的複數個頂部，其中殘留在心軸曝光物之複數個側壁的間隔物層形成圖案間隔物。

在本揭露的一或多個實施方式中，心軸曝光物形成以對準第一導電通孔。

在本揭露的一或多個實施方式中，導體包括第一導體一第二導體。第一導體與第二導體排列於第一方向上。

在本揭露的一或多個實施方式中，導體包括第一導體與第二導體，第一導體與第二導體在第一方向上彼此分離。

在本揭露的一或多個實施方式中，電極包括第一電極與第二電極。第一電極與第二電極排列於第一方向上。

在本揭露的一或多個實施方式中，導體包括第一導體與第二導體。第一導體位於導線的第一側，第二導體位於相對導線之第一側的第二側，電極中的第一電極重疊第一導體。

在本揭露的一或多個實施方式中，形成半導體結構的方法進一步包括以下流程。形成從導線中之其中一者延伸至導體中之其中一者的第二導電通孔，其中電極中的其中一者重疊第二導電通孔。

本揭露的一態樣有關於一種形成半導體結構的方法。

根據本揭露的一或多個實施方式，一種形成半導體結構的方法包括多個流程。形成第一導體於在基板上的第一介電層內，其中第一導體沿第一方向延伸。形成第二介電層於第一介電層上與形成複數個第一導電通孔在第二介 電層內，其中第一導線重疊第一導體且排列於第一方向上。形成第三介電層於第二介電層上。形成硬遮罩層於第三介電層上。形成複數個心軸曝光物於硬遮罩上，其中心軸曝光物在第一方向上彼此分離、在不同於第一方向的第二方向上延伸且分別重疊第一導電通孔。沉積間隔物層於心軸曝光物之上。蝕刻間隔物層以形成位於心軸曝光物之複數個側壁上的複數個圖案間隔物，其中圖案間隔物沿第二方向延伸且在第一方向上彼此分離，圖案間隔物中的每一者從心軸曝光物之其中一者的頂部延伸至硬遮罩層的頂面，並且圖案間隔物中的最鄰近二者位於心軸曝光物的最鄰近二者之間。移除心軸曝光物。通過圖案間隔物圖案化硬遮罩。依據圖案化的硬遮罩形成複數個第一導線與複數個第二導線於第三介電層內，其中第一導線與第二導線在第二方向延伸且交錯地排列於第一方向上，並且第一導線中的每一者重疊第一導電通孔的其中一者。

在本揭露的一或多個實施方式中，形成半導體結構的方法進一步包括多個流程。形成第二導電通孔於第二介電層內，其中第二導電通孔在第一方向上分離於第一導電通孔且重疊第一導體。形成電極於第三介電層，其中電極重疊第一導體且連接至第二導電通孔。

在本揭露的一或多個實施方式中，形成半導體結構的方法進一步包括多個流程。形成第二導體於第一介電層，其中第二導體沿第一方向延伸且在第二方向上分離於第一導體。形成複數個第二導電通孔於第二介電層，其中第二 導電通孔重疊第二導體且排列於第一方向，並且在第一導線與二導線形成之後第二導線連接至第二導電通孔。

在一些實施方式中，形成半導體結構的方法進一步包括多個流程。形成位於第二介電層內且重疊第一導體的第三導電通孔，其中第三導電通孔在第二方向上分離於第一導電通孔。形成位於第二介電層內且重疊第二導體的第四導電通孔，其中第四導電通孔在第二方向上分離於第二導電通孔。形成位於第三介電層內且重疊第三導電通孔的第一電極。形成位於第三介電層內且重疊第四導電通孔的第二電極。

在本揭露的一或多個實施方式中，第一導線中的每一者在第一方向上的寬度等於心軸曝光物中的每一者在第一方向上的寬度，並且第二導線中的每一者在第一方向上的寬度等於位在心軸曝光物中之最鄰近二者之間的圖案間隔物中最鄰近二者之間的距離。

在本揭露的一或多個實施方式中，形成半導體結構的方法進一步包括以下流程。連接第一導線與第二導線至在基板上的複數個電晶體。

本揭露的一態樣有關於一種半導體結構。

根據本揭露的一或多個實施方式，一種半導體結構包括基板、第一介電層、第二介電層、複數個導電通孔、第三介電層、複數個導線以及複數個電極。第一介電層位於在基板上的第一層級。複數個導體位於第一介電層內。第二介電層位於在基板上的第二層級。複數個導電通孔位 於第二介電層內。導電通孔中的每一者重疊導體的其中一者。第三介電層位於在基板上的第三層級。複數個導線位於第三介電層內。導線沿不同於第一方向的第二方向上延伸。於第一方向上在導線中最鄰近二者之間的距離小於在導電通孔中最鄰近二者之間的距離。導線中的每一者重疊導電通孔的其中一者。複數個電極位於第三介電層內。電極中的每一者連接導電通孔中的一者。

在本揭露的一或多個實施方式中，第一層級是直接位於第二層級之上，或是第一層級是直接位於第二層級之下。

在本揭露的一或多個實施方式中，導體包括第一導體與第二導體，第一導體位於導線的第一側，第二導體位於導線的第二側，導線的第二側相對於導線的第一側。導線包括複數個第一導線於複數個第二導線，第一導線與第二導線在第一方向上交錯地排列且在空間上彼此間隔，第一導線連接至第一導體，第二導線連接至第二導體。

在本揭露的一或多個實施方式中，電極中的每一者連接導電通孔中的其中一者。

在本揭露的一或多個實施方式中，半導體結構進一步包括電晶體。電晶體位於基板內且連接導線。

綜上所述，本揭露提供了形成半導體結構的改進方法。對於在同一半導體層能形成大量接觸走線的情況，可以形成進一步的連接結構以將接觸走線彼此連接。

應當理解，上述一般性描述與以下詳細描述都僅是 示例，旨在對所要求保護的揭露內容提供進一步解釋。

100:半導體結構

100’:半導體結構

110:基板

120:介電層

121,122:導體

130:介電層

131,132,133,134:導電通孔

140:介電層

151,152:導線

161,162:電極

210:硬遮罩

220:遮罩層

230:心軸曝光物

240:間隔物層

241:圖案間隔物

300:方法

301~312:流程

400:半導體結構

410:基板

411,412:導線

420:介電層

421:導線

430:介電層

431,432,433:導電通孔

440:介電層

441,442:導體

450:介電層

451,452:電極

d1:寬度

d2:距離

d3:距離/寬度

O1:開口

O2:開口

X,Y,Z:方向

本揭露的優點與圖式，應由接下來列舉的實施方式，並參考附圖，以獲得更好的理解。這些圖式的說明僅僅是列舉的實施方式，因此不該認為是限制了個別實施方式，或是限制了發明申請專利範圍的範圍。

第1A圖至第11C圖根據本揭露的一或多的實施方式繪示在形成半導體結構的方法中多個不同流程的示意橫截面圖與示意頂視圖；第12圖根據本揭露的一或多個實施方式繪示形成半導體結構的方法的流程圖；第13圖根據本揭露的一或多個實施方式繪示半導體結構的一示意頂視圖；第14A圖根據本揭露的一或多個實施方式繪示半導體結構的一示意頂視圖；以及第14B圖至14E圖繪示第14A圖的半導體結構的多個示意橫截面圖。

下文係舉實施例配合所附圖式進行詳細說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組 合之結構，所產生具有均等功效的裝置，皆為本揭露所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。

另外，在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞，將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

在本文中，「第一」、「第二」等等用語僅是用於區隔具有相同技術術語的元件或操作方法，而非旨在表示順序或限制本揭露。

此外，「包含」、「包括」、「提供」等相似的用語，在本文中都是開放式的限制，意指包含但不限於。

進一步地，在本文中，除非內文中對於冠詞有所特別限定，否則「一」與「該』可泛指單一個或多個。將進一步理解的是，本文中所使用之「包含」、「包括」、「具有」及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。

在一些半導體製程工藝中，可以通過形成針狀結構來連接在同一個水平層級上二個或更多數量的連接結構。 舉例而言，一個第一金屬層與一個第二金屬層形成在第一層級，並且一個針狀可以隨後形成以從第一金屬層與第二金屬層中的一者延伸至另一者，使得形成的針狀結構能夠用以作為接點且具有在不同於第一層級之第二層級中從第一金屬層與第二金屬層中的一者延伸至另一者的針形。在一或多個實施方式中，針狀結構可以通過微影-蝕刻-微影-蝕刻(litho-etch-litho-etch，簡稱LE-LE)製程來形成。然而，當LE-LE製程被替換為同樣能夠縮小半導體積體電路中元件之尺寸的自對準雙重圖案化(self-aligned double patterning，簡稱SADP)製程時，由於SADP製程中所形成的一或多個層都是同時形成在同一個水平層級上，這使得在不同水平層級形成的針狀結構將失去連接的功能。

在本揭露的一或多個實施方式中，使用到改善的連接結構來取代針狀結構，使得所形成之電路的特徵尺寸能夠進一步縮小。

請參照第1A圖至第11C圖。第1A圖至第11C圖根據本揭露的一或多的實施方式繪示在形成半導體結構100的方法中多個不同流程的示意橫截面圖與示意頂視圖。

如第1A圖與第1B圖所示，提供基板110。第1A圖是形成半導體結構100之一中間流程的示意頂視圖。第1B圖是第1A圖的側視圖。在本揭露的一或多個實施方式中，基板110為半導體基板。舉例而言，基板110的材 料可包括矽或其他合適的半導體材料。在一些實施方式中，一或多個元件可以形成於基板110上。為了簡單說明的目的，一或多個元件未繪示於圖上。

請參照第2A圖至第2B圖。第2A圖是形成半導體結構100之一中間流程的示意頂視圖。第2B圖是第2A圖的橫截面圖。在本實施方式中，介電層120形成在基板110的頂面上，並且導體121與導體122隨後形成在介電層120內。在本實施方式中，介電層120形成在一水平層級，並且介電層120所在的水平層級是高於基板110所在的水平層級。在一或多個實施方式中，導體121與導體122可以認為是位在一個GC層級上，並且導體121與導體122用以作為用於連接位在不同於GC層級之其他水平層級的一或多個元件的共用導體。在一或多個實施方式中，導體121與導體122的材料可以為多晶半導體材料、金屬或其他合適的導電材料。在一或多個實施方式中，介電層120的材料可包括氧化材料。舉例而言，介電層120可以為半導體氧化層。其他能夠用以將多個元件彼此隔絕的介電質材料也可用於作為介電層120的材料。

如第2A圖與第2B圖所示，導體121與導體122在水平方向X上是彼此分離的。進一步地，如第2A圖所示，導體121與導體122在垂直於方向X的方向Y上延伸。在本揭露的一或多個實施方式中，導體121與導體122能夠以以下的方式來形成，但不以此限制本揭露。介電層120形成於基板110之上。被圖案化的硬遮罩(未繪示於 圖上)形成在介電層120上。依據被圖案化的硬遮罩，多個在方向X上彼此分開的開口形成在介電層120中，並且導體121與導體122分別形成在彼此分離的開口內。

請參照第3A圖與第3B圖。第3A圖是形成半導體結構100之一中間流程的示意頂視圖。第3B圖是第3A圖的橫截面圖。

介電層130形成在介電層120上且覆蓋介電層120、導體121與導體122的多個頂部。在第3A圖中，導體121與導體122被介電層130所覆蓋，並且導體121與導體122的區域以虛線表示。在本實施方式中，介電層130上形成在高於介電層120與基板110之水平層級的另一水平層級上。在本實施方式中，包括導體121與導體122在內的介電層120是直接位於介電層130的下方。

在本揭露的一或多個實施方式中，介電層130可以為一個氧化層。舉例而言，介電層130的材料包括半導體氧化物或其他合適的材料。

請參照第4A圖至第4C圖。第4A圖是形成半導體結構100之一中間流程的示意頂視圖。在第4A圖中，導體121與導體122被介電層130所覆蓋，並且導體121與導體122的區域在第4A圖中以虛線表示。第4B圖與第4C圖是沿第4A圖得不同橫截面線段上的橫截面圖。如第4A圖至第4C圖所示，在本實施方式中，導電通孔131、複數個導電通孔132、複數個導電通孔133與導電通孔134形成在介電層130內。導電通孔131、多個導電通孔 132、多個導電通孔133以及導電通孔134在方向X上是彼此分離的。

在本揭露的一或多個實施方式中，導電通孔131、多個導電通孔132、多個導電通孔133以及導電通孔134能夠通過以下的方式形成，但不以此過度限制本揭露。可以形成被圖案化的硬遮罩(未繪示於圖上)於介電層130上。相應於導電通孔131、多個導電通孔132、多個導電通孔133以及導電通孔134的複數個開口形成在介電層130，並且隨後導電材料形成在這些開口中，以形成導電通孔131、多個導電通孔132、多個導電通孔133以及導電通孔134。在一些實施方式中，導電材料包括多晶半導體、金屬或其他合適的材料。

如第4A圖所示，在本實施方式中，導電通孔131與多個導電通孔132覆蓋到導體121在第4B圖中，導電通孔131與多個導電通孔132是接觸到導體121。相似地，如第4A圖與第4B圖所示，多個導電通孔133與導電通孔134是覆蓋到導體122，並且多個導電通孔133與導電通孔134是接觸到導體122。

相似地，如第4A圖與第4C圖所示，在本實施方式中，形成的多個導電通孔132在導體121上沿垂直於方向X的方向Y上排列。換言之，在導體121的個延伸方向是相同於多個導電通孔131的排列方向，使得所有的導電通孔132能夠覆蓋到導體121。相似地，如第4A圖所示，多個導電通孔133是排列在方向Y上，並且導體122 也是在方向Y上延伸，使得所有的導電通孔133是覆蓋到導體122。

在本揭露的一或多個實施方式中，導電通孔131、多個導電通孔132、多個導電通孔133以及導電通孔134能夠被視為是位在一個Ce層級，其中Ce層級是高於基板110的水平層級與GC層級。導電通孔131與導電通孔134能夠連接至不同的電極。多個導電通孔132與多個導電通孔133能夠連接至多個導線。如第4A圖所示，多個導電通孔132與多個導電通孔133能夠連接至在方向Y上彼此分離的不同導線。

請參照第5A圖至第5C圖。第5A圖是形成半導體結構100之一中間流程的示意頂視圖。在第5A圖中。導體121、導體122、導電通孔131、多個導電通孔132、多個導電通孔133與導電通孔134在第5A圖中以虛線呈現。第5B圖與第5C圖是沿第5A圖得不同橫截面線段上的橫截面圖。如第5A圖至第5C圖所示，介電層140形成於介電層130之上。介電層140所在的水平層級是高於基板110、介電層120與介電層130中任一者所在的水平層級。介電層130、導電通孔131、多個導電通孔132、多個導電通孔133與導電通孔134的多個頂面是被介電層140所覆蓋。硬遮罩210是進一步形成在介電層140之上。

在一些實施方式中，介電層120、介電層130與介電層140的材料包括氧化物材料、半導體氧化物材料或 其他合適的介電材料。

參照第6A圖至第6C圖。第6A圖是形成半導體結構100之一中間流程的示意頂視圖。第6B圖與第6C圖是沿第6A圖得不同橫截面線段上的橫截面圖。在第6A圖中，導體121、導體122、導電通孔131、多個導電通孔132、多個導電通孔133與導電通孔134是被介電層140所覆蓋，並且導體121、導體122、導電通孔131、多個導電通孔132、多個導電通孔133與導電通孔134在第6A圖中以虛線表示。

如第6A圖至第6B圖所示，在本實施方式中，多個遮罩層220形成在硬遮罩210之上。多個遮罩層220覆蓋在導電通孔131與導電通孔134之上。多個遮罩層220在方向X上彼此分離，並且多個遮罩層220是沿方向Y延伸。覆蓋到導電通孔131與導電通孔134的多個遮罩層220，是分別用以形成覆蓋到導電通孔131與導電通孔134的電極。詳細請參照後續的討論。

如第6A圖至第6C圖所示，在本實施方式中，複數個心軸曝光物形成在硬遮罩210之上。在第6A圖的頂視圖中，多個心軸曝光物230在方向Y上彼此分離，並且多個心軸曝光物230是在方向X上延伸。多個條狀的心軸曝光物230與是分別重疊到多個導電通孔132，並且多個心軸曝光物230與多個導電通孔133是錯開的。在本實施方式中，多個導電通孔133中的一或多者是位在二個最鄰近的心軸曝光物230之間間隙的中心。

在本揭露的一或多個實施方式中，多個心軸曝光物230是用以圖案化硬遮罩210。具體而言，多個心軸曝光物230可以作為用以形成進一步圖案化硬遮罩210之多個元件的犧牲材料。在本實施方式中，如第6B圖所示，多個遮罩層220與多個心軸曝光物230是位在相同的水平層級。在一些實施方式中，多個遮罩層220與多個心軸曝光物230能夠在不同的流程中形成。在一些實施方式中，多個遮罩層220與多個心軸曝光物230可以具有相同的材料。

如第6C圖所示，多個心軸曝光物230中的每一者是對準至多個導電通孔132的其中一者且在方向Y上寬度d1。在二個最鄰近的心軸曝光物230之間具有距離d2。

請參照第7圖。接續第6C圖，第7圖繪示多個心軸曝光物230排列的橫截面圖。如第7圖所示，間隔物層240進一步沈積在多個心軸曝光物230之上，使得硬遮罩210的頂面以及多個心軸曝光物230的多個頂面與多個側壁被間隔物層240所覆蓋。在間隔物層240形成之後，間隔物層240的頂面是高於多個心軸曝光物230的多個頂面。

接續第7圖，在第8圖中，間隔物層240被蝕刻，以形成多個圖案間隔物241於多個心軸曝光物230的側壁上。具體而言，間隔物層240被蝕刻，使得殘留的間隔物層240是與多個心軸曝光物230的多個頂面是共平面。殘留在多個心軸曝光物230之多個側壁上的多個間隔物層 240的部分被視為是多個圖案間隔物241。多個圖案間隔物241中的每一者是從其中一個心軸曝光物230的頂面邊緣延伸至硬遮罩210的頂面。在第8圖繪示的橫截面視圖中，位於二個最鄰近之心軸曝光物230之間的二個圖案間隔物241之間具有距離d3。

接續第8圖，在第9圖中，多個心軸曝光物230被移除。殘留在硬遮罩210上的多個圖案間隔物241能夠在後續進一步用以圖案化硬遮罩210。

接續第9圖，在第10圖中，依據多個圖案間隔物241，硬遮罩210被圖案化，並且介電層140依據多個圖案間隔物241而被進一步被蝕刻。如第10圖所示，複數個核心(core)開口O1形成且延伸穿過硬遮罩210以及介電層140。多個核心開口O1的多個位置是相應於被移除前多個心軸曝光物230原本所在的位置，使得多個核心開口O1中的每一者在方向Y上具有寬度d1。

進一步地，複數個間隙(gap)開口O2是穿過硬遮罩210以及介電層140而形成。在本實施方式中，多個間隙開口O2的多個位置是相應於位在二個最鄰近之心軸曝光物230之間的二個圖案間隔物241的間隙，使得每一個間隙開口O2在方向Y上具有寬度d3。無論是寬度d1或是寬度d3都是小於二個最鄰近之心軸曝光物230之間的距離d2，這使得後續形成之結構的關鍵尺寸(critical dimension)能夠減少。

在多個核心開口O1與多個間隙開口O2形成之後， 多個圖案間隔物241被移除，並且進一步結構將形成在介電層140的多個核心開口O1與多個間隙開口O2內。

在一些實施方式中，多個圖案間隔物241的材料可以包括用於圖案化硬遮罩210的光阻材料。

接續第10圖，請參照第11A圖至第11C圖。第11A圖形成半導體結構100之一中間流程的示意頂視圖。第11B圖與第11C圖繪示沿第11A圖中不同橫截面線段之不同橫截面圖。

在本實施方式中，電極161與電極162是形成在介電層140中，其中電極161覆蓋到導電通孔131，並且電極162是覆蓋到導電通孔134。電極161與電極162在方向Y上延伸且在方向X上彼此分離。電極161與電極162可以基於遮罩層220形成。在一些實施方式中，硬遮罩210依據遮罩層220而被圖案化，以形成多個相應於電極161與電極162的開口於介電層140中，並且導電材料能夠進一步地填充至介電層140中的開口內，以在介電層140中形成電極161與電極162。由於遮罩層220重疊到導電通孔131與導電通孔134，形成的電極161與電極162也能夠分別重疊並連接至導電通孔131與導電通孔134。

進一步地，如第11A至第11C圖所示，複數個導線151與複數個導線152形成於介電層140內。多個導線151與多個導線152是在方向X上延伸且排列在方向X上。多個導線151與多個導線152在方向Y上彼此分 離。多個導線151是形成在介電層140內的多個核心開口O1中並，並能夠被認為是多個核心導線。多個導線151是分別重疊且連接至多個導電通孔132。

如第11B圖所示，多個導線151與電極161是位在相同的水平層級且在方向X上彼此分離。電極161通過導電通孔131連接至導體121多個導線是通過多個導電通孔132連接至導體121。通過與多個導線151以及電極161是位於不同水平層級的導體121，位於相同水平層級的多個導線151與電極161能夠彼此電性連接在一起。由於多個導線151並未重疊到任何一個導電通孔132，多個導線151與導體122是彼此隔絕的。

在第11A圖中，多個導線152形成在間隙開口O2中，並能夠被認為是多個間隙導線。由於多個導電通孔133與多個導電通孔132在方向X上是交錯地排列，多個導線152是分別重疊到且連接至多個導電通孔133。通過位在不同於多個導線152與電極162所在之水平層級的導體122，位於相同水平層級之多個導線152與電極162能夠彼此連接在一起。由於多個導線152並未重疊到任何一個導電通孔131，多個導線152能夠隔絕於導體121。

在多個導線151、多個導線152、電極161與電極162形成之後，半導體結構100形成。半導體結構100包括基板110、介電層120、介電層130以及介電層140。半導體結構100的基板110、介電層120、介電層130以及介電層140在方向Z上不同的水平層級依續堆疊。半 導體結構100進一步包括在介電層120內且在方向X上彼此分離的導體121與導體122。半導體結構100進一步包括導電通孔131、多個導電通孔132、多個導電通孔133與導電通孔134其中導電通孔131與多個導電通孔132位於介電層130內且重疊到導體121，多個導電通孔133與導電通孔134位於介電層130內且重疊到導體122。半導體結構100進一步包括在介電層140內且彼此分離的電極161與電極162。半導體結構100進一步包括在介電層140內且在方向X上延伸的多個導線151與多個導線152。電極161與導線151分別通過導電通孔131與導電通孔132連接到導體121。電極162與導線152分別通過導電通孔133與導電通孔134連接到導體122。緊鄰的兩個導電通孔132或緊鄰的兩個導電通孔133在方向Y上的距離大於導線151與緊鄰的導線152之間的距離。

在一個或多個實施方式中，多個導線151與多個導線152能夠連接到一個或多個待測試的電晶體。舉例而言，多個導線151與多個導線152暴露於介電層140的頂面，多個導線151與多個導線152可以設計為具有用於從基板110之頂部穿過介電層120、介電層130與介電層140接收一個或多個待測電晶體(未繪示於圖上)之訊號的走線。例如，待測電晶體的兩端可以分別連接到導線151與導線152。通過電極161與電極162中的其中一者施加輸入電壓，並且電極161與電極162中的另一者能夠被施加輸出電壓。

請參照第12圖。第12圖根據本揭露的一或多個實施方式繪示形成半導體結構的方法300的流程圖。方法300包括流程301至流程312。請同時參照第1A圖至第11C圖，以進一步說明方法300。方法300可以視作是改善的SADP製程，以通過位在不同水平層級的額外連接結構，來連接在相同水平層級上彼此隔絕的結構。

請參照第1A圖至第1B圖。在流程301，提供基板110。

請參照第2A圖至第2B圖。在流程302，形成第一介電層120於基板110上以及形成多個導體在第一介電層120內，其中多個導體包括彼此分開的第一導體121與第二導體122，第一導體121與第二導體122在方向X上彼此分離。

請參照第3A圖至第3B圖。在流程303，形成第二介電層130於第一介電層120上。

請參照第4A圖至第4C圖。在流程304，在第二介電層130內形成覆蓋到第一導體121或第二導體122的導電通孔131、多個導電通孔132、多個導電通孔133以及導電通孔134。

請參照第5A圖至第5C圖。在流程305，形成第三介電層140在第二介電層130上。接續流程305，在流程306，形成硬遮罩210在第三介電層140上。

請參照第6A圖至第6C圖。在流程307，形成多個心軸曝光物230與多個遮罩層220於硬遮罩210上。 多個心軸曝光物230在方向X上延伸。

請參照第7圖。在流程308，沉積覆蓋多個心軸曝光物230的間隔物層240。

請參照第8圖，在流程309，蝕刻間隔物層240以形成多個圖案間隔物241在多個心軸曝光物230的側壁上。圖案間隔物241也是沿著心軸曝光物230在方向X上延伸。

請參照第9圖。在流程310，移除多個心軸曝光物230。

請參照第10圖。在流程311，基於多個圖案間隔物241圖案化硬遮罩210。複數個核心開口O1與多個間隙開口O2形成且延伸穿過第三介電層140至第二介電層130的頂面。多個導電通孔132與多個導電通孔133分別從多個核心開口O1與多個核心開口O2暴露。

參照第11A圖至第11C圖。在流程312，基於圖案化後的硬遮罩210與遮罩層220形成多個電極(包括電極161與電極162)與多個導線(包括多個導線151與多個導線152)在第三介電層140內，其中電極161、電極162、多個導線151與多個導線152中的每一者覆蓋到導電通孔131、多個導電通孔132、多個導電通孔133與導電通孔134中的相應一者。如此一來，電極161與多個導線151通過位於其下方水平層級的導體121彼此連接在一起，電極162與多個導線152通過位於其下方水平層級的導體122彼此連接在一起。

第13圖根據本揭露的一或多個實施方式繪示半導體結構100’的一示意頂視圖。為了簡單說明的目的，使用到相同的標號來標示相似的元件，並且在中心區域的一些電路被省略。

如第13圖所示，在本實施方式中，半導體結構100’形成在基板(未繪示於圖中)上。半導體結構100’包括共用導體121與共用導體122，共用導體121與共用導體122在第一層級且在方向X上彼此分離。導電通孔131、多個導電通孔132、多個導電通孔133以及導電通孔134形成在第二層級上，其中第二層級高於第一層級，並且多個導電通孔132與多個導電通孔133是在方向Y上延伸。電極161、電極162、複數個導線151與複數個導線152是形成在第三層級，其中第三層級高於第二層級，電極161、電極162、多個導線151與多個導線152在第三層級上是彼此隔絕。

如此一來，電極161與多個導線151是通過位於下方的導體121彼此連接在一起，並且電極162與多個導線152是通過位於下方的導體122彼此連接在一起。半導體結構100’能夠通過包括改善之SADP製程的方法300或本揭露中其他相似的流程來形成。

請參照第14A圖至第14E圖。第14A圖根據本揭露的一或多個實施方式繪示半導體結構400的一示意頂視圖。第14B圖至14E圖繪示第14A圖的半導體結構400的多個示意橫截面圖。14A圖至第14E圖繪示多個電極都 排列在多個導線之同一側的一個實施例。

如第14A圖至第14E圖所示，在本實施方式中，半導體結構400包括基板410、形成在基板410上的介電層420、形成在介電層420上的介電層430、形成在介電層430上的介電層440以及形成在介電層440上的介電層450。基板410的頂部包括介電質，並且複數個導線411與複數個導線412形成在基板410的頂部。

在本實施方式中，多個導線411與多個導線412是通過SADP製程來形成。舉例而言，多個導線411與多個導線412可以通過類似於方法300之流程307至流程312的多個流程來形成。在第14A圖多個導線411與多個導線412是在方向X延伸。多個導線411在方向Y上排列。多個導線412在方向Y上排列。

在一或多個實施方式中，多個導線411與多個導線412能夠連接到一個或多個待測試的電晶體(未繪示於圖上)。舉例而言，待測試的電晶體設置於多個導線411與多個導線412之間以外的區域。在本實施方式中，半導體結構400可以被認為是一個測試結構，並且一些導線411與一些導線412可以進一步用以連接在其上方的元件。意即，對於連接到多個導線411與多個導線412的複數的電晶體來說，隨機選擇當中少數電晶體進行測試，從而可以測量所選電晶體的電性，以反映電晶體的響應品質。在通過半導體結構400決定電晶體的品質後，可以將半導體結構400移除。

如第14A圖所示，在本實施方式中，複數個導線421是形成在基板410上的介電層420內。多個導線421在方向X上延伸且在方向Y上排列。一些導線421連接至導線411與導線412。如第14B圖與第14D圖所示，多個導線421中之一者的兩端點是分別連接到其中一個導線411與其中一個導線412。

複數個導電通孔431與複數個導電通孔432形成在介電層430內。如第14A圖所示，多個導電通孔431與多個導電通孔432是在方向Y上延伸且在方向Y上排列。多個導電通孔431與多個導電通孔432是分別位於多個導線421的相對兩端。多個導電通孔431與多個導電通孔432中的每一者重疊到多個導線中的一者。

複數個導體441與複數個導體442形成在介電層440內。如第14A圖所示，多個導體441是在方向X上延伸且在方向Y上排列，並且多個導體442也是在方向X上延伸且在方向Y上排列。多個導體441與多個導體442在方向Y上彼此分離。導體441用於將部分同一水平層級的導線411電性連接在一起，並且導體442用於將部分位在同一水平層級的導線412電性連接在一起。

進一步地，在本實施方式中，提供複數個導電通孔433。多個導電通孔433延伸穿過介電層420與介電層430。如第14E圖所示，多個導電通孔433未重疊到多個導線421，並且每一個導電通孔433是直接連接於其中一個導線412與其中一個導體441之間。

電極451與電極452形成在介電層450。如第14A圖至第14E圖所示，在本實施方式中，二個電極451與電極452是沉積於多個導線421的同一側上。在第14A圖中。電極451與電極452在方向X上延伸且在方向Y上彼此分離。在第14A圖至第14E圖中，電極451重疊到其中一個導體442，並且電極452重疊到另一個導體442。換言之，電極451接觸到其中一個導體442，電極452接觸到另外一個導體442。在一些實施方式中，電極451可以用以作為半導體結構400的輸入端，且電極452可以用以作為半導體結構400的輸出端。

半導體結構400能夠通過改善的SADP製程來形成。在如第14A圖至第14E圖所繪示的實施例中，為了將在同一個水平層級的多個導線(例如多個導線411或多個導線412)彼此連接，能夠使用在另一個位在不同水平層級的共用導體(例如導體441與導體442)來連接多個導線。

綜上所述，本揭露提供了改進的半導體結構和使用SADP製程工藝形成改進的半導體結構的方法。對於用於SADP工藝的佈局設計，用於連接同一層結構的針狀結構將會失效，特別是在同層結構的臨界尺寸較小的情況下。在本揭露的一個或多個實施例中，提供了不同層級的共用導體來實現連接，使得同一水平層級的多個結構可以通過位於不同水平層級共用導體來實現相互連接。這使得SADP製程工藝的佈局設計規則能夠被進一步完善。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何本領域具通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

對本領域技術人員來說顯而易見的是，在不脫離本公開的範圍或精神的情況下，可以對本揭露的實施例的結構進行各種修改和變化。鑑於前述，本揭露旨在涵蓋本發明的修改和變化，只要它們落入所附的保護範圍內。

300                     : 方法 301~312               : 流程

Claims (19)

1. 一種形成半導體結構的方法，包括：形成複數個導體於一基板上的一第一介電層內，其中該些導體沿一第一方向延伸；形成複數個第一導電通孔於該基板上的一第二介電層內，其中該些第一導電通孔中的每一者重疊該些導體的其中一者；形成一第三介電層於該基板上，其中該第三介電層是直接位於該第二介電層之上，或是該第三介電層是直接位於該第二介電層之下；形成複數個電極於該第三介電層內，其中該些電極中的每一者重疊該些第一導電通孔中的其中一者；形成一硬遮罩於該第三介電層上；形成複數個心軸曝光物於該硬遮罩上，其中該些心軸曝光物沿不同於該第一方向的一第二方向延伸；形成複數個圖案間隔物於該些心軸曝光物的複數個側壁上；移除該些心軸曝光物；依據該些圖案間隔物圖案化該硬遮罩；以及依據圖案化的該硬遮罩形成複數個導線於該第三介電層，其中該些導線沿該第二方向延伸且在該第二方向上與該些電極分離，並且該些導線的每一者重疊該些第一導電通孔的相應一者。
2. 如請求項1所述之方法，其中形成該些圖案間隔物於該些心軸曝光物的該些側壁上包括：沉積覆蓋該些心軸曝光物與該第三介電層之一表面的一間隔物層；以及蝕刻該間隔物層以暴露該些心軸曝光物的複數個頂部，其中殘留在該些心軸曝光物之複數個側壁的該間隔物層形成該些圖案間隔物。
3. 如請求項1所述之方法，其中該些心軸曝光物形成以對準該些第一導電通孔。
4. 如請求項1所述之方法，其中該些導體包括一第一導體與一第二導體，該第一導體與該第二導體排列於該第一方向上。
5. 如請求項1所述之方法，其中該些導體包括一第一導體與一第二導體，該第一導體與該第二導體在該第一方向上彼此分離。
6. 如請求項1所述之方法，其中該些電極包括一第一電極與一第二電極，該第一電極與該第二電極排列於該第一方向上。
7. 如請求項1所述之方法，其中該些導體包括 一第一導體與一第二導體，該第一導體位於該些導線的一第一側，該第二導體位於相對該些導線之該第一側的一第二側，該些電極中的一第一電極重疊該第一導體。
8. 如請求項1所述之方法，進一步包括：形成從該些導線中之其中一者延伸至該些導體中之其中一者的一第二導電通孔，其中該些電極中的其中一者重疊該第二導電通孔。
9. 一種形成半導體結構的方法，包括：形成一第一導體於在一基板上的一第一介電層內，其中該第一導體沿一第一方向延伸；形成一第二介電層於該第一介電層上與形成複數個第一導電通孔在該第二介電層內，其中該第一導線重疊該第一導體且排列於該第一方向上；形成一第三介電層於該第二介電層上；形成一硬遮罩層於該第三介電層上；形成複數個心軸曝光物於該硬遮罩上，其中該些心軸曝光物在該第一方向上彼此分離、在不同於該第一方向的該第二方向上延伸且分別重疊該些第一導電通孔；沉積一間隔物層於該些心軸曝光物之上；蝕刻該間隔物層以形成位於該些心軸曝光物之複數個側壁上的複數個圖案間隔物，其中該些圖案間隔物沿該第二方向延伸且在該第一方向上彼此分離，該些圖案間隔物中 的每一者從該些心軸曝光物之其中一者的一頂部延伸至該硬遮罩層的一頂面，並且該些圖案間隔物中的最鄰近二者位於該些心軸曝光物的最鄰近二者之間；移除該些心軸曝光物；通過該些圖案間隔物圖案化該硬遮罩；以及依據圖案化的該硬遮罩該形成複數個第一導線與複數個第二導線於該第三介電層內，其中該些第一導線與該些第二導線在該第二方向延伸且交錯地排列於該第一方向上，並且該些第一導線中的每一者重疊該些第一導電通孔的其中一者。
10. 如請求項9所述之方法，進一步包括：形成一第二導電通孔於該第二介電層內，其中該第二導電通孔在該第一方向上分離於該些第一導電通孔且重疊該第一導體；以及形成一電極於該第三介電層，其中該電極重疊該第一導體且連接至該第二導電通孔。
11. 如請求項9所述之方法，進一步包括：形成一第二導體於該第一介電層，其中該第二導體沿該第一方向延伸且在該第二方向上分離於該第一導體；以及形成複數個第二導電通孔於該第二介電層，其中該些第二導電通孔重疊該第二導體且排列於該第一方向，並且在該些第一導線與該些第二導線形成之後該些第二導線連接 至該些第二導電通孔。
12. 如請求項11所述之方法，進一步包括：形成位於該第二介電層內且重疊該第一導體的一第三導電通孔，其中該第三導電通孔在該第二方向上分離於該些第一導電通孔；形成位於該第二介電層內且重疊該第二導體的一第四導電通孔，其中該第四導電通孔在該第二方向上分離於該些第二導電通孔；形成位於該第三介電層內且重疊該第三導電通孔的一第一電極；以及形成位於該第三介電層內且重疊該第四導電通孔的一第二電極。
13. 如請求項9所述之方法，其中該些第一導線中的每一者在該第一方向上的一寬度等於該些心軸曝光物中的每一者在該第一方向上的一寬度，並且該些第二導線中的每一者在該第一方向上的一寬度等於位在該些心軸曝光物中之最鄰近二者之間的該些圖案間隔物中最鄰近二者之間的一距離。
14. 如請求項9所述之方法，進一步包括：連接該些第一導線與該些第二導線至在該基板上的複數個電晶體。
15. 一種半導體結構，包括：一基板；一第一介電層，位於在該基板上的一第一層級；複數個導體，位於該第一介電層內，其中該些導體沿一第一方向延伸；一第二介電層，位於在該基板上的一第二層級；複數個導電通孔，位於該第二介電層內，其中該些導電通孔中的每一者重疊該些導體的其中一者；一第三介電層，位於在該基板上的一第三層級；複數個導線，位於該第三介電層內，其中該些導線沿不同於該第一方向的一第二方向上延伸，於一第一方向上在該些導線中最鄰近二者之間的一距離小於在該些導電通孔中最鄰近二者之間的一距離，並且該些導線中的每一者重疊該些導電通孔的其中一者；以及複數個電極，位於該第三介電層內，其中該些電極中的每一者連接該些導電通孔中的一者。
16. 如請求項15所述之半導體結構，其中該第一層級是直接位於該第二層級之上，或是該第一層級是直接位於該第二層級之下。
17. 如請求項15所述之半導體結構，其中：該些導體包括一第一導體與一第二導體，該第一導體位 於該些導線的一第一側，該第二導體位於該些導線的一第二側，該些導線的該第二側相對於該些導線的該第一側，該些導線包括複數個第一導線於複數個第二導線，該些第一導線與該些第二導線在該第一方向上交錯地排列且在空間上彼此間隔，該些第一導線連接至該第一導體，該些第二導線連接至該第二導體。
18. 如請求項15所述之半導體結構，其中該些電極中的每一者連接該些導電通孔中的其中一者。
19. 如請求項15所述之半導體結構，進一步包括：一電晶體，位於該基板內且連接該些導線。

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