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TWI847111B - 記憶體系統及其控制方法 - Google Patents

記憶體系統及其控制方法 Download PDF

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TWI847111B
TWI847111B TW111111023A TW111111023A TWI847111B TW I847111 B TWI847111 B TW I847111B TW 111111023 A TW111111023 A TW 111111023A TW 111111023 A TW111111023 A TW 111111023A TW I847111 B TWI847111 B TW I847111B
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voltage
coupled
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memory
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鵬飛 喻
奕 王
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台灣積體電路製造股份有限公司
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Abstract

本文所揭露的一實施例的內容係關於一種包含一組記憶體單元及記憶體控制器的記憶體裝置。在一個態樣中，該組記憶體單元中的每一者包含串聯連接在對應位元線與對應源極線之間的選擇電晶體及儲存部件。在一個態樣中，記憶體控制器用以：將第一寫入電壓施加至耦接至選定記憶體單元的位元線；在第一時間週期期間，將第二寫入電壓施加至耦接至選定記憶體單元的選擇電晶體的閘極電極的字元線；及將第三寫入電壓施加至耦接至選定記憶體單元的源極線。第二寫入電壓可以介於第一寫入電壓與第三寫入電壓之間。

Description

記憶體系統及其控制方法
本案的一實施例是關於一種記憶體裝置，特別是關於一種包含記憶體控制器的記憶體裝置。
諸如電腦、可攜式裝置、智慧型手機、物聯網(internet of thing，IoT)裝置等電子裝置的發展已經促使對記憶體裝置的需求增加。通常，記憶體裝置可為揮發性記憶體裝置及非揮發性記憶體裝置。揮發性記憶體裝置可在供電時儲存資料，但一旦斷電，可能丟失儲存的資料。與揮發性記憶體裝置不同，非揮發性記憶體裝置即使在斷電後仍可保持資料，但可能比揮發性記憶體裝置慢。
根據本案的一實施例提供一種記憶體系統，記憶體系統包含：一組記憶體單元及記憶體控制器，這組記憶體單元中的每一者包含串聯連接在對應位元線與對應源極線之間的選擇電晶體及儲存部件。記憶體控制器耦接至這組 記憶體單元，記憶體控制器在第一時間週期期間將第一寫入電壓施加至耦接至這組記憶體單元中的選定記憶體單元的位元線，以將資料寫入選定記憶體單元。記憶體控制器在第一時間週期期間，將第二寫入電壓施加至字元線，字元線耦接至選定記憶體單元的選擇電晶體的閘極電極。記憶體控制器在第一時間週期期間，將第三寫入電壓施加至耦接至選定記憶體單元的源極線。第二寫入電壓介於第一寫入電壓與第三寫入電壓之間。
根據本案的一實施例提供一種記憶體系統，記憶體系統包含：記憶體陣列及記憶體控制器。記憶體陣列包含：第一記憶體單元、第二記憶體單元、第一字元線、第一源極線以及第二源極線。第一字元線耦接至第一記憶體單元及第二記憶體單元。第一源極線耦接至第一記憶體單元。第二源極線耦接至第二記憶體單元。記憶體控制器在第一時間週期期間向第一字元線施加第一寫入電壓，以將資料寫入第一記憶體單元。記憶體控制器在第一時間週期期間向第一源極線施加第二寫入電壓。記憶體控制器在第一時間週期期間向第二源極線施加第一寫入電壓。
一種記憶體系統的控制方法，包括：由記憶體控制器在時間週期期間將第一寫入電壓施加至位元線以將資料寫入選定記憶體單元、由記憶體控制器在時間週期期間向字元線施加第二寫入電壓、由記憶體控制器在時間週期期間向第一源極線施加第三寫入電壓以及由記憶體控制器在時間週期期間向第二源極線施加第二寫入電壓。位元線耦 接至選定記憶體單元及未選記憶體單元。字元線耦接至選定記憶體單元及未選記憶體單元。第一源極線耦接至選定記憶體單元。第二源極線耦接至未選記憶體單元。
100,1510:記憶體裝置
105,1540:記憶體控制器
110:時序控制器
112:位元線控制器
114:字元線控制器
118:源極線控制器
120,120A,120B,120C,120D,1545:記憶體陣列
125,125A,125B,125C,125D,125E,125F:記憶體單元
210,210A,210B,210C,710,710A,710B,710C,1210,1310,1310A,1310B,1310C:儲存部件
220,220A,220B,220C,720,720A,720B,720C:選擇電晶體
300,400,500,600,800,900,1000,1100:時序圖
1400:製程
1410,1420,1430:步驟
1500:計算系統
1505:主機裝置
1515:輸入裝置
1520:輸出裝置
1525A,1525B,1525C:介面
1530A~1530N:中央處理單元核心
1535:標準單元應用程式
BL,BL0~BLK:位元線
SL,SL0~SLJ:源極線
BL_sel,BL_unsel,SL_sel,SL_unsel,WL_sel,WL_unsel:電壓波形
T0~T8:時間週期
VR1,VR2,VR3:讀取電壓
VW1,VW2,VW3:寫入電壓
WL,WL0~WLK:字元線
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的一實施例的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為論述清楚起見，各種特徵的尺寸可以任意增加或減小。
第1圖說明根據一些實施例的實例記憶體裝置的示意性方塊圖；第2圖說明根據一些實施例的記憶體陣列的示意圖；第3A圖說明根據一些實施例的用於將資料寫入選定記憶體單元的實例電壓；第3B圖說明根據一些實施例的用於將資料寫入選定記憶體單元的電壓的時序圖；第4A圖說明根據一些實施例的用於將資料寫入選定記憶體單元的實例電壓；第4B圖說明根據一些實施例的用於將資料寫入選定記憶體單元的電壓的時序圖；第5A圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的實例電壓；第5B圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的電壓的時序圖； 第6A圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的實例電壓；第6B圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的電壓的時序圖；第7圖說明根據一些實施例的記憶體陣列的示意圖；第8A圖說明根據一些實施例的用於將資料寫入選定記憶體單元的實例電壓；第8B圖說明根據一些實施例的用於將資料寫入選定記憶體單元的電壓的時序圖；第9A圖說明根據一些實施例的用於將資料寫入選定記憶體單元的實例電壓；第9B圖說明根據一些實施例的用於將資料寫入選定記憶體單元的電壓的時序圖；第10A圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的實例電壓；第10B圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的電壓的時序圖；第11A圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的實例電壓；第11B圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的電壓的時序圖；第12圖說明根據一些實施例的記憶體陣列的示意圖；第13圖說明根據一些實施例的記憶體陣列的示意圖；第14圖為根據一些實施例的將資料寫入一個或多個記 憶體單元的流程圖；以及第15圖為根據一些實施例的計算系統的實例方塊圖。
以下揭露內容提供用於實施所提供的主題的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，本文中的一實施例可以使用空間相對術語(諸如「在...之下」、「在...下方」、「低於」、「在...上方」、「上部」、「頂部」、「底部」及其類似者)，以描述如圖式中所說明的一個部件或特徵與另一部件或特徵的關係。除在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中的一實施例所使用的空間相對描述詞。
本文中所揭露的一實施例的內容係關於一種具有獨立可控或可組態的源極線的記憶體裝置。在一些實施例中，記憶體裝置包含記憶體陣列及記憶體控制器。記憶體陣列包含記憶體單元陣列及耦接至記憶體單元陣列的位元線、字元線及源極線。位元線及字元線可沿第一方向平行延伸，且源極線可在橫穿第一方向的第二方向上延伸。每一記憶體單元可包含串聯連接在對應位元線與對應源極線之間的選擇電晶體及儲存部件。儲存部件可為電熔絲部件、磁性穿隧接面(magnetic tunnel junction，MTJ)單元金屬-絕緣體-金屬(Metal-Insulator-Metal,MIM)電容器或任何可儲存資料的元件。選擇電晶體可為金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、雙極接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、鰭式場效電晶體、具有凸起源極/汲極的平面金屬氧化物半導體場效電晶體、奈米片場效電晶體、奈米線場效電晶體或其類似者。
在一些實施例中，記憶體裝置包含記憶體控制器，該記憶體控制器用以施加各種電壓，以將資料寫入選定記憶體單元。在一個態樣中，在第一時間週期期間，記憶體控制器將第一寫入電壓施加至耦接至該組記憶體單元中的選定記憶體單元的位元線。在第一時間週期期間，記憶體控制器可將第二寫入電壓施加至耦接至選定記憶體單元的選擇電晶體的閘極電極的字元線。在第一時間週期期間， 記憶體控制器可將第三寫入電壓施加至耦接至選定記憶體單元的源極線。第二寫入電壓可以介於第一寫入電壓與第三寫入電壓之間。在一個態樣中，第一寫入電壓與第二寫入電壓之間的第一差值可以小於選擇電晶體的容許應力電壓，且第二寫入電壓與第三寫入電壓之間的第二差值可以小於選擇電晶體的容許應力電壓。
有利地，記憶體裝置可以緊湊的形式實施，且可以可靠的方式操作。在一個態樣中，將資料程式化至或寫入選定記憶體單元包含將高電壓施加至位元線及字元線，以燒毀儲存部件或改變儲存部件的電阻。然而，在字元線與源極線之間施加超過選擇電晶體的容許應力電壓的高電壓可能損壞選擇電晶體。在一種實施中，可在每一記憶體單元中提供兩個或更多個串聯連接的電晶體，以防止選擇在電晶體上施加過大的電壓。然而，此實施可能增大記憶體裝置的面積。在一個態樣中，本文中所揭露的一實施例的每一記憶體單元可包含單個選擇電晶體及單個儲存部件，以形成1T1R或1T1C組態，以實現面積效率，同時將第二寫入電壓施加至字圓線，使得不會將過大電壓施加至源極電晶體，以保護源極電晶體且確保可靠的操作。
第1圖為根據一個實施例的記憶體裝置100(或記憶體系統100)的圖。在一些實施例中，記憶體裝置100包含記憶體控制器105及記憶體陣列120。記憶體陣列120可包含以二維或三維陣列配置的複數個儲存電路或記憶體開元125。每一記憶體單元125可耦接至對應的字元 線WL、對應的位元線BL及對應的源極線SL。記憶體控制器105可根據經由字元線WL、位元線BL及源極線SL的電訊號向記憶體陣列120寫入資料或自該記憶體陣列120讀取資料。在其他實施例中，記憶體裝置100包含比第1圖中所示出更多、更少或不同的元件。
記憶體陣列120為儲存資料的硬體元件。在一個態樣中，記憶體陣列120體現為半導體記憶體裝置。記憶體陣列120包含複數個儲存電路或記憶體單元125。記憶體陣列120包含：源極線SL0、SL1、…、SLJ，各自在第一方向(例如X方向)上延伸；字元線WL0、WL1、…、WLK，各自在第二方向(例如Y方向)上延伸；及位元線BL0、BL1、…、BLK，各自在第二方向上延伸。源極線SL、字遠線WL及位元線BL可為導電金屬或導電軌。在一個態樣中，每一記憶體單元125耦接至對應字元線WL、對應位元線BL及對應源極線SL，且可根據經由對應字元線WL、對應位元線BL及對應源極線SL的電壓或電流進行操作。每一記憶體單元125可包含揮發性記憶體、非揮發性記憶體或其組合。在一些實施例中，記憶體陣列120包含附加的接線(例如參考線、參考控制線、電源軌等)。
記憶體控制器105為控制記憶體陣列120的操作的硬體元件。在一些實施例中，記憶體控制器105包含位元線控制器112、字元線控制器114、源極線控制器118及時序控制器110。位元線控制器112、字元線控制器114、源極線控制器118及時序控制器110可實施為邏輯電路、 類比電路或其組合。在一種組態中，字元線控制器114為經由記憶體陣列120的一個或多個字元線WL提供電壓或電流的電路。位元線控制器112為經由記憶體陣列120的一個或多個位元線BL提供或讀出電壓或電流的電路，且源極線控制器118為經由記憶體陣列120的一個或多個源極線SL提供或讀出電壓或電流的電路。在一種組態中，時序控制器110為提供控制訊號或時鐘訊號以同步位元線控制器112、字元線控制器114及源極線控制器118的操作的電路。位元線控制器112可耦接至記憶體陣列120的位元線BL，字元線控制器114可耦接至記憶體陣列120的字元線WL，且源極線控制器118可耦接至記憶體陣列120的源極線SL。在一些實施例中，記憶體控制器105包含比第1圖中所示出更多、更少或不同的元件。
在一個態樣中，時序控制器110自記憶體陣列120的複數個記憶體單元中確定選定記憶體單元125，且使位元線控制器112、字元線控制器114及源極線控制器118將不同的電壓施加至選定接線及未選接線。選定接線可為耦接至選定記憶體單元的接線，其中未選接線可為未耦接至選定記憶體單元的接線。可藉由將特定電壓施加至選定位元線、選定源極線及選定字元線，將資料程式化至選定記憶體單元125，或存取由選定記憶體單元125儲存的資料。下文參考第2圖至第14圖提供關於位元線控制器112、字元線控制器114及源極線控制器118將資料寫入記憶體單元125及讀取由記憶體單元125儲存的資料的操 作的詳細描述。
第2圖說明根據一些實施例的記憶體陣列120A的示意圖。記憶體陣列120A可為第1圖中的記憶體陣列120的一部分。記憶體陣列120A可包含記憶體單元125(例如125A、125B、125C)的陣列。記憶體陣列120A亦可包含沿第一方向(例如X方向)延伸的源極線SL0、…、SL3、沿第二方向(例如Y方向)延伸的位元線BL0、…、BL3及沿第二方向(例如Y方向)延伸的字元線WL0、…、WL3。
每一記憶體單元125可包含串聯連接在對應位元線BL與對應源極線SL之間的選擇電晶體220及儲存部件210。儲存部件210可為電熔絲部件、MTJ單元或任何可程式化電阻器。選擇電晶體220可為N型電晶體(例如N型MOSFET、N型BJT、N型鰭式場效電晶體等)。在一種組態中，儲存部件210的一端耦接至對應位元線BL，而儲存部件210的另一端耦接至選擇電晶體220的汲極電極。在一種組態中，選擇電晶體220的閘極電極耦接至對應字元線WL，且選擇電晶體220的源極電極耦接至對應源極線SL。在該組態中，記憶體單元125可具有1T1R，以具有小的形狀因素。在一些實施例中，選擇電晶體220可由可執行本文中所描述的選擇電晶體220的功能性的元件代替。
第3A圖說明根據一些實施例的施加至記憶體陣列120A以將資料寫入選定記憶體單元(例如125A)的實 例電壓。在一個態樣中，記憶體控制器105如第3A圖中所示出將寫入電壓VW1、VW2、VW3施加至源極線SL、位元線BL及字元線WL，以將資料寫入包含儲存部件210A及選擇電晶體220A的選定記憶體單元125A。在一個實例中，寫入電壓VW1可為足以燒毀或改變儲存部件210的電阻的高電壓(例如高於1.5V)。寫入電壓VW3可為接地電壓(例如0V)。寫入電壓VW2可為寫入電壓VW1與寫入電壓VW3之間的電壓(例如0.6V至1.0V)。在一個態樣中，寫入電壓VW2與寫入電壓VW3之間的差值可大於選擇電晶體220的臨限電壓，但小於選擇電晶體220的容許應力電壓。另外，寫入電壓VW1與寫入電壓VW2之間的差值可小於選擇電晶體220的容許應力電壓。
在一個態樣中，如第3A圖中所示出地施加的寫入電壓VW1、VW2、VW3允許選定記憶體單元125A程式化。例如，寫入電壓VW1經由位元線BL1施加至儲存部件210A，而寫入電壓VW3經由源極線SL2施加至選擇電晶體220A的源極電極，且寫入電壓VW2經由字元線WL1施加至選擇電晶體220A的閘極電極。因為可在選擇電晶體220A的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VW2-VW3)，所以可啟用選擇電晶體220A，使得可在儲存部件210A上施加大電壓差(例如VW1-VW3)。藉由在儲存部件210A上施加大電壓差(例如VW1-VW3)，儲存部件210A可被相應地燒毀及程式 化。
同時，如第3A圖中所示出地施加的寫入電壓VW1、VW2、VW3可防止耦接至選定字元線WL1且耦接至未選源極線SL1的未選記憶體單元125B被程式化，同時將選定記憶體單元125A程式化。例如，寫入電壓VW1經由位元線BL1施加至儲存部件210B，而寫入電壓VW2經由源極線SL1施加至選擇電晶體220B的源極電極，且寫入電壓VW2經由字元線WL1施加至選擇電晶體220B的閘極電極。因為可在選擇電晶體220B的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW2-VW2)，所以可禁用選擇電晶體220B，以防止儲存部件210B被程式化。
類似地，如第3A圖中所示出地施加的寫入電壓VW1、VW2、VW3可防止耦接至選定源極線SL2且耦接至未選字元線WL0的未選記憶體單元125C被程式化，同時將選定記憶體單元125A程式化。例如，寫入電壓VW3經由位元線BL0施加至儲存部件210C，同時寫入電壓VW3經由源極線SL2施加至選擇電晶體220C的源極電極，且寫入電壓VW3經由字元線WL0施加至選擇電晶體220C的閘極電極。因為可在選擇電晶體220C的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW3-VW3)，所以可禁用選擇電晶體220C，以防止儲存部件210C被程式化。
第3B圖說明根據一些實施例的用於將資料寫入 選定記憶體單元125A的電壓的時序圖300。在一種方法中，記憶體控制器105在不同階段施加不同的電壓波形，如第3B圖中所示出，以將資料寫入選定記憶體單元125A。例如，記憶體控制器105可將電壓波形SL_sel施加至耦接至選定記憶體單元(例如125A)的選定源極線(例如SL2)，且將電壓波形SL_unsel施加至未選源極線(例如SL0、SL1、SL3)。例如，記憶體控制器105可將電壓波形WL_sel施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，且將電壓波形WL_unsel施加至未選字元線(例如WL0、WL2、WL3)。例如，記憶體控制器105可將電壓波形BL_sel施加至耦接至選定記憶體單元(例如125A)的選定位元線(例如BL1)，且將電壓波形BL_unsel施加至未選位元線(例如BL0、BL2、BL3)。
在一個實例中，在時間週期T0期間，可將寫入電壓VW3(例如接地電壓)施加至位元線BL、源極線SL及字元線WL。藉由將寫入電壓VW3(例如0V)施加至位元線BL、源極線SL及字元線WL，可不將記憶體單元125程式化。
在時間週期T1期間，可將寫入電壓VW2(例如0.6V至1.0V)施加至源極線(例如SL0至SL3)。同時，可將寫入電壓VW2施加至耦接至選定記憶體單元125A的選定位元線(例如BL1)，且可將寫入電壓VW3施加至未選位元線(例如BL0、BL2、BL3)。另外，可將寫入電 壓VW3施加至字元線(例如WL0至WL3)。因為可在記憶體單元的選擇電晶體220的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如-VW2或VW3-VW2)，所以可禁用記憶體單元125的選擇電晶體220，且可不將記憶體單元125程式化。
在時間週期T2期間，可將寫入電壓VW2(例如0.6V至1.0V)施加至源極線(例如SL0至SL3)。另外，可將寫入電壓VW2施加至耦接至選定記憶體單元125A的選定位元線(例如BL1)，且可將寫入電壓VW3施加至未選位元線(例如BL0、BL2、BL3)。在時間週期T2期間，將寫入電壓VW2(例如0.6V至1.0V)施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，同時將寫入電壓VW3(例如0V)施加至未選字元線(例如WL0、WL2、WL3)。即使在時間週期T2期間將寫入電壓VW2施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，可在耦接至選定字元線(例如WL1)的選擇電晶體(例如220A、220B)的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW2-VW2)，使得可禁用耦接至選定字元線(例如WL1)的選擇電晶體(例如220A、220B)，且可不將耦接至選定字元線(例如WL1)的記憶體單元125程式化。
在時間週期T3期間，可將寫入電壓VW2(例如0.6V至1.0V)施加至源極線(例如SL0至SL3)。另外，可將寫入電壓VW1(例如高於1.5V)施加至耦接至選定 記憶體單元125A的選定位元線(例如BL1)，且可將寫入電壓VW3施加至未選位元線(例如BL0、BL2、BL3)。在時間週期T3期間，將寫入電壓VW2(例如0.6V至1.0V)施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，同時將寫入電壓VW3(例如0V)施加至未選字元線(例如WL0、WL2、WL3)。再次，即使在時間週期T3期間將寫入電壓VW2施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，因為可在耦接至選定字元線(例如WL1)的選擇電晶體(例如220A、220B)的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW2-VW2)，所以可禁用耦接至選定字元線(例如WL1)的選擇電晶體(例如220A、220B)，且可不將耦接至選定字元線(例如WL1)的記憶體單元125程式化。
在時間週期T4期間，可將寫入電壓VW3(例如0V)施加至耦接至選定記憶體單元(例如125A)的選定源極線(例如SL2)，同時將寫入電壓VW2(例如0.6V至1.0V)施加至未選源極線(例如SL0、SL1、SL3)。另外，可將寫入電壓VW1(例如高於1.5V)施加至耦接至選定記憶體單元125A的選定位元線(例如BL1)，且可將寫入電壓VW3施加至未選位元線(例如BL0、BL2、BL3)。在時間週期T4期間，將寫入電壓VW2(例如0.6V至1.0V)施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，同時將寫入電壓VW3(例如0V) 施加至未選字元線(例如WL0、WL2、WL3)。在時間週期T4期間，因為可在耦接至選定字元線(例如WL1)及選定源極線(例如SL2)的選定記憶體單元(例如125A)的選擇電晶體(例如220A)的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VW2或VW2-VW3)，所以可啟用選定記憶體單元(例如125A)的選擇電晶體(例如220A)。藉由啟用選定記憶體單元(例如125A)的選擇電晶體(例如220A)，可在選定記憶體單元(例如125A)的儲存部件(例如210A)上施加高電壓(例如VW1-VW3)以將資料程式化。同時，在時間週期T4期間，因為可在耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL1、SL3)的未選記憶體單元125的選擇電晶體(例如220B)的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW2-VW2)，所以可禁用耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL1、SL3)的選擇電晶體(例如220B)，以防止耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL1、SL3)的未選記憶體單元125程式化。另外，在時間週期T4期間，因為可在耦接至選定源極線(例如SL2)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元125的選擇電晶體(例如220C)的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW3-VW3)，所以可禁用耦接至選定源極線(例如SL2)及未選字元線(例如WL0、WL2、WL3)的選擇電晶體(例如220C)，以防止耦接至選定源極線(例 如SL2)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元125程式化。
在一個態樣中，過渡週期(例如T1、T2、T3)短於程式化時間週期(例如T4)。例如，過渡時間週期(例如T1、T2、T3)可為0.1ns至5ns，以確保位元線BL、字元線WL、源極線SL有足夠的時間充電或放電至穩態電壓，以避免過渡期間不需要的電流流過記憶體單元125。同時，程式化時間週期(例如T4)可為1us至10us，以允許足夠的電流流過記憶體單元125，且確保正確程式化。
在將選定記憶體單元(例如125A)程式化之後，記憶體控制器105可在時間週期T5、T6、T7、T8期間施加電壓，分別作為在時間週期T3、T2、T1、T0期間施加的電壓。例如，在時間週期T5期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T3期間施加的電壓。例如，在時間週期T6期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T2期間施加的電壓。例如，在時間週期T7期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T1期間施加的電壓。例如，在時間週期T8期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T0期間施加的電壓。因此，為簡潔起見，本文中的一實施例省略對其重複部分的詳細描述。
有利地，記憶體陣列120A可以可靠的方式程式化及操作。在一個態樣中，寫入電壓VW2與寫入電壓VW3之間的差值可大於選擇電晶體220的臨限電壓，但小於選擇電晶體220的容許應力電壓。另外，寫入電壓VW1與寫入電壓VW2之間的差值可小於選擇電晶體220的容許應力電壓。因此，在程式化期間，可不將過大電壓施加至選擇電晶體220，使得可在不損壞選擇電晶體220的情況下將記憶體單元125程式化。
第4A圖說明根據一些實施例的施加至記憶體陣列120A以將資料寫入選定記憶體單元(例如125A)的實例電壓。除將寫入電壓VW2施加至未選位元線(例如BL0、BL2、BL3)之外，第4A圖中施加的電壓類似於第3A圖中施加的電壓。因此，為簡潔起見，本文中的一實施例省略對其重複部分的詳細描述。在一個態樣中，將寫入電壓VW2施加至未選位元線BL(例如BL0、BL2、BL3)可確保沒有電壓應力施加至耦接至未選位元線BL(例如BL0、BL2、BL3)的記憶體單元125。
第4B圖說明根據一些實施例的用於將資料寫入選定記憶體單元(例如125A)的電壓的時序圖400。除在時間週期T1至T7期間將寫入電壓VW2施加至未選位元線BL(例如BL0、BL2、BL3)之外，時序圖400類似於時序圖300。藉由將寫入電壓VW2施加至未選位元線BL(例如BL0、BL2、BL3)，沒有電壓應力可以施加至耦接至未選位元線BL(例如BL0、BL2、BL3)的記憶體 單元125。
第5A圖說明根據一些實施例的施加至記憶體陣列120A以讀取由選定記憶體單元125A儲存的資料的實例電壓。在一個態樣中，記憶體控制器105如第5A圖中所示出將讀取電壓VR1、VR2、VR3施加至源極線SL、位元線BL及字元線WL，以讀取由選定記憶體單元125A儲存的資料，該選定記憶體單元125A包含儲存部件210A及選擇電晶體220A。在一個實例中，讀取電壓VR1可為允許電流流過選定記憶體單元(例如125A)的電壓(例如0.3V至0.7V)。讀取電壓VR3可為接地電壓(例如0V)。讀取電壓VR2可為大於選擇電晶體220的臨限電壓的電壓(例如0.6V至1.0V)。讀取電壓VR2可大於讀取電壓VR1。
在一個態樣中，如第5A圖中所示出地施加的讀取電壓VR1、VR2、VR3允許選定記憶體單元125A傳導電流。例如，讀取電壓VR1經由位元線BL1施加至儲存部件210A，而讀取電壓VR3經由源極線SL2施加至選擇電晶體220A的源極電極，且讀取電壓VR2經由字元線WL1施加至選擇電晶體220A的閘極電極。因為可在選擇電晶體220A的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VR2-VR3)，所以選擇電晶體220A可經啟用且根據儲存部件210A的程式化狀態來傳導電流。例如，若儲存部件210A被燒毀或程式化，則無電流流過選擇電晶體220A。例如，若儲存部件210A未被燒毀或 程式化，則電流可以流過選擇電晶體220A。位元線控制器112可讀出經由耦接至選定記憶體單元125的選定位元線BL的電流，或源極線控制器118可讀出經由耦接至選定記憶體單元125的選定源極線SL的電流，以根據讀出的電流確定選定記憶體單元125的程式化狀態。
同時，如第5A圖中所示出地施加的讀取電壓VR1、VR2、VR3可防止耦接至選定字元線WL1及未選源極線SL1的未選記憶體單元125B傳導電流，而選定記憶體單元125A可以根據程式化狀態傳導電流。例如，讀取電壓VR1經由位元線BL1施加至儲存部件210B，同時讀取電壓VR1經由源極線SL1施加至選擇電晶體220B的源極電極，且讀取電壓VR2經由字元線WL1施加至選擇電晶體220B的閘極電極。因為選擇電晶體220B的源極電極及儲存部件210B具有相同的電壓，所以無論選擇電晶體220B是否啟用，均無電流流過選擇電晶體220B及儲存部件210B。
類似地，如第5A圖中所示出地施加的讀取電壓VR1、VR2、VR3可防止耦接至選定源極線SL2及未選字元線WL0的未選記憶體單元125C傳導電流，而選定記憶體單元125A可以根據程式化狀態傳導電流。例如，將讀取電壓VR3經由位元線BL0施加至儲存部件210C，同時將讀取電壓VR3經由源極線SL2施加至選擇電晶體220C的源極電極，且將讀取電壓VR3經由字元線WL0施加至選擇電晶體220C的閘極電極。因為可在選擇電晶 體220C的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V)，所以選擇電晶體220C可經禁用且可不傳導電流。即使啟用選擇電晶體220C，選擇電晶體220C的源極電極及儲存部件210C具有相同的電壓，使得沒有電流可流過選擇電晶體220C及儲存部件210C。
第5B圖說明根據一些實施例的用於讀取由選定記憶體單元(例如125A)儲存的資料的電壓的時序圖500。在一種方法中，記憶體控制器105在不同階段施加不同的電壓波形，如第5B圖中所示出，以讀取由選定記憶體單元125A儲存的資料。例如，記憶體控制器105可將電壓波形SL_sel施加至耦接至選定記憶體單元(例如125A)的選定源極線(例如SL2)，且將電壓波形SL_unsel施加至未選源極線(例如SL0、SL1、SL3)。例如，記憶體控制器105可將電壓波形WL_sel施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，且將電壓波形WL_unsel施加至未選字元線(例如WL0、WL2、WL3)。例如，記憶體控制器105可將電壓波形BL_sel施加至耦接至選定記憶體單元(例如125A)的選定位元線(例如BL1)，且將電壓波形BL_unsel施加至未選位元線(例如BL0、BL2、BL3)。
在一個實例中，在時間週期T0期間，可將讀取電壓VR3(例如接地電壓)施加至位元線BL、源極線SL及字元線WL。藉由將讀取電壓VR3(例如0V)施加至位元線BL、源極線SL及字元線WL，記憶體單元125可不 傳導電流。
在時間週期T1期間，可將讀取電壓VR1(例如0.3V至1.0V)施加至源極線(例如SL0至SL3)。同時，可將讀取電壓VR1施加至耦接至選定記憶體單元125A的選定位元線(例如BL1)，且可將讀取電壓VR3施加至未選位元線(例如BL0、BL2、BL3)。另外，可將讀取電壓VR3施加至字元線(例如WL0至WL3)。因為可在選擇電晶體220的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如-VR1或VR3-VR1)，所以可禁用選擇電晶體220，且記憶體單元125可不傳導電流。
在時間週期T2期間，可將讀取電壓VR1(例如0.3V至1.0V)施加至源極線(例如SL0至SL3)。另外，可將讀取電壓VR1施加至耦接至選定記憶體單元125A的選定位元線(例如BL1)，且可將讀取電壓VR3施加至未選位元線(例如BL0、BL2、BL3)。在時間週期T2期間，將讀取電壓VR2(例如0.6V至1.0V)施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，同時將讀取電壓VR3(例如0V)施加至未選字元線(例如WL0、WL2、WL3)。即使在時間週期T2期間將讀取電壓VR2施加至選定字元線(例如WL1)，選擇電晶體(例如220A、220B)的源極電極及耦接至選定字元線WL的儲存部件(例如210A、210B)可具有相同的電壓，使得沒有電流可流過耦接至選定字元線WL的選擇電晶體(例如220A、220B)及儲存部件(例如210A、210B)。
在時間週期T3期間，可將讀取電壓VR3(例如0V)施加至耦接至選定記憶體單元(例如125A)的選定源極線(例如SL2)，同時將讀取電壓VR1(例如0.3V至1.0V)施加至未選源極線(例如SL0、SL1、SL3)。另外，可將讀取電壓VR1施加至耦接至選定記憶體單元125A的選定位元線(例如BL1)，且可將讀取電壓VR3施加至未選位元線(例如BL0、BL2、BL3)。在時間週期T3期間，將讀取電壓VR2(例如0.6V至1.0V)施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，同時將讀取電壓VR3(例如0V)施加至未選字元線(例如WL0、WL2、WL3)。在時間週期T3期間，因為可在耦接至選定字元線(例如WL1)及選定源極線(例如SL2)的選定記憶體單元(例如125A)的選擇電晶體(例如220A)的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VR2或VR2-VR3)，所以可啟用選定記憶體單元(例如125A)的選擇電晶體(例如220A)。根據儲存部件210A的程式化狀態，藉由啟用選定記憶體單元(例如125A)的選擇電晶體(例如220A)，電流可流過選定記憶體單元(例如125A)的選擇電晶體(例如220A)及儲存部件(例如210A)。同時，在時間週期T3期間，因為耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL1、SL3)的未選記憶體單元(例如125B)的選擇電晶體(例如220B)的源極電極及儲存部件(例如210B)具有相同的電壓，所以電流可不流過耦接至選定字元線WL及未選源極 線SL的未選記憶體單元125。另外，在時間週期T3期間，因為可在耦接至選定源極線(例如SL2)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元(例如125C)的選擇電晶體(例如220C)的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VR3-VR3)，所以耦接至選定源極線(例如SL2)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元125可不傳導電流。因此，可藉由讀出經由耦接至選定記憶體單元125A的選定位元線(例如BL1)或選定源極線(例如SL2)的電流來確定選定記憶體單元125A的程式化狀態。
在一個態樣中，過渡週期(例如T1、T2)短於讀取時間週期(例如T3)。例如，過渡時間週期(例如T1、T2)可為0.1ns至5ns，以確保位元線BL、字元線WL、源極線SL有足夠的時間充電或放電至穩態電壓，以避免過渡期間不需要的電流流過記憶體單元125。同時，讀取時間週期(例如T3)可為1us至10us，以允許足夠的電流流過記憶體單元125，且確保正確讀取。
在讀取由選定記憶體單元(例如125A)儲存的資料之後，記憶體控制器105可在時間週期T4、T5、T6期間施加電壓，分別作為在時間週期T2、T1、T0期間中的電壓。例如，在時間週期T4期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T2期間施加的電壓。例如，在時間週期T5期間，記憶體控制器105將電壓施加至源極線SL、字元線 WL及位元線BL，作為在時間週期T1期間施加的電壓。例如，在時間週期T6期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T0期間施加的電壓。因此，為簡潔起見，本文中的一實施例省略對其重複部分的詳細描述。
第6A圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的實例電壓。在一個態樣中，記憶體控制器105如第6A圖中所示出將讀取電壓VR1、VR2、VR3施加至源極線SL、位元線BL及字元線WL，以讀取由選定記憶體單元125A儲存的資料，該選定記憶體單元125A包含儲存部件210A及選擇電晶體220A。在一個實例中，讀取電壓VR1可為允許電流流過選定記憶體單元(例如125A)的電壓(例如0.3V至0.7V)。讀取電壓VR3可為接地電壓(例如0V)。讀取電壓VR2可為大於選擇電晶體220的臨限電壓的電壓(例如0.6V至1.0V)。讀取電壓VR2可大於讀取電壓VR1。
在一個態樣中，如第6A圖中所示出地施加的讀取電壓VR1、VR2、VR3允許選定記憶體單元125A傳導電流。例如，讀取電壓VR3經由位元線BL1施加至儲存部件210A，而讀取電壓VR1經由源極線SL2施加至選擇電晶體220A的汲極電極，且讀取電壓VR2經由字元線WL1施加至選擇電晶體220A的閘極電極。因為可在選擇電晶體220A的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VR2-VR3)，所以選擇電晶體220A可 經啟用且根據儲存部件210A的程式化狀態來傳導電流。例如，若儲存部件210A被燒毀或程式化，則無電流流過選擇電晶體220A。例如，若儲存部件210A未被燒毀或程式化，則電流可以流過選擇電晶體220A。位元線控制器112可讀出經由耦接至選定記憶體單元125的選定位元線BL的電流，或源極線控制器118可讀出經由耦接至選定記憶體單元125的選定源極線SL的電流，以確定選定記憶體單元125的程式化狀態。
同時，如第6A圖中所示出地施加的讀取電壓VR1、VR2、VR3可防止耦接至選定字元線WL1及未選源極線SL1的未選記憶體單元125B傳導電流，而選定記憶體單元125A可以根據程式化狀態傳導電流。例如，讀取電壓VR3經由位元線BL1施加至儲存部件210B，同時讀取電壓VR3經由源極線SL1施加至選擇電晶體220B的汲極電極，且讀取電壓VR2經由字元線WL1施加至選擇電晶體220B的閘極電極。因為選擇電晶體220B的汲極電極及儲存部件210B具有相同的電壓，所以無論選擇電晶體220B是否啟用，均無電流流過選擇電晶體220B及儲存部件210B。
類似地，如第6A圖中所示出地施加的讀取電壓VR1、VR2、VR3可防止耦接至選定源極線SL2及未選字元線WL0的未選記憶體單元125C傳導電流，而選定記憶體單元125A可以根據程式化狀態傳導電流。例如，將讀取電壓VR3經由位元線BL0施加至儲存部件210C， 同時將讀取電壓VR1經由源極線SL2施加至選擇電晶體220C的汲極電極，且將讀取電壓VR3經由字元線WL0施加至選擇電晶體220C的閘極電極。因為可在選擇電晶體220C的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V)，所以選擇電晶體220C可經禁用且可不傳導電流。
在一個態樣中，與第5A圖中所示出地施加的電壓相比，第6A圖中施加的電壓可簡化。例如，當讀取電壓VR2施加至選定字元線WL1且讀取電壓VR1施加至選定源極線SL2時，讀取電壓VR3施加至位元線BL0至BL3、未選源極線SL0、SL1、SL3及未選字元線WL0、WL2、WL3。然而，與第5A圖中不同，在第6A圖中，電流可自源極線SL至位元線BL反向流動。
第6B圖說明根據一些實施例的用於讀取由選定記憶體單元(例如125A)儲存的資料的電壓的時序圖600。在一種方法中，記憶體控制器105在不同階段施加不同的電壓波形，如第6B圖中所示出，以讀取由選定記憶體單元125A儲存的資料。例如，記憶體控制器105可將電壓波形SL_sel施加至耦接至選定記憶體單元(例如125A)的選定源極線(例如SL2)，且將電壓波形SL_unsel施加至未選源極線(例如SL0、SL1、SL3)。例如，記憶體控制器105可將電壓波形WL_sel施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，且將電壓波形WL_unsel施加至未選字元線(例如WL0、WL2、WL3)。 例如，記憶體控制器105可將電壓波形BL_sel施加至耦接至選定記憶體單元(例如125A)的選定位元線(例如BL1)，且將電壓波形BL_unsel施加至未選位元線(例如BL0、BL2、BL3)。
在一個實例中，在時間週期T0期間，可將讀取電壓VR3(例如接地電壓)施加至位元線BL、源極線SL及字元線WL。藉由將讀取電壓VR3(例如0V)施加至位元線BL、源極線SL及字元線WL，記憶體單元125可不傳導電流。
在時間週期T1期間，可將讀取電壓VR1(例如0.3V至1.0V)施加至耦接至選定記憶體單元(例如125A)的選定源極線(例如SL2)，同時將讀取電壓VR3(例如0V)施加至未選源極線(例如SL0、SL1、SL3)。另外，可將讀取電壓VR3施加至位元線(例如BL0至BL3)。在時間週期T1期間，將讀取電壓VR2(例如0.6V至1.0V)施加至耦接至選定記憶體單元(例如125A)的選定字元線(例如WL1)，同時將讀取電壓VR3(例如0V)施加至未選字元線(例如WL0、WL2、WL3)。在時間週期T1期間，因為可在耦接至選定字元線(例如WL1)及選定源極線(例如SL2)的選定記憶體單元(例如125A)的選擇電晶體(例如220A)的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VR2或VR2-VR3)，所以可啟用選定記憶體單元(例如125A)的選擇電晶體(例如220A)。根據儲存部件210A的程式化狀態，藉由啟用選 定記憶體單元(例如125A)的選擇電晶體(例如220A)，電流可流過選定記憶體單元(例如125A)的選擇電晶體(例如220A)及儲存部件(例如210A)。同時，在時間週期T1期間，因為耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL1、SL3)的未選記憶體單元(例如125B)的選擇電晶體(例如220B)的汲極電極及儲存部件(例如210B)具有相同的電壓，所以電流可不流過耦接至選定字元線WL及未選源極線SL的未選記憶體單元125。另外，在時間週期T1期間，因為可在耦接至選定源極線(例如SL2)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元(例如125C)的選擇電晶體(例如220C)的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VR3-VR3)，所以耦接至選定源極線(例如SL2)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元125可不傳導電流。因此，可藉由讀出經由耦接至選定記憶體單元125A的選定位元線(例如BL1)或選定源極線(例如SL2)的電流來確定選定記憶體單元125A的程式化狀態。
在讀取由選定記憶體單元(例如125A)儲存的資料之後，在時間週期T2期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T0期間施加的電壓。因此，為簡潔起見，本文中的一實施例省略對其重複部分的詳細描述。
有利地，如第6B圖中所示出地施加的電壓可簡化 讀取由記憶體單元125儲存的資料的製程。此外，僅改變施加至選定源極線SL及選定字元線WL的電壓，使得可以迅速可靠的方式執行讀取操作。
第7圖說明根據一些實施例的記憶體陣列120B的示意圖。記憶體陣列120B可為第1圖中的記憶體陣列120的一部分。記憶體陣列120B可包含記憶體單元125(例如125D、125E、125F)的陣列。記憶體陣列120B亦可包含沿第一方向(例如X方向)延伸的源極線SL0、…、SL3、沿第二方向(例如Y方向)延伸的位元線BL0、…、BL3及沿第二方向(例如Y方向)延伸的字元線WL0、…、WL3。
每一記憶體單元125可包含串聯連接在對應位元線BL與對應源極線SL之間的選擇電晶體720及儲存部件710。儲存部件710可為電熔絲部件、MTJ單元或任何可程式化電阻器。選擇電晶體720可為P型電晶體(例如P型MOSFET、P型BJT、P型鰭式場效電晶體等)。在一種組態中，儲存部件710的一端耦接至對應位元線BL，而儲存部件710的另一端耦接至選擇電晶體720的汲極電極。在一種組態中，選擇電晶體720的閘極電極耦接至對應字元線WL，且選擇電晶體720的源極電極耦接至對應源極線SL。在該組態中，記憶體單元125可具有1T1R結構，以具有小的形狀因素。在一些實施例中，選擇電晶體720可由可執行本文中所描述的選擇電晶體720的功能性的元件代替。
第8A圖說明根據一些實施例的施加至記憶體陣列120B以將資料寫入選定記憶體單元(例如125D)的實例電壓。在一個態樣中，記憶體控制器105如第8A圖中所示出將寫入電壓VW1、VW2、VW3施加至源極線SL、位元線BL及字元線WL，以將資料寫入包含儲存部件710A及選擇電晶體720A的選定記憶體單元125D。在一個實例中，寫入電壓VW1可為足以燒毀或改變儲存部件710的電阻的高電壓(例如高於1.5V)。寫入電壓VW3可為接地電壓(例如0V)。寫入電壓VW2可為寫入電壓VW1與寫入電壓VW3之間的電壓(例如0.6V至1.0V)。在一個態樣中，寫入電壓VW1與寫入電壓VW2之間的差值可大於選擇電晶體720的臨限電壓，但小於選擇電晶體720的容許應力電壓。另外，寫入電壓VW2與寫入電壓VW3之間的差值可小於選擇電晶體720的容許應力電壓。
在一個態樣中，如第8A圖中所示出地施加的寫入電壓VW1、VW2、VW3允許選定記憶體單元125D程式化。例如，寫入電壓VW3經由位元線BL1施加至儲存部件710A，而寫入電壓VW1經由源極線SL1施加至選擇電晶體720A的源極電極，且寫入電壓VW2經由字元線WL1施加至選擇電晶體720A的閘極電極。因為可在選擇電晶體720A的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VW1-VW2)，所以可啟用選擇電晶體720A，使得可在儲存部件710A上施加大電壓差(例如 VW1-VW3)。藉由在儲存部件710A上施加大電壓差(例如VW1-VW3)，儲存部件710A可被相應地燒毀及程式化。
同時，如第8A圖中所示出地施加的寫入電壓VW1、VW2、VW3可防止耦接至選定字元線WL1且耦接至未選源極線SL0的未選記憶體單元125F被程式化，同時將選定記憶體單元125D程式化。例如，寫入電壓VW3經由位元線BL1施加至儲存部件710C，而寫入電壓VW2經由源極線SL0施加至選擇電晶體720C的源極電極，且寫入電壓VW2經由字元線WL1施加至選擇電晶體720C的閘極電極。因為可在選擇電晶體720C的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW2-VW2)，所以可禁用選擇電晶體720C，以防止儲存部件710C被程式化。
類似地，如第8A圖中所示出地施加的寫入電壓VW1、VW2、VW3可防止耦接至選定源極線SL1且耦接至未選字元線WL2的未選記憶體單元125E被程式化，同時將選定記憶體單元125D程式化。例如，寫入電壓VW2經由位元線BL2施加至儲存部件710B，同時寫入電壓VW1經由源極線SL1施加至選擇電晶體720B的源極電極，且寫入電壓VW1經由字元線WL2施加至選擇電晶體720B的閘極電極。因為可在選擇電晶體720B的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW1-VW1)，所以可禁用選擇電晶體720B，以防止 儲存部件710B被程式化。
第8B圖說明根據一些實施例的用於將資料寫入選定記憶體單元125D的電壓的時序圖800。在一種方法中，記憶體控制器105在不同階段施加不同的電壓波形，如第8B圖中所示出，以將資料寫入選定記憶體單元125D。例如，記憶體控制器105可將電壓波形SL_sel施加至耦接至選定記憶體單元(例如125D)的選定源極線(例如SL1)，且將電壓波形SL_unsel施加至未選源極線(例如SL0、SL2、SL3)。例如，記憶體控制器105可將電壓波形WL_sel施加至耦接至選定記憶體單元(例如125D)的選定字元線(例如WL1)，且將電壓波形WL_unsel施加至未選字元線(例如WL0、WL2、WL3)。例如，記憶體控制器105可將電壓波形BL_sel施加至耦接至選定記憶體單元(例如125D)的選定位元線(例如BL1)，且將電壓波形BL_unsel施加至未選位元線(例如BL0、BL2、BL3)。
在一個實例中，在時間週期T0期間，可將寫入電壓VW3(例如接地電壓)施加至位元線BL、源極線SL及字元線WL。藉由將寫入電壓VW3(例如0V)施加至位元線BL、源極線SL及字元線WL，可不將記憶體單元125程式化。
在時間週期T1期間，可將寫入電壓VW3(例如0V)施加至源極線(例如SL0至SL3)。同時，可將寫入電壓VW3施加至位元線(例如BL0至BL3)。另外，可將 寫入電壓VW2(例如0.6V至1.0V)施加至字元線(例如WL0至WL3)。因為可在記憶體單元125的選擇電晶體720的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如-VW2或VW3-VW2)，所以可禁用選擇電晶體720，且可不將記憶體單元125程式化。
在時間週期T2期間，可將寫入電壓VW2(例如0.6V至1.0V)施加至源極線(例如SL0至SL3)。另外，可將寫入電壓VW3施加至耦接至選定記憶體單元125D的選定位元線(例如BL1)，且可將寫入電壓VW2施加至未選位元線(例如BL0、BL2、BL3)。在時間週期T2期間，將寫入電壓VW2(例如0.6V至1.0V)施加至耦接至選定記憶體單元(例如125D)的選定字元線(例如WL1)，同時將寫入電壓VW1(例如高於1.5V)施加至未選字元線(例如WL0、WL2、WL3)。即使在時間週期T2期間將寫入電壓VW2施加至耦接至選定記憶體單元(例如125D)的選定字元線(例如WL1)，可在耦接至選定字元線(例如WL1)的選擇電晶體(例如720A、720C)的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW2-VW2)，使得可禁用耦接至選定字元線(例如WL1)的選擇電晶體(例如720A、720C)，且可不將耦接至選定字元線(例如WL1)的記憶體單元125程式化。
在時間週期T3期間，可將寫入電壓VW1(例如高於1.5V)施加至耦接至選定記憶體單元(例如125D)的選定源極線(例如SL1)，同時將寫入電壓VW2(例如 0.6V至1.0V)施加至未選源極線(例如SL0、SL2、SL3)。另外，可將寫入電壓VW3施加至耦接至選定記憶體單元125D的選定位元線(例如BL1)，且可將寫入電壓VW2施加至未選位元線(例如BL0、BL2、BL3)。在時間週期T3期間，將寫入電壓VW2(例如0.6V至1.0V)施加至耦接至選定記憶體單元(例如125D)的選定字元線(例如WL1)，同時將寫入電壓VW1(例如高於1.5V)施加至未選字元線(例如WL0、WL2、WL3)。在時間週期T3期間，因為可在耦接至選定字元線(例如WL1)及選定源極線(例如SL1)的選定記憶體單元(例如125D)的選擇電晶體(例如720A)的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VW1-VW2)，所以可啟用選定記憶體單元(例如125D)的選擇電晶體(例如720A)。藉由啟用選定記憶體單元(例如125D)的選擇電晶體(例如720A)，可在選定記憶體單元(例如125D)的儲存部件(例如710A)上施加高電壓(例如VW1-VW3)以將資料程式化。同時，在時間週期T3期間，因為可在耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL2、SL3)的未選記憶體單元125的選擇電晶體(例如720C)的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW2-VW2)，所以可禁用耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL2、SL3)的選擇電晶體(例如720C)，且可不將耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL2、SL3)的未選記憶體單元125程式 化。另外，在時間週期T3期間，因為可在耦接至選定源極線(例如SL1)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元125的選擇電晶體(例如720B)的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VW1-VW1)，所以可禁用耦接至選定源極線(例如SL1)及未選字元線(例如WL0、WL2、WL3)的選擇電晶體(例如720B)，且可不將耦接至選定源極線(例如SL1)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元125程式化。
在一個態樣中，過渡週期(例如T1、T2)短於程式化時間週期(例如T3)。例如，過渡時間週期(例如T1、T2)可為0.1ns至5ns，以確保位元線BL、字元線WL、源極線SL有足夠的時間充電或放電至穩態電壓，以避免過渡期間不需要的電流流過記憶體單元125。同時，程式化時間週期(例如T3)可為1us至10us，以允許足夠的電流流過記憶體單元125，且確保正確程式化。
在將選定記憶體單元(例如125D)程式化之後，記憶體控制器105可在時間週期T4、T5、T6期間施加電壓，分別作為在時間週期T2、T1、T0期間施加的電壓。例如，在時間週期T4期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T2期間施加的電壓。例如，在時間週期T5期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T1期間施加的電壓。例如，在時間週期 T6期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T0期間施加的電壓。因此，為簡潔起見，本文中的一實施例省略對其重複部分的詳細描述。
有利地，記憶體陣列120B可以可靠的方式程式化及操作。在一個態樣中，寫入電壓VW1與寫入電壓VW2之間的差值可大於選擇電晶體720的臨限電壓，但小於選擇電晶體720的容許應力電壓。另外，寫入電壓VW2與寫入電壓VW3之間的差值可小於選擇電晶體720的容許應力電壓。因此，在程式化期間，可不將過大電壓施加至選擇電晶體720，使得可在不損壞選擇電晶體720的情況下將記憶體單元125程式化。
第9A圖說明根據一些實施例的用於將資料寫入選定記憶體單元的實例電壓。除將寫入電壓VW1施加至未選位元線(例如BL0、BL2、BL3)之外，第9A圖中施加的電壓類似於第8A圖中施加的電壓。因此，為簡潔起見，本文中的一實施例省略對其重複部分的詳細描述。在一個態樣中，將寫入電壓VW1施加至未選位元線(例如BL0、BL2、BL3)可確保沒有電壓應力施加至耦接至未選位元線(例如BL0、BL2、BL3)的記憶體單元125。
第9B圖說明根據一些實施例的用於將資料寫入選定記憶體單元的電壓的時序圖。除在時間週期T3期間將寫入電壓VW1施加至未選位元線(例如BL0、BL2、BL3)之外，時序圖900類似於時序圖800。藉由將寫入電壓 VW1施加至未選位元線(例如BL0、BL2、BL3)，沒有電壓應力可以施加至耦接至未選位元線(例如BL0、BL2、BL3)的記憶體單元125。
第10A圖說明根據一些實施例的施加至記憶體陣列120B以讀取由選定記憶體單元125D儲存的資料的實例電壓。在一個態樣中，記憶體控制器105如第10A圖中所示出將讀取電壓VR1、VR2、VR3施加至源極線SL、位元線BL及字元線WL，以讀取由選定記憶體單元125D儲存的資料，該選定記憶體單元125D包含儲存部件710A及選擇電晶體720A。在一個實例中，讀取電壓VR1可為允許電流流過選定記憶體單元(例如125D)的電壓(例如0.3V至0.7V)。讀取電壓VR3可為接地電壓(例如0V)。讀取電壓VR2可為大於讀取電壓VR1的電壓(例如0.6V至1.0V)。
在一個態樣中，如第10A圖中所示出地施加的讀取電壓VR1、VR2、VR3允許選定記憶體單元125D根據程式化狀態傳導電流。例如，讀取電壓VR1經由位元線BL1施加至儲存部件710A，同時讀取電壓VR2經由源極線SL1施加至選擇電晶體720A的源極電極，且讀取電壓VR3經由字元線WL1施加至選擇電晶體720A的閘極電極。因為可在選擇電晶體720A的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VR2-VR3)，所以選擇電晶體720A可經啟用且根據儲存部件710A的程式化狀態來傳導電流。例如，若儲存部件710A被燒毀或程 式化，則無電流流過選擇電晶體720A。例如，若儲存部件710A未被燒毀或程式化，則電流可以流過選擇電晶體720A。位元線控制器112可讀出經由耦接至選定記憶體單元125的選定位元線BL的電流，或源極線控制器118可讀出經由耦接至選定記憶體單元125的選定源極線SL的電流，以確定選定記憶體單元125的程式化狀態。
同時，如第10A圖中所示出地施加的讀取電壓VR1、VR2、VR3可防止耦接至選定字元線WL1及未選源極線SL0的未選記憶體單元125F傳導電流，同時選定記憶體單元125D可以根據程式化狀態傳導電流。例如，讀取電壓VR1經由位元線BL1施加至儲存部件710C，同時讀取電壓VR3經由源極線SL0施加至選擇電晶體720C的源極電極，且讀取電壓VR3經由字元線WL1施加至選擇電晶體720C的閘極電極。因為可在選擇電晶體720C的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V或VR3-VR3)，所以可禁用選擇電晶體720C，且未選記憶體單元125F可不傳導電流。
類似地，如第10A圖中所示出地施加的讀取電壓VR1、VR2、VR3可防止耦接至選定源極線SL1及未選字元線WL2的未選記憶體單元125E傳導電流，同時選定記憶體單元125D可以根據程式化狀態傳導電流。例如，讀取電壓VR3經由位元線BL2施加至儲存部件710B，同時讀取電壓VR2經由源極線SL1施加至選擇電晶體720B的源極電極，且讀取電壓VR2經由字元線WL2施 加至選擇電晶體720B的閘極電極。因為可在選擇電晶體720B的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如0V)，所以可禁用選擇電晶體720B，且未選記憶體單元125E可不傳導電流。
第10B圖說明根據一些實施例的用於讀取由選定記憶體單元(例如125D)儲存的資料的電壓的時序圖1000。在一種方法中，記憶體控制器105在不同階段施加不同的電壓波形，如第10B圖中所示出，以讀取由選定記憶體單元125D儲存的資料。例如，記憶體控制器105可將電壓波形SL_sel施加至耦接至選定記憶體單元(例如125D)的選定源極線(例如SL1)，且將電壓波形SL_unsel施加至未選源極線(例如SL0、SL2、SL3)。例如，記憶體控制器105可將電壓波形WL_sel施加至耦接至選定記憶體單元(例如125D)的選定字元線(例如WL1)，且將電壓波形WL_unsel施加至未選字元線(例如WL0、WL2、WL3)。例如，記憶體控制器105可將電壓波形BL_sel施加至耦接至選定記憶體單元(例如125D)的選定位元線(例如BL1)，且將電壓波形BL_unsel施加至未選位元線(例如BL0、BL2、BL3)。
在一個實例中，在時間週期T0期間，可將讀取電壓VR3(例如接地電壓)施加至位元線BL、源極線SL及字元線WL。藉由將讀取電壓VR3(例如0V)施加至位元線BL、源極線SL及字元線WL，記憶體單元125可不傳導電流。
在時間週期T1期間，可將讀取電壓VR3(例如0V)施加至源極線(例如SL0至SL3)。同時，可將讀取電壓VR3施加至位元線(例如BL0至BL3)。另外，可將讀取電壓VR2(例如0.6V至1.0V)施加至字元線(例如WL0至WL3)。因為可在選擇電晶體720的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如-VR2或VR3-VR2)，所以可禁用選擇電晶體720，且記憶體單元125可不傳導電流。
在時間週期T2期間，可將讀取電壓VR2(例如0.6V至1.0V)施加至耦接至選定記憶體單元125D的選定源極線(例如SL1)，同時將讀取電壓VR3施加至未選源極線(例如SL0、SL2、SL3)。另外，可將讀取電壓VR1(例如0.3V至1.0V)施加至耦接至選定記憶體單元125D的選定位元線(例如BL1)，且可將讀取電壓VR3施加至未選位元線(例如BL0、BL2、BL3)。在時間週期T2期間，可將讀取電壓VR2(例如0.6V至1.0V)施加至字元線(例如WL0至WL3)。藉由將讀取電壓VR2施加至字元線(例如WL0至WL3)，可禁用選擇電晶體720，且無電流流過記憶體單元125。
在時間週期T3期間，可將讀取電壓VR2(例如0.6V至1.0V)施加至耦接至選定記憶體單元125D的選定源極線(例如SL1)，同時將讀取電壓VR3施加至未選源極線(例如SL0、SL2、SL3)。另外，可將讀取電壓VR1(例如0.3V至1.0V)施加至耦接至選定記憶體單 元125D的選定位元線(例如BL1)，且可將讀取電壓VR3施加至未選位元線(例如BL0、BL2、BL3)。在時間週期T3期間，將讀取電壓VR3(例如0V)施加至選定字元線(例如WL1)，同時將讀取電壓VR2施加至未選字元線(例如WL0、WL2、WL3)。在時間週期T3期間，因為可在耦接至選定字元線(例如WL1)及選定源極線(例如SL1)的選定記憶體單元(例如125D)的選擇電晶體(例如720A)的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VR2或VR2-VR3)，所以可啟用選定記憶體單元(例如125D)的選擇電晶體(例如720A)。根據儲存部件710A的程式化狀態，藉由啟用選定記憶體單元(例如125D)的選擇電晶體(例如720A)，電流可流過選定記憶體單元(例如125D)的選擇電晶體(例如720A)及儲存部件(例如710A)。同時，在時間週期T3期間，因為耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL2、SL3)的未選記憶體單元(例如125F)的選擇電晶體(例如720C)的源極電極及儲存部件(例如710C)具有相同的電壓，所以可禁用耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL2、SL3)的未選記憶體單元(例如125F)的選擇電晶體(例如720C)，以防止電流流過耦接至選定字元線(例如WL1)及未選源極線(例如SL0、SL2、SL3)的未選記憶體單元125。另外，在時間週期T3期間，因為耦接至選定源極線(例如SL1)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元(例如125E)的選擇電晶 體(例如720B)的源極電極及儲存部件(例如710B)具有相同的電壓，所以可禁用耦接至選定源極線(例如SL1)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元(例如125E)的選擇電晶體(例如720B)及儲存部件(例如710B)，以防止電流流過耦接至選定源極線(例如SL1)及未選字元線(例如WL0、WL2、WL3)的未選記憶體單元(125E)。因此，可藉由讀出經由耦接至選定記憶體單元125D的選定位元線(例如BL1)或選定源極線(例如SL1)的電流來確定選定記憶體單元125D的程式化狀態。
在一個態樣中，過渡週期(例如T1、T2)短於讀取時間週期(例如T3)。例如，過渡時間週期(例如T1、T2)可為0.1ns至5ns，以確保位元線BL、字元線WL、源極線SL有足夠的時間充電或放電至穩態電壓，以避免過渡期間不需要的電流流過記憶體單元125。同時，讀取時間週期(例如T3)可為1us至10us，以允許足夠的電流流過記憶體單元125，且確保正確讀取。
在讀取由選定記憶體單元(例如125D)儲存的資料之後，記憶體控制器105可在時間週期T4、T5、T6期間施加電壓，分別作為在時間週期T2、T1、T0期間中的電壓。例如，在時間週期T4期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T2期間施加的電壓。例如，在時間週期T5期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T1期間施加的電壓。 例如，在時間週期T6期間，記憶體控制器105將電壓施加至源極線SL、字元線WL及位元線BL，作為在時間週期T0期間施加的電壓。因此，為簡潔起見，本文中的一實施例省略對其重複部分的詳細描述。
第11A圖說明根據一些實施例的用於讀取由選定記憶體單元儲存的資料的實例電壓。在一個態樣中，記憶體控制器105如第11A圖中所示出將讀取電壓VR1、VR2、VR3施加至源極線SL、位元線BL及字元線WL，以讀取由選定記憶體單元125D儲存的資料，該選定記憶體單元125D包含儲存部件710A及選擇電晶體720A。在一個實例中，讀取電壓VR1可為允許電流流過選定記憶體單元(例如125D)的電壓(例如0.3V至0.7V)。讀取電壓VR3可為接地電壓(例如0V)。讀取電壓VR2可為大於讀取電壓VR1的電壓(例如0.6V至1.0V)。
在一個態樣中，如第11A圖中所示出地施加的讀取電壓VR1、VR2、VR3允許選定記憶體單元125D根據程式化狀態傳導電流。例如，讀取電壓VR2經由位元線BL1施加至儲存部件710A，同時讀取電壓VR1經由源極線SL1施加至選擇電晶體720A的源極電極，且讀取電壓VR3經由字元線WL1施加至選擇電晶體720A的閘極電極。因為可在選擇電晶體720A的閘極電極與源極電極之間施加大於臨限電壓的電壓差(例如VR3-VR1)，所以選擇電晶體720A可經啟用且根據儲存部件710A的程式化狀態來傳導電流。例如，若儲存部件710A被燒毀或程 式化，則無電流流過選擇電晶體720A。例如，若儲存部件710A未被燒毀或程式化，則電流可以流過選擇電晶體720A。位元線控制器112可讀出經由耦接至選定記憶體單元125的選定位元線BL的電流，或源極線控制器118可讀出經由耦接至選定記憶體單元125的選定源極線SL的電流，以確定選定記憶體單元125的程式化狀態。
同時，如第11A圖中所示出地施加的讀取電壓VR1、VR2、VR3可防止耦接至選定字元線WL1及未選源極線SL0的未選記憶體單元125F傳導電流，同時選定記憶體單元125D可以根據程式化狀態傳導電流。例如，讀取電壓VR2經由位元線BL1施加至儲存部件710C，同時讀取電壓VR2經由源極線SL0施加至選擇電晶體720C的源極電極，且讀取電壓VR3經由字元線WL1施加至選擇電晶體720C的閘極電極。因為儲存部件710C及電晶體720C的源極電極具有相同的電壓，所以未選記憶體單元125F可能不傳導電流。
類似地，如第11A圖中所示出地施加的讀取電壓VR1、VR2、VR3可防止耦接至選定源極線SL1及未選字元線WL2的未選記憶體單元125E傳導電流，同時選定記憶體單元125D可以根據程式化狀態傳導電流。例如，讀取電壓VR3經由位元線BL2施加至儲存部件710B，同時讀取電壓VR1經由源極線SL1施加至選擇電晶體720B的源極電極，且讀取電壓VR2經由字元線WL2施加至選擇電晶體720B的閘極電極。因為可在選擇電晶體 720B的閘極電極與源極電極之間施加小於臨限電壓的電壓差(例如VR1-VR2)，所以可禁用選擇電晶體720B，且未選記憶體單元125E可不傳導電流。
第11B圖說明根據一些實施例的用於讀取由選定記憶體單元(例如125D)儲存的資料的電壓的時序圖1100。在一種方法中，記憶體控制器105在不同階段施加不同的電壓波形，如第11B圖中所示出，以讀取由選定記憶體單元125D儲存的資料。例如，記憶體控制器105可將電壓波形SL_sel施加至耦接至選定記憶體單元(例如125D)的選定源極線(例如SL1)，且將電壓波形SL_unsel施加至未選源極線(例如SL0、SL2、SL3)。例如，記憶體控制器105可將電壓波形WL_sel施加至耦接至選定記憶體單元(例如125D)的選定字元線(例如WL1)，且將電壓波形WL_unsel施加至未選字元線(例如WL0、WL2、WL3)。例如，記憶體控制器105可將電壓波形BL_sel施加至耦接至選定記憶體單元(例如125D)的選定位元線(例如BL1)，且將電壓波形BL_unsel施加至未選位元線(例如BL0、BL2、BL3)。在一個態樣中，除以下情況之外，時序圖1100類似於時序圖1000：在時間週期T2至T4期間，將讀取電壓VR1而非讀取電壓VR2施加至選定源極線；在時間週期T2至T4期間，將讀取電壓VR2而非讀取電壓VR3施加至未選源極線；且在時間週期T2至T4期間，讀取電壓VR2而非讀取電壓VR1施加至選定位元線。因此，為簡潔起見， 本文中的一實施例省略對其重複部分的詳細描述。
第12圖說明根據一些實施例的記憶體陣列120C的示意圖。記憶體陣列120C可為第1圖中的記憶體陣列120的一部分。除記憶體陣列120C中的每一記憶體單元125包含儲存部件1210而非儲存部件210之外，記憶體陣列120C類似於第2圖中的記憶體陣列120A。儲存部件1210可為MIM電容器或任何電容器。因此，記憶體單元125可具有1T1C組態。記憶體陣列120C可以與上文關於第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖及第6B圖所描述類似的方式的操作及組態。在一個態樣中，1T1R單元在程式化之前具有低阻抗(短路)，且在程式化之後具有高阻抗(開路)，此係因為電阻儲存部件(例如210)或金屬軌在程式化之後破裂。同時，1T1C單元在程式化之前具有高阻抗(開路)，且在程式化之後具有低阻抗(短路)，此係因為電容儲存部件(例如1210)或絕緣體在程式化之後破裂形成短通道。
第13圖說明根據一些實施例的記憶體陣列120D的示意圖。記憶體陣列120D可為第1圖中的記憶體陣列120的一部分。除記憶體陣列120D中的每一記憶體單元125包含儲存部件1310而非儲存部件710之外，記憶體陣列120D類似於第7圖中的記憶體陣列120B。儲存部件1310可為MIM電容器或任何電容器。記憶體陣列120C可以與上文關於第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖及第11B圖所 描述類似的方式的操作及組態。
第14圖為示出根據一些實施例的藉由選擇性地控制或組態源極線SL將資料寫入一個或多個記憶體單元125的製程1400的流程圖。在一些實施例中，製程1400由記憶體控制器105執行。在一些實施例中，製程1400由其他實體執行。在一些實施例中，製程1400包含比第14圖中所示出更多、更少或不同的操作。
在一種方法中，記憶體控制器105將第一寫入電壓(例如VW1)施加1410至選定位元線(例如BL1)。選定位元線可耦接至選定記憶體單元(例如125A)及一個或多個未選記憶體單元(例如125B)。位元線控制器112可將第一寫入電壓施加至選定位元線，同時將不同的寫入電壓(例如VW2或VW3)施加至未選位元線(例如BL0、BL2、BL3)。
在一種方法中，記憶體控制器105將第二寫入電壓(例如VW2)施加1420至選定字元線(例如WL1)。選定字元線可耦接至選定記憶體單元(例如125A)及一個或多個未選記憶體單元(例如125B)。字元線控制器114可將第二寫入電壓施加至選定字元線，同時將不同的寫入電壓(例如VW3)施加至未選字元線(例如WL0、WL2、WL3)。
在一種方法中，記憶體控制器105將第三寫入電壓(例如VW3)施加1430至耦接至選定記憶體單元的選定源極線(例如SL2)。選定源極線可耦接至選定記憶體單元 (例如125A)及一個或多個未選記憶體單元(例如125C)。源極線控制器118可將第三寫入電壓施加至選定源極線，同時將不同的寫入電壓(例如VW2)施加至未選源極線(例如SL0、SL2、SL3)。藉由如在步驟1410、1420、1430中施加電壓，可啟用選定記憶體單元(例如125A)的選擇電晶體(例如220)，使得可將高電壓(例如VW1-VW3)施加至選定記憶體單元的儲存部件(例如210)，且可相應地將選定記憶體單元的儲存部件程式化。同時，可禁用未選記憶體單元(例如125B、125C)的選擇電晶體(例如220)，使得高電壓(例如VW1-VW3)不可施加至未選記憶體單元的儲存部件(例如210)，且未選記憶體單元的儲存部件不可程式化。
有利地，記憶體單元可以可靠的方式程式化及操作。在一個態樣中，寫入電壓VW2與寫入電壓VW3之間的差值可大於選擇電晶體220的臨限電壓，但小於選擇電晶體220的容許應力電壓。另外，寫入電壓VW1與寫入電壓VW2之間的差值可小於選擇電晶體220的容許應力電壓。因此，在程式化期間，可不將過大電壓施加至選擇電晶體220，使得可在不損壞選擇電晶體220的情況下將記憶體單元125程式化。此外，每一記憶體單元125可具有簡單組態(例如1T1R或1T1C)以實現面積效率。
現在參考第15圖，示出根據本揭露的一些實施例的計算系統1500的實例方塊圖。計算系統1500可由電路或佈局設計者用於積體電路設計。如本文中的一實施例 所使用的「電路」為諸如電阻器、電晶體、開關、電池、電感器或用以實施期望的功能性的其他類型的半導體裝置的電氣元件的互連。計算系統1500包含與記憶體裝置1510相關聯的主機裝置1505。主機裝置1505可以用以自一個或多個輸入裝置1515接收輸入且向一個或多個輸出裝置1520提供輸出。主機裝置1505可以用以分別經由適當的介面1525A、1525B及1525C與記憶體裝置1510、輸入裝置1515及輸出裝置1520通訊。計算系統1500可以在各種計算裝置中實施，諸如電腦(例如桌上型電腦、膝上型電腦、伺服器、資料中心等)、平板電腦、個人數位助理、行動裝置、其他手持或可攜式裝置或適用於使用主機裝置1505執行示意性設計及/或佈局設計的任何其他計算單元。
輸入裝置1515可以包含各種輸入技術中的任一者，諸如鍵盤、觸控筆、觸控螢幕、滑鼠、軌跡球、小鍵盤、麥克風、語音識別、運動識別、遙控器、輸入埠、一個或多個按鈕、撥號盤、操縱桿及與主機裝置1505相關聯且允許外部源(諸如用戶(例如電路或佈局設計者))將資訊(例如資料)鍵入主機裝置中且向主機裝置發送指令的任何其他輸入外圍裝置。類似地，輸出裝置1520可以包含各種輸出技術，諸如外部記憶體、列印機、揚聲器、顯示器、麥克風、發光二極體、耳機、視訊裝置及用以自主機裝置1505接收資訊(例如資料)的任何其他輸出外圍裝置。輸入主機裝置1505中及/或自主機裝置1505輸出的「資 料」可以包含多種文本資料、電路資料、訊號資料、半導體裝置資料、圖形資料、其組合或適用於使用計算系統1500處理的其他類型的類比及/或數位資料中的任一者。
主機裝置1505包含或關聯於一個或多個處理單元/處理器，諸如中央處理單元(Central Processing Unit，「CPU」)核心1530A至1530N。CPU核心1530A至1530N可以實施為專用積體電路(Application Specific Integrated Circuit，「ASIC」)、現場可程式閘陣列(Field Programmable Gate Array，「FPGA」)或任何其他類型的處理單元。CPU核心1530A至1530N中的每一者可以用以執行用於運行主機裝置1505的一個或多個應用程式的指令。在一些實施例中，運行一個或多個應用程式的指令及資料可以儲存在記憶體裝置1510內。主機裝置1505亦可用以將運行一個或多個應用程式的結果儲存在記憶體裝置1510內。因此，主機裝置1505可用以請求記憶體裝置1510執行各種操作。例如，主機裝置1505可以請求記憶體裝置1510讀取資料、寫入資料、更新或刪除資料及/或執行管理或其他操作。主機裝置1505可用以運行的一個這種應用程式可以為標準單元應用程式1535。標準單元應用程式1535可以為可由主機裝置1505的使用者用來使用、創建或修改電路的標準單元的電腦輔助設計或電子設計自動化軟體套的一部分。在一些實施例中，執行或運行標準單元應用程式1535的指令可以儲存在記憶體裝置1510內。標準單元應用程 式1535可由CPU核心1530A至1530N中的一者或多者使用與來自記憶體裝置1510的標準單元應用程式1535相關聯的指令來執行。在一個實例中，標準單元應用程式1535允許使用者利用記憶體裝置100或記憶體裝置100的一部分的預先產生的示意圖及/或佈局設計來輔助積體電路設計。在積體電路的佈局設計完成後，多個積體電路(例如，包含記憶體裝置100或記憶體裝置100的任一部分)可以藉由製造設施根據佈局設計製造。
仍參考第15圖，記憶體裝置1510包含用以自記憶體陣列1545讀取資料或將資料寫入記憶體陣列1545的記憶體控制器1540。記憶體陣列1545可以包含各種揮發性及/或非揮發性記憶體。例如，在一些實施例中，記憶體陣列1545可以包含NAND快閃記憶體核心。在其他實施例中，記憶體陣列1545可以包含NOR快閃記憶體核心、SRAM核心、靜態隨機存取記憶體(Static Random Access Memory，SRAM)核心、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)核心、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)核心、相變記憶體(Phase Change Memory，PCM)核心、電阻式隨機存取記憶體(Resistive Random Access Memory，ReRAM)核心、3D XPoint記憶體核心、鐵電式隨機存取記憶體(ferroelectric random-access memory，FeRAM)核心及適用於在記憶體陣列內使用的其他類型的記憶體核 心。記憶體陣列1545內的記憶體可由記憶體控制器1540單獨且獨立地控制。換言之，記憶體控制器1540可用以單獨且獨立地與記憶體陣列1545內的每一記憶體通訊。藉由與記憶體陣列1545通訊，記憶體控制器1540可用以回應於自主機裝置1505接收到的指令而自記憶體陣列1545讀取資料或向記憶體陣列1545寫入資料。儘管示出為記憶體裝置1510的一部分，但在一些實施例中，記憶體控制器1540可以為主機裝置1505的一部分或計算系統1500的另一元件的一部分且與記憶體裝置1510相關聯。記憶體控制器1540可實施為呈軟體、硬體、軔體或其組合的邏輯電路以執行本文中的一實施例所描述的功能。例如，在一些實施例中，記憶體控制器1540可用以在接收到來自主機裝置1505的請求時檢索與記憶體裝置1510的記憶體陣列1545中所儲存的標準單元應用程式1535相關聯的指令。
應當理解，第15圖中僅示出及描述計算系統1500的一些元件。然而，計算系統1500可以包含其他元件，諸如各種電池及電源、網路介面、路由器、開關、外部記憶體系統、控制器等。一般而言，計算系統1500可以包含在執行本文中的一實施例所描述的功能時需要或被認為合乎需要的各種硬體、軟體及/或軔體元件中的任一者。類似地，主機裝置1505、輸入裝置1515、輸出裝置1520及包含記憶體控制器1540及記憶體陣列1545的記憶體裝置1510可以包含被視為執行本文中的一實施例所描述 的功能所必需的或合乎需要的其他硬體、軟體及/或軔體元件。
在本揭露的一個態樣中，揭露一種記憶體裝置。在一些實施例中，記憶體裝置包含一組記憶體單元，其中該組記憶體單元中的每一者包含串聯連接在對應位元線與對應源極線之間的選擇電晶體及儲存部件。在一些實施例中，記憶體裝置包含耦接至該組記憶體單元的記憶體控制器。在一些實施例中，記憶體控制器用以在第一時間週期期間將第一寫入電壓施加至耦接至該組記憶體單元中的選定記憶體單元的位元線，以將資料寫入該選定記憶體單元。在一些實施例中，記憶體控制器用以在第一時間週期期間將第二寫入電壓施加至耦接至選定記憶體單元的選擇電晶體的閘極電極的字元線。在一些實施例中，記憶體控制器用以在第一時間週期期間將第三寫入電壓施加至耦接至選定記憶體單元的源極線。第二寫入電壓可以介於第一寫入電壓與第三寫入電壓之間。
在一實施例中，記憶體系統的第一寫入電壓與第二寫入電壓之間的第一差值小於每一選擇電晶體的容許應力電壓，第二寫入電壓與第三寫入電壓之間的第二差值小於每一選擇電晶體的容許應力電壓。
在一實施例中，記憶體系統的記憶體控制器在第一時間週期期間，將第二寫入電壓施加至耦接至未選記憶體單元的另一源極線，未選記憶體單元耦接至位元線。
在一實施例中，記憶體系統的記憶體控制器在第一 時間週期期間，將第三寫入電壓施加至耦接至一未選記憶體單元的一另一位元線，未選記憶體單元耦接至源極線。記憶體系統的記憶體控制器在第一時間週期期間，將第三寫入電壓施加至耦接至未選記憶體單元的另一選擇電晶體的另一閘極電極的另一字元線。
在一實施例中，記憶體系統的記憶體控制器在第一時間週期期間，將第二寫入電壓施加至耦接至未選記憶體單元的另一位元線，未選記憶體單元耦接至源極線。記憶體系統的記憶體控制器在在第一時間週期期間，將第三寫入電壓施加至耦接至未選記憶體單元的另一選擇電晶體的另一閘極電極的另一字元線。
在一實施例中，記憶體系統的記憶體控制器在第二時間週期期間將第一讀取電壓施加至耦接至組記憶體單元中的另一選定記憶體單元的另一位元線，以讀取由另一選定記憶體單元儲存的資料。記憶體系統的記憶體控制器在第二時間週期期間，將第二讀取電壓施加至耦接至另一選定記憶體單元的另一源極線。記憶體系統的記憶體控制器在第二時間週期期間，將第三讀取電壓施加至耦接至另一選定記憶體單元的另一閘極電極的另一字元線，第一讀取電壓介於第二讀取電壓與第三讀取電壓之間。
在一實施例中，記憶體系統的記憶體控制器在第二時間週期期間，將第一讀取電壓施加至耦接至未選記憶體單元的附加源極線，未選記憶體單元耦接至另一位元線。
在一實施例中，記憶體系統的記憶體控制器在第二 時間週期期間，將第二讀取電壓施加至耦接至未選記憶體單元的附加位元線，未選記憶體單元耦接至另一源極線。記憶體系統的記憶體控制器在第二時間週期期間，將第二讀取電壓施加至耦接至未選記憶體單元的附加閘極電極的附加字元線。
在一實施例中，記憶體系統的記憶體控制器在一第二時間週期期間將一第一讀取電壓施加至耦接至組記憶體單元中的一另一選定記憶體單元的一另一位元線，以讀取由另一選定記憶體單元儲存的資料，記憶體系統的記憶體控制器在第二時間週期期間，將第二讀取電壓施加至耦接至另一選定記憶體單元的另一源極線。記憶體系統的記憶體控制器第二時間週期期間，將第三讀取電壓施加至耦接至另一選擇電晶體的另一閘極電極的另一字元線，第二讀取電壓介於第一讀取電壓與第三讀取電壓之間。
在一實施例中，記憶體系統的記憶體控制器在第二時間週期期間，將第一讀取電壓施加至耦接至未選記憶體單元的附加源極線，未選記憶體單元耦接至另一位元線。
在一實施例中，記憶體系統的記憶體控制器在第二時間週期期間，將第一讀取電壓施加至耦接至一未選記憶體單元的一附加位元線，未選記憶體單元耦接至另一源極線。記憶體系統的記憶體控制器在第二時間週期期間，將第一讀取電壓施加至耦接至未選記憶體單元的附加閘極電極的附加字元線。
在一實施例中，記憶體系統的儲存部件為電熔絲部 件。
在一實施例中，記憶體系統的儲存部件為磁性穿隧接面單元。
在一實施例中，記憶體系統的儲存部件為金屬-絕緣-金屬電容器。
在一實施例中，記憶體系統的字元線沿著第一方向與位元線平行延伸。
在本揭露的另一態樣中，揭露一種記憶體系統。在一些實施例中，記憶體系統包含記憶體陣列，該記憶體陣列包含第一記憶體單元、第二記憶體單元、耦接至第一記憶體單元及第二記憶體單元的第一字元線、耦接至第一記憶體單元的第一源極線及耦接至第二記憶體單元的第二源極線。在一些實施例中，記憶體系統包含記憶體控制器，該記憶體控制器用以在第一時間週期期間將第一寫入電壓施加至第一字元線以將資料寫入第一記憶體單元，在第一時間週期期間將第二寫入電壓施加至第一源極線，且在第一時間週期期間將第一寫入電壓施加至第二源極線。
在一實施例中，記憶體系統的記憶體陣列進一步包含：第三記憶體單元、第二字元線、第一位元線及第二位元線。第三記憶體單元耦接至第一源極線。第二字元線，耦接至第三記憶體單元。第一位元線，耦接至第一記憶體單元及第二記憶體單元。第二位元線耦接至第三記憶體單元。記憶體控制器在第一時間週期期間向第一位元線施加第三寫入電壓。記憶體控制器在第一時間週期期間，將第 二寫入電壓施加至第二位元線及第二字元線。
在一實施例中，記憶體系統的記憶體陣列進一步包含：第三記憶體單元、第二字元線、第一位元線及第二位元線第三記憶體單元耦接至第一源極線。第二字元線耦接至第三記憶體單元。第一位元線耦接至第一記憶體單元及第二記憶體單元。第二位元線耦接至第三記憶體單元。記憶體控制器在第一時間週期期間向第一位元線施加第三寫入電壓。記憶體控制器在第一時間週期期間，將第一寫入電壓施加至第二位元線及第二字元線。
在本揭露的又一態樣中，揭露一種控制記憶體系統的方法。在一些實施例中，方法包含由記憶體控制器在時間週期期間將第一寫入電壓施加至位元線以將資料寫入選定記憶體單元，其中位元線耦接至選定記憶體單元及未選記憶體單元。在一些實施例中，方法包含由記憶體控制器在時間週期期間向字元線施加第二寫入電壓，該字元線耦接至選定記憶體單元及未選記憶體單元。在一些實施例中，方法包含由記憶體控制器在時間週期期間將第三寫入電壓施加至第一源極線，其中第一源極線耦接至選定記憶體單元。在一些實施例中，方法包含由記憶體控制器在時間週期期間將第二寫入電壓施加至第二源極線，其中第二源極線耦接至未選記憶體單元。
在一實施例中，控制記憶體系統的方法中的第一寫入電壓與第二寫入電壓之間的第一差值小於每一選擇電晶體的容許應力電壓，且第二寫入電壓與第三寫入電壓之間 的第二差值小於每一選擇電晶體的容許應力電壓。
術語「耦接」及其變型包含兩個構件直接或間接相互連接。術語「電耦合」及其變型包含兩個構件經由導電材料(例如金屬或銅跡線)直接或間接相互連接。此連接可為靜止式(例如永久性或固定式)或可移動式(例如可移除式或可拆卸式)。此連接可用兩個構件直接耦接或彼此耦接實現，其中兩個構件使用單獨的中間構件彼此耦接且任何附加的中間構件彼此耦接，或其中兩個構件使用中間構件彼此耦接，該中間構件與兩個構件中的一者整體形成為一個整體。若「耦接」或其變型由附加術語(例如直接耦接)修飾，則上文提供的「耦接」的一般定義由附加術語的簡單語言含義修飾(例如，「直接耦接」意謂兩個構件連接，而無任何單獨的中間構件)，從而產生定義比上文提供的「耦接」的一般定義更窄的定義。此耦接可為機械耦接、電氣耦合或流體耦合。
前述概述若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的一實施例的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露的一實施例用作設計或修改其他製程及結構的基礎，以供實現本文中的一實施例所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，這類等效構造不脫離本揭露的一實施例的精神及範疇，且在不脫離本揭露的一實施例的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。
300:時序圖
BL_sel,BL_unsel,SL_sel,SL_unsel,WL_sel,WL_unsel:電壓波形
T0~T8:時間週期
VW1,VW2,VW3:寫入電壓

Claims (10)

  1. 一種記憶體系統，包含：一組記憶體單元，該組記憶體單元中的每一者包含串聯連接在一對應位元線與一對應源極線之間的一選擇電晶體及一儲存部件；及一記憶體控制器，耦接至該組記憶體單元，該記憶體控制器用於：在一第一時間週期期間將一第一寫入電壓施加至耦接至該組記憶體單元中的一選定記憶體單元的一位元線，以將資料寫入該選定記憶體單元；在該第一時間週期期間，將一第二寫入電壓施加至一字元線，該字元線耦接至該選定記憶體單元的一選擇電晶體的一閘極電極；及在該第一時間週期期間，將一第三寫入電壓施加至耦接至該選定記憶體單元的一源極線，該第二寫入電壓介於該第一寫入電壓與該第三寫入電壓之間，其中該第一寫入電壓與該第二寫入電壓之間的一第一差值小於該選擇電晶體的一容許應力電壓，該第二寫入電壓與該第三寫入電壓之間的一第二差值小於該選擇電晶體的該容許應力電壓。
  2. 如請求項1所述之記憶體系統，其中該記憶體控制器用於：在該第一時間週期期間，將該第二寫入電壓施加至耦接 至一未選記憶體單元的一另一位元線，該未選記憶體單元耦接至該源極線；及在該第一時間週期期間，將該第三寫入電壓施加至耦接至該未選記憶體單元的一另一選擇電晶體的一另一閘極電極的一另一字元線。
  3. 如請求項1所述之記憶體系統，其中該記憶體控制器用於：在一第二時間週期期間將一第一讀取電壓施加至耦接至該組記憶體單元中的一另一選定記憶體單元的一另一位元線，以讀取由該另一選定記憶體單元儲存的資料；在該第二時間週期期間，將一第二讀取電壓施加至耦接至該另一選定記憶體單元的一另一源極線；及在該第二時間週期期間，將一第三讀取電壓施加至耦接至該另一選定記憶體單元的一另一閘極電極的一另一字元線，該第一讀取電壓介於該第二讀取電壓與該第三讀取電壓之間。
  4. 如請求項3所述之記憶體系統，其中該記憶體控制器用於：在該第二時間週期期間，將該第一讀取電壓施加至耦接至一未選記憶體單元的一附加源極線，該未選記憶體單元耦接至該另一位元線。
  5. 如請求項3所述之記憶體系統，其中該記憶體控制器用於：在該第二時間週期期間，將該第二讀取電壓施加至耦接至一未選記憶體單元的一附加位元線，該未選記憶體單元耦接至該另一源極線；及在該第二時間週期期間，將該第二讀取電壓施加至耦接至該未選記憶體單元的一附加閘極電極的一附加字元線。
  6. 如請求項1所述之記憶體系統，其中該記憶體控制器用於：在一第二時間週期期間將一第一讀取電壓施加至耦接至該組記憶體單元中的一另一選定記憶體單元的一另一位元線，以讀取由該另一選定記憶體單元儲存的資料；在該第二時間週期期間，將一第二讀取電壓施加至耦接至該另一選定記憶體單元的一另一源極線；及在該第二時間週期期間，將一第三讀取電壓施加至耦接至一另一選擇電晶體的一另一閘極電極的一另一字元線，該第二讀取電壓介於該第一讀取電壓與該第三讀取電壓之間。
  7. 如請求項6所述之記憶體系統，其中該記憶體控制器用於：在該第二時間週期期間，將該第一讀取電壓施加至耦接至一未選記憶體單元的一附加位元線，該未選記憶體單元 耦接至該另一源極線；及在該第二時間週期期間，將該第一讀取電壓施加至耦接至該未選記憶體單元的一附加閘極電極的一附加字元線。
  8. 一種記憶體系統，包含：一記憶體陣列，包含：一第一記憶體單元；一第二記憶體單元；一第一字元線，耦接至該第一記憶體單元及該第二記憶體單元；一第一源極線，耦接至該第一記憶體單元；一第二源極線，耦接至該第二記憶體單元；及一第一位元線，耦接至該第一記憶體單元及該第二記憶體單元；及一記憶體控制器，用於：在一第一時間週期期間向一第一位元線施加一第一寫入電壓，以將資料寫入該第一記憶體單元；在該第一時間週期期間向該第一字元線施加一第二寫入電壓；在該第一時間週期期間向該第一源極線施加一第三寫入電壓；及在該第一時間週期期間向該第二源極線施加該第二寫入電壓，其中該第一寫入電壓與該第二寫入電壓之間的一第一 差值小於該記憶體陣列的每一選擇電晶體的一容許應力電壓，該第二寫入電壓與該第三寫入電壓之間的一第二差值小於該容許應力電壓。
  9. 如請求項8所述之記憶體系統，其中該記憶體陣列進一步包含：一第三記憶體單元，耦接至該第一源極線；一第二字元線，耦接至該第三記憶體單元；及一第二位元線，耦接至該第三記憶體單元；及其中該記憶體控制器用於：在該第一時間週期期間，將該第三寫入電壓施加至該第二位元線及該第二字元線。
  10. 一種記憶體系統的控制方法，包括：由一記憶體控制器在一時間週期期間將一第一寫入電壓施加至一位元線以將資料寫入一選定記憶體單元，該位元線耦接至該選定記憶體單元及一未選記憶體單元；由該記憶體控制器在該時間週期期間向一字元線施加一第二寫入電壓，該字元線耦接至該選定記憶體單元及該未選記憶體單元；由該記憶體控制器在該時間週期期間向一第一源極線施加一第三寫入電壓，該第一源極線耦接至該選定記憶體單元；及由該記憶體控制器在該時間週期期間向一第二源極線施 加該第二寫入電壓，該第二源極線耦接至該未選記憶體單元，其中該第一寫入電壓與該第二寫入電壓之間的一第一差值小於該選定記憶體單元及該未選記憶體單元的每一選擇電晶體的一容許應力電壓，該第二寫入電壓與該第三寫入電壓之間的一第二差值小於該容許應力電壓。
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