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TWI845590B - 記憶體單元裝置和半導體結構 - Google Patents

記憶體單元裝置和半導體結構 Download PDF

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TWI845590B
TWI845590B TW109100265A TW109100265A TWI845590B TW I845590 B TWI845590 B TW I845590B TW 109100265 A TW109100265 A TW 109100265A TW 109100265 A TW109100265 A TW 109100265A TW I845590 B TWI845590 B TW I845590B
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湯姆士 鄺
瑪亨德拉 帕卡拉
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Abstract

本揭露的實施例提供一種用於形成具有精確的輪廓和針對於製造三維(3D)堆疊記憶體單元半導體裝置的尺寸控制的階梯狀結構的設備和方法。在一實施例中，一種記憶體單元裝置包含：一膜堆疊，該膜堆疊包含：水平地形成在一基板上的交替的成對的介電層和導電結構、形成在該膜堆疊中的一開口，其中該開口被填充有一通道層和一中心填充層，及設置在該導電結構與該通道層之間的一保護襯層。

Description

記憶體單元裝置和半導體結構
本揭露的實施例一般性地關於製造垂直類型的記憶體單元半導體裝置的方法，並且更為特定地關於製造用於半導體製造應用的具有階梯狀結構的垂直類型的記憶體單元半導體裝置的方法。
對於半導體裝置的下一代的超大規模集成(VLSI)和特大規模集成(ULSI)而言，可靠地產生次半微米和更小的特徵是關鍵的技術挑戰之一。然而，隨著電路技術的極限不斷地推升，VLSI和ULSI互連技術的尺寸不斷地縮小對於處理能力已經提出額外的要求。在基板上可靠地形成閘極結構對於VLSI和ULSI的成功和就增加電路密度和個別的基板和晶粒的品質方面的持續努力是重要的。
圖案化的遮罩(例如，光阻層)經常被使用於藉由蝕刻程序在基板上形成結構(例如，閘極結構、淺溝槽隔離(STI)、咬合線，及類似者)。傳統上，圖案化的遮罩是藉由使用光刻程序以利用光學的方式將具有所欲的臨界尺寸的圖案轉移至光阻層來製造。然後，使得光阻層顯影以去除光阻的非所欲的部分，從而在剩餘的光阻中產生開口。
為了使得能夠製造下一代的裝置和結構，經常利用半導體記憶體晶片的三維(3D)堆疊來改善電晶體的效能。藉由以三維(代替傳統的二維)的方式來排置電晶體，可以將多個電晶體彼此非常靠近地放置在積體電路(IC)中。半導體晶片的三維(3D)堆疊會減小導線長度且保持低的線路延遲。在製造半導體晶片的三維(3D)堆疊中，經常利用階梯狀結構以允許多個互連結構被設置於其上，從而形成高密度的垂直電晶體裝置。
當在設置於一基板上的膜堆疊中形成階梯狀結構時，重複地執行蝕刻程序和光阻修整的程序，以利用作為蝕刻遮罩的循序地修整的光阻層來蝕刻膜堆疊。在描繪於第1A圖中的示例性的實施例，修整的光阻層(未顯示出來)可作為蝕刻遮罩層以將結構轉移至設置在基板104上的膜堆疊120而在用於形成半導體裝置100的基板104上形成階梯狀結構110。膜堆疊120通常包含：層120a、120b(被顯示為120a1、120b1、120a2、120b2、······、120a5、120b5)(其為導電層或絕緣層)的交替的層(如同在第1B圖中顯示者)。在蝕刻期間，光阻層被循序地修整為不同的尺寸，同時作為用以形成具有不同的寬度的階梯狀結構110的蝕刻遮罩。
在製造位於基板104上的階梯狀結構110期間，形成於階梯狀結構110中的每個階梯具有其期望的寬度，以允許在其上形成通道125(例如，開口)(如同在第1A圖和第1B圖中顯示者)。在需要較高的裝置效能的一些實施例中，可利用具有不同的材料的交替的層120a、120b。舉例而言，當需要具有較高的電遷移率的裝置效能時，經常在階梯狀結構110中利用金屬導電材料。在一示例中，交替的層120a、120b中的第二層120b(在第1B圖中被顯示為120b1、……、120b5)可從階梯狀結構110中去除，並且利用含金屬的層150來代替(如同在第1C圖中描繪者)，以改善裝置100的電效能。然而，當從階梯狀結構110中去除原始的第二層120b(在第1B圖中被顯示為120b1、……、120b5)以利用含金屬的層150來代替或插入含金屬的層150(如同在第1C圖中描繪者)時，由於在界面處的選擇性的蝕刻，經常在含金屬的層150之間的界面130處發現到殘留物和/或表面粗糙度152，從而在界面130處產生不良的電接觸，最終導致裝置故障或電效能下降。
因此，需要用於形成具有精確的輪廓和針對於半導體裝置的三維(3D)堆疊的尺寸控制的階梯狀結構的改善的方法和設備。
本揭露的實施例提供用於形成具有精確的輪廓和針對於製造三維(3D)堆疊記憶體單元半導體裝置的尺寸控制的階梯狀結構的設備和方法。在一實施例中，一種記憶體單元裝置包含：一膜堆疊，該膜堆疊包含：水平地形成在一基板上的交替的成對的介電層和導電結構、形成於該膜堆疊中的一開口，其中該開口被填充有一通道層和一中心填充層，及設置在該導電結構與該通道層之間的一保護襯層。
在另一實施例中，一種在一基板上的記憶體裝置的方法包含以下步驟：在一膜堆疊中形成一開口，該膜堆疊包含：一第一層和一第二層、利用一或多個層來填充該開口，其中該一或多個層包含：一通道層、從該膜堆疊中選擇性地去除該第一層以暴露該通道層的一部分、選擇性地氧化該通道層的該部分以形成一保護襯層，以及利用一導電結構來填充該空間。
在又一實施例中，一種在一基板上形成階梯狀結構的方法包含以下步驟：選擇性地氧化一通道層的一部分，該通道層的該部分被界定在形成於一膜堆疊中的介電層之間的一空間暴露，其中該膜堆疊具有一中心開口，該中心開口是由包含該通道層的一多層結構填充、在該通道層的該部分上形成一保護襯層，及形成與該保護襯層接觸的一鐵電層，其中阻障層是一高介電常數材料。
本揭露提供用於在基板上形成用於半導體裝置的三維(3D)記憶體單元的階梯狀結構的方法。在一示例中，在製造期間的良好的界面管理、優異的電效能，及良好的程序控制可藉由在界面處利用保護界面層(例如，界面氧化層)，以及選擇性的沉積和選擇性的圖案化/蝕刻程序來獲得。在一示例中，一種形成用於三維(3D)的堆疊的半導體裝置的記憶體單元的方法可在從膜堆疊中去除某種類型的材料以形成階梯狀結構時利用保護氧化層。此外，高介電常數材料被利用以與導電材料一起形成，而利用導電結構來取代階梯狀結構的一部分。界面/保護氧化層在去除程序期間保持為：被保護的和完整的，從而提供界面輪廓和形貌的良好的控制。因此，在階梯狀結構中形成包含高介電常數材料，以及導電材料的導電結構之後，可以在界面處獲得良好的電接觸，從而為記憶體單元提供期望的電效能。
第2圖是適合用於執行電漿沉積程序(例如，電漿增強CVD或金屬有機CVD)的電漿處理腔室232的橫截面圖，該電漿處理腔室可被利用以作為用於半導體裝置製造的半導體互連結構。處理腔室232可為：經適當地調試的CENTURA®、PRODUCER® SE或PRODUCER® GT，或者PRODUCER® XP處理系統，其可從位於加利福尼亞州的聖塔克拉拉巿的應用材料公司獲得。考慮到其他的處理系統(其中包含由其他的製造商生產的彼些處理系統)可受益於在本文中描述的實施例。
處理腔室232包含：腔室主體251。腔室主體251包含：界定內部容積226的蓋225、側壁201，及底壁222。
基板支撐基座250被提供於腔室主體251的內部容積226中。基座250可從鋁、陶瓷、氮化鋁，及其他適當的材料中製造。在一實施例中，基座250是由陶瓷材料(例如，氮化鋁)製成，該陶瓷材料是適合用於高溫環境(例如，電漿處理環境)的材料，其不會對於基座250造成熱損壞。可以使用舉升構件(未顯示出來)在腔室主體251內延著垂直方向移動基座250。
基座250可包含：嵌入式加熱器元件270，該嵌入式加熱器元件適合用於控制被支撐在基座250上的基板290的溫度。在一實施例中，可藉由從電源供應器206向加熱器元件270施加電流來電阻性地加熱基座250。在一實施例中，加熱器元件270可由封裝在鎳鐵鉻合金(例如，INCOLOY®)護套管中的鎳鉻線製成。從電源供應器206供應的電流是由控制器210調整以控制由加熱器元件270產生的熱，從而在任何適當的溫度範圍內在膜沉積期間將基板290和基座250保持在大致上恆定的溫度。在另一實施例中，可以根據需要將基座保持在室溫下。在又一實施例中，基座250亦可根據需要來包含：冷卻器(未顯示出來)，該冷卻器用以視需要而定將基座250冷卻至比室溫更低的範圍。可以調整供應的電流以選擇性地將基座250的溫度控制在大約攝氏100度與大約攝氏700度之間。
溫度感測器272(例如，熱電偶)可以被嵌入在基板支撐基座250中以利用傳統的方式來監控基座250的溫度。控制器210使用量測到的溫度以控制供應至加熱器元件270的功率而將基板保持在期望的溫度。
基座250一般性地包含：穿過其中設置的複數個舉升銷(未顯示出來)，該等舉升銷經配置以從基座250舉升基板290，並且利用傳統的方式來促進與機器人(未顯示出來)交換基板290。
基座250包含：至少一個電極292，該電極用於將基板290保持在基座250上。電極292是由夾持電源208驅動以產生靜電力，該靜電力將基板290保持在基座表面上(如同眾所周知者)。可替代性地，基板290可藉由夾持、真空，或重力保持至基座250。
在一實施例中，基座250被配置為陰極，該陰極具有內嵌在其中的電極292，該電極耦接到至少一個RF偏置功率源(在第2圖中被顯示為二個RF偏置功率源284、286)。儘管描繪於第2圖中的示例顯示了兩個RF偏置功率源284、286，但應注意到RF偏置功率源的數目可依需要而為任何的數目。RF偏置功率源284、286耦接在設置於基座250中的電極292與另一個電極(例如，處理腔室232的氣體分配板242或蓋225)之間。RF偏置功率源284、286激發並維持由設置於處理腔室232的處理區域中的氣體形成的電漿放電。
在描繪於第2圖中的實施例中，雙RF偏置功率源284、286經由匹配電路204耦接至設置在基座250中的電極292。由RF偏置功率源284、286產生的訊號是透過單饋送的方式經由匹配電路204遞送至基座250，以使得提供於電漿處理腔室232中的氣體混合物電離，從而提供執行沉積或其他的電漿增強程序所需要的離子能量。RF偏置功率源284、286通常能夠產生RF訊號，該RF訊號具有從大約50 kHz至大約200 MHz的頻率和在大約0 Watt與大約5000 Watt之間的功率。
真空幫浦202耦接至形成在腔室主體251的底部222的埠口。真空幫浦202被使用以在腔室主體251中維持期望的氣體壓力。真空幫浦202亦從腔室主體251排出後處理氣體和該程序的副產物。
處理腔室232包含：經由處理腔室232的蓋225耦接的一或多個氣體輸送通道244。氣體輸送通道244和真空幫浦202被設置在處理腔室232的相對端處以在內部容積226內引起層流，而最小化顆粒污染。
氣體輸送通道244經由遠端電漿源(RPS)248耦接至氣體面板293以將氣體混合物提供至內部容積226。在一實施例中，經由氣體輸送通道244供應的氣體混合物可以進一步地經由設置在氣體輸送通道244下方的氣體分配板242輸送。在一示例中，具有複數個孔243的氣體分配板242耦接至在基座250上方的腔室主體251的蓋225。氣體分配板242的孔243被利用以將來自氣體面板293的處理氣體引入腔室主體251。孔243可具有不同的尺寸、數目、分佈、形狀、設計，及直徑，以促進針對於不同的程序要求的各種處理氣體的流動。電漿是從離開氣體分配板242的處理氣體混合物中形成，以增強處理氣體的熱分解，從而導致材料沉積在基板290的表面291上。
氣體分配板242和基板支撐基座250可以在內部容積226中形成一對間隔開的電極。一或多個RF源247經由匹配網路245向氣體分配板242提供偏置電勢，以促進在氣體分配板242與基座250之間產生電漿。可替代性地，RF源247和匹配網路245可耦接至氣體分配板242、基板支撐基座250，或耦接至氣體分配板242和基板支撐基座250兩者，或耦接至設置在腔室主體251外部的天線(未顯示出來)。在一實施例中，RF源247可在大約30 kHz至大約13.6 MHz的頻率下提供大約10 Watt至大約3000 Watt的功率。可替代性地，RF源247可為微波產生器，該微波產生器向氣體分配板242提供微波功率，該微波功率有助於在內部容積226的電漿的產生。
可從氣體面板293供應的氣體的示例可包含：含矽氣體、連續的氟氣、含氧氣體、含氫氣體、惰性氣體和載氣。反應氣體的適當的示例包含：含矽氣體(例如，SiH4、Si2H6、SiF4、SiH2Cl2、Si4H10、Si5H12、TEOS等等)。適當的載氣包含：氮氣(N2)、氬氣(Ar)、氫氣(H2)、烷烴、烯烴、氦氣(He)、氧氣(O2)、臭氧(O3)、水蒸氣(H2O)等等。
在一實施例中，遠端電漿源(RPS)248可替代地耦接至氣體輸送通道244以助於從自氣體面板293供應至內部容積226的氣體中形成電漿。遠端電漿源248將從由氣體面板293提供的氣體混合物中形成的電漿提供至處理腔室232。
控制器210包含：中央處理單元(CPU)212、記憶體216，及支援電路214，其用於控制處理順序和調整來自氣體面板293的氣流。CPU 212可為可在工業環境中使用的任何形式的通用電腦處理器。軟體常式可被儲存在記憶體216(例如，隨機存取記憶體、唯讀記憶體、軟碟，或硬碟機，或者其他形式的數位儲存)中。支援電路214利用傳統的方式耦接至CPU 212，且可包含：快取、時脈電路、輸入/輸出系統、電源供應器等等。在控制器210與處理腔室232的各種元件之間的雙向通訊是經由統稱為訊號匯流排218的許多的訊號纜線來進行處理，前述者中的一些者被示例說明於第2圖中。
第3圖是用於蝕刻金屬層的示例性的處理腔室300的簡化的剖視圖。示例性的處理腔室300適合用於從基板290去除一或多個薄膜層。可經調適以受益於本發明的處理腔室的一個示例是AdvantEdge Mesa Etch處理腔室(其可從位於加利福尼亞州的聖塔克拉拉巿的應用材料公司獲得)。考慮到其他的處理腔室(包含來自其他的製造商的彼些處理腔室)可經調適以實施本發明的實施例。
處理腔室300包含：具有界定於其中的腔室容積301的腔室主體305。腔室主體305具有耦接至接地326的側壁312和底部318。側壁312具有內襯315以保護側壁312和延長處理腔室300的維護週期之間的時間。腔室主體305和處理腔室300的相關的元件的尺寸不受限制且通常 成比例地大於要在其中進行處理的基板290的尺寸。基板尺寸的示例包含(除了其他者之外)：200 mm的直徑、250 mm的直徑、300 mm的直徑，及450 mm的直徑。
腔室主體305支撐腔室蓋組件310以封圍腔室容積301。腔室主體305可從鋁或其他適當的材料中製成。基板進入口313是穿過腔室主體105的側壁312形成，以促進基板290進入和離開處理腔室300的傳送。進入口313可耦接至基板處理系統(未顯示出來)的傳送腔室和/或其他的腔室。
泵送埠口345是穿過腔室主體305的側壁312形成且連接至腔室容積301。泵送裝置(未顯示出來)經由泵送埠口345耦接至腔室容積301以排出和控制在其中的壓力。泵送裝置可包含：一或多個幫浦和節流閥。
氣體面板360藉由氣體管線367耦接至腔室主體305以將處理氣體供應至腔室容積301。氣體面板360可包含：一或多個處理氣體源361、362、363、364，並且可以另外地包含：惰性氣體、非反應性氣體，及反應性氣體(如果需要的話)。可由氣體面板360提供的處理氣體的示例包含(但不限於)：包含甲烷(CH4)的含烴氣體、六氟化硫(SF6)、四氟化碳(CF4)、溴化氫(HBr)、含烴氣體、氬氣(Ar)、氯氣(Cl2)、氮氣(N2)，及氧氣(O2)。此外，處理氣體可包含：氯氣、氟氣、氧氣，及含氫氣體(例如BCl3、C4F8、C4F6、CHF3、CH2F2、CH3F、NF3、CO2、SO2、CO，及H2等等)。
閥366控制來自源361、362、363、364(該等源來自氣體面板360)的處理氣體的流量，並由控制器365管理。從氣體面板360供應至腔室主體305的氣體流可包含：氣體的組合。
蓋組件310可包含：噴嘴314。噴嘴314具有一或多個埠口，該等埠口用於將來自氣體面板360的源361、362、364、363的處理氣體引入腔室容積301。在處理氣體被引入處理腔室300之後，提供能量給氣體以形成電漿。天線348(例如，一或多個電感器線圈)可被設置於處理腔室300的相鄰處。天線電源供應器342可經由匹配電路341為天線348供電以將能量(例如，RF能量)電感性地耦合至處理氣體而維持從在處理腔室300的腔室容積301中的處理氣體中形成的電漿。可代替天線電源供應器342，或除了天線電源供應器342之外，在基板290下方和/或在基板290上方的處理電極可被使用以將RF功率電容性地耦合至處理氣體而維持在腔室容積301內的電漿。天線電源供應器342的操作可由控制器(例如，控制器365)來控制，該控制器亦控制在處理腔室300中的其他的元件的操作。
基板支撐基座335被設置在腔室容積301中以在處理期間支撐基板290。基板支撐基座335可包含：用於在處理期間保持基板290的靜電卡盤322。靜電卡盤(ESC)322使用靜電吸引力以將基板290保持在基板支撐基座335上。ESC 322是由與匹配電路324相整合的RF電源供應器325供電。ESC 322包含：嵌入於介電體內的電極321。RF電源供應器325可提供大約200伏特至大約2000伏特的RF吸附電壓至電極321。RF電源供應器325亦可包含：系統控制器，該系統控制器用於藉由將DC電流引導至電極321以吸附和釋放基板290的方式來控制電極321的操作。
ESC 322亦可包含：設置在其中的電極351。電極351耦接至功率源350並提供一偏壓，該偏壓將由在腔室容積301中的處理氣體形成的電漿離子吸引至ESC 322和設置於其上的基板290。功率源350可以在處理基板290期間循環地開啟和關閉，或者產生脈衝。ESC 322具有隔離器328以達到使得ESC 322的側壁對於電漿的吸引力較小而延長ESC 322的維護壽命週期的目的。此外，基板支撐基座335可具有陰極內襯336以保護基板支撐基座335的側壁，而免受電漿氣體的影響，並延長處理腔室300的維護之間的時間。
ESC 322可包含：設置在其中且連接至功率源(未顯示出來)的加熱器，該加熱器用於加熱基板，而支撐ESC 322的冷卻基座329可包含：用於使得傳熱流體循環以維持ESC 322和設置在其上的基板290的溫度的管道。ESC 322經配置以在被製造於基板290上的裝置的熱預算所要求的溫度範圍中執行。舉例而言，對於某些實施例，ESC 322可經配置以將基板290維持在大約零下攝氏25度至大約攝氏500度的溫度。
設置冷卻基座329以幫助控制基板290的溫度。為了減低程序飄移和時間，可以在基板290處於處理腔室300中的整個時間段中藉由冷卻基座329將基板290的溫度保持為大致上恆定的。在一實施例中，在整個隨後的蝕刻程序中將基板290的溫度維持在大約攝氏70度至攝氏90度之間。
覆蓋環330被設置在ESC 322上並且沿著基板支撐基座335的外圍。覆蓋環330經配置以將蝕刻氣體限制在基板290的暴露的頂表面的期望的部分，同時將基板支撐基座335的頂表面與在處理腔室300內部的電漿環境隔離。舉升銷(未顯示出來)被選擇性地移動通過基板支撐基座335以將基板290舉升至基板支撐基座335的上方，而藉由傳送機器人(未顯示出來)或其他適當的傳送構件來促進對於基板290的靠近。
控制器365可被利用以控制處理的順序，而調節從氣體面板360至處理腔室300的氣體流量和其他處理參數。當由CPU執行時，軟體常式將CPU轉換成專用電腦(控制器)，其控制處理腔室300以使得程序根據本發明來執行。軟體常式亦可由與處理腔室300並置的第二控制器(未顯示出來)來儲存和/或執行。
基板290具有設置於其上的各種薄膜層，該等薄膜層可包含：至少一個金屬層。各種薄膜層可能需要蝕刻配方，該等蝕刻配方對於在基板290中的其他的薄膜層的不同的組成是獨有的。位於VLSI和ULSI技術的核心的多層互連可能需要製造具有高深寬比的特徵(例如，通孔和其他的互連)。建構多層互連可能需要用以在各種薄膜層中形成圖案的一或多個蝕刻配方。此些配方可在單個蝕刻處理腔室中或跨越數個蝕刻處理腔室執行。每個蝕刻處理腔室可被配置為利用蝕刻配方中的一或多個來進行蝕刻。在一實施例中，處理腔室300經配置以至少蝕刻金屬層而形成導電結構。對於在本文中提供的處理參數，處理腔室300經配置以處理直徑為300的基板(意即，具有大約0.0707 m2的平面面積的基板)。處理參數(例如，流量和功率)可一般性地與腔室容積或基板平面面積的變化成比例地縮放。
第4圖描繪了半導體處理系統400的平面圖，其中在該半導體處理系統中可實施在本文中描述的方法。可經調試以受益於本發明的一種處理系統是300 mm或450 mm的PRODUCER®處理系統(其可從位於加利福尼亞州的聖塔克拉拉巿的應用材料公司商購獲得)。處理系統400一般性地包含：前平台402(其中包含在FOUP 414中的基板匣418被支撐，且基板被載入至裝載閘腔室409和從裝載閘腔室409被卸載)、容納基板處理器413的傳送腔室411，及裝設在傳送腔室411上的一系列的串聯處理腔室406。
串聯處理腔室406中的每一者包含：用於處理基板的二個處理區域。二個處理區域共用共同的氣體供應、共同的壓力控制，及共同的處理氣體排出系統/泵送系統。系統的模組化的設計實現了一個配置至任何其他的配置的快速轉換。為了達到執行特定的程序步驟的目的，可以改變腔室的排置和組合。串聯處理腔室406中的任何者可包含：根據如同在後文中描述的本發明的態樣的一蓋，該蓋包含：在前文中參照描繪於第2圖和/或第3圖中的處理腔室232、300來描述的一或多個腔室配置。注意到處理系統400可經配置以視需要而定來執行沉積程序、蝕刻程序、固化程序，或加熱/退火程序。在一實施例中，處理腔室232、300(其被顯示為在第2圖和第3圖中設計的單個腔室)可併入半導體處理系統400。
在一實施中，處理系統400可被調試為具有支撐的腔室硬體的一或多個串聯處理腔室，該腔室硬體被習知為容納各種其他的習知的程序(例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、蝕刻、固化，或加熱/退火等等)。舉例而言，系統400可被配置為：具有在第2圖中的處理腔室232中的一者以作為用於沉積(例如，沉積金屬膜)的電漿沉積腔室，或具有描繪於第3圖中的處理腔室300中的一者以作為用於蝕刻形成於基板上的材料層的電漿蝕刻腔室。此配置可使得研發製造的利用率最大化，並且如果需要的話，可以排除經過蝕刻後的膜對於大氣的暴露。
控制器440(其包含：中央處理單元(CPU)444、記憶體442，及支援電路446)耦接至半導體處理系統400的各種元件以促進本發明的程序的控制。記憶體442可為在半導體處理系統400或CPU 444的本端或遠端的任何的電腦可讀取媒體(例如，隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟碟、硬碟，或任何的其他形式的數位儲存)。支援電路446耦接至CPU 444以利用傳統的方式來支援CPU。此些電路包含：快取、電源供應器、時脈電路、輸入/輸出電路和子系統等等。儲存在記憶體442中的軟體常式或一系列的程式指令在由CPU 444執行時會執行串聯處理腔室406。
第5圖是用於在設置於基板上的膜堆疊中形成記憶體單元結構的方法500的一個實施例的流程圖，該方法可在處理腔室中(例如，視需要而定併入於系統400或其他適當的處理腔室和系統的描繪在第2圖中的處理腔室232和描繪在第3圖中的處理腔室300)執行。第6A圖至第6B圖和第7圖至第10圖是示意性的截面圖，其示例說明根據方法500的用於在設置在基板上的膜堆疊中形成記憶體單元結構的序列。儘管在後文中參照被利用以在用於三維的半導體裝置中的膜堆疊中製造記憶體單元結構的基板來描述方法500，亦可使用方法500以在其他的裝置製造應用中帶來益處。
方法500藉由提供基板(例如，具有形成於其上的膜堆疊604的基板602(如同在第6A圖中顯示者))而開始於操作502處。基板602可為矽基材料或任何適當的絕緣材料或導電材料(視需要而定)，其具有設置在可被利用以在膜堆疊604中形成記憶體單元結構的基板602上的膜堆疊604。
如同在描繪於第6A圖中的示例性的實施例中顯示者，基板602可具有大致上平坦的表面、不平坦的表面，或具有形成於其上的結構的大致上平坦的表面。膜堆疊604形成於基板602上。在一實施例中，膜堆疊604可被利用以在前端程序或後端程序中形成閘極結構、接觸結構，或互連結構。方法500可形成於膜堆疊604上，以在其中形成使用於記憶體單元結構(例如，VNAND結構)中的階梯狀結構。在一實施例中，基板602可為：例如為結晶矽(例如，Si>100>或Si>111>)、氧化矽、應變矽、矽鍺、摻雜或未摻雜的多晶矽、在絕緣體(SOI)上的摻雜或未摻雜的矽晶圓和圖案化或非圖案化晶圓矽、碳摻雜的氧化矽、氮化矽、摻雜的矽、鍺、砷化鎵、玻璃、藍寶石的材料。基板602可具有各種尺寸(例如200 mm、300 mm、450 mm，或其他的直徑的晶圓，以及矩形面板或正方形面板)。除非另外地說明，在本文中描述的實施例和示例是在具有200 mm的直徑、300 mm的直徑、450 mm的直徑的基板上進行的。在其中SOI結構被利用於基板602的實施例中，基板602可包含：設置在矽晶體基板上的被埋入的介電層。在本文中描繪的實施例中，基板602可為矽晶體基板。
在一實施例中，設置在基板600上的膜堆疊604可具有膜堆疊604，該膜堆疊具有多個垂直堆疊的層。膜堆疊604可包含：包含有重複地形成於膜堆疊604中的第一層604a和第二層604b的對。該些對包含：重複地形成的交替的第一層604a和第二層604b(直到達到期望的數目的成對的第一層和第二層為止)。
膜堆疊604是記憶體單元裝置(例如，三維(3D)記憶體裝置)的部分。儘管具有第一層604a和第二層604b的11個重複的層被顯示於第6A圖中，注意到可視需要而定來利用任何期望數目的成對的第一層和第二層。
在一實施例中，膜堆疊604可被利用以形成用於三維(3D)記憶體裝置的多個閘極結構。形成在膜堆疊604中的第一層604a可為第一介電層，且第二層604b可為第二介電層。適當的介電層可被利用以形成第一層604a和第二層604b，其包含：氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、氮化鈦、氧化物和氮化物的混合物、夾著氮化物層的至少一或多個氧化物層，及其組合等等。
在一個特定的示例中，第一層604a是氮化矽層，而第二層604b是氧化矽層或多晶矽層。在一實施例中，第一層604a的厚度可以被控制在大約50 Å與大約1000 Å之間(例如，大約500 Å)，並且每個第二層604b的厚度可以被控制在大約50 Å與大約1000 Å之間(例如，大約500 Å)。膜堆疊604的總厚度是在大約3微米與10微米之間，並且將隨著技術的發展而變化。
氮化矽層中的第一層604a和氧化矽層中的第二層604b的膜堆疊604被形成在基板602上。膜堆疊604被形成和圖案化至被絕緣結構610圍繞的階梯狀結構。硬遮罩層608可被形成在膜堆疊604上以促進在膜堆疊604中形成開口606(例如，或是稱為溝槽、通孔、孔洞，或開孔)。開口606可被利用以當完成製造程序時形成為在裝置結構中的通道。在開口606形成於膜堆疊604中之後，執行外延沉積程序以在開口606的底部中生長含矽柱612(例如，矽材料或SiGe材料)。注意到可以針對於不同的裝置效能要求，根據需要來改變裝置結構和配置。
第6B圖描繪了膜堆疊604的一部分的放大視圖(如同由圓圈所指示者)，其描繪了被第一層604a和第二層604b圍繞的開口606。為了達成解釋的容易性，將在後續的描述中利用膜堆疊604的放大的視圖，而不是描繪於第6A圖中的膜堆疊604的整體的橫截面圖。
在操作504處，包含通道層702和中心填充層706的多層結構形成於開口606中(如同在第7圖中顯示者)。通道層702和中心填充層706相組合地形成通道區域而形成記憶體單元。在一實施例中，通道層702可以由含矽材料(例如，摻雜的矽、多晶矽、氧化矽、SiN、SiON、SiGe，或其他適當的含矽材料)形成。中心填充層706形成於開口606中，而填充了通道層702留下的剩餘空間(如同在第7圖中顯示者)。中心填充層906亦可為介電層(例如，SiO2、SiN、SiON，或其他的適當的介電材料)。注意到通道層702和中心填充層706可藉由適當的沉積程序(例如，CVD程序、ALD程序、濺鍍程序、塗覆程序，或其他的適當的程序)來形成。在一示例中，通道層702和中心填充層706可形成在描繪於第2圖中的處理腔室232中。
在操作506處，在填充開口606之後，執行橫向的選擇性的蝕刻程序以選擇性地從膜堆疊604中去除第一層604a(如同在第8圖中顯示者)。從膜堆疊604中去除第一層604a會在膜堆疊604中產生空間802(其中第一層604a位於該空間)，從而形成懸浮的膜堆疊，其中僅有二氧化矽層的第二層604b保留在基板602上。空間802暴露了通道層702的側壁704a。可在第3圖的處理腔室300執行橫向的選擇性的蝕刻程序。
在操作508處，在界定空間802之後，執行選擇性的氧化程序以經由暴露的側壁704a選擇性地氧化通道層702(如同在第9圖中顯示者)，從而形成保護襯層902。因為通道層702是含矽材料(例如，多晶矽層、摻雜的矽層，或其他適當的矽材料)，在選擇性的氧化過程期間供應的氧元素與來自通道層702的矽元素反應，從而在通道層702的側壁704a處形成保護襯層902。在一示例中，保護襯層902是氧化矽層。
在一示例中，選擇性的氧化過程可為：自由基電漿氧化程序、外延沉積程序、原子層沉積程序或被利用以氧化通道層702的側壁704a的化學氧化程序。選擇性的氧化程序在通道層702的側壁704a上形成保護襯層902。在一示例中，選擇性的氧化(例如，自由基電漿氧化、外延沉積程序，或化學氧化程序)可以在個別的氧化腔室中執行。在某些實施例中，氧化腔室可耦接至整合的處理工具(例如，描繪於第4圖中的群集系統400)，或者可耦接至整合的處理工具的部分。考慮到在本文中描述的方法可以使用其他的處理腔室和具有與其耦接的適當的處理腔室的群集工具來實施。
在一示例中，在本文中描述的選擇性的氧化程序可在經配置以用於自由基氧化(亦被習知為原位蒸汽產生(ISSG)，或類似者)的任何適合的腔室中執行。適當的氧化腔室可包含(但不限於)：RADIANCE®、電漿浸沒離子注入(Immersion Ion Implantation (P3I))、VANTAGE® RADOX™、VANTAGE® RADIANCE® Plus、CENTURA® RADOX™腔室，其可從位於加利福尼亞州的聖塔克拉拉巿的應用材料公司獲得。示例性的表面氧化程序(或被稱為自由基電漿氧化程序)可以利用各種氧化的化學方法來執行，其包含改變用於還原氣體的還原氣體濃度，該還原氣體例如為：在氧化氣體混合物內的氫(H2)、氨(NH3)，或類似者中的一或多個，其中該氧化氣體混合物包含：例如氧氣(O2)、一氧化氮(NO)、一氧化二氮(N2O)或類似者中的一或多個，且可選擇地包含：非反應性氣體(例如，氮氣(N2)、氦氣(He)、氬氣(Ar)、氖氣(Ne)，及氙氣(Xe)中的一或多個)。一種形式的自由基電漿氧化是僅使用H2和O2來進行。
在操作508處的選擇性的氧化程序是自由基電漿氧化程序或「原位蒸汽產生(in-situ steam generation)」(ISSG)程序。選擇性的氧化程序可在氧化環境中受到熱控制的通道層702上提供氧化物生長。原位蒸汽產生(ISSG)程序包含：在要被氧化的基板所處的同一腔室中形成蒸汽(H2O)(意即，蒸汽是與基板原位地形成)。
所形成的保護襯層902可以在後續的蝕刻程序期間被利用來作為保護層，以保護形成在開口606中的薄膜層(例如，通道層702和中心填充層704)，從而改善和增強在蝕刻程序期間的界面保護。
在操作510處，在形成保護襯層902之後，導電結構912而後被形成且被填充在膜堆疊604中的空間802中(如同在第10圖中顯示者)。導電結構912被填充在界定於相鄰的第二層604b之間的空間802中。
可以相信：在利用於膜堆疊604中的導電結構912中的金屬材料在以後用作為在NAND或VNAND的三維半導體記憶體裝置中的閘極結構時，可以有效地改善在膜堆疊604中的電效能(例如，導電性，及遷移率等等)。沉積程序可為(視需要而定)：金屬有機化學氣相沉積(MOCVD)程序、原子層沉積(ALD)程序或濺鍍物理氣相沉積程序，或其他的適當的程序。沉積程序可在描繪於第2圖中的處理腔室232中執行。在描繪於第10圖中的示例中，導電結構912包含：形成在鐵電層916上的含金屬的材料914。鐵電層916是從不同於含金屬的材料914的材料中製成。鐵電層916包含：可將偏極切換至附近的粉狀導電材料的材料，從而改變粉狀導電材料的導電性並引起在裝置電晶體中的臨界電壓飄移。因此，藉由適當地選擇被利用以製造鐵電層916的材料，可以調制和調整記憶體單元的裝置效能。
當保護襯層902形成於空間802中時，鐵電層916可以(視需要而定)不與通道層702直接地接觸或與通道層702界面相接，以促進電效能。此外，鐵電層916和含金屬的材料914可形成於一個群集系統(例如，描繪在第4圖中的群集系統400)中，而不會破壞真空，從而改善了處理週期和製造效率。
此外，當含金屬的材料914形成於鐵電層916上時，在隨後的蝕刻程序或沉積程序期間，鐵電層916是被含金屬的材料914覆蓋和保護。藉由如此進行，可以避免鐵電層916在後續的蝕刻程序或沉積程序期間受到化學物或電漿侵蝕，從而改善裝置的電效能。
鐵電層916可為：具有大於4的介電常數的高k值的材料。高k值的材料的適當的示例包含：含鉿的材料(例如，二氧化鉿(HfO2)、氧矽化鉿(HfSiO2)、鉿鋁氧化物(HfAlO)或摻雜鋁的二氧化鉿、氧鋯化鉿(HfZrO)、摻雜的二氧化鉿、二氧化鋯(ZrO2)、鋯矽氧化物(ZrSiO2)、二氧化鉭(Ta2O5)、氧化鋁(Al2O3)、鈦鍶酸鉍(BST)，及鈦鋯酸鉑(PZT)等等)。在描繪於第10圖中的示例中，鐵電層916可為：含鉿的材料(例如，二氧化鉿(HfO2)、氧矽化鉿(HfSiO2)、鉿鋁氧化物(HfAlO)、氧鋯化鉿(HfZrO)，或適當的摻雜鋁的二氧化鉿)。在一示例中，鐵電層916是藉由適當的沉積程序(例如，CVD程序、ALD程序、濺鍍程序，或其他適當的沉積程序)來形成。在一個特定的示例中，鐵電層916是藉由ALD程序來形成。
含金屬的材料914的適當的示例可以選自於以下所述者所組成的群組：TiN、TaN、TaSiN、TiSiN、鎢(W)、矽化鎢(WSi)、鎢多晶矽(W/poly)、鎢合金、鉭(Ta)、鈦(Ti)、銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鋁(Al)、鉿(Hf)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、銀(Au)、鉑(Pt)、其合金，或其組合。在一個特定的示例中，含金屬的材料914可為TiN，並且鐵電層916可為：二氧化鉿(HfO2)、氧矽化鉿(HfSiO2)、鉿鋁氧化物(HfAlO)、氧鋯化鉿(HfZrO)或適當的摻雜鋁的二氧化鉿。
因此，提供了用以形成用於製造半導體裝置的記憶體單元的三維(3D)堆疊的階梯狀結構的方法和設備。在界面處的保護襯層，以及選擇性的沉積程序和選擇性的蝕刻程序被用以利用導電結構來代替在膜堆疊中的介電層。保護襯層可保護與鐵電層和含金屬的層接觸的界面，從而提供界面輪廓和形貌的良好的控制。此外，由含金屬的層形成和包圍的鐵電層和保護層可以幫助將保護襯層的結構和輪廓歸入裝置結構中。因此，導電結構在界面處提供良好的電接觸，從而為記憶體單元提供期望的電效能。
雖然前述者係關於本揭露的實施例，在不偏離其基本範疇的情況下，可以設計本揭露的其他和另外的實施例，並且其範疇是由後續的申請專利範圍來決定。
105:腔室主體 201:側壁 202:真空幫浦 204:匹配電路 206:電源供應器 208:夾持電源 210:控制器 212:中央處理單元 214:支援電路 216:記憶體 218:訊號匯流排 222:底壁 225:蓋 226:內部容積 232:電漿處理腔室 242:氣體分配板 243:孔 244:氣體輸送通道 245:匹配網路 247:RF源 248:遠端電漿源 250:基座 251:腔室主體 270:嵌入式加熱器元件 272:溫度感測器 284:RF偏置功率源 286:RF偏置功率源 290:基板 291:表面 292:電極 293:氣體面板 300:處理腔室 301:腔室容積 305:腔室主體 310:蓋組件 312:側壁 313:進入口 314:噴嘴 315:內襯 321:電極 322:靜電卡盤 324:匹配電路 325:RF電源供應器 326:接地 328:隔離器 329:冷卻基座 330:覆蓋環 335:基板支撐基座 336:陰極內襯 341:匹配電路 342:天線電源供應器 345:泵送埠口 348:天線 350:功率源 351:電極 360:氣體面板 361:處理氣體源 362:處理氣體源 363:處理氣體源 364:處理氣體源 365:控制器 366:閥 367:氣體管線 400:半導體處理系統 402:前平台 406:串聯處理腔室 409:裝載閘腔室 411:傳送腔室 413:基板處理器 414:FOUP 418:基板匣 440:控制器 442:記憶體 444:CPU 446:支援電路 500:方法 502:操作 504:操作 506:操作 508:操作 510:操作 600:基板 602:基板 604:膜堆疊 604a:第一層 604b:第二層 606:開口 608:硬遮罩層 610:絕緣結構 612:含矽柱 702:通道層 704:中心填充層 704a:側壁 706:中心填充層 802:空間 902:保護襯層 906:中心填充層 912:導電結構 914:含金屬的材料 916:鐵電層
為了使得可詳細地理解前文引述本揭露的特徵的方式，本揭露的更為特定的描述(在前文中簡短地概述者)可藉由參照實施例來獲得，該等實施例中的一些者被示例說明於隨附的圖式中。然而，應注意到：隨附的圖式僅示例說明本揭露的典型的實施例，因而不被認為是對其範疇作出限制(因為本揭露可容許其他的同等有效的實施例)。
第1A圖描繪形成在基板上的傳統的階梯狀結構的示意性的截面圖；
第1B圖和第1C圖描繪形成在第1A圖的基板上的傳統的階梯狀結構的部分的示意性的截面圖；
第2圖根據本揭露的一個實施例來描繪被利用以在基板上的階梯狀結構中形成含金屬的層的設備；
第3圖根據本揭露的一個實施例來描繪被利用以在基板上形成階梯狀結構的設備；
第4圖描繪包含第2圖和第3圖的設備的群集處理系統的示意圖；
第5圖根據本揭露的一個實施例來描繪用於形成於基板上的記憶體單元結構的方法的流程圖；及
第6A圖至第6B圖、第7圖、第8圖、第9圖，及第10圖描繪根據描繪在第5圖中的實施例的用於製造形成於基板上的記憶體單元結構的序列。
為了要促進理解，在可能的情況中已經使用相同的元件符號以指定給圖式共用的相同的元件。考慮到：一實施例的元件和特徵可被有利地併入其他的實施例中，而無需進一步的詳述。
然而，應注意到：隨附的圖式僅示例說明本揭露的示例性的實施例，因而不被認為是對其範疇作出限制(因為本揭露可容許其他的同等有效的實施例)。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
604b:第二層
606:開口
702:通道層
706:中心填充層
902:保護襯層
912:導電結構
914:含金屬的材料
916:鐵電層

Claims (20)

  1. 一種記憶體單元裝置，包含：一膜堆疊，該膜堆疊包含：水平地形成在一基板上的交替的成對的複數個介電層和複數個導電結構，該等複數個介電層中的一各別的介電層被設置在該等複數個導電結構的每個相鄰對之間；一開口，該開口形成在該膜堆疊中，其中該開口被填充有一通道層和一中心填充層；及複數個保護襯層，該等複數個保護襯層的每個保護襯層被設置在該等複數個導電結構的一各別的導電結構與該通道層之間，且被設置在該等複數個介電層的一各別的相鄰對之間，該各別的保護襯層與該等複數個介電層的該各別的相鄰對相異，該保護襯層以沿著並接觸該通道層的方式，自該等複數個介電層的該各別的相鄰對的一第一介電層與該通道層的一第一接合處延伸至該等複數個介電層的該各別的相鄰對的一第二介電層與該通道層的一第二接合處。
  2. 如請求項1所述之記憶體單元裝置，其中該等複數個導電結構的每個導電結構進一步包含：一含金屬的材料；及一鐵電層，該鐵電層覆蓋該含金屬的材料。
  3. 如請求項2所述之記憶體單元裝置，其中該鐵電層是一高介電常數材料。
  4. 如請求項1所述之記憶體單元裝置，其中該 通道層和該中心填充層被垂直地設置在該開口中。
  5. 如請求項2所述之記憶體單元裝置，其中該含金屬的材料是選自於以下所述者所組成的群組：TiN、TaN、TaSiN、TiSiN、鎢(W)、矽化鎢(WSi)、鎢多晶矽(W/poly)、鎢合金、鉭(Ta)、鈦(Ti)、銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鋁(Al)、鉿(Hf)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、銀(Au)、鉑(Pt)、其合金，或其組合。
  6. 如請求項2所述之記憶體單元裝置，其中該鐵電層是一高介電常數材料。
  7. 如請求項3所述之記憶體單元裝置，其中該高介電常數材料是選自於由以下所述者中的至少一者組成的群組：含鉿的材料、二氧化鋯(ZrO2)、鋯矽氧化物(ZrSiO2)、二氧化鉭(Ta2O5)、氧化鋁(Al2O3)、鈦鍶酸鉍(BST)，及鈦鋯酸鉑(PZT)。
  8. 如請求項1所述之記憶體單元裝置，其中該等複數個保護襯層的每個保護襯層是一氧化矽層。
  9. 如請求項2所述之記憶體單元裝置，其中該等複數個保護襯層的每個保護襯層選擇性地形成在該各別的導電結構的該鐵電層與該通道層之間的一界面處。
  10. 如請求項1所述之記憶體單元裝置，其中該等複數個介電層是氧化矽材料。
  11. 一種半導體結構，包含：一記憶體裝置結構，該記憶體裝置結構包含： 一膜堆疊，該膜堆疊包含：設置在一基板上的交替的成對的複數個介電層和複數個導電結構，且一開口穿過該膜堆疊且該開口由一側壁所定義；一通道層，該通道層設置在該側壁上；一中心填充層，該中心填充層設置在該通道層上，該通道層被設置在該中心填充層與該側壁之間；及複數個保護襯層，該等複數個保護襯層的每一者是該通道層的各別已被氧化的部分，該等複數個保護襯層的每一者被設置在該等複數個導電結構的一各別的結構與該通道層之間，且被垂直地設置在該等複數個介電層的一各別的相鄰對之間，各別的保護襯以沿著並接觸該通道層的方式，自該等複數個介電層的該各別的相鄰對的一第一介電層與該通道層的一第一接合處延伸至該等複數個介電層的該各別的相鄰對的一第二介電層與該通道層的一第二接合處。
  12. 如請求項11所述之半導體結構，其中該等複數個導電結構的每一者進一步包含：一鐵電層，該鐵電層沿著該等複數個介電層的一各別對的對向表面，且沿著設置在該等複數個介電層的該各別對之間的一各別的保護襯層，其中該各別的導電結構設置在該等複數個介電層的該各別對之間；及該鐵電層上的一含金屬的材料。
  13. 如請求項12所述之半導體結構，其中該含金屬的材料是選自於以下所述者所組成的群組：TiN、 TaN、TaSiN、TiSiN、鎢(W)、矽化鎢(WSi)、鎢多晶矽(W/poly)、鎢合金、鉭(Ta)、鈦(Ti)、銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鋁(Al)、鉿(Hf)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、銀(Au)、鉑(Pt)、其合金，或其組合。
  14. 如請求項12所述之半導體結構，其中該鐵電層是一高介電常數材料。
  15. 如請求項14所述之方法，其中高介電常數材料是選自於由以下所述者中的至少一者組成的群組：含鉿的材料、二氧化鋯(ZrO2)、鋯矽氧化物(ZrSiO2)、二氧化鉭(Ta2O5)、氧化鋁(Al2O3)、鈦鍶酸鉍(BST)，及鈦鋯酸鉑(PZT)。
  16. 如請求項11所述之半導體結構，其中該等複數個保護襯層是氧化矽。
  17. 如請求項11所述之半導體結構，其中該等複數個介電層是氧化矽材料。
  18. 一種半導體結構，包含：一NAND記憶體裝置結構，該NAND記憶體裝置結構包含：一膜堆疊，該膜堆疊包含設置在一基板上的交替的成對的複數個介電層和複數個導電結構，且該等複數個導電結構的每一者包含：一含金屬的材料；及一鐵電層，該鐵電層設置在該含金屬的材料與該 等複數個介電層的一各別對的每一個介電層之間，且沿著該含金屬的材料的一側設置，其中各別的導電結構設置在該等複數個介電層的該各別對之間；複數個保護襯層，該等複數個保護襯層的每一者是沿著一各別的鐵電層設置且被設置在該等複數個介電層的一各別的相鄰對之間；一通道層，該通道層設置在該等複數個保護襯層及該等複數個介電層上；及一中心填充層，該中心填充層設置在該通道層上，該通道層被設置在該中心填充層與該等複數個介電層之間且被設置在該中心填充層與該等複數個保護襯層之間，該各別的保護襯以沿著並接觸該通道層的方式，自該等複數個介電層的該各別的相鄰對的一第一介電層與該通道層的一第一接合處延伸至該等複數個介電層的該各別的相鄰對的一第二介電層與該通道層的一第二接合處。
  19. 如請求項18所述之半導體結構，其中該含金屬的材料是選自於以下所述者所組成的群組：TiN、TaN、TaSiN、TiSiN、鎢(W)、矽化鎢(WSi)、鎢多晶矽(W/poly)、鎢合金、鉭(Ta)、鈦(Ti)、銅(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鋁(Al)、鉿(Hf)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、銀(Au)、鉑(Pt)、其合金，或其組合。
  20. 如請求項18所述之半導體結構，其中該鐵電層是一高介電常數材料。
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