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TWI842421B - 掃描鏈、掃描正反器裝置以及產生用於掃描正反器鏈預設操作模式的預定義輸入或輸出的方法 - Google Patents

掃描鏈、掃描正反器裝置以及產生用於掃描正反器鏈預設操作模式的預定義輸入或輸出的方法 Download PDF

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TWI842421B
TWI842421B TW112107992A TW112107992A TWI842421B TW I842421 B TWI842421 B TW I842421B TW 112107992 A TW112107992 A TW 112107992A TW 112107992 A TW112107992 A TW 112107992A TW I842421 B TWI842421 B TW I842421B
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黎家豪
陳勝雄
林姿穎
章瑞 高
簡永溱
向東 陳
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種掃描鏈、掃描正反器裝置以及產生用於掃 描正反器鏈預設操作模式的預定義輸入或輸出的方法。掃描鏈包括多個正反器裝置及第一預設組合邏輯電路。多個正反器裝置串聯耦接在一起且經配置以接收掃描輸入訊號，基於掃描輸入訊號而捕獲自多個正反器裝置中的各正反器裝置輸出的資料，且產生包括經捕獲資料的掃描輸出訊號。第一預設組合邏輯電路耦接至多個正反器裝置中的第一正反器裝置。第一預設組合邏輯電路包括多個電晶體且經配置以基於多個電晶體的選擇性操作而覆寫及設定至第一正反器裝置的掃描輸入訊號或第一正反器裝置的掃描輸出訊號。

Description

掃描鏈、掃描正反器裝置以及產生用於掃描正反 器鏈預設操作模式的預定義輸入或輸出的方法
本揭露是有關於一種掃描鏈、掃描正反器裝置以及用於掃描正反器鏈的方法。
當今大部分電子設備依賴於半導體裝置或晶片操作。半導體晶片可常常由數個積體電路(integrated circuit；IC)構成。為了使電子設備適當地起作用，IC必須適當地起作用。對IC執行功能性測試確保其按設計操作。
在本揭露的一實施例中，掃描鏈包括多個正反器裝置以及第一預設組合邏輯電路。所述多個正反器裝置串聯耦接在一起。所述多個正反器裝置接收掃描輸入訊號，基於掃描輸入訊號而捕獲自所述多個正反器裝置中的各正反器裝置輸出的資料，且產生包括經捕獲資料的掃描輸出訊號。第一預設組合邏輯電路耦接至所述多個正反器裝置的第一正反器裝置。第一預設組合邏輯電路 包括多個電晶體。第一預設組合邏輯電路基於所述多個電晶體的選擇性操作而覆寫及設定至第一正反器裝置的掃描輸入訊號或第一正反器裝置的掃描輸出訊號。
在本揭露的一實施例中，掃描正反器裝置包括多個電晶體、多個反相器以及預設組合邏輯電路。所述多個電晶體及所述多個反相器互連在一起。所述多個電晶體及所述多個反相器接收掃描輸入訊號，基於掃描輸入訊號而捕獲自所述多個正反器裝置中的各正反器裝置輸出的資料，且產生包括經捕獲資料的掃描輸出訊號。預設組合邏輯電路耦接至所述多個電晶體的子集或所述多個反相器中的一者。預設組合邏輯電路覆寫及預設掃描輸入訊號或掃描輸出訊號。
在本揭露的一實施例中，產生用於掃描正反器鏈預設操作模式的預定義輸入或輸出的方法包括：藉由互連在一起的多個電晶體接收包括邏輯高或邏輯低的輸入訊號；基於邏輯高或邏輯低而選擇性地操作所述多個電晶體；基於選擇性地操作多個電晶體的經捕獲資料而產生輸出訊號；以及藉由耦接至所述多個電晶體的子集的預設組合邏輯電路覆寫待設定成邏輯高或邏輯低的輸入訊號或輸出訊號。
100、400:掃描鏈
110、120、130、140、220、240、410、420、430、440、510、540、610、620、630、710、720、730、810、830、840、920、1020、1620、2220、2310、2410、2520:掃描正反器
150、225、245:掃描輸出
160、210、230、415、425、435、445、520、530、640、740、750、760、850、910、1010、1110、1210、1310、1410、1510、1610、1710、1810、1910、2010、2110、2210:預設組合邏輯電路
200、250、500、550:預設配置
215:預設輸入
235:預設輸出
300、350、450、2800:過程流程圖
302、304、352、354、452、454、456、2810、2820、2830、2840:步驟
600、700、800、2000、2100、2200、2300、2400、2500、2600、2700:多位元觸發掃描鏈
900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2020、2120、2230、2530、2630、2730:可預設掃描正反器電路
901、902、903、907、921、923、952、926、927、928、929、930、931、1002、1101、1102、1103、1201、1203、1311、1411、1502、1602、1702、1802、1902、2002、2102、2221、2302、2402、2531、2631、2731:P型金屬氧化物半導體電晶體
904、905、906、908、922、932、933、934、935、936、937、938、939、940、1005、1104、1105、1106、1205、1206、1312、1412、1505、1605、1705、1805、1905、2005、2105、2222、2305、2405、2532、2632、2732:N型金屬氧化物半導體電晶體
912、941、942、943、981、982、995、1630:反相器
950、1050、1150、1250、1550、1650、1750、1850、1950:邏輯表
952、1052、1152、1252、1552、1652、1752、1852、1952:預設情境
954、1054、1154、1254、1554、1654、1754、1854、1954:設定高情境
956、1056、1156、1256、1556、1656、1756、1856、1956:設定低情境
960:掃描多工器輸入系統
970:主鎖存器系統
980、990:時脈系統/從鎖存器系統
A、B:控制訊號
CP:輸入時脈訊號
clkb、clkbb:時脈訊號
D:輸入
Q:輸出
SE:感測啟用訊號
SEN:經反相感測啟用訊號
sl_a、sl_bx:訊號
當結合隨附圖式閱讀以下詳細描述時，將最佳地理解本揭露的態樣：圖1為示出根據本揭露的各種實施例的掃描鏈的方塊圖。
圖2A為示出根據本揭露的各種實施例的實例預設配置的方 塊圖。
圖2B為示出根據本揭露的各種實施例的另一實例預設配置的方塊圖。
圖3A為示出根據本揭露的各種實施例的標準掃描鏈操作模式的步驟的過程流程圖。
圖3B為示出根據本揭露的各種實施例的預定義操作模式的步驟的過程流程圖。
圖4A為示出根據本揭露的各種實施例的實例掃描鏈的方塊圖。
圖4B為示出根據本揭露的各種實施例的掃描鏈的測試方法的過程流程圖。
圖5A為示出根據本揭露的各種實施例的具有各種輸入訊號及輸出訊號的實例預設配置的方塊圖。
圖5B為示出根據本揭露的各種實施例的具有各種輸入訊號及輸出訊號的另一實例預設配置的方塊圖。
圖6為示出根據本揭露的各種實施例的具有可預設第一位元的N多位元觸發掃描鏈的方塊圖。
圖7為示出根據本揭露的各種實施例的具有所有位元可預設的N多位元觸發掃描鏈的方塊圖。
圖8為示出根據本揭露的各種實施例的具有可預設最末位元的N多位元觸發掃描鏈的方塊圖。
圖9A為示出根據本揭露的各種實施例的實例可預設掃描正反器電路的電氣示意圖。
圖9B為示出根據本揭露的各種實施例的預設組合邏輯電路 的各種訊號的邏輯表。
圖10A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖10B為示出根據本揭露的各種實施例的預設組合邏輯電路的各種訊號的邏輯表。
圖11A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖11B為示出根據本揭露的各種實施例的預設組合邏輯電路的各種訊號的邏輯表。
圖12A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖12B為示出根據本揭露的各種實施例的預設組合邏輯電路的各種訊號的邏輯表。
圖13為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖14為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖15A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖15B為示出根據本揭露的各種實施例的預設組合邏輯電路的各種訊號的邏輯表。
圖16A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖16B為示出根據本揭露的各種實施例的預設組合邏輯電路 的各種訊號的邏輯表。
圖17A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖17B為示出根據本揭露的各種實施例的預設組合邏輯電路的各種訊號的邏輯表。
圖18A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖18B為示出根據本揭露的各種實施例的預設組合邏輯電路的各種訊號的邏輯表。
圖19A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路的電氣示意圖。
圖19B為示出根據本揭露的各種實施例的預設組合邏輯電路的各種訊號的邏輯表。
圖20為示出根據本揭露的各種實施例的具有所有位元可預設的兩個多位元觸發掃描鏈的方塊圖。
圖21為示出根據本揭露的各種實施例的具有所有位元可預設的另一兩個多位元觸發掃描鏈的方塊圖。
圖22為示出根據本揭露的各種實施例的具有所有位元可預設的另一兩個多位元觸發掃描鏈的方塊圖。
圖23為示出根據本揭露的各種實施例的具有可預設第一位元的另一兩個多位元觸發掃描鏈的方塊圖。
圖24為示出根據本揭露的各種實施例的具有可預設第一位元的另一兩個多位元觸發掃描鏈的方塊圖。
圖25為示出根據本揭露的各種實施例的具有可預設最末位 元的另一兩個多位元觸發掃描鏈的方塊圖。
圖26為示出根據本揭露的各種實施例的具有可預設第一位元及可預設最末位元的另一兩個多位元觸發掃描鏈的方塊圖。
圖27為示出根據本揭露的各種實施例的具有可預設第一位元及可預設最末位元的另一兩個多位元觸發掃描鏈的方塊圖。
圖28為示出根據本揭露的各種實施例的產生用於掃描正反器鏈的預定義輸入或輸出的方法的過程流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件及配置的具體實例以簡化本揭露。當然，此等實例僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語來描述如諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了圖中所描繪的定向之外，空間相對術語意欲涵蓋裝置在使用中或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地 進行解譯。
測試製品的功能性可有助於確保產品無缺陷。用於測試的設計(Design for testing；DFT)為用於測試含有積體電路(IC)的硬體產品設計的功能性的技術。在矽晶片上(silicon-on-chip；SoC)設計中，諸如D類型正反器(D-type flip-flop；DFF)的正反器電路或掃描DFF(scan DFF；SDFF或掃描正反器)可使用執行DFT。掃描正反器可驗證IC內的元件或單元的功能性。然而，掃描正反器的元件亦可發生故障且引起不準確的DFT結果。本文所描述的主題利用預設組合邏輯電路以識別掃描鏈內的發生故障掃描正反器。
圖1為示出根據本揭露的各種實施例的掃描鏈100的方塊圖。掃描鏈100包括數個互連掃描正反器110、掃描正反器120、掃描正反器130、掃描正反器140。若掃描鏈100中的任何掃描正反器失效(例如，輸出損壞的資料)，則掃描鏈中的後續掃描正反器亦將具有損壞的掃描資料。此隨後使得用於掃描鏈100的掃描輸出150損壞。舉例而言，若掃描正反器120發生故障且輸出損壞的資料，則掃描正反器130及掃描正反器140(連同未在圖1中被示出的其他掃描正反器)亦將具有損壞的輸出，這是由於掃描正反器130及掃描正反器140的輸入(例如，自掃描正反器120輸出的損壞的資料)損壞。此損壞的掃描資料導致掃描失效。損壞的掃描輸出150指示此類掃描失效出現。
然而，僅基於掃描輸出150，可能不存在掃描鏈100中的哪個特定掃描正反器發生故障的指示。預設組合邏輯電路160的使用可有助於識別掃描正反器。預設定組合邏輯電路160可互連 至掃描鏈100中，且可將各掃描正反器預設成特定已知值(例如，邏輯高「1」或邏輯低「0」)。舉例而言，藉由預設掃描正反器裝置110至掃描正反器裝置140中的各者以輸出邏輯高「1」，用於掃描輸出150的期望輸出流為「111...1」。在時脈週期(例如，時脈雙態觸發)之後，若掃描輸出150為「101...1」而非預期「111...1」，則資料流中為邏輯低「0」的第二資料位元指示出掃描正反器120不輸出預設邏輯高「1」而發生故障。藉由將各掃描正反器預設成已知值，可識別掃描鏈100內的任何發生故障的掃描正反器。出於說明及易於理解的目的，掃描鏈100包括一個預設組合邏輯電路160。然而，所屬領域中具通常知識者可理解任何數目個預設組合邏輯電路，如圖4至圖5及圖19至圖26中所描述。
圖2A為示出根據本揭露的各種實施例的實例預設配置200的方塊圖。在預設配置200中，正反器220的預設出現於前端上。預設組合邏輯電路210耦接至掃描正反器220，使得預設組合邏輯電路210產生用於掃描正反器220的預設輸入215。基於預設輸入215，掃描正反器220輸出掃描輸出225。若掃描正反器220適當地起作用，則掃描輸出225將等於預設輸入215。然而，若掃描正反器220發生故障，則掃描輸出225將不等於預設輸入215。
圖2B為示出根據本揭露的各種實施例的另一實例預設配置250的方塊圖。預設配置250不同於預設配置200，原因在於正反器220的預設出現於後端上。預設組合邏輯電路230耦接至掃描正反器240，使得掃描正反器240產生提供至預設組合邏輯電路230作為輸入的掃描輸出245。預設組合邏輯電路230基於掃描輸出245而輸出預設輸出235。若掃描正反器240適當地起作用， 則預設輸出235將等於已知值。然而，若掃描正反器240發生故障，則預設輸出235將不等於已知值。
掃描鏈100可具有兩個操作模式：標準掃描鏈操作模式及預定義操作模式。圖3A為示出根據本揭露的各種實施例的標準掃描鏈操作模式的步驟的過程流程圖300。在步驟302處，控制訊號輸入圖案(例如，控制A及控制B)提供至掃描鏈100以允許不具有預設的標準掃描鏈操作。在此標準掃描鏈操作模式中，在步驟304處，掃描鏈100的操作遵循掃描入階段(capture phase)、捕獲階段(capture phase)以及掃描出階段(scan-out phase)。圖3B為示出根據本揭露的各種實施例的預定義操作模式的步驟的過程流程圖350。在步驟352處，控制訊號輸入圖案(例如，控制A及控制B)提供至掃描鏈100以將特定觸發掃描輸入設定為固定0(stuck-at-0)故障時高或固定1(stuck-at-1)故障時低。在預定義操作模型中，在步驟354處，掃描鏈100的操作遵循預設階段、捕獲階段以及掃描出階段。
圖4A為示出根據本揭露的各種實施例的實例掃描鏈400的方塊圖。掃描鏈400包括多個掃描正反器410、掃描正反器420、掃描正反器430、掃描正反器440。各掃描正反器可具有相關聯預設組合邏輯電路415、預設組合邏輯電路425、預設組合邏輯電路435、預設組合邏輯電路445。在測試模式中，掃描鏈400啟動標準掃描鏈操作模式中的操作。若在掃描鏈操作模式期間，掃描鏈由於例如有故障的正反器而失效，則掃描鏈400可進入預定義操作模式以用於除錯。在預定義操作模式中，有故障的正反器中的一或多者可被識別，如以下詳細描述。
圖4B為示出根據本揭露的各種實施例的掃描鏈400的測試方法的過程流程圖450。在步驟452處，使用預設控制訊號(例如，控制A、控制B)來將掃描鏈400預設成(1,1,1,1)的測試圖案。舉例而言，預期各正反器在正反器的對應位元位置中輸出邏輯高。在步驟454處，時脈被允許以觸發並捕獲掃描鏈400的輸出。在步驟456處，經捕獲結果自掃描鏈400被掃描出並與預期圖案(例如，1,1,1,1)進行比較。藉助於圖4A中的實例，掃描出圖案為(0,0,1,1)，從而確定在正反器420處存在固定0故障。可使用本文所描述的預設組合邏輯電路來識別有故障的正反器420。
圖5A為示出根據本揭露的各種實施例的具有各種輸入訊號及輸出訊號的實例預設配置500(例如，預設配置200)的方塊圖。掃描正反器510包括用於資料(D)的輸入接腳、掃描啟用(scan enable；SE)訊號、掃描輸入(scan input；SI)訊號以及時脈訊號(clock signal；CP)及輸出(Q)訊號。輸出(Q)訊號為基於掃描啟用(SE)訊號的資料(D)或掃描輸入(SI)訊號。另外，掃描啟用(SE)輸入在移位測試模式或捕獲測試模式中控制IC。在移位測試模式中，各掃描鏈中的多個掃描正反器形成串列移位暫存器鏈。測試圖案資料經由掃描輸入以受掃描時脈輸入控制的步速連續移位至掃描鏈中。同時，掃描鏈中的資料自掃描輸出移位且在掃描輸出處觀測到。在捕獲測試模式中，各掃描鏈中的掃描正反器在功能性模式(非測試模式)中呈現掃描正反器的各別角色。當一或多個時脈訊號應用於掃描時脈輸入處時，掃描正反器捕獲測試的結果。後續移位操作將結果移位出掃描輸出外，且將結果 與預定目標進行比較以偵測IC中是否存在故障。預設組合邏輯電路520接收控制訊號(例如，控制A及控制B)以及掃描輸入(SI)訊號且產生及輸出預設掃描輸入訊號。由預設組合邏輯電路520所產生的預設掃描輸入訊號被提供至掃描輸入(SI)接腳處的掃描正反器510。
圖5B為示出根據本揭露的各種實施例的具有各種輸入訊號及輸出訊號的另一實例預設配置550(例如，預設配置250)的方塊圖。掃描正反器540具有與圖5A中所描述的掃描正反器510相同的輸入接腳及輸出接腳。類似地，預設組合邏輯電路530具有與圖5A中所描述的預設組合邏輯電路520相同的輸入接腳及輸出接腳。在預設配置550中，掃描正反器540具有用於將內部訊號輸出至預設組合邏輯電路530的掃描輸入(SI)接腳的一個額外輸出接腳。
預設組合邏輯電路可用於掃描鏈內的各種位置中。舉例而言，圖6為示出根據本揭露的各種實施例具有可預設第一位元的N多位元觸發掃描鏈600的方塊圖。多位元觸發掃描鏈600包括N數目個掃描正反器(例如，掃描正反器610至掃描正反器630)。各正反器對應於一位元。舉例而言，掃描正反器610對應於位元1，掃描正反器620對應於位元2，且掃描正反器630對應於位元N。當第一位元(例如，位元1)掃描正反器610自可預設組合邏輯電路640接收掃描輸入(SI)訊號時，所述第一位元(例如，位元1)掃描正反器610是可以被預設的。儘管預設組合邏輯電路640在圖6中被示出，出於說明及易於理解的目的在掃描正反器610的前端上，但預設組合邏輯電路640亦可在掃描正反器 610的後端上。
在另一實例中，圖7為示出根據本揭露的各種實施例的具有所有位元可預設的N多位元觸發掃描鏈700的方塊圖。多位元觸發掃描鏈700包括N數目個掃描正反器(例如，掃描正反器710至掃描正反器730)。各正反器對應於一位元，如先前圖6中所描述，且具有耦接至掃描鏈700上的預設組合邏輯電路。更具體言之，當第一位元(例如，位元1)掃描正反器710自可預設組合邏輯電路740接收掃描正反器710的掃描輸入(SI)訊號時，所述第一位元掃描正反器710是可以被預設的。當第二位元(例如，位元2)掃描正反器720自可預設組合邏輯電路750接收第二位元掃描正反器720的掃描輸入(SI)訊號時，所述第二位元掃描正反器720是可以被預設的。當N位元掃描正反器730自可預設組合邏輯電路760接收N位元掃描正反器730的掃描輸入(SI)訊號時，所述N位元掃描正反器730是可以被預設的。儘管預設組合邏輯電路740至預設組合邏輯電路760在圖7中被示出，出於說明及易於理解的目的在掃描正反器710至掃描正反器720的前端上，但預設組合邏輯電路740至預設組合邏輯電路760亦可在掃描正反器710至掃描正反器720的後端上。
在又一實例中，圖8為示出根據本揭露的各種實施例的具有可預設最末位元的N多位元觸發掃描鏈800的方塊圖。多位元觸發掃描鏈800包括N數目個掃描正反器(例如，掃描正反器810至掃描正反器840)。各正反器對應於一位元，如先前圖8中所描述。當最末位元(例如，位元N)自預設組合邏輯電路850接收掃描輸入(SI)訊號時，所述最末位元(例如，位元N)是可以 被預設的。預設組合邏輯電路850的掃描輸入(SI)訊號由倒數第二位(例如，位元N-1)掃描正反器830的輸出(Q)訊號來提供。儘管預設組合邏輯電路850在圖8中被示出，出於說明及易於理解的目的在掃描正反器840的前端上，但預設組合邏輯電路850亦可在掃描正反器840的後端上。
圖9A為示出根據本揭露的各種實施例的實例可預設掃描正反器電路900的電氣示意圖。可預設掃描正反器電路900包括電耦接至掃描正反器920的預設組合邏輯電路910。預設組合邏輯電路910位於掃描正反器920(例如，預設配置200)的前端上。
預設組合邏輯電路910包括多個P型金屬氧化物半導體(P-type metal oxide semiconductor；PMOS)電晶體901、PMOS電晶體902、PMOS電晶體903、多個N型金屬氧化物半導體(N-type metal oxide semiconductor；NMOS)電晶體904、NMOS電晶體905、NMOS電晶體906以及由PMOS電晶體907及NMOS電晶體908形成的反相器912。PMOS電晶體901及PMOS電晶體902經由PMOS電晶體901及PMOS電晶體902中的各者的源極/汲極端並聯耦接在一起。此源極/汲極端耦接亦耦接至PMOS電晶體903的第一源極/汲極端PMOS電晶體903的第二源極/汲極端耦接至NMOS電晶體904及NMOS電晶體906中的各者的源極/汲極端以及耦接至反相器912的輸入端(例如，經由PMOS電晶體907及NMOS電晶體908的閘極端)。反相器912的輸出端設置於PMOS電晶體907及NMOS電晶體908中的各者的源極/汲極端之間的耦接點處。NMOS電晶體904的另一源極/汲極端耦接至NMOS電晶體905的源極/汲極端。NMOS電晶體905、NMOS 電晶體906以及NMOS電晶體908各自具有耦接至接地的源極/汲極端。PMOS電晶體901、PMOS電晶體902以及PMOS電晶體907各自具有耦接至電源電壓(例如，VDD)的源極/汲極端。
PMOS電晶體901的閘極端及NMOS 904的閘極端耦接至控制訊號A。PMOS電晶體902的閘極端及NMOS 905的閘極端耦接至掃描輸入(SI)訊號。PMOS電晶體903的閘極端及NMOS 906的閘極端耦接至控制訊號B。
圖9B為示出根據本揭露的各種實施例的預設組合邏輯電路910的各種訊號的邏輯表950。操作PMOS或NMOS電晶體被充當閉合開關，施加來自源極/汲極端中的一者的電壓。非操作的PMOS電晶體或NMOS電晶體欸充當開放開關，且不自源極/汲極端中的一者施加電壓。一般言之，PMOS電晶體在施加於閘極端處的電壓為邏輯低「0」時處於「接通」(例如，操作)狀態。NMOS電晶體在施加至閘極端的電壓為邏輯高「1」時處於「接通」(例如，操作)狀態。
邏輯表950包括不同情境及預設組合邏輯電路910的訊號輸入及輸出。在預設(SI預設)情境952中，預設組合邏輯電路910不用以預設掃描正反器920。在預設情境952中，控制訊號A設定成邏輯高「1」。此隨後使得PMOS電晶體901處於「斷開」(例如，非操作)狀態且NMOS電晶體904處於「接通」(例如，操作)狀態。另外，在預設情境952中控制訊號B設定成邏輯低「0」。此隨後使得PMOS電晶體903處於「接通」(例如，操作)狀態且NMOS電晶體906處於「斷開」(例如，非操作)狀態。換言之，在預設情境952中，NMOS電晶體904是將基於掃描輸入 (SI)訊號而耦接至接地的閉合開關。若掃描輸入(SI)訊號存在，則訊號經由閉合開關(例如，NMOS電晶體904)提供至反相器912的輸入端。反相器912接著將掃描輸入的經反相版本(SI')輸出至掃描正反器920。若掃描輸入(SI)訊號不存在，則NMOS電晶體904為浮動的，這是由於NMOS電晶體904並不耦接至任何電壓或接地且反相器不接收輸入訊號。儘管PMOS電晶體903在預設情境中操作，但由於不存在至任何電壓的連接性，因此PMOS電晶體903為浮動的。因此，PMOS電晶體903在預設情境952中基本上被充當開放開關。使用預設情境952，用於掃描正反器920的輸出(Q)訊號的基線輸出被捕獲。
預設組合邏輯電路910可用於使用設定高(設定H)情境954或設定低(設定L)情境956將掃描正反器920預設成邏輯高「1」。在設定高情境954中，控制訊號A為邏輯低「0」。此隨後使得PMOS電晶體901處於「接通」狀態且NMOS電晶體904處於「斷開」狀態。另外，在設定高情境954中，控制訊號B為邏輯高「1」。此隨後使得PMOS電晶體903處於「斷開」狀態且NMOS電晶體906處於「接通」狀態。換言之，在設定高情境954中，NMOS電晶體906是將反相器912的輸入端連接至接地(例如，邏輯低「0」)的閉合開關。反相器912輸出與輸入相對的輸入，所述輸入為掃描正反器920的邏輯高「1」。此操作與掃描輸入(SI)的值無關。換言之，不管掃描輸入(SI)為邏輯高「1」或邏輯低「0」，至反相器912的輸入端仍接地。這是由於NMOS電晶體904為開放開關且不管經由為閉合開關的PMOS電晶體902提供至為閉合開關的PMOS電晶體903的任何電壓(例如，當掃描 輸入(SI)為邏輯低「0」時)，反相器912的輸入端耦接至接地。
在設定低情境956中，控制訊號A為產生設定高情境954中所描述的相同電晶體操作的邏輯低「0」。換言之，PMOS電晶體901處於「接通」狀態且NMOS電晶體904處於「斷開」狀態。設定低情境956與設定高情境954之間的差異在於控制訊號B為邏輯低「0」。在控制訊號B設定成邏輯低「0」的情況下，PMOS電晶體903處於「接通」狀態且NMOS電晶體906處於「斷開」狀態。換言之，電源電壓藉助於閉合開關PMOS電晶體901及PMOS電晶體903提供至反相器912的輸入端。在電壓存在於反相器912的輸入端的情況下(例如，邏輯高「1」)，反相器912將相對邏輯低「0」輸出至掃描正反器920。預設組合邏輯電路910的輸出與掃描輸入(SI)訊號無關(例如，不管掃描輸入(SI)訊號是為邏輯高「1」抑或邏輯低「0」)。這是由於在設定低情境956中，NMOS電晶體904及NMOS電晶體908皆為開放開關。另外，當掃描輸入(SI)訊號為邏輯低「0」且PMOS電晶體902處於「接通」狀態時，電壓仍存在於反相器912的輸入端上，使得反相器912的操作與前述相同。
請回到圖9A，預設組合邏輯電路910耦接至掃描正反器920。更具體言之，反相器912的輸出端(例如，經由PMOS電晶體907及NMOS電晶體908中的各者的源極/汲極端的共用耦接點)耦接至PMOS電晶體921及NMOS電晶體922的閘極端。掃描正反器920由包括PMOS電晶體921及PMOS電晶體923至PMOS電晶體931、NMOS電晶體922及NMOS電晶體932至NMOS電晶體940以及反相器941至反相器943構成。更特定言 之，PMOS電晶體921及PMOS電晶體923至PMOS電晶體926及NMOS電晶體922、NMOS電晶體932至NMOS電晶體933以及NMOS電晶體935至NMOS電晶體936以可操作方式耦接以形成掃描多工器輸入系統960。PMOS電晶體927、PMOS電晶體928及PMOS電晶體931、NMOS電晶體937、NMOS電晶體938及NMOS電晶體934以及反相器941以可操作方式耦接以形成主鎖存器系統970。主鎖存器系統970包括由反相器941形成的第一交叉耦接反相器的集合及由PMOS電晶體931及NMOS電晶體934形成的反相器。PMOS電晶體931及NMOS電晶體934分別基於時脈訊號clkb及時脈訊號clkbb而選擇性地啟用。時脈訊號clkb及時脈訊號clkbb基於輸入時脈訊號CP而由時脈系統980的反相器981、反相器982產生。換言之，時脈訊號clkb與輸入時脈訊號CP的相對(或反相)，這是由於時脈訊號clkb使用反相器981被反相。時脈訊號clkbb與時脈訊號clkb相對(或反相)，這是由於時脈訊號clkbb使用反相器982被反相。
由PMOS電晶體931及NMOS電晶體934形成的傳輸閘將主鎖存器系統970耦接至從鎖存器系統980。PMOS電晶體929、PMOS電晶體930、NMOS電晶體939、NMOS電晶體940以及反相器942以可操作方式耦接以形成從鎖存器系統980。從鎖存器系統980包括由反相器942及PMOS電晶體929、PMOS電晶體930以及NMOS電晶體939、NMOS電晶體940形成交叉耦接反相器。PMOS電晶體929、PMOS電晶體930以及NMOS電晶體939、NMOS電晶體940形成基於clkb及clkbb而選擇性地啟用的反相器。輸出資料系統包括反相器943，所述反相器943使從鎖存器系 統990的輸出反相，使得輸出Q關於PMOS電晶體925的原始資料輸入D及PMOS電晶體921及NMOS電晶體922的SI'具有相同極性(例如，非反相)。經反相感測啟用訊號SEN由反相器995產生以與感測啟用訊號SE相對。
圖10A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1000的電氣示意圖。可預設掃描正反器電路1000包括電耦接至掃描正反器920的預設組合邏輯電路1010。類似於圖9A的可預設掃描正反器電路900，預設組合邏輯電路1010位於掃描正反器920(例如，預設配置200)的前端上。
可預設掃描正反器電路1000不同於可預設掃描正反器電路900，原因在於預設組合邏輯電路1010排除反相器912。代替地，可預設掃描正反器電路1010經由PMOS電晶體903及NMOS電晶體904、NMOS電晶體906的共同耦接源極/汲極端耦接至掃描正反器1020。換言之，代替耦接至反相器912(如在可預設掃描正反器電路900中)的輸入端的此共同耦接源極/汲極端，可預設掃描正反器電路1010耦接至掃描正反器920的PMOS電晶體921及NMOS電晶體922的閘極端。另外，預設組合邏輯電路1010的PMOS電晶體1002及NMOS電晶體1005的閘極端在預設組合邏輯電路910中接收與掃描輸入(SI)訊號相對的經反相掃描輸入(inverted scan input；SIN)訊號。經反相掃描輸入(SIN)訊號由反相器1020產生。關於圖9A所描述的所有其他元件、電氣連接、輸入以及輸出應用於圖10A的可預設掃描正反器電路1000。
圖10B為示出根據本揭露的各種實施例的預設組合邏輯電路1010的各種訊號的邏輯表1050。類似邏輯表950，邏輯表 1050包括不同情境及預設組合邏輯電路1010的訊號輸入及輸出。在預設情境1052中，預設組合邏輯電路1010不用以預設掃描正反器920。預設組合邏輯電路1010的電晶體如先前在預設情境952中所描述操作，不同之處在於NMOS電晶體902及PMOS電晶體905基於與掃描輸入(SI)相對的經反相掃描輸入(SIN)訊號而操作。
預設組合邏輯電路1010可用於使用設定高情境1054將掃描正反器920預設成邏輯高「1」或使用設定低情境1056將掃描正反器920預設成邏輯低「0」。在設定低情境1056中，控制訊號A為邏輯低「0」。此隨後使得PMOS電晶體901處於「接通」狀態且NMOS電晶體904處於「斷開」狀態。另外，在設定低情境1056中，控制訊號B為邏輯高「1」。預設組合邏輯電路1010的電晶體在如相對於設定高情境954所描述的設定低情境1056中操作。在設定高情境1054中，控制訊號A及控制訊號B皆設定成邏輯低「0」，從而導致電晶體(除了反相器912中的彼等以外)以與設定低情境956中所描述相同的方式操作。
圖11A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1100的電氣示意圖。可預設掃描正反器電路1100包括電耦接至掃描正反器920的預設組合邏輯電路1110。類似可預設掃描正反器電路900及可預設掃描正反器電路1000，預設組合邏輯電路1110位於掃描正反器920(例如，預設配置200)的前端上。
預設組合邏輯電路1110包括與具有不同電耦接及輸入的預設組合邏輯電路910相同的元件。舉例來說，預設組合邏輯電 路1110包括PMOS電晶體1101、PMOS電晶體1102、PMOS電晶體1103、NMOS電晶體1104、NMOS電晶體1105、NMOS電晶體1106以及反相器912。PMOS電晶體1101及PMOS電晶體1102中的各者的源極/汲極端耦接至電源電壓(例如，VDD)。PMOS電晶體1101的另一源極/汲極端耦接至PMOS電晶體1103的源極/汲極端。PMOS電晶體1103的另一源極/汲極端共同耦接至PMOS電晶體1102的另一源極/汲極端及NMOS電晶體1104的源極/汲極端。此共用耦接點耦接至反相器912的輸入端。NMOS電晶體904的另一源極汲極端共同耦接至NMOS電晶體1105的源極/汲極端及NMOS 1106的源極/汲極端。NMOS電晶體1105、NMOS電晶體1106中的各者的其他源極/汲極端耦接至電接地。
PMOS電晶體1101及NMOS電晶體1105中的各者的閘極端耦接至控制訊號A。PMOS電晶體1102及NMOS電晶體1104中的各者的閘極端耦接至控制訊號B。PMOS電晶體1103及NMOS電晶體1106中的各者的閘極端耦接至掃描輸入(SI)訊號。關於圖9A所描述的所有其他元件、電氣連接、輸入以及輸出應用於圖11A的可預設掃描正反器電路1100。
圖11B為示出根據本揭露的各種實施例的預設組合邏輯電路1110的各種訊號的邏輯表1150。類似邏輯表950、邏輯表1050，邏輯表1150包括不同情境及預設組合邏輯電路910的訊號輸入及輸出。在預設情境1152中，預設組合邏輯電路1110不用以預設掃描正反器920。在預設情境1152中，控制訊號A設定成邏輯低「0」。此隨後使得NMOS電晶體1105處於「斷開」(例如，非操作)狀態且PMOS電晶體1101處於「接通」(例如，操作) 狀態。另外，在預設情境1152中控制訊號B設定成邏輯高「1」。此隨後使得NMOS電晶體1104處於「接通」(例如，操作)狀態且PMOS電晶體1102處於「斷開」(例如，非操作)狀態。換言之，在預設情境1152中，PMOS電晶體1101是將基於掃描輸入(SI)訊號而耦接至反相器912的輸入端的閉合開關。若不存在掃描輸入(SI)訊號，則VDD經由閉合開關(例如，PMOS電晶體1101、PMOS電晶體1103)提供至反相器912的輸入端，這是由於NMOS電晶體將處於「斷開」(例如，非操作)狀態。在VDD提供至反相器912的輸入端的情況下，反相器912的輸出端亦為邏輯低「0」(例如，與掃描輸入(SI)訊號相同)，掃描輸入(SI)訊被提供為掃描正反器920的輸入。若掃描輸入(SI)訊號存在，則PMOS電晶體1101為浮動的，這是由於PMOS電晶體1101並不耦接至任何電壓或接地，且反相器912的反相器輸入端經由閉合開關(例如，NMOS電晶體1104、NMOS電晶體1106)接地。因此，反相器的輸出亦等效於掃描輸入(SI)訊號。使用預設情境1152，捕獲用於掃描正反器920的輸出(Q)訊號的基線輸出。
類似預設組合邏輯電路910、預設組合邏輯電路1010，預設組合邏輯電路1110可用於使用設定高情境1154或設定低情境1156將掃描正反器920預設成邏輯高「1」。在設定高情境1154中，控制訊號A為邏輯高「1」。此隨後使得PMOS電晶體1101處於「斷開」狀態且NMOS電晶體1105處於「接通」狀態。另外，在設定高情境1154中，控制訊號B為邏輯高「1」，預設組合邏輯電路1110產生關於預設情境1152所描述的相同操作。換言之，PMOS電晶體1103將為浮動的且不接收電源電壓VDD，這是由於 PMOS電晶體1101為開放開關。NMOS電晶體1104、NMOS電晶體1105在此情境下操作為閉合開關，所述閉合開關將反相器912的輸入端連接至接地(例如，邏輯低「0」)。反相器912輸出與反相器912輸入相對的輸入，所述輸入為掃描正反器920的邏輯高「1」。此操作與掃描輸入(SI)的值無關。換言之，不管掃描輸入(SI)為邏輯高「1」或邏輯低「0」，反相器912的輸入端仍耦接至接地。這是由於PMOS電晶體1101為開放開關且無電壓提供至PMOS電晶體1103。
在設定低情境1156中，控制訊號A為產生設定高情境1154中所描述的相同電晶體操作的邏輯高「1」。換言之，PMOS電晶體1101處於「斷開」狀態且NMOS電晶體1105處於「接通」狀態。設定低情境1156與設定高情境1154之間的差異在於控制訊號B為邏輯低「0」。在控制訊號B設定成邏輯低「0」的情況下，PMOS電晶體1102處於「接通」狀態且NMOS電晶體1104處於「斷開」狀態。換言之，電源電壓藉助於閉合開關PMOS電晶體1102提供至反相器912的輸入端，且輸入不再耦接至接地，這是由於NMOS電晶體1104為開放開關。在電壓存在於反相器912的輸入端(例如，邏輯高「1」)的情況下，反相器912將相對邏輯低「0」輸出至掃描正反器920。預設組合邏輯電路1110的輸出與掃描輸入(SI)訊號無關(例如，不管掃描輸入(SI)訊號是為邏輯高「1」抑或邏輯低「0」)。這是由於在設定低情境1156中，PMOS電晶體1102為與掃描輸入(SI)訊號無關的閉合開關。
圖12A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1200的電氣示意圖。可預設掃描正反器電路 1200包括電耦接至掃描正反器920的預設組合邏輯電路1210。類似預設組合邏輯電路910、預設組合邏輯電路1010、預設組合邏輯電路1110，預設組合邏輯電路1210位於掃描正反器920(例如，預設配置200)的前端上。除了預設組合邏輯電路1210不包括反相器912以外，預設組合邏輯電路1210包括與預設組合邏輯電路1110相同的元件。
圖12B為示出根據本揭露的各種實施例的預設組合邏輯電路1210的各種訊號的邏輯表1250。類似邏輯表1150，邏輯表1250包括不同情境及預設組合邏輯電路1210的訊號輸入及輸出。在預設情境1252中，預設組合邏輯電路1210不用以預設掃描正反器920。預設組合邏輯電路1210的電晶體如先前在預設情境1152中所描述操作，不同之處在於NMOS電晶體1206及PMOS電晶體1203基於與掃描輸入(SI)相對的經反相掃描輸入(SIN)訊號而操作。
預設組合邏輯電路1210可用於使用設定高情境1254將掃描正反器920預設成邏輯高「1」或使用設定低情境1256將掃描正反器920預設成邏輯低「0」。在設定低情境1256中，控制訊號A為邏輯高「1」。此隨後使得NMOS電晶體1205處於「接通」狀態且PMOS電晶體1201處於「斷開」狀態。另外，在設定低情境1256中，控制訊號B為邏輯高「1」。預設組合邏輯電路1210的電晶體在如相對於設定高情境1154所描述的設定低情境1256中操作。在設定高情境1254中，控制訊號A及控制訊號B皆設定成邏輯高「1」，從而導致電晶體(除了反相器912中的彼等以外)以與設定低情境1056中所描述相同的方式操作。
圖13為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1300的電氣示意圖。可預設掃描正反器電路1300包括電耦接至掃描正反器920的預設組合邏輯電路1310。分別類似於圖9A、圖10A、圖11A以及圖12A的可預設掃描正反器電路900、可預設掃描正反器電路1000、可預設掃描正反器電路1100、可預設掃描正反器電路1200，預設組合邏輯電路1310位於掃描正反器920(例如，預設配置200)的前端上。
除了預設組合邏輯電路1310共用(或再利用)掃描正反器920中的電晶體且不包括反相器912以外，可預設掃描正反器電路1310具有與可預設掃描正反器電路910類似的元件、耦接以及操作。舉例而言，PMOS電晶體1311為由預設組合邏輯電路1310以及掃描正反器920共用的電晶體。PMOS電晶體1311具有關於掃描正反器所描述的相同電耦接，除了代替接收反相器912的輸出(如相對於PMOS電晶體921所描述)以外，所述PMOS電晶體1311接收控制訊號B，如關於PMOS電晶體903所描述。PMOS電晶體1311經由PMOS電晶體1311的源極/汲極端耦接於PMOS電晶體901、PMOS電晶體902中的各者的源極/汲極端與PMOS電晶體923的源極/汲極端的共用耦接點之間。類似地，NMOS電晶體1312為由預設組合邏輯電路1310以及掃描正反器920共用的電晶體。NMOS電晶體1312具有關於掃描正反器920所描述的相同電耦接，除了代替接收反相器912的輸出(如相對於NMOS電晶體922所描述)以外，所述NMOS電晶體1312接收控制訊號B，如關於NMOS電晶體906所描述。NMOS電晶體1312經由NMOS電晶體1312的源極/汲極端耦接於NMOS電晶體904、 NMOS電晶體926中的各者的源極/汲極端與接地的共用耦接點之間。相較於圖9A中所示出的組態，共用電晶體(例如，PMOS電晶體1311及NMOS電晶體1312)佔據更少實體空間。關於圖9A所描述的所有其他元件、電氣連接、輸入以及輸出應用於圖13的可預設掃描正反器電路1300。預設組合邏輯電路1310的操作與關於預設組合邏輯電路910(不存在反相器912)所描述相同，如在圖9B中詳細描述。
圖14為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1400的電氣示意圖。可預設掃描正反器電路1400包括電耦接至掃描正反器920的預設組合邏輯電路1410。分別類似於圖9A、圖10A、圖11A、圖12A以及圖13的可預設掃描正反器電路900、可預設掃描正反器電路1000、可預設掃描正反器電路1100、可預設掃描正反器電路1200、可預設掃描正反器1300，預設組合邏輯電路1410位於掃描正反器920(例如，預設配置200)的前端上。
可預設掃描正反器電路1410具有與可預設掃描正反器電路1110類似的元件、耦接以及操作，但不同之處在於預設組合邏輯電路1410共用(或再利用)掃描正反器920中的電晶體且不包括反相器912。舉例而言，PMOS電晶體1411為由預設組合邏輯電路1410以及掃描正反器920共用的電晶體。PMOS電晶體1411具有關於掃描正反器920所描述的相同電耦接，除了代替接收反相器912的輸出(如相對於PMOS電晶體921所描述)以外，所述PMOS電晶體1411接收控制訊號B，如關於PMOS電晶體1102所描述。PMOS電晶體1411經由PMOS電晶體1411的源極/汲極 端中的一者耦接至PMOS電晶體923及PMOS電晶體1103中的各者的源極/汲極端。類似地，NMOS電晶體1412為由預設組合邏輯電路1410以及掃描正反器920共用的電晶體。NMOS電晶體1312具有關於掃描正反器920所描述的相同電耦接，除了代替接收反相器912的輸出(如相對於NMOS電晶體922所描述)以外，所述NMOS電晶體1312接收控制訊號B，如關於NMOS電晶體1104所描述。NMOS電晶體1412經由NMOS電晶體1412的源極/汲極端耦接於NMOS電晶體1105、NMOS電晶體1106中的各者的源極/汲極端與NMOS電晶體936的源極/汲極端的共用耦接點之間。相較於11A中所示出的組態，共用電晶體(例如，PMOS電晶體1411及NMOS電晶體1412)佔據更少實體空間。關於圖11A所描述的所有其他元件、電氣連接、輸入以及輸出應用於圖14的可預設掃描正反器電路1400。預設組合邏輯電路1410的操作與關於預設組合邏輯電路1110(不存在反相器912)所描述相同，如在圖11B中詳細描述。
圖15A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1500的電氣示意圖。可預設掃描正反器電路1500包括電耦接至掃描正反器920的預設組合邏輯電路1510。預設組合邏輯電路1510位於掃描正反器920(例如，預設配置250)的後端上。
除了一些電晶體的控制訊號不同以外，預設組合邏輯電路1510具有與預設組合邏輯910類似的元件、耦接以及操作。舉例而言，預設組合邏輯電路1510耦接至掃描正反器920的輸出(Q)訊號。輸出(Q)訊號耦接至PMOS電晶體1502及NMOS電 晶體1505的閘極端，然而等效PMOS電晶體902及NMOS電晶體905接收掃描輸入(SI)訊號。換言之，可預設掃描正反器電路1500在後端用預設組合邏輯電路1510接收掃描正反器920的輸出(Q)訊號，而非在前端用預設組合邏輯電路910接收掃描輸入(SI)訊號。預設組合邏輯電路1510的操作與關於預設組合邏輯電路910所描述相同，如圖9A至圖9B中詳細描述，不同之處在於掃描輸入(SI)訊號用輸出(Q)訊號置換。
圖15B為示出根據本揭露的各種實施例的預設組合邏輯電路1510的各種訊號的邏輯表1550。邏輯情境包括預設情境1552、設定高情境1554以及設定低情境1556。所有此等情境與先前關於邏輯表950所描述相同，除了預設情境1552輸出掃描正反器920的輸出(Q)訊號而非掃描輸入(SI)訊號以外。
圖16A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1600的電氣示意圖。可預設掃描正反器電路1600包括電耦接至掃描正反器1620的預設組合邏輯電路1610。預設組合邏輯電路1510位於掃描正反器920(例如，預設配置250)的後端上。
掃描正反器1620具有與掃描正反器920類似的元件、耦接以及操作，除了不包括反相器943以外。代替地，反相器1630耦接至反相器942的輸入端上的同一耦接點。另外，除了預設組合邏輯電路1610接收來自掃描正反器1620的經反相輸出(QN)而非掃描正反器920的輸出(Q)訊號以外，可預設掃描正反器電路1600具有與圖15的可預設掃描正反器電路1500類似的元件、耦接以及操作。反相器1630輸出掃描正反器1620的經反相輸出 (QN)。經反相輸出(QN)提供至PMOS電晶體1602及NMOS電晶體1605的閘極端，然而等效PMOS電晶體1502及NMOS電晶體1505接收掃描正反器920的輸出(Q)訊號。預設組合邏輯電路1610的操作與關於預設組合邏輯電路910所描述相同，如圖9A至圖9B中詳細描述，不同之處在於掃描輸入(SI)訊號用經反相輸出(QN)訊號置換。
圖16B為示出根據本揭露的各種實施例的預設組合邏輯電路1610的各種訊號的邏輯表1650。邏輯情境包括預設情境1652、設定高情境1654以及設定低情境1656。所有此等情境與先前關於邏輯表1050所描述相同，除了預設情境1652輸出掃描正反器620的經反相輸出(QN)而非掃描輸入(SI)訊號以外。
圖17A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1700的電氣示意圖。可預設掃描正反器電路1700包括電耦接至掃描正反器920的預設組合邏輯電路1710。預設組合邏輯電路1710位於掃描正反器920(例如，預設配置250)的後端上。
除了一些電晶體的控制訊號不同以外，預設組合邏輯電路170具有與預設組合邏輯1710類似的元件、耦接以及操作。舉例而言，預設組合邏輯電路1710耦接至PMOS電晶體929及NMOS電晶體940的閘極端以及掃描正反器920的反相器943的輸入端。 此耦接點處標示為sl_bx的訊號耦接至PMOS電晶體1702(例如，等效於PMOS電晶體902)及NMOS電晶體1705(例如，等效於NMOS電晶體905)的閘極端。預設組合邏輯電路1710的操作與關於預設組合邏輯電路910所描述相同，如圖9A至圖9B中詳細 描述，不同之處在於掃描輸入(SI)訊號用訊號sl_bx置換。
圖17B為示出根據本揭露的各種實施例的預設組合邏輯電路1710的各種訊號的邏輯表1750。邏輯情境包括預設情境1752、設定高情境1754以及設定低情境1756。所有此等情境與先前關於邏輯表1050所描述相同，除了預設情境1752輸出掃描正反器920的sl_bx訊號而非掃描輸入(SI)訊號以外。
圖18A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1800的電氣示意圖。可預設掃描正反器電路1800包括電耦接至掃描正反器920的預設組合邏輯電路1810。預設組合邏輯電路1810位於掃描正反器920(例如，預設配置250)的後端上。
除了一些電晶體的控制訊號不同以外，預設組合邏輯電路1810具有與預設組合邏輯910類似的元件、耦接以及操作。舉例而言，預設組合邏輯電路1810耦接至PMOS電晶體930及NMOS電晶體939的閘極端以及掃描正反器920的反相器942的輸入端。此耦接點處標示為sl_a的訊號耦接至PMOS電晶體1802(例如，等效於PMOS電晶體902)及NMOS電晶體1805(例如，等效於NMOS電晶體905)的閘極端。預設組合邏輯電路1810的操作與關於預設組合邏輯電路910所描述相同，如圖9A至圖9B中詳細描述，不同之處在於掃描輸入(SI)訊號用訊號sl_a置換。
圖18B為示出根據本揭露的各種實施例的預設組合邏輯電路1810的各種訊號的邏輯表1850。邏輯情境包括預設情境1852、設定高情境1854以及設定低情境1856。所有此等情境與先前邏輯表950所描述相同，除了預設情境1852輸出掃描正反器 920的sl_a訊號而非掃描輸入(SI)訊號以外。
圖19A為示出根據本揭露的各種實施例的另一實例可預設掃描正反器電路1900的電氣示意圖。可預設掃描正反器電路1900包括電耦接至掃描正反器920的預設組合邏輯電路1910。預設組合邏輯電路1910位於掃描正反器920(例如，預設配置250)的後端上。
除了一些電晶體的控制訊號不同以外，預設組合邏輯電路1910具有與預設組合邏輯910類似的元件、耦接以及操作。舉例而言，預設組合邏輯電路1910耦接至掃描正反器920的PMOS電晶體929、PMOS電晶體930的源極/汲極端的共用耦接點及NMOS電晶體939、NMOS電晶體940的源極/汲極端的共用耦接點。此耦接點處的訊號為回饋內部(fb_i)訊號且耦接至PMOS電晶體1902及NMOS電晶體1905(例如，分別等效於PMOS電晶體及902NMOS電晶體905)的閘極端。預設組合邏輯電路1910的操作與關於預設組合邏輯電路910所描述相同，如圖9B中詳細描述，不同之處在於掃描輸入(SI)訊號用回饋內部(fb_i)訊號置換。
圖19B為示出根據本揭露的各種實施例的預設組合邏輯電路1910的各種訊號的邏輯表1950。邏輯情境包括預設情境1952、設定高情境1954以及設定低情境1956。所有此等情境與先前關於邏輯表950所描述相同，除了預設情境1952輸出掃描正反器920的回饋內部(fb_i)訊號而非掃描輸入(SI)訊號以外。
圖20為示出根據本揭露的各種實施例的具有所有位元可預設的兩個多位元觸發掃描鏈2000的方塊圖。兩個多位元觸發掃 描鏈2000為圖7中所描述的N多位元觸發掃描鏈700的實例。兩個多位元觸發掃描鏈2000包括兩個可預設掃描正反器電路(例如，可預設掃描正反器電路900、可預設掃描正反器電路2020)。各可預設掃描正反器電路對應於一位元。舉例而言，位元1具有可預設掃描正反器電路900，如圖9A至圖9B中詳細描述。位元2具有極類似於圖9A至圖9B中詳細描述的可預設掃描正反器電路900的可預設掃描正反器電路2020，除了位元1的掃描正反器920的輸出(Q1)訊號耦接至PMOS電晶體2002(例如，等效於PMOS電晶體902)及NMOS電晶體2005(例如，等效於NMOS電晶體905)的閘極端以外。當第一位元(例如，位元1)可預設掃描正反器電路900自可預設組合邏輯電路910接收掃描輸入(SI)訊號時，所述第一位元(例如，位元1)可預設掃描正反器電路900是可以被預設的。當第二位元(例如，位元2)可預設掃描正反器電路2020自可預設組合邏輯電路2010接收輸入訊號時，所述第二位元(例如，位元2)可預設掃描正反器電路2020是可以被預設的。
圖21為示出根據本揭露的各種實施例的具有所有位元可預設的另一兩個多位元觸發掃描鏈2100的方塊圖。兩個多位元觸發掃描鏈2100為圖7中所描述的N多位元觸發掃描鏈700的實例。兩個多位元觸發掃描鏈2100包括兩個可預設掃描正反器電路(例如，可預設掃描正反器電路1300、可預設掃描正反器電路2120)。各可預設掃描正反器電路對應於一位元。舉例而言，位元1具有可預設掃描正反器電路1300，如圖13中詳細描述。位元2具有極類似於圖13中詳細描述的可預設掃描正反器電路1300的 可預設掃描正反器電路2120，除了位元1的掃描正反器920的輸出(Q1)訊號耦接至PMOS電晶體2102(例如，等效於PMOS電晶體902)及NMOS電晶體2105(例如，等效於NMOS電晶體905)的閘極端以外。當第一位元(例如，位元1)可預設掃描正反器電路1300自可預設組合邏輯電路1310接收掃描輸入(SI)訊號時，所述第一位元(例如，位元1)可預設掃描正反器電路1300是可以被預設的。當第二位元(例如，位元2)可預設掃描正反器電路2120自可預設組合邏輯電路2110接收輸入訊號時，所述第二位元(例如，位元2)可預設掃描正反器電路2120是可以被預設的。
圖22為示出根據本揭露的各種實施例的具有所有位元可預設的另一兩個多位元觸發掃描鏈2200的方塊圖。兩個多位元觸發掃描鏈2200為圖7中所描述的N多位元觸發掃描鏈700的實例。兩個多位元觸發掃描鏈2200包括兩個可預設掃描正反器電路(例如，可預設掃描正反器電路1500、可預設掃描正反器電路2230)。各可預設掃描正反器電路對應於一位元。舉例而言，位元1具有可預設掃描正反器電路1500，如圖15A至圖15B中詳細描述。位元2具有極類似於圖15A至15B中詳細描述的可預設掃描正反器電路1500的可預設掃描正反器電路2230，除了位元1的預設組合邏輯電路1510的輸出(SO)訊號耦接至掃描正反器2220(例如，等效於掃描正反器920)的PMOS電晶體2221(例如，等效於PMOS電晶體921)及NMOS電晶體2222(例如，等效於NMOS電晶體922)的閘極端。當第一位元(例如，位元1)可預設掃描正反器電路1500使用可預設組合邏輯電路1510修改掃描 正反器920的輸出時，所述第一位元(例如，位元1)可預設掃描正反器電路1500在後端上是可以被預設的。當第二位元(例如，位元2)可預設掃描正反器電路2230使用可預設組合邏輯電路2210修改掃描正反器2220的輸出時，所述第二位元(例如，位元2)可預設掃描正反器電路2230在後端上是可以被預設的。
圖23為示出根據本揭露的各種實施例的具有可預設第一位元的另一兩個多位元觸發掃描鏈2300的方塊圖。兩個多位元觸發掃描鏈2300為圖6中所描述的N多位元觸發掃描鏈600的實例。兩個多位元觸發掃描鏈2300包括對應於第一位元(例如，位元1)的一個可預設掃描正反器電路900。位元2包括類似於圖9中所描述的掃描正反器920的掃描正反器2310，除了PMOS電晶體2302(例如，等效於PMOS電晶體902)及NMOS電晶體2305(例如，等效於NMOS電晶體905)的閘極端耦接至可預設掃描正反器電路900的輸出(Q1)以外。
圖24為示出根據本揭露的各種實施例的具有可預設第一位元的另一兩個多位元觸發掃描鏈2400的方塊圖。兩個多位元觸發掃描鏈2400為圖6中所描述的N多位元觸發掃描鏈600的實例。兩個多位元觸發掃描鏈2400包括對應於第一位元(例如，位元1)的一個可預設掃描正反器電路1300。位元2包括類似於圖9中所描述的掃描正反器920的掃描正反器2410，除了PMOS電晶體2402(例如，等效於PMOS電晶體902)及NMOS電晶體2405(例如，等效於NMOS電晶體905)的閘極端耦接至可預設掃描正反器電路1300的輸出(Q1)以外。
圖25為示出根據本揭露的各種實施例的具有可預設最末 位元的另一兩個多位元觸發掃描鏈2500的方塊圖。兩個多位元觸發掃描鏈2500為圖8中所描述的N多位元觸發掃描鏈800的實例。兩個多位元觸發掃描鏈2500包括對應於最末位元(例如，位元2)的一個可預設掃描正反器電路2530。位元1包括類似於圖9中所描述的掃描正反器920的掃描正反器2520，除了掃描正反器2520的輸入為掃描輸入(SI)訊號以外。位元2為類似於圖17A至圖17B中所描述的可預設掃描正反器電路1700的可預設掃描正反器電路2530，除了PMOS電晶體2531(例如，等效於PMOS電晶體921)及NMOS電晶體2532(例如，等效於NMOS電晶體922)的閘極端耦接至掃描正反器2520的輸出(Q1)訊號以外。
圖26為示出根據本揭露的各種實施例的具有可預設第一位元及可預設最末位元的另一兩個多位元觸發掃描鏈2600的方塊圖。兩個多位元觸發掃描鏈2600為圖6中所描述的N多位元觸發掃描鏈600及圖8中所描述的N多位元觸發掃描鏈800的組合的實例。兩個多位元觸發掃描鏈2600包括兩個可預設掃描正反器電路(例如，可預設掃描正反器電路900及可預設掃描正反器電路2630)。位元2為類似於圖17A至圖17B中所描述的可預設掃描正反器電路1700的可預設掃描正反器電路2630，除了PMOS電晶體2631(例如，等效於PMOS電晶體921)及NMOS電晶體2632(例如，等效於NMOS電晶體922)的閘極端耦接至掃描正反器920的輸出(Q1)訊號以外。
圖27為示出根據本揭露的各種實施例的具有可預設第一位元及可預設最末位元的另一兩個多位元觸發掃描鏈2700的方塊圖。兩個多位元觸發掃描鏈2700為圖6中所描述的N多位元觸發 掃描鏈600及圖8中所描述的N多位元觸發掃描鏈800的組合的另一實例。兩個多位元觸發掃描鏈2700包括兩個可預設掃描正反器電路(例如，可預設掃描正反器電路1300及可預設掃描正反器電路2730)。位元2為類似於圖17A至圖17B中所描述的可預設掃描正反器電路1700的可預設掃描正反器電路2730，除了PMOS電晶體2731(例如，等效於PMOS電晶體921)及NMOS電晶體2732(例如，等效於NMOS電晶體922)的閘極端耦接至掃描正反器920的輸出(Q1)訊號以外。
儘管圖20至圖27描述具有各種可預設位元的一些實例多位元觸發掃描鏈，但所屬領域中具有通常知識者可理解此等並非詳盡的可能組合。可在多位元觸發掃描鏈中實施可預設掃描正反器電路的任何組合。
圖28為示出根據本揭露的各種實施例的產生用於預設操作模式中的掃描正反器鏈的預定義輸入或輸出的方法的過程流程圖2800。雖然此處為易於理解而參考前述結構來描述圖28，但應理解方法亦適用於許多其他結構。藉由在步驟2810處藉由互連在一起的多個電晶體(例如，諸如掃描正反器裝置920的掃描正反器裝置的電晶體)接收包括邏輯高或邏輯低的輸入訊號(例如，掃描輸入(SI)訊號、經反相掃描輸入(SIN)、自掃描正反器裝置輸出的訊號，諸如Q、QN)來產生用於掃描正反器鏈的預定義輸入或輸出。在步驟2820處，基於邏輯高或邏輯低而選擇性地操作多個電晶體。舉例而言，邏輯高訊號操作NMOS電晶體且邏輯低訊號操作PMOS電晶體。在步驟2830處，基於選擇性地操作多個電晶體的經捕獲資料而產生輸出訊號。舉例而言，掃描正反器920的 輸出訊號基於哪些電晶體可操作且哪些電晶體不可操作。在步驟2840處，耦接至多個電晶體的子集的預設組合邏輯電路(例如，預設組合邏輯電路210、預設組合邏輯電路230、預設組合邏輯電路520、預設組合邏輯電路540、預設組合邏輯電路640、預設組合邏輯電路740、預設組合邏輯電路750、預設組合邏輯電路760、預設組合邏輯電路850、預設組合邏輯電路910、預設組合邏輯電路1010、預設組合邏輯電路1110、預設組合邏輯電路1210、預設組合邏輯電路1310、預設組合邏輯電路1410、預設組合邏輯電路1510、預設組合邏輯電路1610、預設組合邏輯電路1710、預設組合邏輯電路1810、預設組合邏輯電路1910、預設組合邏輯電路2010、預設組合邏輯電路2110、預設組合邏輯電路2210)覆寫待設定成邏輯高或邏輯低的輸入訊號或輸出訊號。
使用如本文中所描述的各種電路、電路以及方法可提供數個優點。舉例而言，使用具有各種位置中的可預設組合邏輯電路的各種掃描鏈促進用於掃描正反器操作的除錯的各種控制點。使用控制訊號(例如，控制訊號A及控制訊號B)促進預設個別掃描正反器以便有助於辨識失效的能力。
在一實施例中，掃描鏈包括多個正反器裝置及第一預設組合邏輯電路。多個正反器裝置串聯耦接在一起。多個正反器裝置經配置以接收掃描輸入訊號，基於掃描輸入訊號而捕獲自多個正反器裝置中的各正反器裝置輸出的資料，且產生包括經捕獲資料的掃描輸出訊號。第一預設組合邏輯電路耦接至多個正反器裝置中的第一正反器裝置。第一預設組合邏輯電路包括多個電晶體且經配置以基於多個電晶體的選擇性操作而覆寫及設定至第一正反 器裝置的掃描輸入訊號或第一正反器裝置的掃描輸出訊號。
在一實施例中，第一預設組合邏輯電路經配置以在第一預設組合邏輯電路耦接於第一正反器裝置的前端上時覆寫及設定掃描輸入訊號。第一預設組合邏輯電路經配置以在第一預設組合邏輯電路耦接於第一正反器裝置的後端上時覆寫及設定掃描輸出訊號。
在一實施例中，所述多個電晶體包括第一電晶體的集合及第二電晶體的集合。第一電晶體的集合及第二電晶體的集合在共用耦接點處耦接在一起。第一預設組合邏輯電路更包括經由反相器的輸入端耦接至共用耦接點的反相器。反相器的輸出提供掃描輸出訊號或掃描輸入訊號。
在一實施例中，所述多個電晶體包括第一電晶體的集合及第二電晶體的集合。第一電晶體的集合在類型上不同於第二電晶體的集合。第一電晶體的集合中的各者接收第一控制訊號、第二控制訊號以及輸入訊號。第二電晶體的集合中的各者接收第一控制訊號、第二控制訊號以及輸入訊號。
在一實施例中，第一控制訊號、第二控制訊號以及輸入訊號選擇性地操作第一電晶體的集合及第二電晶體的集合，以便覆寫及設定至第一正反器裝置的掃描輸入訊號或第一正反器裝置的掃描輸出訊號。
在一實施例中，所述多個電晶體包括第一電晶體的集合及第二電晶體的集合，且其中第一電晶體的集合中的電晶體中的至少一者及第二電晶體的集合中的電晶體中的至少一者與第一正反器裝置的兩個個別電晶體共用。
在一實施例中，第一預設組合邏輯電路經由第一預設組合邏輯電路的內部訊號耦接至第一正反器裝置的後端。
在一實施例中，第一預設組合邏輯電路經由第一正反器裝置的輸出訊號耦接至第一正反器裝置的後端。
在一實施例中，第一預設組合邏輯電路經由第一預設組合邏輯電路的輸出訊號耦接至第一正反器裝置的前端。
在一實施例中，掃描鏈更包括第二預設組合邏輯電路。第二預設組合邏輯電路在第二正反器裝置的前端或第二正反器裝置的後端上耦接至所述多個正反器裝置的第二正反器裝置。第二預設組合邏輯電路基於第二預設組合邏輯電路內的電晶體的選擇性操作而覆寫及設定至第二正反器裝置的輸入訊號或第二正反器裝置的輸出訊號。
在另一實施例中，掃描正反器裝置包括多個電晶體、多個反相器以及預設組合邏輯電路。多個電晶體及多個反相器互連在一起且經配置以接收掃描輸入訊號，基於掃描輸入訊號而捕獲自多個正反器裝置中的各正反器裝置輸出的資料，且產生包括經捕獲資料的掃描輸出訊號。預設組合邏輯電路耦接至多個電晶體的子集或多個反相器中的一者。預設組合邏輯電路亦經配置以覆寫及預設掃描輸入訊號或掃描輸出訊號。
在一實施例中，預設組合邏輯電路經配置以在預設組合邏輯電路耦接於所述多個電晶體的前端上時覆寫及設定掃描輸入訊號。預設組合邏輯電路經配置以在預設組合邏輯電路耦接於所述多個電晶體的後端上時覆寫及設定掃描輸出訊號。
在一實施例中，預設組合邏輯電路包括在共用耦接點處 耦接在一起的第一電晶體的集合及第二電晶體的集合。預設組合邏輯電路更包括經由反相器的輸入端耦接至共用耦接點的反相器。反相器的輸出提供掃描輸出訊號或掃描輸入訊號。
在一實施例中，第一電晶體的集合在類型上不同於第二電晶體的集合。第一電晶體的集合中的各者接收第一控制訊號、第二控制訊號以及輸入訊號。第二電晶體的集合中的各者接收第一控制訊號、第二控制訊號以及輸入訊號。
在一實施例中，第一控制訊號、第二控制訊號以及輸入訊號選擇性地操作第一電晶體的集合及第二電晶體的集合，以便覆寫及設定至所述多個電晶體的掃描輸入訊號或所述多個電晶體的掃描輸出訊號。
在一實施例中，第一電晶體的集合中的電晶體中的至少一者及第二電晶體的集合中的電晶體中的至少一者與所述多個電晶體的子集中的兩個個別電晶體共用。
在一實施例中，預設組合邏輯電路經由第一預設組合邏輯電路的內部訊號耦接至所述多個電晶體的後端。
在一實施例中，預設組合邏輯電路經由所述多個電晶體的輸出訊號耦接至所述多個電晶體的後端。
在一實施例中，預設組合邏輯電路經由預設組合邏輯電路的輸出訊號耦接至所述多個電晶體的前端。
在又一實施例中，方法包括藉由互連在一起的多個電晶體接收包括邏輯高或邏輯低的輸入訊號。基於邏輯高或邏輯低而選擇性地操作多個電晶體。基於選擇性地操作多個電晶體的經捕獲資料而產生輸出訊號。耦接至多個電晶體的子集的預設組合邏 輯電路覆寫待設定成邏輯高或邏輯低的輸入訊號或輸出訊號。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳理解本揭露的態樣。所屬技術領域中具有通常知識者應瞭解，其可易於使用本揭露內容作為用於設計或修改用於實施本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具有通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:掃描鏈
110、120、130、140:掃描正反器
150:掃描輸出
160:預設組合邏輯電路

Claims (10)

  1. 一種掃描鏈，包括：多個正反器裝置，串聯耦接在一起，所述多個正反器裝置經配置以接收掃描輸入訊號，基於所述掃描輸入訊號而捕獲自所述多個正反器裝置中的各正反器裝置輸出的資料，且產生包括所述經捕獲資料的掃描輸出訊號；以及第一預設組合邏輯電路，耦接至所述多個正反器裝置的第一正反器裝置，所述第一預設組合邏輯電路包括多個電晶體，所述第一預設組合邏輯電路經配置以基於所述經捕獲資料、第一控制訊號以及第二控制訊號而覆寫及設定至所述第一正反器裝置的所述掃描輸入訊號或所述第一正反器裝置的所述掃描輸出訊號。
  2. 如請求項1所述的掃描鏈，其中所述第一預設組合邏輯電路經配置以在所述第一預設組合邏輯電路耦接於所述第一正反器裝置的前端上時覆寫及設定所述掃描輸入訊號，且所述第一預設組合邏輯電路經配置以在所述第一預設組合邏輯電路耦接於所述第一正反器裝置的後端上時覆寫及設定所述掃描輸出訊號。
  3. 如請求項1所述的掃描鏈，其中所述多個電晶體包括第一電晶體的集合及第二電晶體的集合，其中所述第一電晶體的集合及所述第二電晶體的集合在共用耦接點處耦接在一起，且所述第一預設組合邏輯電路更包括經由反相器的輸入端耦接至所述共用耦接點的所述反相器，所述反相器的輸出提供所述掃描輸出訊號或所述掃描輸入訊號。
  4. 如請求項1所述的掃描鏈，其中所述多個電晶體包 括第一電晶體的集合及第二電晶體的集合，且其中所述第一電晶體的集合在類型上不同於所述第二電晶體的集合，且其中所述第一電晶體的集合中的各者接收第一控制訊號、第二控制訊號以及輸入訊號，且所述第二電晶體的集合中的各者接收所述第一控制訊號、所述第二控制訊號以及所述輸入訊號。
  5. 如請求項1所述的掃描鏈，更包括第二預設組合邏輯電路，所述第二預設組合邏輯電路在所述第二正反器裝置的前端或所述第二正反器裝置的後端上耦接至所述多個正反器裝置的第二正反器裝置，所述第二預設組合邏輯電路經配置以基於所述第二預設組合邏輯電路內的電晶體的選擇性操作而覆寫及設定至所述第二正反器裝置的輸入訊號或所述第二正反器裝置的輸出訊號。
  6. 一種掃描正反器裝置，包括：多個電晶體及多個反相器，互連在一起，所述多個電晶體及所述多個反相器經配置以接收掃描輸入訊號，基於所述掃描輸入訊號而捕獲自所述多個正反器裝置中的各正反器裝置輸出的資料，且產生包括所述經捕獲資料的掃描輸出訊號；以及預設組合邏輯電路，耦接至所述多個電晶體的子集或所述多個反相器中的一者，所述預設組合邏輯電路經配置以基於所述經捕獲資料、第一控制訊號以及第二控制訊號而覆寫及預設所述掃描輸入訊號或所述掃描輸出訊號。
  7. 如請求項6所述的掃描正反器裝置，其中所述預設組合邏輯電路經配置以在所述預設組合邏輯電路耦接於所述多個電晶體的前端上時覆寫及設定所述掃描輸入訊號，且所述預設組 合邏輯電路經配置以在所述預設組合邏輯電路耦接於所述多個電晶體的後端上時覆寫及設定所述掃描輸出訊號。
  8. 如請求項6所述的掃描正反器裝置，其中所述預設組合邏輯電路包括在共用耦接點處耦接在一起的第一電晶體的集合及第二電晶體的集合，且所述預設組合邏輯電路更包括經由反相器的輸入端耦接至所述共用耦接點的所述反相器，所述反相器的輸出提供所述掃描輸出訊號或所述掃描輸入訊號。
  9. 如請求項8所述的掃描正反器裝置，其中所述第一電晶體的集合在類型上不同於所述第二電晶體的集合，且其中所述第一電晶體的集合中的各者接收第一控制訊號、第二控制訊號以及輸入訊號，且所述第二電晶體的集合中的各者接收所述第一控制訊號、所述第二控制訊號以及所述輸入訊號。
  10. 一種產生用於掃描正反器鏈預設操作模式的預定義輸入或輸出的方法，所述方法包括：藉由互連在一起的多個電晶體接收包括邏輯高或邏輯低的輸入訊號；基於所述邏輯高或所述邏輯低而選擇性地操作所述多個電晶體；基於所述選擇性地操作多個電晶體的經捕獲資料而產生輸出訊號；以及藉由耦接至所述多個電晶體的子集的預設組合邏輯電路基於所述經捕獲資料、第一控制訊號以及第二控制訊號而覆寫待設定成邏輯高或邏輯低的所述輸入訊號或所述輸出訊號。
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