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TWI842491B - 內容可定址記憶體及內容可定址記憶胞 - Google Patents

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TWI842491B
TWI842491B TW112115137A TW112115137A TWI842491B TW I842491 B TWI842491 B TW I842491B TW 112115137 A TW112115137 A TW 112115137A TW 112115137 A TW112115137 A TW 112115137A TW I842491 B TWI842491 B TW I842491B
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TW
Taiwan
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coupled
transistor
circuit
memory cell
content addressable
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TW112115137A
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TW202443575A (zh
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曾逸心
帥祺昌
王彥堯
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智原科技股份有限公司
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Priority to US18/323,430 priority patent/US12266412B2/en
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Abstract

本發明提供一種內容可定址記憶體及內容可定址記憶胞。內容可定址記憶體包括記憶胞陣列以及禁能電路。記憶胞陣列包括多個內容可定址記憶胞，其中每一個內容可定址記憶胞包括記憶胞電路以及比對電路。當在記憶胞陣列的第一行中的內容可定址記憶胞為正常時，禁能電路致能在第一行中的內容可定址記憶胞的比對電路，以使在第一行中的比對電路各自將比較結果反映於不同匹配線。當在第一行中的任一個內容可定址記憶胞為缺陷時，禁能電路禁能在第一行中的內容可定址記憶胞的比對電路，以使被禁能的比對電路不影響所述不同匹配線。

Description

內容可定址記憶體及內容可定址記憶胞
本發明是有關於一種記憶體，且特別是有關於一種內容可定址記憶體（content addressable memory，CAM）及內容可定址記憶胞。
內容可定址記憶體（content addressable memory，CAM）是一種特殊類型的記憶體。內容可定址記憶體包括一般的內容可定址記憶體以及三態內容可定址記憶體（Ternary Content Addressable Memory，TCAM）。內容可定址記憶體可以將輸入的搜尋資料與已儲存資料進行比較，並通過匹配線（match line）返回匹配資訊。當內容可定址記憶體存在缺陷記憶胞時，缺陷記憶胞可能會錯誤影響匹配線的訊號。
本發明提供一種內容可定址記憶體（content addressable memory，CAM）及內容可定址記憶胞，以避免缺陷比對電路及細胞元錯誤影響匹配線。
在本發明的一實施例中，上述的內容可定址記憶體包括記憶胞陣列以及禁能電路。記憶胞陣列包括多個內容可定址記憶胞，其中每一個內容可定址記憶胞包括記憶胞電路以及比對電路。禁能電路耦接至在記憶胞陣列的第一行（column）中的內容可定址記憶胞的比對電路，其中禁能電路受控於修補訊號。在修補訊號表示在第一行中的內容可定址記憶胞為正常時，禁能電路致能（enable）在第一行中的內容可定址記憶胞的比對電路，以使在第一行中的比對電路各自將比較結果反映於不同匹配線。在修補訊號表示在第一行中的任一個內容可定址記憶胞為缺陷時，禁能電路禁能（disable）在第一行中的內容可定址記憶胞的比對電路，以使被禁能的比對電路不影響所述不同匹配線。
在本發明的一實施例中，上述的內容可定址記憶胞包括記憶胞電路、比對電路以及禁能電路。比對電路耦接至記憶胞電路，以接收已儲存位元資料。比對電路耦接至第一搜尋線，以接收搜尋位元資料。比對電路還耦接至匹配線。禁能電路耦接至比對電路，其中禁能電路受控於修補訊號。在修補訊號表示內容可定址記憶胞為正常時，禁能電路致能比對電路，以使比對電路將已儲存位元資料與搜尋位元資料的比較結果反映於匹配線。在修補訊號表示內容可定址記憶胞為缺陷時，禁能電路禁能比對電路，以使被禁能的比對電路不影響匹配線。
基於上述，本發明諸實施例所述內容可定址記憶體配置有禁能電路。在一些實施例中，每一個內容可定址記憶胞各自具有專屬的禁能電路。在修補訊號表示內容可定址記憶胞為缺陷時，禁能電路可以禁能這個內容可定址記憶胞的比對電路。舉例來說，禁能電路可以切斷在這個比對電路中對匹配線的放電/充電路徑，以禁能這個比對電路。因此，被禁能的比對電路不會影響匹配線的訊號傳輸。在另一些實施例中，多個內容可定址記憶胞（例如在記憶胞陣列的第一行中的所有內容可定址記憶胞）可以共用一個禁能電路。在修補訊號表示在同一行中的任一個內容可定址記憶胞為缺陷時，禁能電路可以禁能所述同一行中所有內容可定址記憶胞的比對電路。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本案說明書全文（包括申請專利範圍）中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。本案說明書全文（包括申請專利範圍）中提及的「第一」、「第二」等用語是用以命名元件（element）的名稱，或區別不同實施例或範圍，而並非用來限制元件數量的上限或下限，亦非用來限制元件的次序。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照本發明的一實施例的一種內容可定址記憶體（content addressable memory，CAM）100的電路方塊（circuit block）示意圖。內容可定址記憶體100包括記憶胞陣列（memory cell array）MCA1與MCA2。記憶胞陣列MCA1與MCA2各自包括多個內容可定址記憶胞，其中每一個內容可定址記憶胞包括記憶胞電路以及比對電路（未繪示於圖1，容後詳述）。內容可定址記憶體100還包括行冗餘單元（column redundancy unit）CRU1與CRU2，用以修復在記憶胞陣列MCA1與MCA2中的缺陷行（defective column）。內容可定址記憶體100還包括控制電路CU1與列解碼器（row decoder）RD1。控制電路CU1用於產生所有操作需要的時序控制訊號。列解碼器RD1通過多條字線（word line，WL）連接至在記憶胞陣列MCA1與MCA2中的所有內容可定址記憶胞的記憶胞電路。基於控制電路CU1的控制，列解碼器RD1產生字線信號以利執行寫或讀操作。
內容可定址記憶體100還包括感應放大器（sense amplifier）SAMP1與SAMP2。感應放大器SAMP1與SAMP2通過多條位元線（bit line，BL）與/或多條反相位元線連接至在記憶胞陣列MCA1與MCA2中的所有內容可定址記憶胞的記憶胞電路。感應放大器SAMP1與SAMP2用於在讀取操作時讀出在記憶胞陣列MCA1與MCA2中的記憶胞電路的已儲存資料。內容可定址記憶體100還包括資料輸入輸出介面電路（data in/out interface circuit）DIDO1與DIDO2。資料輸入輸出介面電路DIDO1與DIDO2各自包括Y多工器（Y-MUX）、寫電路（Write circuit）、讀電路（Read circuit）與搜索電路(Search circuit)。
內容可定址記憶體100還包括行單元移位器（column unit shifter）CUS1與CUS2。行單元移位器CUS1耦接於感應放大器SAMP1與資料輸入輸出介面電路DIDO1之間。當記憶胞陣列MCA1存在缺陷行（例如圖1所示缺陷行DC1）時，行單元移位器CUS1捨棄缺陷行所對應的位元線及搜索線，從行冗餘單元CRU1選用冗餘行，以及在資料輸入或輸出時更改資料位置。資料輸入輸出介面電路DIDO1可以通過行單元移位器CUS1與感應放大器SAMP1取得記憶胞陣列MCA1的位元線訊號（讀取資料）和搜索線訊號(輸入資料)，以及/或是通過行單元移位器CUS1與位元線將資料寫入記憶胞陣列MCA1。行單元移位器CUS2耦接於感應放大器SAMP2與資料輸入輸出介面電路DIDO2之間。當記憶胞陣列MCA2存在缺陷行（例如圖1所示缺陷行DC2）時，行單元移位器CUS2捨棄缺陷行所對應的位元線及搜索線，從行冗餘單元CRU2選用冗餘行，以及在資料輸入或輸出時更改資料位置。資料輸入輸出介面電路DIDO2可以通過行單元移位器CUS2與感應放大器SAMP2取得記憶胞陣列MCA2的位元線訊號（讀取資料）和搜索線訊號(輸入資料)，以及/或是通過行單元移位器CUS2與位元線將資料寫入記憶胞陣列MCA2。
內容可定址記憶體100還包括感應放大器SAMP3。感應放大器SAMP3通過多條匹配線（match line，例如圖1所示匹配線ML）連接至在記憶胞陣列MCA1與MCA2中的所有內容可定址記憶胞的比對電路。感應放大器SAMP3可以在比對操作（compare operation）時通過匹配線讀出內容可定址記憶胞的比較結果。內容可定址記憶體100還包括匹配線狀態介面電路MLO。內容可定址記憶體100可以通過感應放大器SAMP3取得記憶胞陣列MCA1與MCA2的匹配線狀態（比較結果）。
內容可定址記憶體100還配置有禁能電路（未繪示於圖1，容後詳述）。在一些實施例中（例如圖2所示實施例），在記憶胞陣列MCA1與MCA2中的每一個內容可定址記憶胞各自具有專屬的禁能電路。在內容可定址記憶胞為缺陷時，禁能電路可以禁能這個內容可定址記憶胞的比對電路。舉例來說，禁能電路可以切斷在這個比對電路中對匹配線的放電/充電路徑，以禁能這個比對電路。因此，被禁能的比對電路不會影響匹配線的訊號傳輸。在另一些實施例中（例如圖11所示實施例），多個內容可定址記憶胞（例如在記憶胞陣列的第一行中的所有內容可定址記憶胞）可以共用一個禁能電路。
圖2是依照本發明的一實施例的一種內容可定址記憶胞的電路方塊（circuit block）示意圖。圖2展示了在記憶胞陣列的一列（row）中的內容可定址記憶胞CAM2_1、CAM2_2、…、CAM2_n。圖2所示內容可定址記憶胞CAM2_1～CAM2_n可以做為圖1所示記憶胞陣列MCA1或MCA2中的一列內容可定址記憶胞的一個實施範例。在記憶胞陣列中的其他列可以參照圖2所示列的相關說明並且加以類推，故不再贅述。內容可定址記憶胞CAM2_1～CAM2_n可以是三態內容可定址記憶（Ternary Content Addressable Memory，TCAM）胞或是其他類型內容可定址記憶胞。內容可定址記憶胞CAM2_1～CAM2_n各自耦接至不同的搜尋線（search line），例如圖2所示搜尋線SL_1、SL_2、…、SL_n。
內容可定址記憶胞CAM2_1～CAM2_n還耦接至匹配線ML2。內容可定址記憶胞CAM2_1～CAM2_n可以比較已儲存位元資料與搜尋線SL_1～SL_n的搜尋位元資料，以及將比較結果反映於匹配線ML2。在一些實施例中，匹配線ML2在進行比對操作前被預充電至高邏輯準位。在比對操作中，當內容可定址記憶胞CAM2_1～CAM2_n的任何一個的比較結果為「不匹配（mismatch）」時，匹配線ML2的電壓準位被下拉至低邏輯準位。在另一些實施例中，匹配線ML2在進行比對操作前被預放電至低邏輯準位。在比對操作中，當內容可定址記憶胞CAM2_1～CAM2_n的任何一個的比較結果為「不匹配（mismatch）」時，匹配線ML2的電壓準位被上拉至高邏輯準位。
在圖2所示實施例中，每一個內容可定址記憶胞各自包括記憶胞電路、比對電路與禁能電路。以內容可定址記憶胞CAM2_1為例，其包括記憶胞電路210、比對電路220與禁能電路230。在記憶胞陣列中的其他內容可定址記憶胞（例如內容可定址記憶胞CAM2_2～CAM2_n）可以參照內容可定址記憶胞CAM2_1的相關說明並且加以類推，故不再贅述。
比對電路220耦接至記憶胞電路210，以接收已儲存位元資料。比對電路220耦接至搜尋線SL_1，以接收搜尋位元資料。比對電路220可以比較來自記憶胞電路210的已儲存位元資料與來自搜尋線SL_1的搜尋位元資料。比對電路220還耦接至匹配線ML2。禁能電路230耦接至比對電路220，以決定是否禁能（disable）比對電路220對匹配線ML2的影響能力。禁能電路230受控於來自控制電路CU1的修補訊號BADC_1。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為正常時，禁能電路230可以致能（enable）比對電路220，以使比對電路220將已儲存位元資料與搜尋位元資料的比較結果反映於匹配線ML2。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為缺陷時，禁能電路230可以禁能比對電路220，以使比對電路220不影響匹配線ML2。舉例來說，禁能電路230可以切斷在比對電路220中對匹配線ML2的放電路徑（或充電路徑），以禁能比對電路220對匹配線ML2的影響能力。因此，被禁能的比對電路220不會影響匹配線ML2的狀態。
圖3是依照本發明的一實施例所繪示，內容可定址記憶胞CAM2_1的電路示意圖。圖3所示內容可定址記憶胞CAM2_1可以做為圖2所示內容可定址記憶胞CAM2_1的一個實施範例。在圖3所示實施例中，記憶胞電路210包括反閘211、反閘212、開關213以及開關214。反閘211的輸出端耦接至比對電路220，以提供已儲存位元資料DB1。反閘212的輸入端耦接至反閘211的輸出端。反閘212的輸出端耦接至反閘211的輸入端。反閘212的輸出端還耦接至比對電路220，以提供反相已儲存位元資料DB1B。開關213的第一端耦接至反閘211的輸出端，以接收已儲存位元資料DB1。開關213的第二端耦接至位元線BL3。開關213的控制端耦接至字線WL3。開關214的第一端耦接至反閘212的輸出端，以接收反相已儲存位元資料DB1B。開關214的第二端耦接至反相位元線BL3B。開關214的控制端耦接至字線WL3。
在圖3所示實施例中，比對電路220包括電晶體M31、電晶體M32、電晶體M33以及電晶體M34。電晶體M31的第一端與電晶體M32的第一端耦接至匹配線ML2。電晶體M31的控制端耦接至記憶胞電路210，以接收已儲存位元資料DB1。電晶體M32的控制端耦接至記憶胞電路210，以接收反相已儲存位元資料DB1B。電晶體M33的第一端耦接至電晶體M32的第二端。電晶體M33的第二端耦接至禁能電路230。電晶體M33的控制端耦接至搜尋線SL_1，以接收搜尋位元資料。電晶體M34的第一端耦接至電晶體M31的第二端。電晶體M34的第二端耦接至禁能電路230。電晶體M34的控制端耦接至搜尋線SL_1B，以接收反相搜尋位元資料。
在圖3所示實施例中，禁能電路230包括開關231。開關231的第一端耦接至比對電路220。具體而言，開關231的第一端耦接至電晶體M33的第二端以及電晶體M34的第二端。開關231的第二端耦接至參考電壓線VSS。開關231的控制端接收修補訊號BADC_1。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為正常時，開關231為導通。匹配線ML2在進行比對操作前被預充電至高邏輯準位。在比對操作中，比對電路220可以比較已儲存位元資料DB1與搜尋線SL_1的搜尋位元資料。當已儲存位元資料DB1匹配於搜尋線SL_1的搜尋位元資料時（比對電路220的比較結果為「匹配」），比對電路220不會影響匹配線ML2的狀態。當已儲存位元資料DB1不匹配於搜尋線SL_1的搜尋位元資料時（比對電路220的比較結果為「不匹配」），比對電路220對匹配線ML2提供放電路徑（從ML2通過M31、M34與231至VSS，或是從ML2通過M32、M33與231至VSS），因此匹配線ML2的電壓準位被下拉至低邏輯準位。
在該修補訊號BADC_1表示內容可定址記憶胞CAM2_1為缺陷時，開關231為截止。此時，開關231可以切斷在比對電路220中對匹配線ML2的放電路徑，以禁能這個比對電路220。因此，被禁能的比對電路220不會影響匹配線ML2的狀態。
圖4是依照本發明的另一實施例所繪示，內容可定址記憶胞CAM2_1的電路示意圖。圖4所示內容可定址記憶胞CAM2_1可以做為圖2所示內容可定址記憶胞CAM2_1的另一個實施範例。圖4所示記憶胞電路210與禁能電路230可以參照圖3所示記憶胞電路210與禁能電路230的相關說明，故不再贅述。在圖4所示實施例中，比對電路220包括電晶體M41、電晶體M42、電晶體M43以及電晶體M44。電晶體M41的第一端與電晶體M42的第一端耦接至匹配線ML2。電晶體M41的控制端耦接至搜尋線SL_1，以接收搜尋位元資料。電晶體M42的控制端耦接至搜尋線SL_1B，以接收反相搜尋位元資料。電晶體M43的第一端耦接至電晶體M42的第二端。電晶體M43的第二端耦接至禁能電路230。電晶體M43的控制端耦接至記憶胞電路210，以接收已儲存位元資料DB1。電晶體M44的第一端耦接至電晶體M41的第二端。電晶體M44的第二端耦接至禁能電路230。電晶體M44的控制端耦接至該記憶胞電路210，以接收反相已儲存位元資料DB1B。
在圖4所示實施例中，開關231的第一端耦接至電晶體M43的第二端以及電晶體M44的第二端。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為正常時，開關231為導通，以使比對電路220將比較結果反映於匹配線ML2。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為缺陷時，開關231為截止。此時，開關231可以切斷在比對電路220中對匹配線ML2的放電路徑，以禁能這個比對電路220。因此，被禁能的比對電路220不會影響匹配線ML2的狀態。
圖5是依照本發明的又一實施例所繪示，內容可定址記憶胞CAM2_1的電路示意圖。圖5所示內容可定址記憶胞CAM2_1可以做為圖2所示內容可定址記憶胞CAM2_1的又一個實施範例。圖5所示記憶胞電路210可以參照圖3所示記憶胞電路210的相關說明，故不再贅述。在圖5所示實施例中，比對電路220包括電晶體M51、電晶體M52、電晶體M53以及電晶體M54。電晶體M51的第一端與電晶體M52的第一端耦接至匹配線ML2。電晶體M51的控制端耦接至記憶胞電路210，以接收已儲存位元資料DB1。電晶體M52的控制端耦接至記憶胞電路210，以接收反相已儲存位元資料DB1B。電晶體M53的第一端耦接至電晶體M52的第二端。電晶體M53的第二端耦接至禁能電路230。電晶體M53的控制端耦接至搜尋線SL_1，以接收搜尋位元資料。電晶體M54的第一端耦接至電晶體M51的第二端。電晶體M54的第二端耦接至禁能電路230。電晶體M54的控制端耦接至搜尋線SL_1B，以接收反相搜尋位元資料。
在圖5所示實施例中，禁能電路230包括開關232。開關232的第一端耦接至比對電路220。具體而言，開關232的第一端耦接至電晶體M53的第二端以及電晶體M54的第二端。開關232的第二端耦接至功率電壓線VDD。開關232的控制端接收修補訊號BADC_1。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為正常時，開關232為導通。匹配線ML2在進行比對操作前被預放電至低邏輯準位。在比對操作中，比對電路220可以比較已儲存位元資料DB1與搜尋線SL_1的搜尋位元資料。當已儲存位元資料DB1匹配於搜尋線SL_1的搜尋位元資料時（比對電路220的比較結果為「匹配」），比對電路220不會影響匹配線ML2的狀態。當已儲存位元資料DB1不匹配於搜尋線SL_1的搜尋位元資料時（比對電路220的比較結果為「不匹配」），比對電路220對匹配線ML2提供充電路徑（從VDD通過232、M51與M54至ML2，或是從VDD通過232、M52與M53至ML2），因此匹配線ML2的電壓準位被上拉至高邏輯準位。
在該修補訊號BADC_1表示內容可定址記憶胞CAM2_1為缺陷時，開關232為截止。此時，開關232可以切斷在比對電路220中對匹配線ML2的充電路徑，以禁能這個比對電路220。因此，被禁能的比對電路220不會影響匹配線ML2的狀態。
圖6是依照本發明的再一實施例所繪示，內容可定址記憶胞CAM2_1的電路示意圖。圖6所示內容可定址記憶胞CAM2_1可以做為圖2所示內容可定址記憶胞CAM2_1的再一個實施範例。圖6所示記憶胞電路210與禁能電路230可以參照圖5所示記憶胞電路210與禁能電路230的相關說明，故不再贅述。在圖6所示實施例中，比對電路220包括電晶體M61、電晶體M62、電晶體M63以及電晶體M64。電晶體M61的第一端與電晶體M62的第一端耦接至匹配線ML2。電晶體M61的控制端耦接至搜尋線SL_1，以接收搜尋位元資料。電晶體M62的控制端耦接至搜尋線SL_1B，以接收反相搜尋位元資料。電晶體M63的第一端耦接至電晶體M62的第二端。電晶體M63的第二端耦接至禁能電路230。電晶體M63的控制端耦接至記憶胞電路210，以接收已儲存位元資料DB1。電晶體M64的第一端耦接至電晶體M61的第二端。電晶體M64的第二端耦接至禁能電路230。電晶體M64的控制端耦接至該記憶胞電路210，以接收反相已儲存位元資料DB1B。
在圖6所示實施例中，開關232的第一端耦接至電晶體M63的第二端以及電晶體M64的第二端。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為正常時，開關232為導通，以使比對電路220將比較結果反映於匹配線ML2。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為缺陷時，開關232為截止。此時，開關232可以切斷在比對電路220中對匹配線ML2的充電路徑，以禁能這個比對電路220。因此，被禁能的比對電路220不會影響匹配線ML2的狀態。
圖7是依照本發明的更一實施例所繪示，內容可定址記憶胞CAM2_1的電路示意圖。圖7所示內容可定址記憶胞CAM2_1可以做為圖2所示內容可定址記憶胞CAM2_1的更一個實施範例。圖7所示禁能電路230可以參照圖3所示禁能電路230的相關說明，故不再贅述。在圖7所示實施例中，記憶胞電路210包括反閘711、反閘712、開關713、開關714、反閘715、反閘716、開關717以及開關717。反閘711的輸出端耦接至比對電路220，以提供已儲存位元資料DB1。反閘712的輸入端耦接至反閘711的輸出端。反閘712的輸出端耦接至反閘711的輸入端。開關713的第一端耦接至反閘711的輸出端，以接收已儲存位元資料DB1。開關713的第二端耦接至位元線BL7。開關713的控制端耦接至字線WL71。開關714的第一端耦接至反閘712的輸出端。開關714的第二端耦接至反相位元線BL7B。開關714的控制端耦接至字線WL71。反閘715的輸出端耦接至比對電路220，以提供關心位元（care but）資料CB7。反閘716的輸出端耦接至反閘715的輸入端。反閘716的輸入端耦接至反閘715的輸出端。開關717的第一端耦接至反閘715的輸出端。開關717的第二端耦接至位元線BL7。開關717的控制端耦接至字線WL72。開關718的第一端耦接至反閘716的輸出端。開關718的第二端耦接至反相位元線BL7B。開關718的控制端耦接至字線WL72。
在圖7所示實施例中，比對電路220包括電晶體M71、電晶體M72、電晶體M73以及電晶體M74。電晶體M71的第一端與電晶體M72的第一端耦接至匹配線ML2。電晶體M71的控制端耦接至記憶胞電路210，以接收已儲存位元資料DB1。電晶體M72的控制端耦接至記憶胞電路210，以接收關心位元資料CB7。電晶體M73的第一端耦接至電晶體M72的第二端。電晶體M73的第二端耦接至禁能電路230。電晶體M73的控制端耦接至搜尋線SL_1，以接收搜尋位元資料。電晶體M74的第一端耦接至電晶體M71的第二端。電晶體M74的第二端耦接至禁能電路230。電晶體M74的控制端耦接至搜尋線SL_1B，以接收反相搜尋位元資料。
在圖7所示實施例中，開關231的第一端耦接至電晶體M73的第二端以及電晶體M74的第二端。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為正常時，開關231為導通。匹配線ML2在進行比對操作前被預充電至高邏輯準位。在比對操作中，比對電路220可以比較已儲存位元資料DB1、關心位元資料CB7、搜尋線SL_1和SL_1B的搜尋位元資料。當已儲存位元資料DB1與關心位元資料CB7皆為邏輯「1」時，內容可定址記憶胞CAM2_1的狀態為禁止狀態（Prohibited status）。當已儲存位元資料DB1與關心位元資料CB7皆為邏輯「0」時，內容可定址記憶胞CAM2_1的狀態為不在乎狀態（don't care status）。當內容可定址記憶胞CAM2_1處於不在乎狀態時，不論搜尋線SL_1和SL_1B的搜尋位元資料為何，比對電路220的比較結果總是為「匹配」（比對電路220不會影響匹配線ML2的狀態）。
當已儲存位元資料DB1相異於關心位元資料CB7時，內容可定址記憶胞CAM2_1的狀態為比對狀態。此時，當已儲存位元資料DB1匹配於搜尋線SL_1的搜尋位元資料時，比對電路220的比較結果為「匹配」（比對電路220不會影響匹配線ML2的狀態）。當已儲存位元資料DB1不匹配於搜尋線SL_1的搜尋位元資料時，比對電路220的比較結果為「不匹配」。此時，比對電路220對匹配線ML2提供放電路徑（從ML2通過M71、M74與231至VSS，或是從ML2通過M72、M73與231至VSS），因此匹配線ML2的電壓準位被下拉至低邏輯準位。
在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為缺陷時，開關231為截止。此時，開關231可以切斷在比對電路220中對匹配線ML2的放電路徑，以禁能這個比對電路220。因此，被禁能的比對電路220不會影響匹配線ML2的狀態。
圖8是依照本發明的另一實施例所繪示，內容可定址記憶胞CAM2_1的電路示意圖。圖8所示內容可定址記憶胞CAM2_1可以做為圖2所示內容可定址記憶胞CAM2_1的另一個實施範例。圖8所示記憶胞電路210與禁能電路230可以參照圖7所示記憶胞電路210與禁能電路230的相關說明，故不再贅述。在圖8所示實施例中，比對電路220包括電晶體M81、電晶體M82、電晶體M83以及電晶體M84。電晶體M81的第一端與電晶體M82的第一端耦接至匹配線ML2。電晶體M81的控制端耦接至搜尋線SL_1，以接收搜尋位元資料。電晶體M82的控制端耦接至搜尋線SL_1B，以接收反相搜尋位元資料。電晶體M83的第一端耦接至電晶體M82的第二端。電晶體M83的第二端耦接至禁能電路230。電晶體M83的控制端耦接至記憶胞電路210，以接收已儲存位元資料DB1。電晶體M84的第一端耦接至電晶體M81的第二端。電晶體M84的第二端耦接至禁能電路230。電晶體M84的控制端耦接至記憶胞電路210，以接收關心位元資料CB7。
在圖8所示實施例中，開關231的第一端耦接至電晶體M83的第二端以及電晶體M84的第二端。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為正常時，開關231為導通，以使比對電路220將比較結果反映於匹配線ML2。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為缺陷時，開關231為截止。此時，開關231可以切斷在比對電路220中對匹配線ML2的放電路徑，以禁能這個比對電路220。因此，被禁能的比對電路220不會影響匹配線ML2的狀態。
圖9是依照本發明的又一實施例所繪示，內容可定址記憶胞CAM2_1的電路示意圖。圖9所示內容可定址記憶胞CAM2_1可以做為圖2所示內容可定址記憶胞CAM2_1的又一個實施範例。圖9所示記憶胞電路210可以參照圖7所示記憶胞電路210的相關說明，故不再贅述。在圖9所示實施例中，比對電路220包括電晶體M91、電晶體M92、電晶體M93以及電晶體M94。電晶體M91的第一端與電晶體M92的第一端耦接至匹配線ML2。電晶體M91的控制端耦接至記憶胞電路210，以接收已儲存位元資料DB1。電晶體M92的控制端耦接至記憶胞電路210，以接收關心位元資料CB7。電晶體M93的第一端耦接至電晶體M92的第二端。電晶體M93的第二端耦接至禁能電路230。電晶體M93的控制端耦接至搜尋線SL_1，以接收搜尋位元資料。電晶體M94的第一端耦接至電晶體M91的第二端。電晶體M94的第二端耦接至禁能電路230。電晶體M94的控制端耦接至搜尋線SL_1B，以接收反相搜尋位元資料。
圖9所示禁能電路230可以參照圖5所示禁能電路230的相關說明。在圖9所示實施例中，開關232的第一端耦接至電晶體M93的第二端以及電晶體M94的第二端。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為正常時，開關232為導通。匹配線ML2在進行比對操作前被預放電至低邏輯準位。在比對操作中，比對電路220可以比較已儲存位元資料DB1、關心位元資料CB7與搜尋線SL_1、SL_1B的搜尋位元資料。當已儲存位元資料DB1與關心位元資料CB7皆為邏輯「1」時，內容可定址記憶胞CAM2_1的狀態為禁止狀態。當已儲存位元資料DB1與關心位元資料CB7皆為邏輯「0」時，內容可定址記憶胞CAM2_1的狀態為不在乎狀態。
當已儲存位元資料DB1相異於關心位元資料CB7時，內容可定址記憶胞CAM2_1的狀態為比對狀態。此時，當已儲存位元資料DB1匹配於搜尋線SL_1的搜尋位元資料時，比對電路220的比較結果為「匹配」（比對電路220不會影響匹配線ML2的狀態）。當已儲存位元資料DB1不匹配於搜尋線SL_1的搜尋位元資料時，比對電路220的比較結果為「不匹配」。此時，比對電路220對匹配線ML2提供充電路徑（從VDD通過232、M91與M94至ML2，或是從VDD通過232、M92與M93至ML2），因此匹配線ML2的電壓準位被上拉至高邏輯準位。
在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為缺陷時，開關232為截止。此時，開關232可以切斷在比對電路220中對匹配線ML2的充電路徑，以禁能這個比對電路220。因此，被禁能的比對電路220不會影響匹配線ML2的狀態。
圖10是依照本發明的再一實施例所繪示，內容可定址記憶胞CAM2_1的電路示意圖。圖10所示內容可定址記憶胞CAM2_1可以做為圖2所示內容可定址記憶胞CAM2_1的再一個實施範例。圖10所示記憶胞電路210與禁能電路230可以參照圖9所示記憶胞電路210與禁能電路230的相關說明，故不再贅述。在圖10所示實施例中，比對電路220包括電晶體M101、電晶體M102、電晶體M103以及電晶體M104。電晶體M101的第一端與電晶體M102的第一端耦接至匹配線ML2。電晶體M101的控制端耦接至搜尋線SL_1，以接收搜尋位元資料。電晶體M102的控制端耦接至搜尋線SL_1B，以接收反相搜尋位元資料。電晶體M103的第一端耦接至電晶體M102的第二端。電晶體M103的第二端耦接至禁能電路230。電晶體M103的控制端耦接至記憶胞電路210，以接收已儲存位元資料DB1。電晶體M104的第一端耦接至電晶體M101的第二端。電晶體M104的第二端耦接至禁能電路230。電晶體M104的控制端耦接至記憶胞電路210，以接收關心位元資料CB7。
在圖10所示實施例中，開關232的第一端耦接至電晶體M103的第二端以及電晶體M104的第二端。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為正常時，開關232為導通，以使比對電路220將比較結果反映於匹配線ML2。在修補訊號BADC_1表示內容可定址記憶胞CAM2_1為缺陷時，開關232為截止。此時，開關232可以切斷在比對電路220中對匹配線ML2的充電路徑，以禁能這個比對電路220。因此，被禁能的比對電路220不會影響匹配線ML2的狀態。
圖11是依照本發明的又一實施例所繪示，內容可定址記憶體的電路示意圖。圖11展示了在記憶胞陣列的一行（column）中的多個內容可定址記憶胞的比對電路220_1～220_m。圖11所示比對電路220_1～220_m可以參照圖3所示比對電路220的相關說明並且加以類推，或是參照圖7所示比對電路220的相關說明並且加以類推，故不再贅述。在圖11所示實施例中，在記憶胞陣列的同一行中的所有內容可定址記憶胞的比對電路220_1～220_m可以共用一個禁能電路240。禁能電路240耦接至在該記憶胞陣列的同一行中的所有內容可定址記憶胞的比對電路220_1～220_m。
圖11所示禁能電路240可以參照圖3所示禁能電路230的相關說明並且加以類推，或是參照圖7所示禁能電路230相關說明並且加以類推，故不再贅述。在修補訊號BADC_1表示在同一行中的所有內容可定址記憶胞為正常時，禁能電路240致能在同一行中的所有內容可定址記憶胞的比對電路220_1～220_m，以使在同一行中的比對電路220_1～220_m各自將比較結果反映於不同匹配線ML11_1～ML11_m。在修補訊號BADC_1表示在同一行中的任一個內容可定址記憶胞為缺陷時，禁能電路240禁能在同一行中的所有內容可定址記憶胞的比對電路220_1～220_m，以使被禁能的比對電路220_1～220_m不影響匹配線ML11_1～ML11_m。
圖12是依照本發明的更一實施例所繪示，內容可定址記憶體的電路示意圖。圖12展示了在記憶胞陣列的一行中的多個內容可定址記憶胞的比對電路1220_1～1220_m。圖12所示比對電路1220_1～1220_m可以參照圖4所示比對電路220的相關說明並且加以類推，或是參照圖8所示比對電路220的相關說明並且加以類推，故不再贅述。在圖12所示實施例中，在記憶胞陣列的同一行中的所有內容可定址記憶胞的比對電路1220_1～1220_m可以共用一個禁能電路1240。禁能電路1240耦接至在該記憶胞陣列的同一行中的所有內容可定址記憶胞的比對電路1220_1～1220_m。
圖12所示禁能電路1240可以參照圖4所示禁能電路230的相關說明並且加以類推，或是參照圖8所示禁能電路230相關說明並且加以類推，故不再贅述。在修補訊號BADC_1表示在同一行中的所有內容可定址記憶胞為正常時，禁能電路1240致能在同一行中的所有內容可定址記憶胞的比對電路1220_1～1220_m，以使在同一行中的比對電路1220_1～1220_m各自將比較結果反映於不同匹配線ML11_1～ML11_m。在修補訊號BADC_1表示在同一行中的任一個內容可定址記憶胞為缺陷時，禁能電路1240禁能在同一行中的所有內容可定址記憶胞的比對電路1220_1～1220_m，以使被禁能的比對電路1220_1～1220_m不影響匹配線ML11_1～ML11_m。
圖13是依照本發明的另一實施例所繪示，內容可定址記憶體的電路示意圖。圖13展示了在記憶胞陣列的一行中的多個內容可定址記憶胞的比對電路1320_1～1320_m。圖13所示比對電路1320_1～1320_m可以參照圖5所示比對電路220的相關說明並且加以類推，或是參照圖9所示比對電路220的相關說明並且加以類推，故不再贅述。在圖13所示實施例中，在記憶胞陣列的同一行中的所有內容可定址記憶胞的比對電路1320_1～1320_m可以共用一個禁能電路1340。禁能電路1340耦接至在該記憶胞陣列的同一行中的所有內容可定址記憶胞的比對電路1320_1～1320_m。
圖13所示禁能電路1340可以參照圖5所示禁能電路230的相關說明並且加以類推，或是參照圖9所示禁能電路230相關說明並且加以類推，故不再贅述。在修補訊號BADC_1表示在同一行中的所有內容可定址記憶胞為正常時，禁能電路1340致能在同一行中的所有內容可定址記憶胞的比對電路1320_1～1320_m，以使在同一行中的比對電路1320_1～1320_m各自將比較結果反映於不同匹配線ML11_1～ML11_m。在修補訊號BADC_1表示在同一行中的任一個內容可定址記憶胞為缺陷時，禁能電路1340禁能在同一行中的所有內容可定址記憶胞的比對電路1320_1～1320_m，以使被禁能的比對電路1320_1～1320_m不影響匹配線ML11_1～ML11_m。
圖14是依照本發明的又一實施例所繪示，內容可定址記憶體的電路示意圖。圖14展示了在記憶胞陣列的一行中的多個內容可定址記憶胞的比對電路1420_1～1420_m。圖14所示比對電路1420_1～1420_m可以參照圖6所示比對電路220的相關說明並且加以類推，或是參照圖10所示比對電路220的相關說明並且加以類推，故不再贅述。在圖14所示實施例中，在記憶胞陣列的同一行中的所有內容可定址記憶胞的比對電路1420_1～1420_m可以共用一個禁能電路1440。禁能電路1440耦接至在該記憶胞陣列的同一行中的所有內容可定址記憶胞的比對電路1420_1～1420_m。
圖14所示禁能電路1440可以參照圖6所示禁能電路230的相關說明並且加以類推，或是參照圖10所示禁能電路230相關說明並且加以類推，故不再贅述。在修補訊號BADC_1表示在同一行中的所有內容可定址記憶胞為正常時，禁能電路1440致能在同一行中的所有內容可定址記憶胞的比對電路1420_1～1420_m，以使在同一行中的比對電路1420_1～1420_m各自將比較結果反映於不同匹配線ML11_1～ML11_m。在修補訊號BADC_1表示在同一行中的任一個內容可定址記憶胞為缺陷時，禁能電路1440禁能在同一行中的所有內容可定址記憶胞的比對電路1420_1～1420_m，以使被禁能的比對電路1420_1～1420_m不影響匹配線ML11_1～ML11_m。
綜上所述，上述諸實施例所述內容可定址記憶體100配置有禁能電路。在一些實施例中，每一個內容可定址記憶胞各自具有專屬的禁能電路230。在修補訊號表示內容可定址記憶胞為缺陷時，禁能電路230可以禁能這個內容可定址記憶胞的比對電路220。舉例來說，禁能電路可以切斷在這個比對電路220中對匹配線的放電/充電路徑，以禁能這個比對電路。因此，被禁能的比對電路220不會影響匹配線的訊號傳輸。在另一些實施例中，多個內容可定址記憶胞（例如在記憶胞陣列的第一行中的所有內容可定址記憶胞）可以共用一個禁能電路240。在修補訊號表示在同一行中的任一個內容可定址記憶胞為缺陷時，禁能電路240可以禁能所述同一行中所有內容可定址記憶胞的比對電路。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:內容可定址記憶體 210:記憶胞電路 211、212、711、712、715、716:反閘 213、214、231、232、713、714、717、718:開關 220、220_1、220_m、1220_1、1220_m、1320_1、1320_m、1420_1、1420_m:比對電路 230、240、1240、1340、1440:禁能電路 BADC_1:修補訊號 BL3、BL7:位元線 BL3B、BL7B:反相位元線 CAM2_1、CAM2_2、CAM2_n:內容可定址記憶胞 CB7:關心位元資料 CRU1、CRU2:行冗餘單元 CU1:控制電路 CUS1、CUS2:行單元移位器 DB1:已儲存位元資料 DB1B:反相已儲存位元資料 DIDO1、DIDO2:資料輸入輸出介面電路 M31、M32、M33、M34、M41、M42、M43、M44、M51、M52、M53、M54、M61、M62、M63、M64、M71、M72、M73、M74、M81、M82、M83、M84、M91、M92、M93、M94、M101、M102、M103、M104:電晶體 MCA1、MCA2:記憶胞陣列 ML2、ML11_1、ML11_m:匹配線 MLO:匹配線狀態介面電路 RD1:列解碼器 SAMP1、SAMP2、SAMP3:感應放大器 SL_1、SL_1B、SL_2、SL_n:搜尋線 VDD:功率電壓線 VSS:參考電壓線 WL3、WL71、WL72:字線
圖1是依照本發明的一實施例的一種內容可定址記憶體（CAM）的電路方塊（circuit block）示意圖。 圖2是依照本發明的一實施例的一種內容可定址記憶胞的電路方塊示意圖。 圖3是依照本發明的一實施例所繪示，內容可定址記憶胞的電路示意圖。 圖4是依照本發明的另一實施例所繪示，內容可定址記憶胞的電路示意圖。 圖5是依照本發明的又一實施例所繪示，內容可定址記憶胞的電路示意圖。 圖6是依照本發明的再一實施例所繪示，內容可定址記憶胞的電路示意圖。 圖7是依照本發明的更一實施例所繪示，內容可定址記憶胞的電路示意圖。 圖8是依照本發明的另一實施例所繪示，內容可定址記憶胞的電路示意圖。 圖9是依照本發明的又一實施例所繪示，內容可定址記憶胞的電路示意圖。 圖10是依照本發明的再一實施例所繪示，內容可定址記憶胞的電路示意圖。 圖11是依照本發明的又一實施例所繪示，內容可定址記憶體的電路示意圖。 圖12是依照本發明的更一實施例所繪示，內容可定址記憶體的電路示意圖。 圖13是依照本發明的再一實施例所繪示，內容可定址記憶體的電路示意圖。 圖14是依照本發明的另一實施例所繪示，內容可定址記憶體的電路示意圖。
210:記憶胞電路
220:比對電路
230:禁能電路
BADC_1:修補訊號
CAM2_1、CAM2_2、CAM2_n:內容可定址記憶胞
ML2:匹配線
SL_1、SL_2、SL_n:搜尋線

Claims (13)

  1. 一種內容可定址記憶體，包括： 一記憶胞陣列，包括多個內容可定址記憶胞，其中該些內容可定址記憶胞的每一個包括一記憶胞電路以及一比對電路；以及 一禁能電路，耦接至在該記憶胞陣列的一第一行中的該些內容可定址記憶胞的該些比對電路，其中該禁能電路受控於一修補訊號， 在該修補訊號表示在該第一行中的該些內容可定址記憶胞為正常時，該禁能電路致能在該第一行中的該些內容可定址記憶胞的該些比對電路，以使在該第一行中的該些比對電路各自將比較結果反映於不同匹配線；以及 在該修補訊號表示在該第一行中的該些內容可定址記憶胞的任一個為缺陷時，該禁能電路禁能在該第一行中的該些內容可定址記憶胞的該些比對電路，以使被禁能的該些比對電路不影響所述不同匹配線。
  2. 如請求項1所述的內容可定址記憶體，其中在該第一行的該些內容可定址記憶胞的一第一內容可定址記憶胞中，該比對電路耦接至該記憶胞電路以接收一已儲存位元資料，該比對電路耦接至一第一搜尋線以接收一搜尋位元資料，以及該比對電路耦接至所述不同匹配線中的一對應匹配線， 在該修補訊號表示在該第一行中的該些內容可定址記憶胞為正常時，該禁能電路致能該比對電路，以使該比對電路將該已儲存位元資料與該搜尋位元資料的一比較結果反映於該對應匹配線；以及 在該修補訊號表示在該第一行中的該些內容可定址記憶胞為缺陷時，該禁能電路禁能該比對電路，以使該比對電路不影響該對應匹配線。
  3. 如請求項2所述的內容可定址記憶體，其中在該第一內容可定址記憶胞中的該記憶胞電路包括： 一第一反閘，具有一輸出端耦接至該比對電路以提供該已儲存位元資料； 一第二反閘，具有一輸出端耦接至該第一反閘的一輸入端，其中該第二反閘的一輸入端耦接至該第一反閘的該輸出端； 一第一開關，具有一第一端耦接至該第一反閘的該輸出端，其中該第一開關的一第二端耦接至一位元線，以及該第一開關的一控制端耦接至一第一字線；以及 一第二開關，具有一第一端耦接至該第二反閘的該輸出端以接收一反相已儲存位元資料，其中該第二開關的一第二端耦接至一反相位元線，以及該第二開關的一控制端耦接至該第一字線。
  4. 如請求項3所述的內容可定址記憶體，其中在該第一內容可定址記憶胞中的該記憶胞電路更包括： 一第三反閘，具有一輸出端耦接至該比對電路以提供一關心位元資料； 一第四反閘，具有一輸出端耦接至該第三反閘的一輸入端，其中該第四反閘的一輸入端耦接至該第三反閘的該輸出端； 一第三開關，具有一第一端耦接至該第三反閘的該輸出端，其中該第三開關的一第二端耦接至該位元線，以及該第三開關的一控制端耦接至一第二字線；以及 一第四開關，具有一第一端耦接至該第四反閘的該輸出端，其中該第四開關的一第二端耦接至該反相位元線，以及該第四開關的一控制端耦接至該第二字線。
  5. 如請求項2所述的內容可定址記憶體，其中在該第一內容可定址記憶胞中的該比對電路包括： 一第一電晶體，具有一第一端耦接至該對應匹配線，其中該第一電晶體的一控制端耦接至該記憶胞電路以接收該已儲存位元資料； 一第二電晶體，具有一第一端耦接至該對應匹配線，其中該第二電晶體的一控制端耦接至該記憶胞電路以接收一反相已儲存位元資料或是一關心位元資料； 一第三電晶體，具有一第一端耦接至該第二電晶體的一第二端，其中該第三電晶體的一第二端耦接至該禁能電路，以及該第三電晶體的一控制端耦接至該第一搜尋線以接收該搜尋位元資料；以及 一第四電晶體，具有一第一端耦接至該第一電晶體的一第二端，其中該第四電晶體的一第二端耦接至該禁能電路，以及該第四電晶體的一控制端耦接至一第二搜尋線以接收一反相搜尋位元資料。
  6. 如請求項2所述的內容可定址記憶體，其中在該第一內容可定址記憶胞中的該比對電路包括： 一第一電晶體，具有一第一端耦接至該對應匹配線，其中該第一電晶體的一控制端耦接至該第一搜尋線以接收該搜尋位元資料； 一第二電晶體，具有一第一端耦接至該對應匹配線，其中該第二電晶體的一控制端耦接至一第二搜尋線以接收一反相搜尋位元資料； 一第三電晶體，具有一第一端耦接至該第二電晶體的一第二端，其中該第三電晶體的一第二端耦接至該禁能電路，以及該第三電晶體的一控制端耦接至該記憶胞電路以接收該已儲存位元資料；以及 一第四電晶體，具有一第一端耦接至該第一電晶體的一第二端，其中該第四電晶體的一第二端耦接至該禁能電路，以及該第四電晶體的一控制端耦接至該記憶胞電路以接收一反相已儲存位元資料或是一關心位元資料。
  7. 如請求項2所述的內容可定址記憶體，其中該禁能電路包括： 一開關，具有一第一端耦接至該比對電路，其中該開關的一第二端耦接至一功率電壓線或是一參考電壓線， 在該修補訊號表示該內容可定址記憶胞為正常時，該開關為導通；以及 在該修補訊號表示該內容可定址記憶胞為缺陷時，該開關為截止。
  8. 一種內容可定址記憶胞，包括： 一記憶胞電路； 一比對電路，耦接至該記憶胞電路以接收一已儲存位元資料，以及耦接至一第一搜尋線以接收一搜尋位元資料，其中該比對電路還耦接至一匹配線；以及 一禁能電路，耦接至該比對電路，其中該禁能電路受控於一修補訊號， 在該修補訊號表示該內容可定址記憶胞為正常時，該禁能電路致能該比對電路，以使該比對電路將該已儲存位元資料與該搜尋位元資料的一比較結果反映於該匹配線；以及 在該修補訊號表示該內容可定址記憶胞為缺陷時，該禁能電路禁能該比對電路，以使該比對電路不影響該匹配線。
  9. 如請求項8所述的內容可定址記憶胞，其中該記憶胞電路包括： 一第一反閘，具有一輸出端耦接至該比對電路以提供該已儲存位元資料； 一第二反閘，具有一輸出端耦接至該第一反閘的一輸入端，其中該第二反閘的一輸入端耦接至該第一反閘的該輸出端； 一第一開關，具有一第一端耦接至該第一反閘的該輸出端，其中該第一開關的一第二端耦接至一位元線，以及該第一開關的一控制端耦接至一第一字線；以及 一第二開關，具有一第一端耦接至該第二反閘的該輸出端以接收一反相已儲存位元資料，其中該第二開關的一第二端耦接至一反相位元線，以及該第二開關的一控制端耦接至該第一字線。
  10. 如請求項9所述的內容可定址記憶胞，其中該記憶胞電路更包括： 一第三反閘，具有一輸出端耦接至該比對電路以提供一關心位元資料； 一第四反閘，具有一輸出端耦接至該第三反閘的一輸入端，其中該第四反閘的一輸入端耦接至該第三反閘的該輸出端； 一第三開關，具有一第一端耦接至該第三反閘的該輸出端，其中該第三開關的一第二端耦接至該位元線，以及該第三開關的一控制端耦接至一第二字線；以及 一第四開關，具有一第一端耦接至該第四反閘的該輸出端，其中該第四開關的一第二端耦接至該反相位元線，以及該第四開關的一控制端耦接至該第二字線。
  11. 如請求項8所述的內容可定址記憶胞，其中該比對電路包括： 一第一電晶體，具有一第一端耦接至該匹配線，其中該第一電晶體的一控制端耦接至該記憶胞電路以接收該已儲存位元資料； 一第二電晶體，具有一第一端耦接至該匹配線，其中該第二電晶體的一控制端耦接至該記憶胞電路以接收一反相已儲存位元資料或是一關心位元資料； 一第三電晶體，具有一第一端耦接至該第二電晶體的一第二端，其中該第三電晶體的一第二端耦接至該禁能電路，以及該第三電晶體的一控制端耦接至該第一搜尋線以接收該搜尋位元資料；以及 一第四電晶體，具有一第一端耦接至該第一電晶體的一第二端，其中該第四電晶體的一第二端耦接至該禁能電路，以及該第四電晶體的一控制端耦接至一第二搜尋線以接收一反相搜尋位元資料。
  12. 如請求項8所述的內容可定址記憶胞，其中該比對電路包括： 一第一電晶體，具有一第一端耦接至該匹配線，其中該第一電晶體的一控制端耦接至該第一搜尋線以接收該搜尋位元資料； 一第二電晶體，具有一第一端耦接至該匹配線，其中該第二電晶體的一控制端耦接至一第二搜尋線以接收一反相搜尋位元資料； 一第三電晶體，具有一第一端耦接至該第二電晶體的一第二端，其中該第三電晶體的一第二端耦接至該禁能電路，以及該第三電晶體的一控制端耦接至該記憶胞電路以接收該已儲存位元資料；以及 一第四電晶體，具有一第一端耦接至該第一電晶體的一第二端，其中該第四電晶體的一第二端耦接至該禁能電路，以及該第四電晶體的一控制端耦接至該記憶胞電路以接收一反相已儲存位元資料或是一關心位元資料。
  13. 如請求項8所述的內容可定址記憶胞，其中該禁能電路包括： 一開關，具有一第一端耦接至該比對電路，其中該開關的一第二端耦接至一功率電壓線或是一參考電壓線， 在該修補訊號表示該內容可定址記憶胞為正常時，該開關為導通；以及 在該修補訊號表示該內容可定址記憶胞為缺陷時，該開關為截止。
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