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TWI840975B - 電致發光顯示裝置 - Google Patents

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TWI840975B
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李昌祐
鄭陳鉉
金宣潤
金泫郁
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南韓商樂金顯示科技股份有限公司
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Abstract

一種電致發光顯示裝置及其顯示缺陷處理方法。在一實施例中，電致發光顯示裝置包括連接到偵測線路的像素、在偵測期間內關閉包含在像素內的驅動元件的面板驅動電路，在偵測期間之前向偵測線路提供偵測參考電壓並於該偵測期間產生比偵測參考電壓更高之第一比較器參考電壓及比偵測參考電壓更低之第二比較器參考電壓的參考電壓產生電路、在偵測期間的第一及第二時間分別將第一及第二比較器參考電壓與偵測線路的電壓進行比較以產生第一及第二比較輸出的比較器，以及基於第一和第二比較輸出來判斷像素缺陷發生與否的邏輯電路。

Description

電致發光顯示裝置
本發明係關於一種電致發光顯示裝置及其顯示缺陷處理方法。
電致發光顯示裝置根據發光層的材料分為無機發光顯示裝置和電致發光顯示裝置。電致發光顯示裝置的每個子像素包括自發光的發光元件，並且基於影像資料的灰階數據電壓控制從發光元件發射的光量以調節亮度。
當子像素隨著驅動時間的流逝而退化時，可能由於子像素短路而出現亮點缺陷。被識別為亮點的有缺陷的子像素會降低用戶的能見度，從而降低顯示品質。
為克服相關技術的上述問題，本發明可以提供一種電致發光顯示裝置，其偵測並補償由子像素短路引起的亮點缺陷以提高顯示品質。
此外，本發明可以提供一種電致發光顯示裝置，其最小化用於偵測和補償由子像素短路引起的亮點缺陷的電路單元，從而降低製造成本並提高產品的壽命和可靠性。 為了實現至少這些目的和其他優點，並且根據本發明的目的，如本文所體現和廣泛描述的，電致發光顯示裝置包括連接到偵測線路的像素、被配置為關閉驅動電路的面板驅動電路。在偵測期間中包括在像素中的驅動元件，用於在一偵測期間內關閉包含在該像素內的驅動元件的面板驅動電路，用於在該偵測期間之前向該偵測線路提供一偵測參考電壓，於該偵測期間產生比該偵測參考電壓更高之一第一比較器參考電壓，並於該偵測期間產生比該偵測參考電壓更低之一第二比較器參考電壓的參考電壓產生電路、被配置為在偵測期間的第一時間將第一比較器參考電壓與偵測線路的電壓進行比較以產生第一比較輸出，並在偵測期間的第二時間將第二比較器參考電壓與偵測線路的電壓進行比較以產生第二比較輸出的比較器，以及被配置為基於在偵測期間中獲得的第一比較輸出和第二比較輸出來判斷像素的缺陷的發生與否的邏輯電路。
在本發明的另一方面，一種包括連接到偵測線路的像素的電致發光顯示裝置的顯示缺陷處理方法包括向像素提供具有開啟位準的掃描訊號和具有關閉位準的偵測數據電壓以在偵測期間中關閉驅動像素中包括的每個驅動元件，依次產生第一參考電壓和第二參考電壓，在偵測期間的第一時間將第一參考電壓提供給偵測線路，並提供在偵測期間的第二時間將第二參考電壓提供給偵測線路，第二參考電壓低於第一參考電壓並且第二時間晚於第一時間，將第一比較器參考電壓與比較器的電壓進行比較偵測線路以在第一時序產生第一比較輸出並比較第二比較器參考電壓與偵測線路的電壓進行比較，在第二時間產生第二比較輸出，並根據第一比較輸出和第二比較輸出判斷像素是否出現缺陷。
在本發明的又一方面，一種電致發光顯示裝置，包括：像素；面板驅動電路，與像素連接，用於在偵測期間內向像素提供開啟位準的掃描訊號和關閉位準的偵測數據電壓；比較器包括接收參考電壓的第一輸入端和與偵測線路連接的第二輸入端；邏輯電路分別在偵測期間的第一和第二時間根據比較器的第一比較輸出和第二比較輸出判斷像素的缺陷發生與否；其中，所述參考電壓在第一時刻被設定為高於偵測參考電壓的第一比較器參考電壓，在第二時刻被設定為低於偵測參考電壓的第二比較器參考電壓。偵測參考電壓與偵測期間前提供給偵測線路的電壓相同。
在本發明的又一方面，一種電致發光顯示裝置包括：連接到偵測線路的像素；面板驅動電路，被配置為在偵測期間中關閉驅動像素中包括的驅動元件；參考電壓產生電路，被配置為在偵測期間之前的初始化期間中向偵測線路提供偵測參考電壓；動態邏輯電路，包括連接在第一位準電力和第二位準電力之間的第一輸出節點和第二輸出節點，所述動態邏輯電路被配置為透過第一輸出節點產生第一邏輯輸出，並透過第二輸出節點產生第二邏輯輸出，第一邏輯輸出和第二邏輯輸出在偵測期間內基於偵測線路從偵測參考電壓偏移的電壓而改變；以及邏輯電路，其被配置為基於在偵測期間中獲得的第一邏輯輸出和第二邏輯輸出來判斷像素中是否出現缺陷。
在下文中，將參照附圖詳細描述本公開的示例性實施例。在本說明書中，在為各附圖中的元件添加附圖標記時，應當注意，在其他附圖中已經用於表示相同元件的相同附圖標記盡可能用於元件。在以下描述中，當相關已知功能或配置的詳細描述被判斷為不必要地模糊本公開的重點時，將省略詳細描述。
圖1為根據本發明一實施例繪示之電致發光顯示裝置的方區塊圖。
請參考圖1，根據本發明一實施例的電致發光顯示裝置可以包含顯示面板10、時序控制器11、資料驅動器12、閘極驅動器13和缺陷處理電路14。資料驅動器12和閘極驅動器13可以構成面板驅動電路。
在顯示面板10中顯示輸入圖像的螢幕中，沿直行方向(或垂直方向)延伸的資料線路DL可以與橫列方向(或水平方向)延伸的閘極線路GL相交，並且像素PXL可以在多個相交區域中佈置為矩陣類型以配置像素陣列。每條資料線路DL可以共同連接到在直行方向上與其相鄰的像素PXL，並且每條閘極線路GL可以共同連接到在橫列方向上與其相鄰的像素PXL。
每個像素PXL可以包含多個子像素。多個子像素可以配置一個像素PXL以產生各種顏色組合。為了簡化像素陣列，構成相同像素PXL的子像素可以共用相同的偵測線路SIO。
當子像素隨著驅動時間的流逝而退化時，可能由於子像素短路而發生亮點缺陷。偵測線路SIO可用於偵測對應像素PXL的缺陷。在像素陣列中，偵測線路SIO可以佈置在與資料線路DL平行的橫列方向上，但不限於此。
時序控制器11可以從主機系統接收時序訊號，例如垂直同步訊號Vsync、水平同步訊號Hsync、資料致能訊號DE和點時脈信號DCLK以產生用於控制面板驅動電路的操作時序的控制訊號。時序控制訊號可以包含閘極時序控制訊號GDC和資料時序控制訊號DDC。
時序控制器11可以從主機系統接收影像資料DATA並且可以從缺陷處理電路14接收缺陷補償訊號BPC。缺陷補償訊號BPC可以用於對有缺陷的像素PXL的部分或全部暗點處理。當構成一個像素PXL的至少一個子像素有缺陷時，可以判斷一個像素PXL有缺陷。部分暗點處理可以僅將要施加缺陷子像素的一個影像資料DATA替換為區塊灰階資料，並且整體暗點處理可以將施加有缺陷的一個像素PXL的所有影像資料DATA替換為區塊灰階資料。時序控制器11可以基於缺陷補償訊號BPC將黑色灰階資料反映在影像資料DATA中，並且可以向​​資料驅動器12提供反映了黑色灰階資料的影像資料DATA。
時序控制器11可以基於時序控制訊號DDC和GDC在時間上劃分顯示驅動和偵測驅動。顯示驅動可以用於基於反映了黑色灰階資料的影像資料DATA在螢幕上顯示輸入圖像。偵測驅動可以用於偵測有缺陷的像素PXL並使其部分或全部變黑。
顯示驅動可以在其中資料致能訊號在一幀中從邏輯高位準改變為邏輯低位準的垂直有效期間中執行，並且感測驅動可以在一幀中除了垂直有效期間之外的垂直空白期間中執行。在垂直空白期間，資料致能訊號可以持續維持邏輯低位準。此外，偵測驅動可以在從施加系統主電源之後到螢幕再現開始之前的電源開啟期間中執行，或可以在從螢幕再現結束之後直到系統主電源被釋放之前的電源關閉期間中執行。
資料驅動器12可以透過資料線路DL連接到子像素。資料驅動器12可以基於資料時序控制訊號DDC產生子像素的顯示驅動或偵測驅動所需的資料電壓，並且可以將資料電壓提供給資料線路DL。用於顯示驅動的資料電壓可以是影像資料DATA的數位類比轉換結果，為此，資料驅動器12可以包含多個數位類比轉換器。用於偵測驅動的資料電壓可以是具有開啟位準或關閉位準的偵測資料電壓。
資料驅動器12可以配置有多個源極驅動積體電路(IC)。每個源極驅動IC可以包含移位暫存器、鎖存器、數位類比轉換器和輸出緩衝器。每個源極驅動IC還可以包含用於產生偵測資料電壓的單獨電路。
閘極驅動器13可以透過閘極線路GL連接到子像素。閘極驅動器13可以基於閘極時序控制訊號GDC產生掃描訊號，並且可以基於資料電壓供給時序分別將多個掃描訊號供給到多個閘極線路GL。可以透過掃描訊號來選擇要被提供資料電壓的水平顯示線路。每個掃描訊號可以以在閘極開啟位準和閘極關閉位準之間擺動的脈衝形式產生。具有閘極開啟位準的掃描訊號可以被設定為高於包含在子像素中的電晶體的閾值電壓的電壓，並且具有閘極關閉位準的掃描訊號可以被設定為低於包含在子像素中的電晶體的閾值電壓電壓。包含在子像素中的電晶體可以反應於具有閘極開啟位準的掃描訊號而開啟，並且可以反應於具有閘極關閉位準的掃描訊號而關閉。
閘極驅動器13可以包含閘極移位暫存器、用於將閘極移位暫存器的輸出訊號轉換為具有開啟位準和關閉位準的震盪幅度的位準移位器以及多個閘極驅動IC，每個閘極驅動IC包含一個輸出緩衝期間。或者，閘極驅動器13可以直接設置在面板內閘極驅動器(GIP)類型的顯示面板10的基板上。在GIP型中，位準移位器可以安裝在控制印刷電路板(PCB)上，並且閘極移位暫存器可以安裝在作為顯示面板10的非顯示區域的邊框區域中。閘極移位暫存器可以包含透過並聯彼此連接的多個掃描輸出狀態。掃描輸出狀態可以獨立地連接到閘極線路GL並且可以將掃描訊號輸出到閘極線路GL。
缺陷處理電路14可以透過偵測線路SIO連接到顯示面板10的像素PXL。缺陷處理電路14可以在顯示驅動中透過偵測線路SIO向子像素提供顯示參考電壓。缺陷處理電路14可以在偵測驅動中向偵測線路SIO提供顯示參考電壓和偵測參考電壓，並且可以透過使用比較器或動態邏輯電路來偵測由子像素的短路缺陷引起的每條偵測線路SIO的電壓變化。
缺陷處理電路14可以使用圖4至圖15中所示的比較器以偵測每條偵測線路(圖2的SIO)因短路缺陷引起的電壓變化。為了提高偵測的準確性和可靠性，可以為比較器提供兩個具有不同電壓位準的比較器參考電壓。兩個比較器參考電壓可以包含第一比較器參考電壓和第二比較器參考電壓。
在基於圖4至圖15的偵測驅動中，當利用具有關閉位準的偵測資料電壓來關閉驅動每個子像素的驅動元件時，連接到正常像素PXL的偵測線路SIO的電壓可以在第一時間及第二時間維持為偵測參考電壓，連接到有缺陷的像素PXL的偵測線路SIO的電壓在第一時間和第二時間由於短路缺陷導致的電流流入或電流流出可能與偵測參考電壓不同。
圖4至圖15的缺陷處理電路14可以在偵測驅動中的第一時間將第一比較器參考電壓與偵測線路SIO的電壓進行比較以產生第一比較輸出，此外，可以在偵測驅動的第二時序將第二比較器參考電壓與偵測線路SIO的電壓進行比較以產生第二比較輸出(其中第二時間晚於第一時間)。缺陷處理電路14可以基於第一比較輸出和第二比較輸出來判斷像素PXL的缺陷的發生與否，並且可以基於有缺陷的像素PXL輸出缺陷補償訊號BPC。
缺陷處理電路14可以使用圖16至圖28中所示的動態邏輯電路以偵測每條偵測線路SIO因為子像素短路缺陷而引起的電壓變化。為了提高偵測的準確性和可靠性，動態邏輯電路可以透過第一輸出節點輸出基於偵測線路SIO的電壓而變化的第一邏輯輸出，並且可以透過第二個輸出節點輸出基於偵測線路SIO的電壓而變化的第二邏輯輸出。由於動態邏輯電路被實施為具有小於比較器的電路尺寸，動態邏輯電路可以輕易地被安裝在源極驅動IC中。
在基於圖16至圖28的偵測驅動中，當每個子像素的驅動元件被以具有關閉位準的偵測資料電壓關閉驅動時，連接到正常像素PXL的偵測線路SIO的電壓可以維持為偵測參考電壓，並且連接到有缺陷的像素PXL的偵測線路SIO的電壓由於短路缺陷引起的電流流入或流出，可能與偵測參考電壓不同。
圖16至圖28的缺陷處理電路14可以基於在偵測驅動中動態邏輯電路獲得的第一邏輯輸出和/或第二邏輯輸出來判斷像素PXL中是否出現缺陷，並且可以輸出對應於有缺陷的像素PXL的缺陷補償訊號BPC。
圖2為根據本發明一實施例繪示之像素連接配置圖。圖3為根據本發明一實施例繪示之多種像素缺陷示意圖。
請參考圖2，像素PXL可以包含共用偵測線路SIO的四個子像素SP1至SP4。四個子像素SP1至SP4可以包含用於配置同一像素的紅色(R)、綠色(G)、藍色(B)和白色(W)子像素。四個子像素SP1至SP4中的每一個可以包含例如發光裝置EL、驅動元件DT、開關元件ST1和ST2以及儲存電容Cst，但不限於此。本發明概念不限於子像素的詳細連接配置。
發光裝置EL可以利用從驅動元件DT提供的顯示驅動電流發光。發光裝置EL可以僅在顯示驅動中發光並且在偵測驅動中可以不發光。發光裝置EL可以用包含有機發光層的有機發光二極體來實施，或可以用包含無機發光層的無機發光二極體來實施。發光裝置EL的陽極電極可以連接到第二節點N2，並且其陰極電極可以連接到低位準源極電壓EVSS的輸入端。
在顯示驅動中，驅動元件DT可以基於其第一閘極-源極電壓(意即，顯示資料電壓和顯示參考電壓之間的電壓差)產生顯示驅動電流，並且可以提供顯示驅動電流到發光裝置EL。在偵測驅動中，驅動元件DT可以用其第二閘極-源極電壓(意即，偵測參考電壓PCL和具有關閉位準的偵測資料電壓SVdata之間的電壓差)來關閉驅動，此時，電流可能不會在關閉驅動的驅動元件DT中流動。此外，在偵測驅動中，驅動元件DT可以利用其第三閘極-源極電壓(意即，偵測參考電壓PCL和具有開啟位準的偵測資料電壓SVdata之間的電壓差)被開啟驅動。此時，電流可以在被驅動的驅動元件DT中流動。然而，由於電流低，發光裝置EL可能不發光。驅動元件DT的閘極電極可以連接到第一節點N1，其汲極電極可以連接到高位準源極電壓EVDD的輸入端，並且其源極電極可以連接到第二節點N2。
開關元件STl和ST2可以在顯示驅動和偵測驅動中開啟，因此可以將驅動元件DT的閘極電極連接到資料線路DL並且可以將驅動元件DT的源極電極連接到偵測線路SIO。開關元件ST1和ST2可以基於相同的掃描訊號SCAN開啟。開關元件(例如，第一開關元件和第二開關元件)ST1和ST2可以在偵測驅動中持續維持開啟狀態。
第一開關元件ST1可以在資料線路DL和第一節點N1之間連接，並且可以基於來自閘極線路GL的掃描訊號SCAN而開啟。第一開關元件ST1可以在用於顯示驅動的程序設計中開啟，此外，可以在偵測驅動中開啟。當第一開關元件ST1開啟時，偵測資料電壓SVdata或顯示資料電壓可以施加到第一節點N1。第一開關元件ST1的閘極電極可以連接到閘極線路GL，其源極電極可以連接到資料線路DL，並且其汲極電極可以連接到第一節點N1。
第二開關元件ST2可以在偵測線路SIO和第二節點N2之間連接，並且可以基於來自閘極線路GL的掃描訊號SCAN而開啟。在用於顯示驅動的程序設計中，第二開關元件ST2可以被開啟並且可以將充電至偵測線路SIO的顯示參考電壓施加到第二節點N2。在偵測驅動中，第二開關元件ST2可以被開啟並且可以將充電至偵測線路SIO的偵測參考電壓PCL施加到第二節點N2。第二開關元件ST2的閘極電極可以連接到閘極線路GL，其汲極電極可以連接到第二節點N2，並且其源極電極可以連接到偵測線路SIO。
儲存電容Cst可以在第一節點N1和第二節點N2之間連接並且可以儲存驅動元件DT的閘極-源極電壓。
這樣的子像素可以包含圖3所示的各種缺陷類型中的至少一種。缺陷類型可以包含與驅動元件DT相關的子像素短路缺陷、與第二開關元件ST2相關的子像素短路缺陷、與發光裝置EL相關的子像素短路缺陷和與偵測線路 SIO 相關的子像素短路缺陷。當發生子像素短路缺陷時，偵測線路SIO的電壓可能無法維持偵測參考電壓PCL並且可能在偵測驅動中改變自偵測參考電壓PCL。
與驅動元件DT相關的子像素短路可以包含驅動元件DT的閘極-源極短路(GS短路)、驅動元件DT的閘極-汲極短路(GD短路)和驅動元件DT的汲極-源極短路(DS短路)。與第二開關元件ST2相關的子像素短路可以包含第二開關元件ST2的閘極-源極短路(GS短路)、第二開關元件ST2的閘極-汲極短路(GD短路)和第二開關元件ST2的汲極-源極短路短路(DS短路)。與發光裝置EL相關的子像素短路可能意味著發光裝置EL的陽極電極和陰極電極之間的短路。與偵測線路SIO相關的子像素短路可以包含偵測線路SIO與高位準源極電壓EVDD之間的短路和偵測線路SIO與低位準源極電壓EVSS之間的短路。
圖4為根據本發明一實施例繪示之像素與缺陷處理電路配置圖。圖5為根據本發明一實施例繪示之像素與缺陷處理電路的驅動波形圖。圖6為基於一缺陷類型繪示之缺陷處理電路的比較輸出結果圖。
請參考圖4，根據本發明一實施例的電致發光顯示裝置可以包含面板驅動電路PDRV和缺陷處理電路並用於偵測和補償像素PXL中發生的子像素短路。缺陷處理電路可以用包含參考電壓產生電路PGMA、比較器COMP和邏輯電路BPCL的簡單組態來配置，因此可以減小電路單元的尺寸和製造成本。缺陷處理電路可以使發生子像素短路的像素PXL部分或全部變黑，因而可以去除亮點缺陷並且可以增加產品的壽命和可靠性。
請參考圖4至圖6，面板驅動電路PDRV可以在偵測期間內向像素PXL提供具有開啟位準的掃描訊號SCAN和具有關閉位準VOFF的偵測資料電壓SVdata，以關閉驅動包含在像素PXL中的每個驅動元件。此時，偵測參考電壓PCL可以被充電至連接到像素PXL的偵測線路SIO。
當像素 PXL 中發生子像素短路缺陷時，偵測線路 SIO 的電壓 VSIO 可能不會在偵測期間內維持為偵測參考電壓 PCL，並且可能會自偵測參考電壓 PCL 增加或減少。
參考電壓產生電路PGMA可以產生具有三個電壓位準的參考電壓Vref，其被施加到比較器COMP。三個電壓位準可以包含在偵測期間之前透過比較器COMP施加到偵測線路SIO的偵測參考電壓PCL、高於偵測參考電壓PCL的第一比較器參考電壓TH-HIGH以及低於偵測參考電壓PCL的第二比較器參考電壓TH-LOW。偵測參考電壓PCL可以是用於初始化偵測線路SIO的電壓VSIO和比較器COMP的電壓。第一比較器參考電壓TH-HIGH可以是用於偵測缺陷1(溢出型)的比較器參考電壓，其中偵測線路SIO的電壓VSIO從偵測參考電壓PCL增加。第二比較器參考電壓TH-LOW可以是用於偵測缺陷2(下溢型)的比較器參考電壓，其中偵測線路SIO的電壓VSIO從偵測參考電壓PCL下降。
溢出型缺陷1可能因驅動元件DT的GD和DS短路、第二開關元件ST2的GS、GD和DS短路以及偵測線路SIO和高位準源極電壓EVDD之間的短路而發生。下溢型缺陷2可能因驅動元件DT的GS短路、發光裝置EL的陽極和陰極之間的短路(AC短路)以及偵測線路SIO和低位準源極電壓EVSS之間的短路而發生。
比較器COMP可以在偵測期間的第一時間Tx將第一比較器參考電壓TH-HIGH與偵測線路SIO的電壓VSIO進行比較，以產生第一比較輸出VCO1，並且可以在偵測期間的第一時間Tx之後的第二時間Ty比較第二比較器參考電壓TH-LOW與偵測線路SIO的電壓VSIO以產生第二比較輸出VCO2。第一比較輸出VCO1和第二比較輸出VCO2可以分別是表示高電壓的「1」和表示低電壓的「0」中的其中一個。
在第一時間Tx，當偵測線路SIO的電壓VSIO低於第一比較器參考電壓TH-HIGH時，比較器COMP可以輸出高電壓1作為第一比較輸出VCOl，並且當電壓偵測線路SIO的VSIO高於或等於第一比較器參考電壓TH-HIGH時，比較器COMP可以輸出低電壓0作為第一比較輸出VCO1。這是因為偵測線路SIO的電壓VSIO被輸入到比較器COMP的第二輸入端(-)。
在第二時序Ty，當偵測線路SIO的電壓VSIO高於第二比較器參考電壓TH-LOW時，比較器COMP可以輸出低電壓0作為第二比較輸出VCO2，並且當電壓偵測線路SIO的VSIO低於或等於第二比較器參考電壓TH-LOW時，比較器COMP可以輸出高電壓1作為第二比較輸出VCO2。
邏輯電路BPCL可以基於第一比較輸出VCO1和第二比較輸出VCO2來判斷像素PXL的缺陷是否發生。詳細來說，邏輯電路BPCL可以基於第一比較輸出VCO1和第二比較輸出VCO2的邏輯組合來判斷像素PXL是否出現缺陷。只有當第一比較輸出VCO1和第二比較輸出VCO2的邏輯組合為(1,0)時，邏輯電路BPCL才可以判斷像素PXL處於正常狀態，否則，可以判斷像素PXL處於異常狀態。舉例來說，當第一比較輸出VCO1和第二比較輸出VCO2的邏輯組合為(1,1)時，邏輯電路BPCL可以判斷像素PXL包含下溢型缺陷2，當第一比較輸出VCO1和第二比較輸出VCO2的邏輯組合為(0,0)時，邏輯電路BPCL可以判斷像素PXL包含溢出型缺陷1。
邏輯電路 BPCL 可以針對有缺陷的像素 PXL 輸出缺陷補償訊號 BPC (請參考圖1)，因此可以使有缺陷的像素 PXL 變黑。
圖7為示意性的繪示安裝缺陷處理電路的比較器在一控制印刷電路板上的第一實施例。
請參考圖7，比較器COMP可以與邏輯BPCL和參考電壓產生電路PGMA一起安裝在控制PCB CPCB上。在這種情況下，因為比較器COMP的數量少於偵測線路SIO的數量，所以可以大大降低電路單元的尺寸和製造成本。一個比較器COMP可以連接到每個源極驅動IC SD-IC中的多工器陣列AMUX。包含在多工器陣列AMUX中的多個多工器開關可以選擇性地將比較器COMP連接到多條偵測線路SIO。每個多工器開關的開啟/關閉操作可以由邏輯電路BPCL控制。多工器開關可以在偵測期間內選擇性地開啟，並且在偵測期間之前的初始化期間中，所有的多工器開關可以被開啟。
比較器 COMP 可以包含第一比較器參考電壓 TH-HIGH 和第二比較器參考電壓 TH-LOW 透過其輸入的第一輸入端子(+)、偵測線路SIO的電壓VSIO透過其輸入的第二輸入端子 (-)以及產生比較器輸出VCO(意即第一比較輸出VCO1和第二比較輸出VCO2)的輸出端。
致能開關EN可以進一步在第二輸入端(-)和比較器COMP的輸出端之間連接。致能開關EN可以在偵測期間內關閉，並且在偵測期間之前的初始化期間內，致能開關EN可以被打開。在初始化期間中，當致能開關EN和多工器開關開啟時，比較器COMP和每條偵測線路SIO的電壓VSIO可以被初始化為來自參考電壓產生電路PGMA的偵測參考電壓PCL。
圖8為詳細繪示根據圖7所示的第一實施例之連接配置圖。圖9為詳細繪示根據圖7所示的第一實施例之連接配置的驅動波形圖。
請參考圖8和圖9，顯示面板PNL和源極PCB SPCB可以透過導電薄膜COF彼此電性連接，並且源極驅動IC SD-IC可以整合在導電薄膜COF上。除了資料驅動器12(見圖1)和多工器陣列AMUX之外，還可以在源極驅動IC SD-IC上安裝開關控制器SCT和接收器RX。
源極PCB SPCB和控制PCB CPCB可以透過軟性電路電纜FFC彼此電性連接，但不限於此。邏輯電路BPCL可以與時序控制器11(請參考圖1) 作為一個整體提供並且可以安裝在控制PCB CPCB上。時序控制器11(見圖1)還可以包含用於傳送由邏輯電路BPCL產生的開關控制訊號的傳送器TX。邏輯電路BPCL可以為每個源極驅動IC SD-IC不同地產生開關控制訊號，此外，可以為多工器開關SW1至SWk中的每一個不同地產生開關控制訊號。
傳送器TX和接收器RX可以透過內部介面電路彼此連接。由邏輯電路BPCL產生的開關控制訊號可以被添加到資料傳輸封包中，並且可以由傳送器TX傳輸到接收器RX。開關控制器SCT可以將添加到資料傳輸封包的開關控制訊號轉換為平行數位訊號，並且可以將平行數位訊號傳輸到多工器陣列AMUX。
多工器陣列AMUX可以包含多個多工器開關SWl到SWk和連接到多工器開關SWl到SWk的閘極電極的多個編碼器ENC。編碼器ENC可以連接到開關控制器SCT並且可以從開關控制器SCT接收開關控制訊號以控制多工器開關SW1至SWk中的每一個的開啟/斷開操作。開關控制訊號可以實施為多位元數位訊號。舉例來說，在包含240個偵測通道的源極驅動IC SD-IC中，開關控制訊號可以實施為8位元數位訊號。
安裝在控制PCB CPCB上的比較器COMP可以透過開啟的多工器開關連接到對應的偵測線路SIO。此外，比較器COMP可以連接到參考電壓產生電路PGMA。基於邏輯電路BPCL的控制，參考電壓產生電路PGMA可以產生其被充電至偵測線路SIO的偵測參考電壓PCL，以及用於比較器COMP的比較操作的第一和第二比較器參考電壓TH-HIGH和TH-LOW。位準轉換器L/S還可以在比較器COMP的輸出端和邏輯電路BPCL之間連接。位準轉換器L/S可以根據電晶體-電晶體位準(TTL)來減小比較器輸出VCO的電壓震盪幅度，從而使比較器輸出VCO被邏輯電路BPCL處理。
在比較器 COMP 的第二輸入端 (-) 和輸出端之間連接的致能開關 EN 可以在初始化期間A中開啟，因此，偵測線路SIO中的每一個的電壓 VSIO和比較器輸出 VCO 可初始化為偵測參考電壓PCL。
在初始化期間A之後的偵測期間B中，連接到每條偵測線路SIO的像素PXL的驅動元件可以反應於具有開啟位準的掃描訊號SCAN和具有關閉位準VOFF的偵測資料電壓SVdata而被關閉驅動。在偵測期間B中，連接到正常像素PXL的偵測線路SIO的電壓VSIO可以維持為偵測參考電壓PCL，並且連接到有缺陷的像素PXL的偵測線路SIO的電壓VSIO可以從偵測參考電壓PCL增加或減少。在偵測期間B中，比較器COMP可以依次將對應偵測線路SIO的電壓VSIO與兩個參考電壓Vref(意即，第一比較器參考電壓TH-HIGH和第二比較器參考電壓TH-LOW)進行比較，以產生一比較器輸出VCO。比較器COMP可以將對應偵測線路SIO的電壓VSIO與第一比較器參考電壓TH-HIGH進行比較，以在偵測期間B的第一時間T1產生第一比較輸出VCO1，然後，可以比較電壓VSIO對應的偵測線路SIO與第二比較器參考電壓TH-LOW在偵測期間B的第二時間T2產生第二比較輸出VCO2。參照上述圖6，比較器輸出VCO中包含的第一比較輸出VCO1和第二比較輸出VCO2的邏輯組合，邏輯電路BPCL可以判斷對應像素的缺陷是否出現並且可以基於缺陷類型執行暗點處理的操作。
圖10A與10B為根據圖7所示的第一實施例繪示之顯示缺陷處理方法。圖11A為繪示偵測包含具有缺陷之目標像素的第N條水平顯示線路的示例圖。圖11B與11C為偵測與第N條水平顯示線路中的目標像素相連的第M個源極驅動積體電路的示例圖。圖11D為偵測連接到第M個源極驅動積體電路的參考電壓線路中連接到目標像素的參考電壓線路的示例圖。
請參考圖10A和11A，根據第一實施例的顯示缺陷處理方法可以在所有多工器開關都打開的狀態下主要地偵測包含有缺陷的像素的水平顯示線路(以下稱為目標水平顯示線路)。為此，顯示缺陷處理方法可以將具有開啟位準的掃描訊號和具有關閉位準VOFF的偵測資料電壓SVdata施加到包含在每個水平顯示線路中的像素以偵測每個水平顯示線路的缺陷的發生與否。這樣的主要偵測操作可以以一個水平顯示線路為單位依序執行並且可以重複直到偵測到目標水平顯示線路(S101到S104)。
目標水平顯示線路中包含的像素可以按組為單位劃分並且可以連接到多個源極驅動IC SD-IC。因此，如圖10A、11B和11C所示，根據第一實施例的顯示缺陷處理方法可以在選擇性地開啟多工器開關的狀態下，以一個源極驅動IC為單位第二次地偵測含有缺陷的像素的像素組(以下稱為目標像素組)。為此，顯示缺陷處理方法可以將具有開啟位準的掃描訊號和具有關閉位準VOFF的偵測資料電壓SVdata施加到包含在每個像素組中的像素，以偵測每個像素組的缺陷的發生與否。這樣的第二次偵測操作可以以一個像素組為單位依序執行並且可以重複直到偵測到目標像素組(S105和S106)。
包含在目標像素組中的像素可以單獨地連接到多條偵測線路SIO。因此，如圖10A和11D所示，根據第一實施例的顯示缺陷處理方法可以在選擇性地開啟多工器開關的狀態下，以一條偵測線路SIO為單位第三次地偵測連接到有缺陷的像素的偵測線路(以下稱為目標偵測線路SIO)。為此，顯示缺陷處理方法可以將具有開啟位準的掃描訊號和具有關閉位準VOFF的偵測資料電壓SVdata施加到連接到每條偵測線路SIO的像素，以偵測每次偵測線路SIO的缺陷的發生與否。這樣的第三次偵測操作可以一個偵測線路SIO為單位依序執行並且可以重複直到偵測到目標偵測線路SIO(S107和S108)。
隨後，如圖10A所示，根據第一實施例的顯示缺陷處理方法可以判斷出連接到目標偵測線路SIO的有缺陷的像素座標 (S109)。
隨後，如圖10B所示，當有缺陷的像素影響另一個像素的亮度時，根據第一實施例的顯示缺陷處理方法可以補償施加於其他像素的圖像資料，因此可以防止由有缺陷的像素造成的亮度變化( S110 和 S111)。
隨後，請參考圖10B，當能夠對缺陷類型(例如，驅動元件的GS短路缺陷)執行RGB驅動時，根據第一實施例的顯示缺陷處理方法可以第四次地從被判斷有缺陷的像素座標的RGBW子像素中偵測有缺陷的像素。為此，顯示缺陷處理方法可以在連接到目標偵測線路SIO的多工器開關選擇性地打開的狀態下將具有開啟位準VON的偵測資料電壓SVdata僅施加到被判斷為有缺陷的像素座標的RGBW子像素中的一個，並且可以將具有關閉位準VOFF的偵測資料電壓SVdata施加到其他子像素。具有開啟位準VON的偵測資料電壓SVdata和具有關閉位準VOFF的偵測資料電壓SVdata可以與具有開啟位準的掃描訊號同步地施加。這種第四次偵測操作可以重複直到偵測到有缺陷的子像素(S112和S113)。
隨後，如圖10B所示，當判斷W子像素有缺陷時，根據第一實施例的顯示缺陷處理方法可以使W子像素變黑並且可以透過使用RGB子像素來實施RGB驅動(S115)。顯示缺陷處理方法可以比輸入值更多地增​​加要施加於RGB子像素的圖像資料以執行RGB驅動。這可以用於補償當包含在同一像素中的W子像素變黑時發生的亮度損失。
此外，如圖10B所示，當判斷RGB子像素中的一個有缺陷時，根據第一實施例的顯示缺陷處理方法可以使所有RGBW子像素變黑。
圖12示意性地繪示之缺陷處理電路的比較器安裝在每一源極驅動積體電路上的第二實施例。
請參考圖12，邏輯電路BPCL和參考電壓產生電路PGMA可以安裝在控制PCB CPCB上，並且比較器COMP可以設置為多個並且可以安裝在多個源極驅動IC SD-IC中的每一個上。在這種情況下，比較器COMP的數量可以與偵測線路SIO的數量相同。在第二實施例中，不同於圖7的第一實施例，可以省略多工器陣列並且多個源極驅動IC SD-IC的多個比較器COMP可以同時執行偵測操作，因此可以縮短偵測時間。
比較器 COMP 可以包含參考電壓 TH-HIGH 和第二比較器參考電壓 TH-LOW 透過其輸入的第一輸入端(+)，第一比較器，偵測線路SIO的電壓VSIO透過其輸入的第二輸入端(-)，以及產生比較器輸出VCO(意即，第一比較輸出VCO1和第二比較輸出VCO2)的輸出端。
初始化開關RPRE可以進一步在比較器COMP的第一輸入端(+)和第二輸入端(-)之間連接。初始化開關RPRE可以在偵測期間中被關閉並且可以在偵測期間之前的初始化期間中被打開。當初始化開關RPRE在初始化期間內同時開啟時，比較器COMP和每條偵測線路SIO的電壓VSIO可以被初始化為來自參考電壓產生電路PGMA的偵測參考電壓PCL。
每個源極驅動IC SD-IC還可以包含序列化電路SLZ，該序列化電路SLZ共同連接到多個比較器COMP的多個輸出端。序列化電路SLZ可以將從每個比較器COMP輸入的第一比較輸出VCO1和第二比較輸出VCO2序列化，然後可以將序列傳輸資料提供給邏輯電路BPCL。
圖13為根據圖12的第二實施例繪示之詳細連接配置圖。圖14為根據圖12的第二實施例繪示之連接配置的詳細驅動波形圖。
請參考圖13和圖14，顯示面板PNL和源極PCB SPCB可以透過導電薄膜COF彼此電性連接，並且源極驅動IC SD-IC可以整合在導電薄膜COF上。除了資料驅動器12(見圖1)之外，還可以將序列化電路SLZ和傳送器Tx安裝在源極驅動IC SD-IC上。傳送器Tx可以透過內部介面電路輸出由序列化電路SLZ處理的序列傳輸資料。
源極PCB SPCB和控制PCB CPCB可以透過軟性電路電纜FFC彼此電性連接，但不限於此。邏輯電路BPCL可以與時序控制器11(請參考圖1)作為一個整體地提供並且可以安裝在控制PCB CPCB上。時序控制器11(見圖1)還可以包含透過內部介面電路連接到傳送器TX的接收器Rx。接收器Rx可以透過內部介面電路接收序列傳輸資料並且可以將序列傳輸資料提供給邏輯電路BPCL。
安裝在源極驅動IC SD-IC上的多個比較器COMP可以連接到不同的偵測線路SIO。此外，比較器COMP可以連接到參考電壓產生電路PGMA。基於邏輯電路BPCL的控制，參考電壓產生電路PGMA可以產生多個參考電壓Vref。參考電壓Vref可以包含用於充電到偵測線路SIO中的偵測參考電壓PCL以及用於比較器COMP比較操作的第一和第二比較器參考電壓TH-HIGH和TH-LOW。電壓緩衝器BUF還可以在比較器COMP的輸出端和邏輯電路BPCL之間連接。電壓緩衝器BUF可以緩衝參考電壓Vref並且可以將緩衝的參考電壓Vref提供給比較器COMP。
在比較器 COMP 的第一輸入端 (+) 和第二輸入端(-)之間連接的初始化開關 RPRE 可以在初始化期間A'中開啟，因此，每個偵測線路SIO的電壓VSIO和比較器輸出VCO可以被初始化為偵測參考電壓PCL。
在初始化期間 A' 之後的偵測期間 B' 中，連接到每條偵測線路SIO的像素PXL的驅動元件可以反應於具有開啟位準的掃描訊號SCAN和具有關閉位準的偵測資料電壓SVdata VOFF而被關閉驅動。在偵測期間B'中，連接到正常像素PXL的偵測線路SIO的電壓VSIO可以維持為偵測參考電壓PCL，並且連接到有缺陷的像素PXL的偵測線路SIO的電壓VSIO可以從偵測參考電壓PCL增加或減少。在偵測期間B'中，比較器COMP可以依次將對應偵測線路SIO的電壓VSIO與兩個參考電壓Vref(意即，第一比較器參考電壓TH-HIGH和第二比較器參考電壓TH-LOW)進行比較，以產生一比較器輸出VCO。比較器COMP可以將對應偵測線路SIO的電壓VSIO與第一比較器參考電壓TH-HIGH進行比較，以在偵測期間B的第一時間T1'產生第一比較輸出VCO1，然後，可以比較電壓VSIO對應的偵測線路SIO與第二比較器參考電壓TH-LOW，以在偵測期間B的第二時間T2'產生第二比較輸出VCO2。參照上述圖6，比較器輸出VCO中包含的第一比較輸出VCO1和第二比較輸出VCO2的邏輯組合，邏輯電路BPCL可以判斷對應像素的缺陷是否出現並且可以基於缺陷類型執行暗點處理的操作。
圖15為根據圖12的第二實施例繪示之顯示缺陷處理方法。
請參考圖15，根據第二實施例的顯示缺陷處理方法可以透過使用所有比較器來偵測包含有缺陷的像素的水平顯示線路(以下稱為目標水平顯示線路)。為此，顯示缺陷處理方法可以將具有開啟位準的掃描訊號和具有關閉位準VOFF的偵測資料電壓SVdata施加到包含在每個水平顯示線路中的像素，以偵測每個水平顯示線路的缺陷的發生與否。這樣的偵測操作可以以一個水平顯示線路為單位依序執行，並且可以重複直到偵測到目標水平顯示線路(S201至S204)。
當偵測到目標水平顯示線路時，可以偵測構成目標水平顯示線路的每個像素是否出現缺陷。因此，如圖15所示，根據第二實施例的顯示缺陷處理方法可以計算有缺陷的像素的座標(S205)。
隨後，如圖15所示，當有缺陷的像素影響另一個像素的亮度時，根據第二實施例的顯示缺陷處理方法可以補償要施加於另一個像素的圖像資料，因此可以防止由有缺陷的像素造成的亮度變化(S206和S207)。
隨後，如圖15所示，當能夠對缺陷類型(例如，驅動元件的GS短路缺陷)執行RGB驅動時，根據第二實施例的顯示缺陷處理方法可以從被判斷為有缺陷的像素座標的RGBW子像素中偵測有缺陷的像素。為此，顯示缺陷處理方法可以將具有開啟位準VON的偵測資料電壓SVdata僅施加到被判斷為有缺陷的像素座標的RGBW子像素中的一個，並且可以將具有關閉位準VOFF的偵測資料電壓SVdata施加到其他子像素。具有開啟位準VON的偵測資料電壓SVdata和具有關閉位準VOFF的偵測資料電壓SVdata可以與具有開啟位準的掃描訊號同步地施加。這種子像素偵測操作可以重複直到偵測到有缺陷的子像素(S208和S209)。
隨後，如圖15所示，當判斷W子像素有缺陷時，根據第二實施例的顯示缺陷處理方法可以使W子像素變黑並且可以透過使用RGB子像素來實施RGB驅動(S211)。顯示缺陷處理方法可以比輸入值更多地增​​加要施加於RGB子像素的圖像資料以執行RGB驅動。這可以用於補償當包含在同一像素中的W子像素變黑時發生的亮度損失。
此外，如圖15所示，當判斷一個RGB子像素有缺陷時，根據第二實施例的顯示缺陷處理方法可以使所有RGBW子像素變黑(S212)。
圖16為根據另一實施例繪示之像素與缺陷處理電路之間的連接配置圖。
請參考圖16，缺陷處理電路14的偵測操作可以在驅動元件關閉的同時執行。缺陷處理電路14可以包含參考電壓產生電路PGMA、動態邏輯電路DRC、序列化電路SLZ和邏輯電路BPCL。
參考電壓生成電路PGMA和邏輯電路BPCL可以安裝在控制PCB上，動態邏輯電路DRC和序列化電路SLZ可以嵌入在源極驅動IC中。因為靜態電流不會在動態邏輯電路DRC中流動，所以功耗可以很低。因為動態邏輯電路DRC被配置為簡單的邏輯閘極電路，所以電路尺寸可以很小。動態邏輯電路DRC可以實施為具有小尺寸，因此可以輕易地嵌入源極驅動IC中。
參考電壓產生電路PGMA可以在偵測期間之前的初始化期間中將偵測參考電壓PCL施加到偵測線路SIO。當在像素PXL中發生子像素的短路缺陷時，偵測線路SIO的電壓VSIO可能在偵測期間內不會維持為偵測參考電壓PCL，並且可能自偵測參考電壓PCL增加或減少。
動態邏輯電路DRC可以包含在高位準電力和低位準電力之間連接的第一輸出節點和第二輸出節點，動態邏輯電路DRC可以透過第一輸出節點產生第一邏輯輸出並且可以透過第二輸出節點產生第二邏輯輸出。在偵測期間中，第一邏輯輸出和第二邏輯輸出可以基於從偵測參考電壓PCL改變的偵測線路SIO的電壓而變化。
序列化電路SLZ可以序列化從動態邏輯電路DRC輸出的第一邏輯輸出和第二邏輯輸出，然後，可以將序列傳輸資料提供給邏輯電路BPCL。
邏輯電路BPCL可以基於在偵測期間中獲得的第一邏輯輸出和第二邏輯輸出來判斷像素中是否出現缺陷。邏輯電路BPCL可以基於在偵測期間中獲得的第一邏輯輸出和第二邏輯輸出的邏輯組合來判斷像素中是否出現缺陷。如圖23所示，第一邏輯輸出和第二邏輯輸出的邏輯組合可以是(0,0)、(1,0)和(1,1)中的一個。
邏輯電路BPCL可以基於邏輯組合(1,0)判斷像素PXL正常。邏輯電路BPCL可以基於邏輯組合(0,0)判斷像素PXL具有溢出型缺陷1。邏輯電路BPCL可以基於邏輯組合(1,1)判斷像素PXL具有下溢型缺陷2。溢出型缺陷1和下溢型缺陷2可以如參考圖6之前述。.
邏輯電路BPCL可以基於有缺陷的像素PXL輸出缺陷補償訊號 (圖1的BPC)，因此可以基於暗點處理訊號對有缺陷的像素PXL進行缺陷補償。
邏輯電路BPCL可以產生動態邏輯電路DRC的操作所需的第一開關控制訊號DET1和第二開關控制訊號DET2。邏輯電路BPCL可以嵌入在時序控制器中。
圖17為像素與包含圖16之缺陷處理電路的動態邏輯電路之間的詳細連接配置圖。圖18為像素與圖17之缺陷處理電路的驅動波形圖。
請參考圖17和18，動態邏輯電路DRC可以包含用於透過第一輸出節點NX1產生第一邏輯輸出DO的第一至第三電晶體TR1至TR3和用於透過第二輸出節點NX2產生第二邏輯輸出DU的第四至第六電晶體TR4至TR6。
第一電晶體TR1至第三電晶體TR3可以在高位準電力VDH和低位準電力VDL之間串聯連接。第一電晶體TR1可以在高位準電力VDH和第一輸出節點NX1之間連接，並且可以基於第一開關控制訊號DET1開啟。第二電晶體TR2可以在第一輸出節點NX1和第一連接節點Na1之間連接，並且可以基於偵測線路SIO的電壓VSIO開啟。第三電晶體TR3可以在第一連接節點Na1和低位準電力VDL之間連接，並且可以基於第一開關控制訊號DET1開啟。第一電晶體TR1可以是P型電晶體，第二電晶體TR2和第三電晶體TR3中的每一個可以是N型電晶體。
第四電晶體TR4至第六電晶體TR6可以在高位準電力VDH和低位準電力VDL之間串聯連接。第四電晶體TR4可以在高位準電力VDH和第二連接節點Na2之間連接，並且可以基於第二開關控制訊號DET2開啟。第五電晶體TR5可以在第二輸出節點NX2和第二連接節點Na2之間連接，並且可以基於偵測線路SIO的電壓VSIO開啟。第六電晶體TR6可以在第二輸出節點NX2和低位準電力VDL之間連接，並且可以基於第二開關控制訊號DET2開啟。第四電晶體TR4和第五電晶體TR5中的每一個可以是P型電晶體，第六電晶體TR6可以是N型電晶體。
第一開關控制訊號DET1和第二開關控制訊號DET2可以具有相反的相位。
初始化開關RPRE可以在偵測線路SIO和參考電壓產生電路PGMA之間連接。初始化開關RPRE可以在初始化期間A1中開啟，並且可以在預充電期間A2和偵測期間A3中關閉。當初始化開關RPRE在初始化期間A1中開啟時，偵測線路SIO的電壓VSIO可以被初始化為偵測參考電壓PCL。
面板驅動電路可以在初始化期間A1、預充電期間A2 和偵測期間A3中向像素PXL提供具有開啟位準的掃描訊號 SCAN和具有關閉位準的偵測資料電壓SVdata以關閉驅動像素PXL中包含的驅動元件。
圖19為圖18之預充電期間內動態邏輯電路之預充電操作。圖20為圖18之偵測期間內動態邏輯電路的第一偵測操作。圖21為圖18之偵測期間內動態邏輯電路的第二偵測操作。圖22為圖18之偵測期間內動態邏輯電路的第三偵測操作。圖23為關於一種缺陷類別之缺陷處理電路的動態邏輯電路輸出。
請參考圖18和19，在預充電期間A2中，偵測線路的電壓VSIO可以高於P型電晶體的閾值電壓POL並且可以低於N型電晶體的閾值電壓NOL。因此，在預充電期間A2中，第二電晶體TR2和第五電晶體TR5可以被關閉。
請參考圖18和19，在預充電期間A2中，第一開關控制訊號DET1可以維持低於P型電晶體的閾值電壓POL的低電壓位準LL，並且第二開關控制訊號DET2可以維持高於N型電晶體的閾值電壓NOL的高電壓位準HL。因此，在預充電期間A2中，第一電晶體TR1和第六電晶體TR6可以被開啟，第三電晶體TR3和第四電晶體TR4可以被關閉。
請參考圖18和19，在預充電期間A2中，由於第一和第六電晶體TR1和TR6開啟，基於高位準電力VDH的高輸出可以被預充電到第一輸出節點NX1，而基於低位準功率VDL的低輸出可以被預充電到第二輸出節點NX2中。為方便起見，高輸出可表示為「1」，低輸出可表示為「0」。
請參考圖20至圖22，在偵測期間A3中，第一開關控制訊號DET1可以維持高於N型電晶體的閾值電壓的高電壓位準HL，第二開關控制訊號DET2可以維持低於P型電晶體的閾值電壓的低電壓位準LL。因此，在偵測期間A3中，第三電晶體TR3和第四電晶體TR4可以維持開啟狀態，並且第一電晶體TR1和第六電晶體TR6可以維持關閉狀態。
在偵測期間A3中，第二和第五電晶體TR2和TR5 如圖20和21所示可以基於偵測線路的電壓VSIO選擇性地開啟，或如圖21所示可以全部關閉。
詳細來說，請參考圖18、20和23，當像素PXL具有溢出型缺陷1時，偵測線路的電壓VSIO可能高於N型電晶體的閾值電壓NOL。在這種情況下，第二電晶體TR2可以被開啟，第五電晶體TR5可以被關閉。因此，第一輸出節點NX1可以透過第二和第三電晶體TR2和TR3連接到低位準電力VDL，並且第一邏輯輸出DO可以從預充電的高輸出「1」改變為低位準輸出「0」。另一方面，因為第二輸出節點NX2是浮接的，所以第二邏輯輸出DU可以維持為預充電低輸出「0」。
請參考圖18、21和23，當像素PXL具有下溢型缺陷2時，偵測線路的電壓VSIO可能低於P型電晶體的閾值電壓POL。在這種情況下，第二電晶體TR2可以被關閉，而第五電晶體TR5可以被開啟。因此，第二輸出節點NX2可以透過第四電晶體TR4和第五電晶體TR5連接到高位準電力VDH，並且第二邏輯輸出DU可以從預充電的低輸出「0」改變為高位準輸出「1」。另一方面，由於第一輸出節點NX1被浮動，第一邏輯輸出DO可以維持為預充電高輸出「1」。
請參考圖18、22和23，當像素PXL正常時，偵測線路的電壓VSIO在偵測期間A3中可能高於P型電晶體的閾值電壓POL並且可能低於N型電晶體的閾值電壓NOL。在這種情況下，第二電晶體TR2和第五電晶體TR5可以全部關閉。因此，因為第一輸出節點NX1是浮接的，所以第一邏輯輸出DO可以維持為預充電高輸出「1」。同樣地，因為第二輸出節點NX2是浮接的，所以第二邏輯輸出DU可以維持為預充電低輸出「0」。
圖24為根據另一實施例繪示之像素與缺陷處理電路之間的連接配置圖。
請參考圖24，缺陷處理電路14的偵測操作可以在驅動元件被關閉驅動的同時執行。缺陷處理電路14可以包括參考電壓產生電路PGMA、動態邏輯電路DRC、序列化電路SLZ和邏輯電路BPCL。
參考電壓產生電路PGMA和邏輯電路BPCL可以安裝在控制PCB上，動態邏輯電路DRC和序列化電路SLZ可以嵌入在源極驅動IC SD-IC中。因為靜態電流不會在動態邏輯電路DRC中流動，所以功耗可以很低。因為動態邏輯電路DRC被配置為簡單的邏輯閘極電路，所以電路尺寸可以很小。動態邏輯電路DRC可以實施為具有小尺寸，因此可以輕易地嵌入在源極驅動IC中。
參考電壓產生電路PGMA可以在第一偵測期間之前的第一初始化期間中透過第一初始化開關INTA將第一偵測參考電壓VL施加到偵測線路SIO。參考電壓產生電路PGMA可以在第二偵測期間之前的第二初始化期間中透過第二初始化開關INTB將高於第一偵測參考電壓VL的第二偵測參考電壓VH施加到偵測線路SIO。當在像素PXL中發生短路缺陷時，偵測線路SIO的電壓在第一偵測期間中可能不會維持為第一偵測參考電壓VL，並且可能自第一偵測參考電壓VL增加。當在像素PXL中發生短路缺陷時，偵測線路SIO的電壓在第二偵測期間中可能不會維持為第二偵測參考電壓VH並且可能自第二偵測參考電壓VH降低。
動態邏輯電路DRC可以包括在高位準電力和低位準電力之間連接的第一輸出節點和第二輸出節點，並且動態邏輯電路DRC可以透過第一輸出節點產生第一邏輯輸出以及可以透過第二輸出節點產生第二邏輯輸出。在第一偵測期間中，第一邏輯輸出可以基於偵測線路SIO的電壓而變化。在第二偵測期間中，第二邏輯輸出可以基於偵測線路SIO的電壓而變化。
序列化電路SLZ可以序列化從動態邏輯電路DRC輸出的第一邏輯輸出和第二邏輯輸出，然後，可以將序列傳輸數據提供給邏輯電路BPCL。
邏輯電路BPCL可以基於在第一偵測期間中獲得的第一邏輯輸出和在第二偵測期間中獲得的第二邏輯輸出來判斷像素中是否出現缺陷。邏輯電路BPCL可以基於在第一初始化期間和第一偵測期間中獲得的第一邏輯輸出的變化來判斷像素中是否出現缺陷。邏輯電路BPCL可以基於在第二初始化期間和第二偵測期間中獲得的第二邏輯輸出的變化來判斷像素中是否出現缺陷。
當第一初始化期間中的第一邏輯輸出與第一偵測期間中的第一邏輯輸出不同時，邏輯電路BPCL可以判斷像素PXL具有溢出類型的缺陷1。當第二初始化期間中的第二邏輯輸出與第二偵測期間中的第二邏輯輸出不同時，邏輯電路BPCL可以判斷像素PXL具有下溢型缺陷2。另一方面，當維持為第一初始化期間的第一邏輯輸出與第一偵測期間的第一邏輯輸出相同且第二初始化期間的第二邏輯輸出與第二偵測期間的第二邏輯輸出相同時，邏輯電路BPCL可以判斷像素PXL正常。溢出型缺陷1和下溢型缺陷2可以如上面參考圖6之敘述。
邏輯電路BPCL可以基於有缺陷的像素PXL輸出缺陷補償訊號(圖1的BPC)，因此可以基於暗點處理訊號對有缺陷的像素PXL進行缺陷補償。
邏輯電路BPCL可以產生動態邏輯電路DRC的操作所需的第一開關控制訊號DET1和第二開關控制訊號DET2。邏輯電路BPCL可以嵌入在時序控制器中。
圖25為像素與包含圖24之缺陷處理電路的動態邏輯電路之間的詳細連接配置圖。圖26為像素與圖24之缺陷處理電路的驅動波形圖。圖27為在圖26之的第一初始化期間與第一偵測期間的動態邏輯電路輸出，以及圖28為在圖26之的第二初始化期間與第二偵測期間的動態邏輯電路輸出。
請參考圖25至28，動態邏輯電路DRC可以包括用於透過第一輸出節點NX1產生第一邏輯輸出DO的第一和第二電晶體TR1和TR2以及用於透過第二輸出節點 NX2產生第二邏輯輸出DU的第三和第四電晶體TR3和TR4。
第一電晶體TR1和第二電晶體TR2可以在高位準電力VDH和低位準電力VDL之間串聯連接。第一電晶體TR1可以在高位準電力VDH和第一輸出節點NX1之間連接，並且可以基於第一開關控制訊號DET1被開啟。第二電晶體TR2可以在第一輸出節點NX1和低位準電力VDL之間連接，並且可以基於偵測線路的電壓VSIO被開啟。第一電晶體TR1可以是P型電晶體，第二電晶體TR2可以是N型電晶體。
第三和第四電晶體TR3和TR4可以在高位準電力VDH和低位準電力VDL之間串聯連接。第三電晶體TR3可以在高位準電力VDH和第二輸出節點NX2之間連接，並且可以基於偵測線路的電壓VSIO開啟。第四電晶體TR4可以在第二輸出節點NX2和低位準電力VDL之間連接，並且可以基於第二開關控制訊號DET2開啟。第三電晶體TR3可以是P型電晶體，第四電晶體TR4可以是N型電晶體。
面板驅動電路可以在第一初始化期間B11、第一偵測期間B12、第二初始化期間B21以及第二偵測期間B22中向像素PXL提供具有開啟位準的掃描訊號SCAN和具有關閉位準VOFF的偵測數據電壓SVdata以關閉包含在像素PXL中的驅動元件。
第一初始化開關INTA可以在第一初始化期間B11中被開啟，並且可以在其他期間中被關閉。第二初始化開關INTB可以在第二初始化期間B21中被打開，並且在其他期間中可以被關閉。在第一初始化期間B11中提供給偵測線路SIO的第一偵測參考電壓VL可以高於低位準電力VDL並且可以低於用於充分開啟N型電晶體(意即，第二電晶體TR2)的電壓W2。在第二初始化期間B21中提供給偵測線路SIO的第二偵測參考電壓VH可以高於低位準電力VDL。此外，第二偵測參考電壓VH可以低於高位準電力VDH並且可以高於用於充分開啟P型電晶體(意即，第三電晶體TR3)的電壓W1。
第一開關控制訊號DET1可以在第一初始化期間B11中維持低電壓位準LL，並且在其他期間中，可以維持高電壓位準HL。第一開關控制訊號DET1的低電壓位準LL可以是用於充分開啟P型電晶體(意即，第一電晶體TR1)的電壓，並且第一開關控制訊號DET1的高電壓位準HL可以是用於充分關閉P型電晶體的電壓。因此，第一電晶體TR1可以在第一初始化期間B11基於具有低電壓位準LL的第一開關控制訊號DET1維持開啟狀態，並且可以在第一偵測期間B12中基於具有高電壓位準HL的第一開關控制訊號DET1維持關閉狀態。
第二開關控制訊號DET2可以在第二初始化期間B21​​中維持高電壓位準HL，並且在其他期間中，可以維持低電壓位準LL。第二開關控制訊號DET2的高電壓位準HL可以是用於充分開啟N型電晶體(意即，第四電晶體TR4)的電壓，並且第二開關控制訊號DET2的低電壓位準LL可以是用於充分關閉N型電晶體的電壓。因此，第四電晶體TR4可以在第二初始化期間B21​​基於具有高電壓位準HL的第二開關控制訊號DET2維持開啟狀態，並且可以在第二偵測期間B22中基於具有低電壓位準LL的第二開關控制訊號DET2維持關閉狀態。
在第一初始化期間 B11 中，反應於第一開關控制訊號DET1，動態邏輯電路DRC可以將基於高位準電力VDH的高輸出「1」充電到第一輸出節點NX1。在第二初始化期間B21中，反應於第二開關控制訊號DET2，動態邏輯電路DRC可以將基於低位準電力VDL的低輸出「0」充電到第二輸出節點NX2。
當在第一偵測期間B12中偵測線路的電壓VSIO 高於N型電晶體的閾值電壓W2或NOL時，第二電晶體TR2可以被開啟，因此，第一輸出節點NX1可以連接到低位準電力VDL，並且第一邏輯輸出RO可以基於低位準電力VDL從第一初始化期間B11的高輸出「1」改變為低輸出「0」。因為第一邏輯輸出RO在第一偵測期間B12中改變到低輸出「0」，邏輯電路BPCL(見圖24)可以判斷像素PXL具有溢出類型缺陷1。
另一方面，當偵測線路的電壓VSIO在第一偵測期間 B12中低於N型電晶體的閾值電壓W2或NOL時，第二電晶體 TR2可能被關閉，因此，第一輸出節點NX1可以是浮接的並且第一邏輯輸出RO可以在維持為第一初始期間B11的高輸出「1」。因為第一邏輯輸出RO在第一偵測期間B12中維持高輸出「1」，邏輯電路BPCL(見圖24)可以判斷像素PXL正常。
當在第二偵測期間B22中偵測線路的電壓VSIO低於P型電晶體的閾值電壓Wl或POL時，第三電晶體TR3可以被開啟，因此，第二輸出節點NX2可以連接到高位準電力VDH，並且第二邏輯輸出RU可以基於高位準電力VDH從第二初始化期間B21​​的低輸出「0」改變為高輸出「1」。因為第二邏輯輸出RU在第二偵測期間B22中移位到高輸出「1」，所以邏輯電路BPCL(見圖24)可以判斷像素PXL具有下溢型缺陷2。
另一方面，當在第二偵測期間B22中偵測線路的電壓VSIO高於P型電晶體的閾值電壓Wl或POL時，第三電晶體 TR3可以被關閉，因此，第二輸出節點NX2可以是浮接的並且第二邏輯輸出RU可以​​維持為第二初始化期間B21的低輸出「0」。因為第二邏輯輸出RU在第二偵測期間B22中維持低輸出「0」，邏輯電路BPCL(見圖24)可以判斷像素PXL正常。
本發明可以實施以下效果。
在本發明中，可以透過使用包括在源極驅動IC或控制PCB中的比較器來產生基於每個像素的兩個比較輸出。在本實施例中，可以基於兩個比較輸出的邏輯組合來判斷對應像素中是否出現缺陷。
根據本發明，可以透過使用包括在源極驅動IC中的動態邏輯電路來產生基於每個像素的兩個邏輯輸出。在本實施例中，可以基於兩個邏輯輸出或兩個邏輯輸出中的每一個的邏輯組合來判斷對應像素中是否出現缺陷。
因此，在本實施例中，可以透過偵測和補償由子像素短路引起的亮點缺陷來提高顯示品質。
此外，在本發明中，可以最小化用於偵測和補償由子像素短路引起的亮點缺陷的電路單元，從而降低製造成本並提高產品的壽命和可靠性。
本發明的效果不限於以上示例，並且其他各種效果可以包括在說明書中。
雖然已經參照示例性實施例具體示出和描述了本發明，但是本領域普通技術人員將理解，在不背離精神和範圍的情況下，可以對其中的形式和細節進行各種改變如以下權利要求所定義的本發明內容。
10:顯示面板 11:時序控制器 12:資料驅動器 13:閘極驅動器 14:缺陷處理電路 A,A’,A1:初始化期間 B,B’,B1:偵測期間 B11:第一初始化期間 B12:第一偵測期間 B21:第二初始化期間 B22:第二偵測期間 AMUX:多工器陣列 BPC:缺陷補償訊號 BPCL:邏輯電路 BUF:電壓緩衝器 CPCB:控制印刷電路板 COF:導電薄膜 COMP:比較器 Cst:儲存電容 DATA:影像資料 DDC:時序控制訊號 DET1:第一開關控制訊號 DET2:第二開關控制訊號 DL:資料線路 DO:第一邏輯輸出 DRC:動態邏輯電路 DT:驅動元件 DU:第二邏輯輸出 EN:致能開關 ENC:編碼器 EVDD:高位準源極電壓 EL:發光裝置 EVSS:低位準源極電壓 FFC:軟性電路電纜 GDC:閘極時序控制訊號 GL:閘極線路 HL:高電壓位準 INTA:第一初始化開關 INTB:第二初始化開關 LL:低電壓位準 N1:第一節點 N2:第二節點 Na1:第一連接節點 Na2:第二連接節點 NOL:閾值電壓 NX1:第一輸出節點 NX2:第二輸出節點 PCL:偵測參考電壓 PDRV:面板驅動電路 PNL:顯示面板 POL:閾值電壓 PGMA:參考電壓產生電路 PXL:像素 RO:第一邏輯輸出 RPRE:初始化開關 RU:第二邏輯輸出 RX:接收器 SCAN:掃描訊號 SCT:開關控制器 SD-IC:源極驅動積體電路 SIO:偵測線路 SLZ:序列化電路 SP1,SP2,SP3,SP4:子像素 SPCB:源極印刷電路板 ST1:第一開關元件 ST2:第二開關元件 SVdata:偵測數據電壓 SW:多工器開關 T1,T1’:第一時間 T2,T2’:第二時間 TH-HIGH:第一比較器參考電壓 TH-LOW:第二比較器參考電壓 TR1,TR2,TR3,TR4,TR5,TR6:電晶體 Tx:第一時間 TX:傳送器 Ty:第二時間 VCO,VCO1,VCO2:比較器輸出 VDH:高位準電力 VDL:低位準電力 VH:第二偵測參考電壓 VL:第一偵測參考電壓 VOFF:關閉位準 VON:開啟位準 Vref:參考電壓 VSIO:偵測線路電壓 W1,W2:電壓
本發明的上述和其他目的、特徵和優點將可以從以下結合附圖的詳細描述中更清楚地理解，其中： 圖1為根據本發明一實施例繪示之電致發光顯示裝置的方區塊圖。 圖2為根據本發明一實施例繪示之像素連接配置圖。 圖3為根據本發明一實施例繪示之多種像素缺陷示意圖。 圖4為根據本發明一實施例繪示之像素與缺陷處理電路配置圖。 圖5為根據本發明一實施例繪示之像素與缺陷處理電路的驅動波形圖。 圖6為基於一缺陷類型繪示之缺陷處理電路的比較輸出結果圖。 圖7示意性地繪示安裝缺陷處理電路的比較器在一控制印刷電路板上的第一實施例。 圖8為詳細繪示根據圖7所示的第一實施例之連接配置圖。 圖9為詳細繪示根據圖7所示的第一實施例之連接配置的驅動波形圖。 圖10A與10B為根據圖7所示的第一實施例繪示之顯示缺陷處理方法。 圖11A為繪示偵測包含具有缺陷之目標像素的第N條水平顯示線路的示例圖。 圖11B與11C為偵測與第N條水平顯示線路中的目標像素相連的第M個源極驅動積體電路的示例圖。 圖11D為偵測連接到第M個源極驅動積體電路的參考電壓線路中連接到目標像素的參考電壓線路的示例圖。 圖12示意性地繪示之缺陷處理電路的比較器安裝在每一源極驅動積體電路上的第二實施例。 圖13為根據圖12的第二實施例繪示之詳細連接配置圖。 圖14為根據圖12的第二實施例繪示之連接配置的詳細驅動波形圖。 圖15為根據圖12的第二實施例繪示之顯示缺陷處理方法。 圖16為根據另一實施例繪示之像素與缺陷處理電路之間的連接配置圖。 圖17為像素與包含圖16之缺陷處理電路的動態邏輯電路之間的詳細連接配置圖。 圖18為像素與圖17之缺陷處理電路的驅動波形圖。 圖19為圖18之預充電期間內動態邏輯電路之預充電操作。 圖20為圖18之偵測期間內動態邏輯電路的第一偵測操作。 圖21為圖18之偵測期間內動態邏輯電路的第二偵測操作。 圖22為圖18之偵測期間內動態邏輯電路的第三偵測操作。 圖23為關於一種缺陷類別之缺陷處理電路的動態邏輯電路輸出。 圖24為根據另一實施例繪示之像素與缺陷處理電路之間的連接配置圖。 圖25為像素與包含圖24之缺陷處理電路的動態邏輯電路之間的詳細連接配置圖。 圖26為像素與圖24之缺陷處理電路的驅動波形圖。 圖27為在圖26之的第一初始化期間與第一偵測期間的動態邏輯電路輸出，以及 圖28為在圖26之的第二初始化期間與第二偵測期間的動態邏輯電路輸出。
10:顯示面板
11:時序控制器
12:資料驅動器
13:閘極驅動器
14:缺陷處理電路
BPC:缺陷補償訊號
DATA:影像資料
DDC:時序控制訊號
DL:資料線路
GDC:閘極時序控制訊號
GL:閘極線路
PXL:像素
SIO:偵測線路

Claims (31)

  1. 一種電致發光顯示裝置，包含：一像素，連接至一偵測線路；一面板驅動電路，用於在一偵測期間內關閉包含在該像素內的驅動元件；一參考電壓產生電路，用於在該偵測期間之前向該偵測線路提供一偵測參考電壓，於該偵測期間產生比該偵測參考電壓更高之一第一比較器參考電壓，並於該偵測期間產生比該偵測參考電壓更低之一第二比較器參考電壓；一比較器，用於在該偵測期間的一第一時間比較該第一比較器參考電壓與該偵測線路的一電壓以產生一第一比較輸出以及在該偵測期間的一第二時間比較該第二比較器參考電壓與該偵測線路的該電壓以產生一第二比較輸出；一邏輯電路，用於基於該偵測期間獲得的該第一比較輸出與該第二比較輸出判斷該像素的一缺陷是否發生；以及一源極驅動積體電路，被配置為包括一序列化電路，其中該序列化電路用於序列化自該比較器輸入的該第一比較輸出及該第二比較輸出以提供序列傳輸資料至該邏輯電路。
  2. 如請求項1所述的電致發光顯示裝置，其中該邏輯電路更用於基於在該偵測期間獲得之該第一比較輸出與該第二比較輸出的一邏輯組合判斷該像素的該缺陷是否發生。
  3. 如請求項1所述的電致發光顯示裝置，其中該比較器、該邏輯電路以及該參考電壓產生電路被安裝在一控制印刷電路板上，以及該比較器被提供為多個比較器，該偵測線路被提供為多個偵測線路，且該比較器的數量少於該偵測線路的數量。
  4. 如請求項3所述的電致發光顯示裝置，其中該比較器包含輸入該第一比較器參考電壓與該第二比較器參考電壓的一第一輸入端，輸入該偵測線路的該電壓的一第二輸入端以及產生該第一比較輸出與該第二比較輸出的一輸出端，以及該電致發光顯示裝置更包含在該比較器之該第二輸入端與該輸出端之間連接的一致能開關。
  5. 如請求項4所述之電致發光顯示裝置，其中該致能開關於該偵測期間關閉，該致能開關於該偵測期間前的一初始化期間開啟，以及該參考電壓產生電路更用於在該初始化期間透過該比較器向該偵測線路提供該偵測參考電壓。
  6. 如請求項3所述的電致發光顯示裝置，更包含具有多個多工開關且有的一部分的該面板驅動電路安裝在上面的多個源極驅動積體電路以及，其中該些比較器透過該些多工開關各連接至該些偵測線路。
  7. 如請求項6所述之電致發光顯示裝置，其中該像素的該缺陷是否發生係對包含多個像素之每條水平顯示線路基於該多工開關之開啟或關閉進行偵測，接著對每個驅動積體電路單元進行偵測，且接著對每條偵測線路進行偵測。
  8. 如請求項1所述之電致發光顯示裝置，其中該面板驅動電路的一部分安裝在多個源極驅動積體電路上，其中該比較器被提供為多個比較器，並且該些比較器被安裝在該些源極驅動積體電路的每一個之上，該邏輯電路和該參考電壓產生電路被安裝在一印刷電路板上，該偵測線路被提供為多個偵測線路，以及該些比較器的數量等於該些偵測線路的數量。
  9. 如請求項8所述之電致發光顯示裝置，其中該比較器包含輸入該第一比較器參考電壓與該第二比較器參考電壓的一第一輸入端，輸入該偵測線路的電壓的一第二輸入端以及產生該第一比較輸出與該第二比較輸出的一輸出端，以及該電致發光顯示裝置更包含在該比較器之該第一輸入端與該第二輸入端之間連接的一初始化開關。
  10. 如請求項9所述之電致發光顯示裝置，其中該初始化開關於該偵測期間關閉， 該初始化開關於該偵測期間前的一初始化期間開啟，以及該參考電壓產生電路更用於在該初始化期間透過該比較器向該偵測線路提供該偵測參考電壓。
  11. 如請求項8所述之電致發光顯示裝置，其中該些源極驅動積體電路的每一個包含該序列化電路。
  12. 如請求項1所述的電致發光顯示裝置，其中該像素包含共用該偵測線路的多個子像素，以及當該些子像素之一被判斷有缺陷時，該邏輯電路更用於僅對於一有缺陷子像素進行暗點處理或對包含該有缺陷子像素的一整個像素進行暗點處理。
  13. 一種電致發光顯示裝置，包含：一像素；一面板驅動電路，連接至該像素，並且用於在一偵測期間向該像素提供具有開啟位準之一掃描訊號與具有關閉位準之一偵測資料電壓；一比較器，包含接收一參考電壓之一第一輸入端與連接至一偵測線路之一第二輸入端；一邏輯電路，用於分別在該偵測期間的一第一時間與一第二時間基於一第一比較輸出與一第二比較輸出判斷該像素內的一缺陷是否發生子像素；以及一源極驅動積體電路，被配置為包括一序列化電路， 其中該參考電壓在該第一時間被設定為高於一偵測參考電壓的一第一比較器參考電壓，在該第二時間被設定為低於一偵測參考電壓的一第二比較器參考電壓；以及該偵測參考電壓與在該偵測期間之前施加在該偵測線路的一電壓相同，且其中該序列化電路用於序列化自該比較器輸入的該第一比較輸出及該第二比較輸出以提供序列傳輸資料至該邏輯電路。
  14. 一種電致發光顯示裝置，包含：一像素，連接至一偵測線路；一面板驅動電路，用於在一偵測期間內關閉包含在該像素內的一驅動元件；一參考電壓產生電路，用於在該偵測期間之前的一初始化期間向一偵測線路提供一偵測參考電壓；一動態邏輯電路，包含連接於一第一位準電力與一第二位準電力之間的一第一輸出節點以及第二輸出節點，該動態邏輯電路係用於透過一第一輸出節點產生一第一邏輯輸出以及透過一第二輸出節點產生一第二邏輯輸出，並且該第一邏輯輸出與該第二邏輯輸出在該偵測期間基於該偵測線路從該偵測參考電壓改變的一電壓而改變；一邏輯電路，用於基於在該偵測期間獲得之該第一邏輯輸出與該第二邏輯輸出判斷一像素內的一缺陷是否發生子像素；以及 一源極驅動積體電路，被配置為包括一序列化電路，其中該序列化電路用於序列化自該動態邏輯電路輸入的該第一邏輯輸出及該第二邏輯輸出以提供序列傳輸資料至該邏輯電路。
  15. 如請求項14所述的電致發光顯示裝置，其中該邏輯電路基於在該偵測期間獲得之該第一邏輯輸出與該第二邏輯輸出的一邏輯組合判斷該像素內的該缺陷是否發生子像素。
  16. 如請求項14所述的電致發光顯示裝置，其中，在介於該初始化期間與該偵測期間之一預充電期間，該動態邏輯電路基於該第一位準電力預充電一第一輸出於該第一輸出節點以及基於該第二位準電力預充電一第二輸出於該第二輸出節點。
  17. 如請求項16所述的電致發光顯示裝置，其中，當在該偵測期間該偵測線路的該電壓高於一N型電晶體的一閾值電壓時，該第一輸出節點連接至該第二位準電力並且該第一邏輯輸出自預充電之該第一輸出改變第二低輸出，以及該第二輸出節點是浮接的並且該第二邏輯輸出維持為預充電之該第二輸出。
  18. 如請求項16所述的電致發光顯示裝置，其中，當在該偵測期間該偵測線路的該電壓低於一P型電晶體的一閾值電壓時， 該第一輸出節點是浮接的並且該第一邏輯輸出維持為預充電之該第一輸出，以及該第二輸出節點連接至該第一位準電力並且該第二邏輯輸出自預充電之該第二輸出改變至第一輸出。
  19. 如請求項16所述的電致發光顯示裝置，其中，當在該偵測期間該偵測線路的該電壓高於一P型電晶體的一閾值電壓且低於一N型電晶體之一閾值電壓時，該第一輸出節點是浮接的並且該第一邏輯輸出維持為預充電之該第一輸出，以及該第二輸出節點是浮接的並且該第二邏輯輸出維持為預充電之該第二輸出。
  20. 如請求項16所述的電致發光顯示裝置，其中該動態邏輯電路包含：一第一電晶體，在該第一位準電力與該第一輸出節點之間連接並且基於一第一開關控制訊號開啟；一第二電晶體，在該第一輸出節點與第一連接節點之間連接並且基於該偵測線路的該電壓開啟；一第三電晶體，在該第一連接節點與該第二位準電力之間連接並且基於該第一開關控制訊號開啟；一第四電晶體，在該第一位準電力與一第二連接節點之間連接並且基於一第二開關控制訊號開啟； 一第五電晶體，在該第二輸出節點與該第二連接節點之間連接並且基於該偵測線路的該電壓開啟；以及一第六電晶體，在該第二輸出節點與該第二位準電力之間連接並且基於該第二開關控制訊號開啟，該第一電晶體、該第四電晶體以及該第五電晶體中的每一個為一P型電晶體，並且該第二電晶體、該第三電晶體以及該第六電晶體中的每一個為一N型電晶體。
  21. 如請求項20所述之電致發光顯示裝置，其中該第一開關控制訊號與該第二開關控制訊號具有相反的相位。
  22. 如請求項20所述之電致發光顯示裝置，其中，在該預充電期間，該第一開關控制訊號維持比該P型電晶體的閾值電壓更低之一第一電壓位準，並且該第二開關控制訊號維持比該N型電晶體的閾值電壓更高之一第二電壓位準，並且在偵測期間，該第一開關控制訊號維持該第二電壓位準，並且該第二開關控制訊號維持該第一電壓位準。
  23. 如請求項14所述的電致發光顯示裝置，更包含一部分的面板驅動電路安裝在其上面的多個源極驅動積體電路，並且該動態邏輯電路被安裝在該些源極驅動積體電路的每一個。
  24. 一種電致發光顯示裝置，包含： 一像素，連接至一偵測線路；一面板驅動電路，用於在一第一偵測期間內與一第二偵測期間內關閉包含在該像素內的驅動元件；一參考電壓產生電路，用於在該第一偵測期間之前之第一初始化期間向該偵測線路提供一第一偵測參考電壓並且在該第二偵測期間之前之第二初始化期間向該偵測線路提供一第二偵測參考電壓；一動態邏輯電路包含，連接於一第一位準電力與一第二位準電力之間的一第一輸出節點以及第二輸出節點，該動態邏輯電路係用於透過該第一輸出節點產生一第一邏輯輸出以及透過該第二輸出節點產生一第二邏輯輸出，該第一邏輯輸出在該第一偵測期間基於該偵測線路之電壓被改變並且該第二邏輯輸出在該第二偵測期間基於該偵測線路之該電壓被改變；以及一邏輯電路，用於在該第二偵測期間基於在該第一偵測期間獲得之該第一邏輯輸出與該第二邏輯輸出判斷該像素的一缺陷是否發生子像素。
  25. 如請求項24所述之電致發光顯示裝置，其中該第二偵測參考電壓高於該第一偵測參考電壓，該第一偵測參考電壓高於該第二位準電力，並且該第二偵測參考電壓低於該第一位準電力。
  26. 如請求項24所述之電致發光顯示裝置，其中在該第一初始化期間，反應於一第一開關控制訊號，該動態邏輯電路基於該第一位準電力將一第一輸出充電至該第一輸出節點，以及在該第二初始化期間，反應於一第二開關控制訊號，該動態邏輯電路基於該第二位準電力將一第二輸出充電至該第二輸出節點。
  27. 如請求項26所述之電致發光顯示裝置，其中該動態邏輯電路包含：一第一電晶體，在該第一位準電力與該第一輸出節點之間連接並且基於該第一開關控制訊號開啟；一第二電晶體，在該第一輸出節點與該第二位準電力之間連接並且基於該偵測線路的該電壓開啟；一第三電晶體，在該第一位準電力與該第二輸出節點之間連接並且基於該偵測線路的該電壓開啟；一第四電晶體，在該第二輸出節點與該第二位準電力之間連接並且基於該第二開關控制訊號開啟；該第一電晶體與該第三電晶體中的每一個為一P型電晶體，並且該第二電晶體與該第四電晶體中的每一個為一N型電晶體。
  28. 如請求項27之電致發光顯示裝置，其中該第一電晶體在該第一初始化期間基於具有一第二電壓位準之該第一開關控制訊號初始化維持一開啟狀態，並且在該第一偵測期間基於具有一第一電壓位準的該第一開關控制訊號維持一關閉狀態，並且該第四電晶體在該第二初始化期間基於具有一第一電壓位準之該第二開關控制訊號維持一開啟狀態並且在該第二偵測期間基於具有一第二電壓位準之該第二開關控制訊號維持一關閉狀態。
  29. 如請求項27之電致發光顯示裝置，其中，當在該偵測期間該偵測線路的該電壓高於該N型電晶體的一閾值電壓時，該第二電晶體被開啟，因此，該第一輸出節點連接至該第二位準電力並且該第一邏輯輸出基於該第二位準電力自充電之該第一輸出改變至第二輸出，並且當在第二偵測期間該偵測線路之該電壓高於該N型電晶體之該閾值電壓時，該第二電晶體被關閉，因此，該第一輸出節點是浮接的並且該第一邏輯輸出維持為充電之該第一輸出。
  30. 如請求項27之電致發光顯示裝置，其中，當在該第二偵測期間該偵測線路的該電壓低於該P型電晶體的一閾值電壓時，該第三電晶體被開啟，因此，該第二輸出節點連接至該第一位準電力並且一第二邏輯輸出基於該第一位準電力自充電之該第二輸出改變至第一輸出，並且 當在該第二偵測期間該偵測線路的該電壓高於該P型電晶體的該閾值電壓時，該第三電晶體被關閉，因此，該第二輸出節點是浮接的並且該第二邏輯輸出維持為充電之該第二輸出。
  31. 如請求項24所述之電致發光顯示裝置，更包含一部分的面板驅動電路安裝在其上面的多個源極驅動積體電路，並且該動態邏輯電路被安裝在該些源極驅動積體電路的每一個。
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