TWI739667B - 具有延長放電時間機制的靜電防護電路 - Google Patents

Abstract

一種具有延長放電時間機制的靜電防護電路，包含：容阻電路、反向器、開關電晶體及放電電晶體。容阻電路耦接於靜電輸入端及接地端，並包含輸入控制端。靜電輸入端接收靜電輸入。反向器包含：P型電晶體及N型電晶體電路。P型電晶體耦接於靜電輸入端及輸出控制端。N型電晶體電路包含耦接於輸出控制端及接地端間且串聯的N型電晶體， N型電晶體的其中二者間具有內部連接端。P型及N型電晶體之閘極受輸入控制端控制。開關電晶體耦接於靜電輸入端及內部連接端。放電電晶體耦接於靜電輸入端及接地端。各開關電晶體以及放電電晶體之閘極受輸出控制端控制。

Description

具有延長放電時間機制的靜電防護電路

本發明是關於靜電防護技術，尤其是關於一種具有延長放電時間機制的靜電防護電路。

靜電放電（electrostatic discharge；ESD）會造成電子元件、儀器設備永久性損壞，進而影響積體電路的電路功能，使產品無法正確工作。

靜電放電的現象可能在晶片製造、封裝、測試、存放或搬運的狀況下產生。為了再現與預防靜電放電，積體電路產品可產品透過靜電防護的元件或是電路並搭配測試來增強積體電路對於靜電放電的保護能力，進而提升電子產品的良率。

鑑於先前技術的問題，本發明之一目的在於提供一種具有延長放電時間機制的靜電防護電路，以改善先前技術。

本發明包含一種具有延長放電時間機制的靜電防護電路，包含：容阻電路、反向器、開關電晶體以及放電電晶體。容阻電路電性耦接於靜電輸入端以及接地端間，並包含輸入控制端，其中靜電輸入端預設於低態準位，並配置以接收靜電輸入。反向器包含：P型電晶體以及N型電晶體電路。P型電晶體電性耦接於靜電輸入端以及輸出控制端。N型電晶體電路包含電性耦接於輸出控制端以及接地端間且互相串聯的複數N型電晶體， N型電晶體的其中二者間具有內部連接端，其中各P型電晶體以及N型電晶體之閘極受輸入控制端控制。開關電晶體電性耦接於靜電輸入端以及內部連接端間。放電電晶體電性耦接於靜電輸入端以及接地端間，其中各開關電晶體以及放電電晶體之閘極受輸出控制端控制。

有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

本發明之一目的在於提供一種具有延長放電時間機制的靜電（electrostatic discharge；ESD）防護電路，以藉由開關電晶體的設置，在容阻電路的輸入控制端於預設時間轉態後，延長放電電晶體的導通時間，以對靜電輸入端進行更長時間的放電。

請參照圖1。圖1顯示本發明之一實施例中，一種具有延長放電時間機制的靜電防護電路100的電路圖。靜電防護電路100包含：容阻電路110、反向器120、開關電晶體130以及放電電晶體140。

容阻電路110電性耦接於靜電輸入端EIN以及接地端GND間，並包含輸入控制端CIN。容阻電路110包含：電阻R以及電容C。其中，電阻R電性耦接於靜電輸入端EIN以及輸入控制端CIN間，電容C電性耦接於輸入控制端CIN以及接地端GND間。

於不同的實施例中，電阻R可為例如，但不限於一般電阻、電晶體電阻、多晶矽電阻或N型井電阻。電容C可為例如，但不限於一般電容、金氧半電晶體（metal-oxide-semiconductor；MOS）電容、金屬氧化物金屬（metal-oxide-metal；MOM）電容或金屬絕緣層金屬（metal-insulator-metal；MIM）電容。然而，本發明並不以此為限制。

反向器120包含：P型電晶體150以及N型電晶體電路160。其中，P型電晶體150電性耦接於靜電輸入端EIN以及輸出控制端COU間。N型電晶體電路160包含電性耦接於輸出控制端COU以及接地端GND間且互相串聯的N型電晶體170及N型電晶體180，N型電晶體170、180間具有內部連接端ICO。各P型電晶體150以及N型電晶體170、180之閘極皆受輸入控制端CIN控制。

開關電晶體130電性耦接於靜電輸入端EIN以及內部連接端ICO間。放電電晶體140電性耦接於靜電輸入端EIN以及接地端GND間。其中，各開關電晶體130以及放電電晶體140之閘極受輸出控制端COU控制。於本實施例中，開關電晶體130以及放電電晶體140均為單一個N型電晶體，例如但不限於N型金氧半電晶體或是NPN雙極接面電晶體。

以下將針對靜電防護電路100的運作，進行更詳細的說明。

請參照圖2。圖2顯示本發明之一實施例中，靜電防護電路100在接收到靜電輸入ESD時的電路圖。

在靜電輸入端EIN尚未接收到靜電輸入ESD時，靜電輸入端EIN將預設於低態準位。此時，電性耦接於靜電輸入端EIN的容阻電路110，亦將由於靜電輸入端EIN位於低態準位，而使輸入控制端CIN位於低態準位。

當靜電輸入端EIN接收到靜電輸入ESD時，將自低態準位升高至高態準位（在圖2中標示為「0-＞1」）。此時，容阻電路110將使輸入控制端CIN在預設時間內維持低態準位（在圖2中標示為「0」）。更詳細地說，雖然容阻電路110中的電阻R與靜電輸入端EIN電性耦接，但需要時間對電容C進行充電，來使輸入控制端CIN的電壓準位升高。

因此，在預設時間前，輸入控制端CIN將由於電壓準位尚未超過轉態點而位於低態準位。於一實施例中，預設時間是由電阻R以及電容C的時間常數決定。於一實施例中，靜電輸入ESD使靜電輸入端EIN升高至高態準位所需的時間為奈秒（nanosecond；ns）等級，而容阻電路110使輸入控制端CIN升高至高態準位所需的時間為微秒（microsecond；µs）等級。

位於低態準位的輸入控制端CIN將透過反向器120使輸出控制端COU升高至高態準位（在圖2中標示為「0-＞1」）。更詳細地說，輸入控制端CIN將使P型電晶體150導通，以及使N型電晶體電路160關閉。導通的P型電晶體150將使高態準位的靜電輸入端EIN對輸出控制端COU充電，而升高至高態準位（在圖2中標示為「0-＞1」）。

高態準位的輸出控制端COU將同時使開關電晶體130以及放電電晶體140導通。

開關電晶體130的導通將使高態準位的靜電輸入端EIN對N型電晶體170、180間之內部連接端ICO進行充電。因此，內部連接端ICO將升高至高態準位（在圖2中標示為「0-＞1」）而關閉N型電晶體電路160，進而使輸出控制端COU維持於高態準位。

放電電晶體140的導通可形成例如，但不限於電流Id，以對靜電輸入端EIN放電至接地端GND。

請參照圖3。圖3顯示本發明之一實施例中，靜電防護電路100在接收到靜電輸入ESD經過預設時間後的電路圖。

輸入控制端CIN在預設時間後升高至高態準位（在圖3中標示為「0-＞1」）。其中，高態準位的輸入控制端CIN將使P型電晶體150關閉。進一步地，輸入控制端CIN理應使N型電晶體電路160導通。

然而，開關電晶體130在此時維持導通，使高態準位的靜電輸入端EIN對N型電晶體170、180間之內部連接端ICO進行充電，內部連接端ICO將維持高態準位（在圖2中標示為「1」）。因此，即便輸入控制端CIN為高態準位，N型電晶體電路160仍將因為內部連接端ICO維持高態準位，而使N型電晶體170因為閘極與源極間的壓差不足而關閉，進而使N型電晶體電路160關閉。

關閉的N型電晶體電路160將使輸出控制端COU維持於高態準位（在圖2中標示為「1」），而使放電電晶體140繼續導通形成電流Id以對靜電輸入端EIN放電。

請參照圖4。圖4顯示本發明之一實施例中，靜電防護電路100在靜電輸入端EIN經由放電電晶體140完成放電後的電路圖。

當靜電輸入端EIN放電至低態準位（在圖2中標示為「1-＞0」）時，將無法再經由開關電晶體130對內部連接端ICO充電。為高態準位（在圖4中標示為「1」）的輸入控制端CIN將使N型電晶體180導通以對內部連接端ICO放電，使內部連接端ICO自高態準位降至低態準位（在圖4中標示為「1-＞0」）。

無法維持高態準位的內部連接端ICO，將使N型電晶體170因為閘極與源極間的壓差大於其閾值電壓而導通。導通的N型電晶體電路160將進而使輸出控制端COU降低至低態準位（在圖4中標示為「1-＞0」），而使放電電晶體140以及開關電晶體130關閉。

於一實施例中，容阻電路110將在一段時間後經由電容C的放電而使輸入控制端CIN降至低態準位（未標示於圖中），而回復至尚未接收靜電輸入ESD的狀態。

在部分其他技術中，容阻電路的輸入控制端於預設時間轉態後，將使輸出控制端隨之轉態，導致放電電晶體較早關閉而無法對靜電輸入端完全放電。

相對的，本發明中的靜電防護電路100可藉由開關電晶體130的設置，在容阻電路110的輸入控制端CIN於預設時間轉態後，再延長放電電晶體140的導通時間，以對靜電輸入端EIN進行更長時間的放電。

須注意的是，上述實施例中的部分元件，可在不影響靜電防護電路100的操作下，以其他元件代替。舉例而言，於一實施例中，開關電晶體130可透過一個附加反向器（未繪示於圖中）電性耦接於輸出控制端COU之P型電晶體。其中，P型電晶體可為例如，但不限於P型金氧半電晶體或是PNP雙極接面電晶體。

類似地，於一實施例中，放電電晶體140亦可透過一個附加反向器（未繪示於圖中）電性耦接於輸出控制端COU之P型電晶體。其中，P型電晶體可為例如，但不限於P型金氧半電晶體或是PNP雙極接面電晶體。

此外，於一實施例中，開關電晶體130亦可包含複數個電性串聯的N型或P型電晶體，並均受到輸出控制端COU的控制。

進一步地，在圖1的實施例中，N型電晶體電路160包含的N型電晶體的數目為兩個。然而在其他實施例中，N型電晶體電路160包含的N型電晶體的數目可為兩個以上的任何數值，且內部連接端可設置於任二相鄰的N型電晶體間。

需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。

綜合上述，本發明中具有延長放電時間機制的靜電防護電路可藉由開關電晶體的設置，在容阻電路的輸入控制端於預設時間轉態後，再延長放電電晶體的導通時間，以對靜電輸入端進行更長時間的放電。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100:靜電防護電路 110:容阻電路 120:反向器 130:開關電晶體 140:放電電晶體 150:P型電晶體 160:N型電晶體電路 170、180:N型電晶體 C:電容 CIN:輸入控制端 COU:輸出控制端 EIN:靜電輸入端 ESD:靜電輸入 GND:接地端 ICO:內部連接端 Id:電流 R:電阻

［圖1］顯示本發明之一實施例中，一種具有延長放電時間機制的靜電防護電路的電路圖； ［圖2］顯示本發明之一實施例中，靜電防護電路在接收到靜電輸入時的電路圖； ［圖3］顯示本發明之一實施例中，靜電防護電路在接收到靜電輸入經過預設時間後的電路圖；以及 ［圖4］顯示本發明之一實施例中，靜電防護電路在靜電輸入端經由放電電晶體完成放電後的電路圖。

100:靜電防護電路

110:容阻電路

120:反向器

130:開關電晶體

140:放電電晶體

150:P型電晶體

160:N型電晶體電路

170、180:N型電晶體

C:電容

CIN:輸入控制端

COU:輸出控制端

EIN:靜電輸入端

GND:接地端

ICO:內部連接端

R:電阻

Claims (10)

1. 一種具有延長放電時間機制的靜電(electrostatic discharge；ESD)防護電路，包含：一容阻電路，電性耦接於一靜電輸入端以及一接地端間，並包含一輸入控制端，其中該靜電輸入端預設於一低態準位，並配置以接收一靜電輸入；一反向器，包含：一P型電晶體，電性耦接於該靜電輸入端以及一輸出控制端；以及一N型電晶體電路，包含電性耦接於該輸出控制端以及該接地端間且互相串聯的複數N型電晶體，該等N型電晶體的其中二者間具有一內部連接端，其中各該P型電晶體以及該等N型電晶體之一閘極受該輸入控制端控制；一開關電晶體，電性耦接於該靜電輸入端以及該內部連接端間；以及一放電電晶體，電性耦接於該靜電輸入端以及該接地端間，其中各該開關電晶體以及該放電電晶體之一閘極受該輸出控制端控制。
2. 如申請專利範圍第1項所述之靜電防護電路，其中當該靜電輸入端接收到該靜電輸入時自該低態準位升高至一高態準位，該輸入控制端在一預設時間內維持該低態準位，透過該反向器使該輸出控制端升高至該高態準位；該輸出控制端使該開關電晶體導通以使該內部連接端升高至該高態準位而關閉該N型電晶體電路，進而使該輸出控制端維持於該高態準位，該輸出控制端使該放電電晶體導通以對該靜電輸入端放電。
3. 如申請專利範圍第2項所述之靜電防護電路，其中該輸入控制端在該預設時間後升高至該高態準位，該開關電晶體維持導通以使該內部連接 端維持該高態準位而關閉該N型電晶體電路，進而使該輸出控制端維持於該高態準位而使該放電電晶體導通以對該靜電輸入端放電。
4. 如申請專利範圍第3項所述之靜電防護電路，當該靜電輸入端放電至該低態準位，該開關電晶體無法使該內部連接端維持該高態準位，而使該N型電晶體電路根據該輸入控制端導通，進而使該輸出控制端降低至該低態準位，而使該放電電晶體以及該開關電晶體關閉。
5. 如申請專利範圍第1項所述之靜電防護電路，其中該容阻電路包含：一電阻，電性耦接於該靜電輸入端以及該輸入控制端間；以及一電容，電性耦接於該輸入控制端以及該接地端間；其中該預設時間由該電阻以及該電容之一時間常數決定。
6. 如申請專利範圍第5項所述之靜電防護電路，其中該電阻為一電晶體電阻、一多晶矽電阻或一N型井電阻。
7. 如申請專利範圍第5項所述之靜電防護電路，其中該電容為一金氧半電晶體電容、一金屬氧化物金屬電容或一金屬絕緣層金屬電容。
8. 如申請專利範圍第1項所述之靜電防護電路，其中該放電電晶體包含一N型電晶體或透過一附加反向器電性耦接於該輸出控制端之一P型電晶體。
9. 如申請專利範圍第1項所述之靜電防護電路，其中該開關電晶體包含一N型電晶體或透過一附加反向器電性耦接於該輸出控制端之一P型電晶體。
10. 如申請專利範圍第1項所述之靜電防護電路，其中該開關電晶體包含複數個電性串聯的電晶體。

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