TWI739641B - 記憶體元件及其製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 33
- 238000000926 separation method Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 238000002955 isolation Methods 0.000 claims description 179
- 238000000034 method Methods 0.000 claims description 65
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000003491 array Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 39
- 239000000463 material Substances 0.000 description 36
- 230000008569 process Effects 0.000 description 27
- 238000003860 storage Methods 0.000 description 15
- 238000005192 partition Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- WQZGKKKJIJFFOK-GASJEMHNSA-N Glucose Natural products OC[C@H]1OC(O)[C@H](O)[C@@H](O)[C@@H]1O WQZGKKKJIJFFOK-GASJEMHNSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000008103 glucose Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000543 intermediate Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000001568 sexual effect Effects 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10D62/115—Dielectric isolations, e.g. air gaps
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Abstract
一種記憶體元件，包括基底以及堆疊結構，堆疊結構包括交替地佈置的第一介電層和電極層。在第一橫向方向上，記憶體元件包括陣列區域和佈置在陣列區域之間的階梯區域。在第二橫向方向上，堆疊結構包括第一塊和第二塊，第一塊和第二塊各自包括壁結構區域並且沿著第一橫向方向延伸。第一塊和第二塊的壁結構區域彼此相鄰並且一起形成階梯區域中的壁結構。還包括第一分離結構穿過堆疊結構形成，並且沿著第一橫向方向在陣列區域中位於第一塊與第二塊之間，以及第二介電層，第二介電層在階梯區域中位於第一塊與第二塊之間，並且與第一介電層交替。
Description
本發明一般地涉及半導體製造技術領域，並且更具體地，涉及一種記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製作製程使平面儲存單元縮小到了更小的尺寸。但是，隨著儲存單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。因此，平面儲存單元的儲存密度接近上限。
半導體電子元件的生產製程隨著平面快閃記憶體的發展取得了巨大的進步。然而，近年來，平面快閃記憶體的持續發展遇到了許多挑戰，例如物理極限、現有的微影極限、儲存電子密度極限等。在此背景下，為了解決平面快閃記憶體所遇到的困難並且追求各個記憶體單元的較低生產成本，已出現各種立體(3D)快閃記憶體結構，包括3D或非(NOR)和3D與非(NAND)快閃記憶體結構。
在NOR型結構的3D快閃記憶體中，記憶體單元並聯地佈置在位元線與地線之間，而在NAND型結構的3D快閃記憶體中，記憶體單元串聯地佈置在位
元線與地線之間。具有疊層結構的NAND快閃記憶體儲存器具有較低的讀取速度，但是具有較高的寫入速度和擦除速度。因此，NAND快閃記憶體適於儲存資料。此外，NAND快閃記憶體還表現出許多優點，例如用於資料儲存的小單元大小和大儲存容量。
一種3D NAND快閃記憶體包括多個記憶體陣列結構，其中各個記憶體陣列結構包括佈置成3D陣列的多個記憶體單元。3D NAND快閃記憶體還包括用於在不同層級上與記憶體單元進行電性連接的多個階梯結構。在許多設計中，各個階梯結構對應於一個記憶體陣列結構並且位於記憶體陣列結構的一側上。來自階梯結構的電性連接全部延伸到相同方向，以連接記憶體陣列結構。
當記憶體陣列結構中的堆疊層的數量增加時，從階梯結構到記憶體陣列結構的連接線的電阻增加，進而導致電阻-電容(RC)延遲問題。因此，3D NAND快閃記憶體的性能可能是不期望的。
為了減小階梯結構與對應的記憶體單元之間的連接線的長度，在一些設計中，階梯結構設置在兩個記憶體陣列結構之間，並且來自階梯結構的電性連接可以在兩個方向上延伸以連接記憶體陣列結構。如此，連接線的總電阻可以是低的，並且因此可以抑制RC延遲問題。當在兩個記憶體陣列結構之間形成階梯結構時，來自階梯結構的一些電性連接需要穿過壁結構以連接到兩個記憶體結構。然而，當3D NAND快閃記憶體中的堆疊層的數量增加時，壁結構的高度可能增加，並且因此壁結構的塌陷可能成為3D NAND快閃記憶體的問題。
所公開的記憶體元件和製造方法旨在解決上述一個或多個問題和本領域的其他問題。
本發明的一個方面提供了一種記憶體元件。該記憶體元件包括：基底；以及堆疊結構，堆疊結構包括交替地佈置在基底之上的多個第一介電層和多個電極層。在相對於基底的第一橫向方向上，記憶體元件包括陣列區域和佈置在陣列區域之間的階梯區域。在相對於基底的第二橫向方向上，堆疊結構包括第一塊和第二塊，第一塊和第二塊各自包括壁結構區域並且沿著第一橫向方向延伸。第一塊和第二塊的壁結構區域彼此相鄰並且一起形成階梯區域中的壁結構。該記憶體元件還包括第一分離結構，第一分離結構垂直穿過堆疊結構形成，並且沿著第一橫向方向在陣列區域中位於第一塊與第二塊之間；以及多個第二介電層，多個第二介電層在階梯區域中位於第一塊與第二塊之間，並且與多個第一介電層交替。
本發明的另一方面提供一種用於形成記憶體元件的方法。該方法包括形成堆疊結構，堆疊結構包括交替地佈置在基底之上的多個第一介電層和多個第二介電層。在相對於基底的第一橫向方向上，堆疊結構形成在陣列區域和佈置在陣列區域之間的階梯區域中。該方法包括形成多個閘極線縫隙(GLS)，多個閘極線縫隙(GLS)垂直穿過堆疊結構並進入基底中，並且沿著第一橫向方向延伸。在相對於基底的第二橫向方向上，多個閘極線縫隙(GLS)至少限定第一塊和第二塊。多個閘極線縫隙(GLS)包括在第一塊與第二塊之間的邊界處形成在各個陣列區域中的閘極線縫隙(GLS)。該方法還包括從陣列區域並且部分地從階梯區域去除多個第二介電層。沿著第一橫向方向，多個第二介電層的一部分保留在與第一塊和第二塊之間的邊界相鄰的階梯區域中。
在本發明的其中一些實施例中，提供一種記憶體元件，包括一基底，一堆疊結構，所述堆疊結構包括交替地佈置在所述基底之上的多個第一介電層和多個電極層，其中在相對於所述基底的一第一橫向方向上，所述記憶體元件包括一陣列區域和佈置在所述陣列區域之間的一階梯區域，以及在相對於所述基底的一第二橫向方向上，所述堆疊結構包括一第一塊和一第二塊，所述第一塊和所述第二塊各自包括一壁結構區域，並且沿著所述第一橫向方向延伸，其中，所述第一塊和所述第二塊的所述壁結構區域彼此相鄰，並且一起形成所述階梯區域中的一壁結構，一第一分離結構，所述第一分離結構垂直穿過所述堆疊結構形成，並且沿著所述第一橫向方向，在所述陣列區域中位於所述第一塊與所述第二塊之間，以及多個第二介電層，所述多個第二介電層在所述階梯區域中，位於所述第一塊與所述第二塊之間，並且與所述多個第一介電層交替。
在本發明的其中一些實施例中，還包括一第一隔離結構，所述第一隔離結構沿著所述第一橫向方向在所述階梯區域的每一側上、並且沿著所述第二橫向方向在所述第一塊與所述第二塊之間垂直穿過所述堆疊結構而形成，其中形成在所述第一塊與所述第二塊之間的各個陣列區域中的所述第一分離結構連接到所述第一隔離結構。
在本發明的其中一些實施例中，所述第一塊包括與所述第二塊相對的一第一側，並且所述第二塊包括與所述第一塊相對的一第二側，並且所述記憶體元件還包括一第二分離結構，所述第二分離結構形成在所述第一側和所述第二側中的每一個上，並且延伸穿過所述陣列區域和所述階梯區域。
在本發明的其中一些實施例中，還包括多個第二隔離結構，所述多
個第二隔離結構形成在所述第一塊與所述第二塊之間的所述壁結構中，其中在所述第一橫向方向上，所述多個第二介電層連接相鄰的一第二隔離結構，並且還將各個所述第一隔離結構連接到所述第二隔離結構。
在本發明的其中一些實施例中，其中所述多個第二隔離結構與所述第一隔離結構同時形成，並且所述第一隔離結構和所述多個第二隔離結構由絕緣材料所製成。
在本發明的其中一些實施例中，所述第一塊和所述第二塊中的每一個還包括多個指狀物，所述多個指狀物沿著所述第一橫向方向延伸，其中在所述第二橫向方向上，所述壁結構位於所述第一塊的所述多個指狀物與所述第二塊的所述多個指狀物之間。
在本發明的其中一些實施例中，其中所述第一塊和所述第二塊中的每一個還包括一階梯結構，所述階梯結構包括形成在所述多個指狀物的所述階梯區域中的多個台階，並且所述記憶體元件還包括多個字元線接觸，所述多個字元線接觸形成在所述階梯結構中，以電性連接所述多個台階。
在本發明的其中一些實施例中，還包括多個虛設通道結構，所述多個虛設通道結構穿過所述堆疊結構，形成在所述階梯區域中，其中所述第一隔離結構和所述多個虛設通道結構都由氧化矽製成。
在本發明的其中一些實施例中，還包括多個第三分離結構，所述多個第三分離結構形成在所述第一塊和所述第二塊中的每一個內，其中在各個陣
列區域中，所述多個第三分離結構設置在相鄰的指狀物之間、以及設置在所述壁結構區域與相鄰的指狀物之間。
在本發明的其中一些實施例中，所述第一隔離結構在所述第一橫向方向上的一尺寸大於所述壁結構區域在所述第二橫向方向上的一尺寸的一半，所述第一隔離結構在所述第二橫向方向上的所述尺寸在10奈米至40奈米的範圍內，並且所述壁結構區域在所述第二橫向方向上的一尺寸與所述多個指狀物中的各個指狀物在所述第二橫向方向上的一尺寸大致相同。
在本發明的其中一些實施例中，所述多個第一介質層由氧化矽製成，所述多個第二介質層由氮化矽製成，並且所述多個電極層由鎢製成。
在本發明的其中一些實施例中，提供一種用於形成記憶體元件的方法，包括：形成一堆疊結構，所述堆疊結構包括交替地佈置在一基底之上的多個第一介電層和多個第二介電層，其中在相對於所述基底的第一橫向方向上，所述堆疊結構形成在一陣列區域和佈置在所述陣列區域之間的一階梯區域中，形成多個閘極線縫隙(GLS)，所述多個閘極線縫隙(GLS)垂直穿過所述堆疊結構並進入所述基底中，並且沿著所述第一橫向方向延伸，其中在相對於所述基底的一第二橫向方向上，所述多個閘極線縫隙(GLS)至少定義出一第一塊和一第二塊，並且所述多個閘極線縫隙(GLS)中的至少一個的閘極線縫隙(GLS)，形成在所述第一塊與所述第二塊之間的一邊界處，並形成在各個陣列區域，以及從所述陣列區域並且從部分的所述階梯區域，去除所述多個第二介電層，其中沿著所述第一橫向方向，所述多個第二介電層的一部分保留在所述階梯區域中，其中所述階梯區域與所述第一塊和所述第二塊之間的所述邊界相鄰。
在本發明的其中一些實施例中，在形成所述多個閘極線縫隙(GLS)之前，還包括垂直穿過所述堆疊結構，並且在各個所述陣列區域與所述階梯區域之間的一邊界處形成一第一隔離結構，其中在所述第二橫向方向上，形成在各個所述陣列區域與所述階梯區域之間的所述邊界處的所述第一隔離結構，位於所述第一塊與所述第二塊之間的所述邊界處，並且在所述第一橫向方向上，形成在各個所述陣列區域與所述階梯區域之間的所述邊界處的所述第一隔離結構，在所述閘極線縫隙(GLS)與所述階梯區域相鄰的一側上，與形成在所述陣列區域中的所述閘極線縫隙(GLS)連接，並且所述階梯區域中，與所述第一塊與所述第二塊之間的所述邊界相鄰的所述多個第二介電層的一剩餘部分，將所述階梯區域的一側上的所述第一隔離結構連接到所述階梯區域的另一側上的所述第一隔離結構。
在本發明的其中一些實施例中，其中所述第一塊包括與所述第二塊相對的一第一側，並且所述第二塊包括與所述第一塊相對的一第二側，並且所述多個閘極線縫隙(GLS)還包括形成在所述第一側上，並且延伸穿過所述陣列區域和所述階梯區域的所述閘極線縫隙(GLS)，以及形成在所述第二側上，並且延伸穿過所述陣列區域和所述階梯區域的所述閘極線縫隙(GLS)。
在本發明的其中一些實施例中，當垂直穿過所述堆疊結構並且在各個陣列區域與所述階梯區域之間的所述邊界處形成所述第一隔離結構時，還包括在所述階梯區域中形成多個第二隔離結構，其中在所述第二橫向方向上，所述多個第二隔離結構中的各個第二隔離結構與所述第一隔離結構對準，所述第一隔離結構和所述多個第二隔離結構由絕緣材料製成，並且在從所述陣列區域
以及從部分的所述階梯區域去除所述多個第二介電層之後，所述階梯區域中的所述多個第二介電層的所述剩餘部分連接相鄰的所述第二隔離結構，並且還將各個所述第一隔離結構連接到所述第二隔離結構。
在本發明的其中一些實施例中，還包括在從所述陣列區域並且從部分的所述階梯區域去除所述多個第二介電層之後，在相鄰的所述第一介電層之間形成多個電極層。
在本發明的其中一些實施例中，所述第一塊和所述第二塊中的每一個包括沿著所述第一橫向方向延伸的一壁結構區域和多個指狀物，其中所述第一塊和所述第二塊的所述壁結構區域彼此相鄰，並且一起形成所述階梯區域中的一壁結構，並且所述方法還包括對於所述第一塊和所述第二塊中的每一個，在所述多個指狀物的所述階梯區域中形成一階梯結構，所述階梯結構包括多個台階，以及在所述階梯結構中形成多個字元線接觸以電性連接所述多個台階。
在本發明的其中一些實施例中，在從所述陣列區域以及從部分的所述階梯區域去除所述多個第二介電層之前，還包括穿過所述堆疊結構在所述階梯區域中形成多個虛設通道結構，其中所述第一隔離結構和所述多個虛設通道結構都由氧化矽製成。
在本發明的其中一些實施例中，所述多個閘極線縫隙(GLS)還包括形成在所述第一塊和所述第二塊中的每一個內的所述閘極線縫隙(GLS)，其中在各個陣列區域中，所述閘極線縫隙(GLS)設置在相鄰的所述指狀物之間，以及設置在所述壁結構區域與相鄰的所述指狀物之間，並且從各個塊的所述陣
列區域中或所述階梯結構中的一點，到所述多個閘極線縫隙(GLS)中的最接近的閘極線縫隙(GLS)的一最長距離，小於從處於所述階梯區域中並且在相鄰塊之間的一邊界處的一點，到所述多個閘極線縫隙(GLS)中的最接近的閘極線縫隙(GLS)的一最短距離。
在本發明的其中一些實施例中，還包括在從所述陣列區域並且部分地從所述階梯區域去除所述多個第二介電層之後，在相鄰的第一介電層之間形成多個電極層，其中沿著所述第一橫向方向，在相鄰的第一介電層之間形成所述多個電極層之後，在所述第一塊與所述第二塊之間的所述邊界處形成的所述多個電極層的一部分，將在所述第一塊與所述第二塊之間的各個陣列區域中形成的所述閘極線縫隙(GLS)與所述多個第二介電層的所述剩餘部分分離，以及去除形成在所述第一塊與所述第二塊之間的所述邊界處的所述多個電極層的所述部分，以延伸形成在各個所述陣列區域中的所述閘極線縫隙(GLS)，進而接觸所述多個第二介電層的所述剩餘部分。
本領域技術人員根據本發明的說明書、申請專利範圍書和附圖可以理解本發明的其他方面。
100:3D記憶體元件
102:記憶體平面
104:階梯結構
106:記憶體陣列結構
200:3D記憶體元件
202:記憶體平面
204:階梯結構
206-1:記憶體陣列結構(第一記憶體陣列結構)
206-2:記憶體陣列結構(第二記憶體陣列結構)
300:3D記憶體元件
301:階梯區域
302:塊
303:陣列區域
304:指狀物
306:壁結構區域
308:閘極線縫隙(GLS)
310:切口
312:字元線接觸
314:虛設通道結構
318:通道結構
321:介電層
322:犧牲層
350:基底
400:階梯結構
401:堆疊結構
402:第一階梯區
404:壁結構
406-1:第一對階梯
406-2:第一對階梯
408-1:分區
408-2:分區
408-3:分區
410-1:第二對階梯
410-2:第二對階梯
412:第二階梯區
414-1:第三對階梯
414-2:第三對階梯
416-1:第四對階梯
416-2:第四對階梯
501:階梯區域
502:塊
503:陣列區域
504:指狀物
506:壁結構區域
508:閘極線縫隙(GLS)
510:切口
512:第二隔離結構
514:虛設通道結構
516:第一隔離結構
518:通道結構
521:第一介電層
522:第二介電層
531:電極層
550:基底
S601:步驟
S602:步驟
S603:步驟
S604:步驟
S605:步驟
E:點
F:點
L1:距離
L2:距離
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本發明內容的各方面。注意的是，根據業界中的標準實踐，各種特徵沒有按比例繪製。事實上，為了論述的清楚，各種特徵的尺寸可以任意增加或減少。
以下附圖僅是根據各種公開的實施例用於說明性目的示例，並且不旨在限制本發明的範圍。
圖1示出了在記憶體平面的邊緣處具有階梯結構的3D記憶體元件的示意圖；圖2示出了在記憶體平面的中間區域中具有階梯結構的另一3D記憶體元件的示意圖；圖3示出了在記憶體平面的中心處具有階梯結構的3D記憶體元件的平面圖；圖4示出了圖3所示的3D記憶體元件沿A-A’方向的截面圖；圖5示出了3D記憶體元件的階梯結構的頂部正面透視圖；圖6-圖14示出了根據本發明的各種實施例的在示例性方法的某些階段的半導體結構的示意圖；圖15示出了根據本發明的各種實施例的用於形成記憶體元件的示例性方法的流程圖；圖16示出了根據本發明的各種實施例的示例性半導體結構的示意性俯視圖；以及圖17示出了根據本發明的各種實施例的另一示例性半導體結構的示意性俯視圖。
當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號始終標識相應的元件。在附圖中，相似的參考數位通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於
的附圖由在相應的參考數字中的最左邊的數字指示。
將參考附圖描述本發明內容的實施方式。
現在將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
儘管討論了具體的構造和佈置，但是應當理解，這樣做僅僅是出於說明的目的。相關領域的技術人員應當認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他構造和佈置。對於相關領域的技術人員來說，顯然本發明也可以用於各種其他應用。
應當注意，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定特徵、結構或特性，但是各個實施例可以不一定包括該特定特徵、結構或特性。此外，這些短語不一定是指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例實現這種特徵、結構或特性都將在相關領域技術人員的知識範圍內。
通常，術語可以至少部分地從上下文中的使用來理解。例如，至少部分地取決於上下文，如本文所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，術語，例如“一””或“所述”，同樣可以被理解為傳達
單數用法或傳達複數用法，這至少部分地取決於上下文。此外，術語“基於”可以被理解為不一定旨在傳達排他的一組因素，並且可以替代地允許存在不一定明確描述的附加因素，這同樣至少部分地取決於上下文。
應容易理解的是，在本發明中的“在…上”、“在…上方”和“在…之上”的含義應該以最廣泛的方式來解釋，使得“在…上”不僅意味著“直接在某物上”，而且還包括“在某物上”並且其間具有中間特徵或層的含義，並且“在…上方”或“在…之上”不僅意味著在某物“上方”或“之上”的含義，而且還可以包括在某物“上方”或“之上”並且其間不具中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中為了便於描述可以用於描述一個元件或特徵與另一個(多個)元件或(多個)特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了圖中描繪的取向之外的在元件使用或操作步驟中的不同取向。裝置可以以其他方式取向(旋轉90度或在其他取向下)，並且本文所使用的空間相對描述詞也可以被相應地進行解釋。
如本文所用，術語“基底”是指一種在其上添加後續材料層的材料。這種基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化，也可以保持不被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由例如玻璃、塑膠、或藍寶石晶片等非導電材料構成。
如本文所用，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個上層結構或下層結構之上延伸，或者其擁有的範圍可以小於下層結構或上層結構的範圍。此外，層可以是均勻或不均勻的連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面與底表面之間或在連續結構的頂表面與底表面處的任何一對水平面之間。層可以橫向地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成互連線、和/或過孔接觸)以及一個或多個介電層。
如本文所用，術語“標稱/標稱地”指的是在產品或製程的設計階段期間設置的用於元件或製程操作步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能由於製造製程或公差的微小變化而產生。如本文所用，術語“約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“約”可以指示在例如值的10%到30%內變化的給定量的值(例如，值的±10%、±20%或±30%)。
如本文所用，術語“3D記憶體元件”是指一種在橫向取向的基底上具有垂直取向的記憶體單元電晶體串(本文稱為“記憶體串”，例如NAND記憶體串)的半導體元件，其使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直地”是指標稱地垂直於基底的橫向表面。
在一些3D記憶體元件中，用於儲存資料的記憶體單元透過堆疊的儲存結構(例如，記憶體堆疊層)垂直堆疊。3D記憶體元件通常包括出於例如字
元線扇出的目的，而形成在堆疊的儲存結構的一個或多個側面(邊緣)上的階梯結構。由於階梯結構通常形成在各個記憶體平面的邊緣處，因此記憶體單元也透過字元線及對應的階梯結構，佈置在各個記憶體平面的邊緣處的行解碼器(也稱為“x解碼器”)而單向驅動。
圖1示出了在記憶體平面的邊緣處具有階梯結構的3D記憶體元件的示意圖。參考圖1，3D記憶體元件100(例如，3D NAND記憶體元件)包括兩個記憶體平面102，各個記憶體平面102具有記憶體陣列結構106中的記憶體單元陣列。注意，圖1中包括X和Y軸以示出晶片平面中的兩個正交(垂直)方向。X方向是3D記憶體元件100的字元線方向，並且Y方向是3D記憶體元件100的位元線方向。3D記憶體元件100還包括在各個記憶體陣列結構106的X方向上的相對側處的兩個階梯結構104。記憶體平面102的每條字元線在X方向上橫向延伸越過整個記憶體平面102，到達階梯結構104中的相應台階(層級)。行解碼器(未示出)形成在相應階梯結構104的正上方、正下方或附近，以減小互連長度。也就是說，各個行解碼器單方向地(在正或負X方向上，但不是在兩個方向上)透過字元線的一半來驅動記憶體單元的一半，字元線中的每一條跨越整個記憶體平面102。
單向行字元線驅動方案的負載，包括跨越記憶體平面102的整個字元線的電阻。此外，隨著對更高儲存容量的需求持續增加，堆疊的儲存結構的垂直層級的數量增加，並且包括各個字元線膜的堆疊層的厚度減小。因此，高電阻可能引入到負載中，進而導致顯著的電阻-電容(RC)延遲。因此，3D記憶體元件100的性能(例如，讀取和寫入速度)可能受到具有側面階梯結構104的單向字元線驅動方案的影響。
為了減小RC延遲，在一些其他3D記憶體元件中，在記憶體平面之間設置階梯結構，以實現雙向字元線驅動方案。透過用例如中心階梯結構代替傳統的側面階梯結構，各個行解碼器可以從記憶體平面的中部在相對方向上雙向驅動字元線，使得負載中的電阻可以隨著要由行解碼器驅動的字元線的長度縮小而減小，例如減小一半。在一些3D記憶體元件中，引入壁結構作為階梯結構的一部分以連接由中心/中間階梯結構分離的字元線。此外，在多分區階梯結構中，階梯結構中的各個台階包括用於扇出多條字元線的多個分區，使用多分區階梯結構以增加階梯結構的利用率，並且降低製造複雜度。此外，使用多個切割製程以在不同深度形成多個階梯，以減少修整蝕刻製程的數量，進而進一步降低製造複雜性並且提高產量。此外，在形成階梯之後形成分區，以減少要蝕刻的堆疊結構中的材料層對(例如，氮化矽和氧化矽對)的數量，進而減少對覆蓋階梯區(例如，壁結構)之外的區域的硬遮罩的厚度要求。
圖2示出了在記憶體平面的中間區域中具有階梯結構的另一3D記憶體元件的示意圖。參考圖2，3D記憶體元件200包括兩個記憶體平面202。各個記憶體平面202包括記憶體陣列結構206-1/記憶體陣列結構206-2，和位於記憶體陣列結構206-1/記憶體陣列結構206-2的中間區域中的階梯結構204。階梯結構204在X方向(字元線方向)上將記憶體陣列結構206-1/記憶體陣列結構206-2橫向劃分為第一記憶體陣列結構206-1和第二記憶體陣列結構206-2。也就是說，階梯結構204形成在第一記憶體陣列結構206-1與第二記憶體陣列結構206-2之間。不同於圖1所示的其中階梯結構104位於各個記憶體陣列結構106的相對側處的3D記憶體元件100，3D記憶體元件200中的各個階梯結構204位於第一記憶體陣列結構206-1與第二記憶體陣列結構206-2之間。如圖2所示，在一些示例中，對於各個記憶體平面202，階梯結構204在記憶體陣列結構206-1/記憶體陣列結構206-2的
中部。也就是說，階梯結構204可以為中心階梯結構，其將記憶體陣列結構206-1/記憶體陣列結構206-2均等地劃分成具有相同數量的記憶體單元的第一記憶體陣列結構206-1和第二記憶體陣列結構206-2。例如，第一記憶體陣列結構206-1和第二記憶體陣列結構206-2可以在X方向上相對於中心階梯結構204對稱。應當理解，在一些其他示例中，階梯結構204可以不在記憶體陣列結構206-1/記憶體陣列結構206-2的中部(即，在準確中心處)，使得第一記憶體陣列結構206-1和第二記憶體陣列結構206-2可以具有不同大小和/或數量的記憶體單元。在一些示例中，3D記憶體元件200是NAND快閃記憶體元件，其中在第一記憶體陣列結構206-1和第二記憶體陣列結構206-2中以NAND記憶體串(未示出)的陣列的形式提供記憶體單元。第一記憶體陣列結構206-1和第二記憶體陣列結構206-2可以包括任何其他合適的元件，包括但不限於閘極線縫隙(GLS)、貫穿陣列接觸(TAC)、陣列公共源極(ACS)等。
在X方向上橫向延伸的記憶體平面202的每條字元線(未示出)由對應的階梯結構204分離成兩個部分：跨越第一記憶體陣列結構206-1的第一字元線部分，和跨越第二記憶體陣列結構206-2的第二字元線部分。如下面詳細描述的，每條字元線的兩個部分在階梯結構204中的相應台階處，由階梯結構204中的壁結構(未示出)電性連接。行解碼器(未示出)形成在相應階梯結構204的正上方、正下方或附近，以減小互連長度。因此，不同於圖1所示的3D記憶體元件100的行解碼器，3D記憶體元件200的各個行解碼器雙向(在正x方向和負x方向兩者上)驅動第一記憶體陣列結構206-1和第二記憶體陣列結構206-2中的記憶體單元。也就是說，透過用例如在記憶體陣列結構206-1/記憶體陣列結構206-2中間的階梯結構204，代替傳統的側面階梯結構(例如，圖1所示的階梯結構104)，各個行解碼器從記憶體平面202的中間在相對方向上雙向驅動字元線，使得當階
梯結構204設置在記憶體陣列結構206-1/記憶體陣列結構206-2的中部時，負載中的電阻可以隨著每條字元線的要由行解碼器驅動的部分的長度縮小而減小，例如，減小到一半。也就是說，3D記憶體元件200的行解碼器僅需驅動每條字元線的第一字元線的一部分或第二字元線的一部分。
圖3示出了在記憶體平面的中心處具有階梯結構的3D記憶體元件的平面圖，並且圖4示出了圖3所示的3D記憶體元件沿A-A’方向的截面圖。參考圖3-圖4，X、Y和Z軸用於示出3D記憶體元件300中的元件的空間關係。3D記憶體元件300包括基底350和堆疊結構，堆疊結構包括多個介電層321和多個犧牲層322。
多個介電層321和多個犧牲層322交替地佈置。在X方向上，3D記憶體元件300包括在記憶體平面(未示出)的中心處的階梯區域301。3D記憶體元件200可以為圖2中的記憶體平面202(其包括階梯結構204)的部分的一個示例，並且3D記憶體元件300的階梯區域301可以為對應於記憶體平面202中的階梯結構204的示例。如圖3所示，3D記憶體元件300在Y方向(位元線方向)上被分成由多個平行閘極線縫隙(GLS)308分離的多個塊302。在一些示例中，3D記憶體元件300是NAND快閃記憶體元件，並且因此，各個塊302是NAND快閃記憶體元件的最小可擦除單元。各個塊302還包括在Y方向上由具有“H”形切口310的閘極線縫隙(GLS)308中的一些分離的多個指狀物304。各個塊302還包括將塊302與相鄰塊302分離的壁結構區域306。
參考圖3，階梯區域301是3D記憶體元件300在X方向(字元線方向)上的中間(例如，中部)區域。另外，3D記憶體元件300還包括由階梯區域301分離的兩個陣列區域303。多個頂部選擇閘極(TSG)可以形成在陣列區域303中，並且多個頂部選擇閘極可以電性連接到階梯區域301之上的互連。如下面詳細描
述的，階梯區域301包括多個階梯區，各個階梯區對應於相應的指狀物304包括對應於壁結構區域306的多個壁結構(未標記)。也就是說，在階梯區域301和對應的壁結構區域306重疊的區域中形成各個壁結構。因此，壁結構不沿X方向延伸到任何陣列區域303中。3D記憶體元件300包括在階梯區和壁結構的階梯區域301中的多個虛設通道結構314，以提供機械支撐和/或負載平衡。3D記憶體元件300還包括在階梯區域301的階梯區中的多個字元線接觸312，並且各個字元線接觸312位在(landing)階梯區域301中的各個台階處的相應字元線(未示出)上以用於字元線驅動。3D記憶體元件300還可以包括形成在兩個陣列區域303中的多個通道結構318。
為了實現雙向字元線驅動方案，各個壁結構(物理地和電氣地)連接分別形成在兩個陣列區域303中的第一記憶體陣列結構和第二記憶體陣列結構(未示出)。在記憶體元件中，從3D記憶體元件300的中間的階梯區域301的階梯區中的相應字元線接觸312透過壁結構雙向(在正x方向和負x方向兩者上)驅動每條字元線。圖3進一步地示意地示出了具有壁結構的雙向字元線驅動方案的電流路徑。由實線箭頭指示的第一電流路徑和由虛線箭頭指示的第二電流路徑分別表示透過不同電平的兩條單獨字元線的電流。
圖5示出了3D記憶體元件的階梯結構400的頂部正面透視圖。階梯結構400可以是圖2所示的3D記憶體元件200的階梯結構204的一個示例，或者可以對應於圖3所示的3D記憶體元件300的階梯區域301。階梯結構400包括形成在基底(未示出)上的堆疊結構401。
在圖5中，X、Y和Z軸用於示出階梯結構400中的元件的空間關係。3D
記憶體元件的基底包括在X-Y平面中橫向延伸的兩個橫向表面：在晶片的正面上的頂表面，階梯結構400形成在晶片的正面上，以及在晶片的與正面相對的背面上的底表面。Z軸垂直於X軸和Y軸。如本文所使用，當基底在Z方向(垂直於X-Y平面的垂直方向)上位於3D記憶體元件的最低平面中時，3D記憶體元件的一個元件(例如，層或元件)是在另一元件(例如，層或元件)“上”、“上方”還是“下方”是在Z方向上相對於3D記憶體元件的基底確定的。
堆疊結構401包括在Z方向上交替地堆疊的多個第一材料層(未示出)和多個第二材料層(未示出)。用於形成多個第一材料層的材料不同於用於形成多個第二材料層的材料。也就是說，堆疊結構401包括在Z方向上垂直堆疊的多個材料層對，其中各個材料層對包括第一材料層和第二材料層。堆疊結構401中的材料層對的數量(例如，32、64、96、128、160、192、224或256)確定在Z方向上堆疊的記憶體單元的數量。
例如，3D記憶體元件是NAND快閃記憶體元件，並且堆疊結構401是堆疊的儲存結構，透過該堆疊的儲存結構形成NAND記憶體串。第一材料層中的每一個包括導電層，並且第二材料層中的每一個包括介電層。也就是說，堆疊結構401包括交錯的導電層和介電層(未示出)。此外，各個導電層用作NAND記憶體串的閘極線和從閘極線橫向延伸並終止於階梯結構400以用於字元線扇出的字元線。
階梯結構400的各個台階(如所示的“層級”)包括一個或多個材料層對。參考圖5，各個台階的頂部材料層是用於在垂直方向(Z方向)上的互連的導電層，並且階梯結構400的每兩個相鄰台階在Z方向上偏移標稱上相同的距
離，並且在X方向上偏移標稱上相同的距離。因此，各個偏移形成“著陸區域(landing area)”，以用於在Z方向上與3D記憶體元件的對應字元線接觸(未示出)互連。
如圖5所示，階梯結構400在Y方向(位元線方向)上包括第一階梯區402、第二階梯區412以及在第一階梯區402與第二階梯區412之間的壁結構404。
第一階梯區402包括多對階梯，多對階梯在X方向(字元線方向)上包括第一對階梯406-1和第一對階梯406-2、第二對階梯410-1和第二對階梯410-2、第三對階梯414-1和第三對階梯414-2以及第四對階梯416-1和第四對階梯416-2。各個階梯(例如，階梯406-1、階梯406-2、階梯410-1、階梯410-2、階梯414-1、階梯414-2、階梯416-1或階梯416-2)在X方上包括多個台階。此外，與虛設階梯相反，各個階梯是用於著陸互連(例如，字元線過孔接觸)的功能階梯。
此外，第一階梯區402在Y方向上包括三個指狀物，並且因此，階梯406-1、階梯406-2、階梯410-1、階梯410-2、階梯414-1、階梯414-2、階梯416-1和階梯416-2中的各個階梯在Y方向上包括三個分區408-1、分區408-2和分區408-3。在階梯406-2中，分區408-2中的各個台階低於分區408-1中的任何台階，並且高於分區408-3中的任何台階。
此外，第一階梯區區402或第二階梯區412中的階梯中的至少一個台階透過壁結構404電性連接到第一記憶體陣列結構和第二記憶體陣列結構中的每一個。例如，如圖5所示，階梯410-2中的台階可以分別經由在負X方向和正X方向上延伸的相應字元線的部分，並透過壁結構404來電性連接到第一記憶體陣列結構、和第二記憶體陣列結構兩者，如由電流路徑(由箭頭表示)所指示。
參考圖5，隨著堆疊結構401中的材料層對的數量增加，曝露出底部材料層對的階梯相對於壁結構404的頂部具有較大的深度。也就是說，壁結構的深寬比(Z方向上的高度對比Y方向上的寬度)較大。此外，參考圖3-圖4，在製造3D記憶體元件的製程中，可以在形成階梯之後製造多個閘極線縫隙(GLS)。
例如，參考圖3，閘極線縫隙(GLS)需要在X方向上一直穿過整個壁結構形成以分離相鄰的階梯區。由於壁結構的大的深寬比，在閘極線縫隙(GLS)的形成期間，壁結構可能塌陷，進而影響3D記憶體元件的性能。
本發明提供了一種用於形成記憶體元件的方法。圖15示出了根據本發明的各種實施例的用於形成記憶體元件的示例性方法的流程圖，並且圖6-圖14示出了在示例性方法的某些階段的半導體結構的示意圖。
參考圖15，可以形成堆疊結構，堆疊結構包括交替地佈置在基底之上的多個第一介電層和多個第二介電層，在相對於基底的第一橫向方向上，堆疊結構可以包括階梯區域和由階梯區域分離的兩個陣列區域，在相對於基底的第二橫向方向上，堆疊結構可以劃分為多個塊，其中各個塊包括多個指狀物和壁結構區域，並且多個塊可以包括相鄰塊，相鄰塊具有沿著第二橫向方向彼此連接的壁結構區域(步驟S601)。圖6-圖7示出了根據本發明的各種實施例的示例性半導體結構的示意圖。具體地，圖6示出了半導體結構的示意性平面圖，並且圖7示出了圖6所示的半導體結構沿B-B’方向的示意性截面圖。
參考圖6-圖7，可以在基底550上形成堆疊結構，堆疊結構包括多個第一介電層521和多個第二介電層522。多個第二介電層522和多個第一介電層
521可以交替地設置在基底550上。在圖6-圖7中，X、Y和Z軸用於示出半導體結構中的元件的空間關係。在整個本發明中應用了用於描述空間關係的相同概念。
在X方向上，堆疊結構可以包括階梯區域501和由階梯區域501分離的兩個陣列區域503。在Y方向上，堆疊結構可以劃分成多個塊502。在本發明的其中一些實施例中，各個塊502可以用於形成3D NAND快閃記憶體的可擦除單元。此外，在Y方向上，各個塊502可以包括多個指狀物504以及壁結構區域506。壁結構區域506可以將塊502的多個指狀物504與相鄰的塊502分離。多個塊502可以包括具有彼此相鄰的壁結構區域506的相鄰的塊502。應當注意，出於說明性目的，圖6中僅示出各個陣列區域503的與階梯區域501相鄰的一部分。
在後續製造製程中，可以在各個塊502的階梯區域501中形成階梯結構，並且可以在各個陣列區域503中形成多個記憶體單元(例如，記憶體陣列結構)。因此，當階梯結構形成在兩個相鄰的塊502中時，壁結構可以因此形成在兩個塊502之間的壁結構區域506中。也就是說，壁結構可以形成在兩個壁結構區域506和階梯區域501之間的重疊部分中。
在本發明的其中一些實施例中，基底550可以由矽、鍺、矽鍺或任何其他合適的半導體材料製成。在其他實施例中，基底可以由絕緣體上矽(SOI)、絕緣體上鍺(GOI)或其他合適的半導體複合材料製成。
在本發明的其中一些實施例中，多個第一介電層521可以由氧化物(例如，氧化矽)製成，並且多個第二介電層522可以由氮化物(例如，氮化矽)製成。因此，堆疊結構可以是包括多個氮化物-氧化物(NO)堆疊層的NO堆疊結構。
回到圖15，多個虛設通道結構可以穿過堆疊結構形成在階梯區域中，第一隔離結構可以在具有彼此連接的壁結構區域的相鄰的塊之間的階梯區域的每一側上穿過堆疊結構形成，多個通道結構可以穿過堆疊結構形成在兩個陣列區域中，並且階梯結構可以在各個塊中從多個指狀物的階梯區域中的堆疊結構形成(步驟S602)。圖8-圖10示出了根據本發明的各種實施例的示例性半導體結構的示意圖。具體地，圖8示出了半導體結構的示意性平面圖，圖9示出了圖8中所示的半導體結構沿B-B’方向的示意性截面圖，以及圖10示出了圖8中所示的半導體結構沿C-C’方向的示意性截面圖。
參考圖8-圖10，多個虛設通道結構514可以穿過堆疊結構，形成在階梯區域501中。此外，第一隔離結構516可以在相鄰的塊502之間的階梯區域501的每一側上穿過堆疊結構形成，相鄰塊502沿Y方向具有彼此連接的壁結構區域506。
第一隔離結構516可以為隨後形成在相鄰塊502之間的壁結構中的堆疊結構的第二介電層522的中心部分提供保護，使得當在後續製程中用金屬電極層代替第二介電層522時，可以不去除壁結構中的第二介電層522的中心部分。
壁結構中的第二介電層522的剩餘中心部分(其可以由氮化物製成)連同第一介電層521(其可以由氧化物製成)可以不僅為後續製造製程提供機械支撐，而且為相鄰塊502提供電性隔離。
在本發明的其中一些實施例中，第一隔離結構516可以具有矩形形狀。此外，第一隔離結構516在X方向上的尺寸可以大於第一隔離結構516在Y方
向上的尺寸。例如，第一隔離結構516在Y方向上的尺寸可以在大約10奈米至40奈米的範圍內。第一隔離結構516在Y方向上的尺寸不可以太大，否則用於填充對應的開口，以形成第一隔離結構516的製程可能花費更多的時間並且使用更多的材料。第一隔離結構516在Y方向上的尺寸不可以太小，否則第一隔離結構516可能無法在後續蝕刻製程期間，為壁結構中的第二介電層522的中心部分提供足夠的保護。此外，第一隔離結構516在X方向上的尺寸可以大於壁結構區域506在Y方向上的尺寸的一半。在其他實施例中，第一隔離結構可以具有任何其他合適的形狀。
在本發明的其中一些實施例中，第一隔離結構516的形成在陣列區域503中的部分，可以基本上大於形成在階梯區域501中的第一隔離結構516的部分。例如，整個第一隔離結構516可以形成在陣列區域503中，其中一側(例如，邊緣)與陣列區域503和階梯區域501之間的邊界重疊，或者第一隔離結構516的形成在陣列區域503中的部分，可以比形成在階梯區域501中的第一隔離結構516的部分大兩倍。在其他實施例中，第一隔離結構的形成在陣列區域中的部分，可以等於或小於形成在壁結構區域中的第一隔離結構的部分。
在本發明的其中一些實施例中，形成在階梯區域501中的多個虛設通道結構514，當後續去除多個第二介電層522時，可以用來提供機械支撐。也就是說，在去除多個第二介電層522之後，多個虛設通道結構514可以保留。
第一隔離結構516和多個虛設通道結構514可以由絕緣材料製成。例如，第一隔離結構516和多個虛設通道結構514可以由氧化矽製成。在本發明的其中一些實施例中，多個虛設通道結構514和第一隔離結構516可以透過相同的
製造製程同時形成。在同一製造製程中形成多個虛設通道結構514和第一隔離結構516可以有助於降低製程複雜性。
在其他實施例中，用於形成第一隔離結構的製程，可以至少部分地不同於用於在階梯區域中形成多個虛設通道結構的製程。例如，用於在相鄰的塊502之間的階梯區域501的每一側處形成第一隔離結構的隔離溝槽，可以與用於在階梯區域中形成多個虛設通道結構的多個虛設通道溝槽同時形成。然後可以在不同的填充製程中填充隔離溝槽和多個虛設通道溝槽，以分別形成第一隔離結構和多個虛設通道結構。用於填充隔離溝槽的材料，可以與用於填充虛設通道溝槽的材料相同或不同。應當注意，在去除多個第二介電層522的後續蝕刻製程中，與多個第二介電層522相比，用於填充隔離溝槽以形成第一隔離結構516的材料，和用於填充虛設通道溝槽以形成虛設通道結構的材料可以都具有較低的蝕刻速率。
在本發明的其中一些實施例中，多個通道結構518可以穿過堆疊結構形成在兩個陣列區域503中。例如，當在階梯區域501中形成多個虛設通道溝槽(未示出)並且在相鄰的塊502之間的階梯區域501的每一側形成隔離溝槽(未示出)時，可以在陣列區域503中同時形成多個通道溝槽(未示出)。此外，多個通道溝槽可以由一組材料層填充以在陣列區域503中，以形成多個通道結構518。在本發明的其中一些實施例中，各個通道結構518沿著朝向通道結構518的中心的方向(由邊緣至中心)可以依序包括阻擋層(未示出)、電荷捕捉層(未示出)、穿隧層(未示出)和通道層(未示出)。應當注意，形成在兩個陣列區域503中的多個通道結構518，還可以為後續去除多個氮化物層的製程提供機械支撐。此外，在後續製程中形成多個閘極線縫隙(GLS)之後，可以去除位於各
個通道結構518的下端的阻擋層、電荷捕捉層和穿隧層的一部分，並且可以執行選擇性磊晶生長(SEG)製程，以電性連接各個通道結構518中的通道層。因此，多個通道結構518可以用作所形成的記憶體元件中的記憶體單元的元件。在本發明的其中一些實施例中，在填充隔離溝槽和多個虛設通道溝槽以分別形成第一隔離結構516和多個虛設通道結構514之前或之後，可以執行填充多個通道溝槽以形成多個通道結構518。
此外，對於各個塊502，可以在各個塊502中從多個指狀物504的階梯區域501中的堆疊結構形成階梯結構。因此，壁結構(未標記)可以形成在相鄰塊502的兩個階梯結構之間。也就是說，壁結構可以形成在階梯區域501與兩個相鄰的壁結構區域506之間的重疊區域中。參考圖9，在Y方向上，壁結構可以跨越兩個壁結構區域506形成，兩個壁結構區域分別來自兩個相鄰塊502。在X方向上，壁結構的端點可以終止於對應陣列區域503與階梯區域501之間的邊界處。階梯結構可以使用本領域技術人員已知的任何製造製程來形成，並且本發明沒有具體限定用於形成階梯結構的製程。
此外，回到圖15，多個平行閘極線縫隙(GLS)可以穿過堆疊結構並且在多個塊的各個指狀物與各個壁結構區域的邊界處形成，並且形成在彼此連接的壁結構區域的相鄰塊之間的各個閘極線縫隙(GLS)，可以透過兩個第一隔離結構在階梯區域中中斷(S603)。圖11-圖12示出了根據本發明的各種實施例的示例性半導體結構的示意圖。具體地，圖11示出了半導體結構的示意性平面圖，圖12示出了圖11所示的半導體結構沿B-B’方向的示意性截面圖。
參考圖11-圖12，可以形成多個平行閘極線縫隙(GLS)508。例如，
多個閘極線縫隙(GLS)508可以包括形成在彼此連接的壁結構區域506的相鄰塊502之間的多個第一分離結構(未標記)。也就是說，多個閘極線縫隙(GLS)508中的一些(例如，多個第一分離結構)可以形成在相鄰塊502之間的邊界處。
形成在彼此連接的壁結構區域506的相鄰塊502之間的各個閘極線縫隙(GLS)508(例如，各個第一分離結構)，可以曝露階梯區域501的相同側上的第一隔離結構516的側表面。因此，閘極線縫隙(GLS)508(例如，第一分離結構)可以被兩個對應的第一隔離結構516中斷。也就是說，閘極線縫隙(GLS)508可以不形成在壁結構中。因此，形成多個閘極線縫隙(GLS)508的高深寬比的蝕刻製程可能不會影響壁結構，並且因此可以防止在閘極線縫隙(GLS)508的製造期間壁結構的塌陷。因此，可以改進該半導體結構製造的記憶體元件的性能。
應當注意，圖11中僅示出兩個塊502，沿著X方向延伸穿過陣列區域503和階梯區域501兩者的閘極線縫隙(GLS)508，可以形成在各個塊502與另一個塊502相對的一側(例如，邊緣)上。例如，在多個塊502中，圖11中所示的兩個相鄰塊502可以分別是第一塊和第二塊。第一塊可以包括與第二塊相對並且沿著X方向延伸的第一側，並且第二塊可以包括與第一塊相對並且沿著X方向延伸的第二側。根據本發明，多個閘極線縫隙(GLS)508可以包括形成在第一塊的第一側上，並且穿過陣列區域503和階梯區域501兩者的第二分離結構(未標記)、形成在第二塊的第二側上，並且穿過陣列區域503和階梯區域501兩者的第二分離結構、以及形成在第一塊與第二塊之間的各個陣列區域503中，並且連接到對應的第一隔離結構516的第一分離結構。
此外，在各個塊502內，多個閘極線縫隙(GLS)508可以用作分離結構。例如，多個閘極線縫隙(GLS)508可以包括用於限定指狀物504的多個
第三分離結構(未標記)。在各個陣列區域503中，多個第三分離結構可以包括設置在相鄰的指狀物504之間、以及壁結構區域506與相鄰的指狀物504之間的閘極線縫隙(GLS)。在本發明的其中一些實施例中，形成在各個塊502內的閘極線縫隙(GLS)508(例如，第三分離結構)可以提供形成在階梯區域501和陣列區域503的接合區域處的多個“H”切口510，如圖11所示。
多個閘極線縫隙(GLS)508(包括第一分離結構、第二分離結構和第三分離結構)可以用作在後續製程期間，代替陣列區域503和階梯結構中的多個第二介電層522的製程基礎。在本發明的其中一些實施例中，與單個指狀物502的寬度相比，壁結構的寬度(其為各個壁結構區域506的寬度的兩倍)足夠大，使得在去除陣列區域503和階梯結構中的第二介電層522之後，第二介電層522的中心部分仍然可以保留在壁結構中，由此為製造製程提供必要的機械支撐，並且為後續形成的記憶體元件提供電性隔離。在本發明的其中一些實施例中，在Y方向上壁結構區域506的寬度可以與各個指狀物504的寬度大致相同。因此，壁結構的寬度可以是各個指狀物504的寬度的約兩倍，這可以確保在去除陣列區域503和階梯結構中的第二介電層522之後，第二介電層522的中心部分可以保留在壁結構中。
此外，回到圖15，可以去除陣列區域和階梯結構中的多個第二介電層，並且在去除之後，可以保留階梯區域中的各個第二介電層的跨越彼此連接的壁結構區域的相鄰塊的部分(S604)。圖13示出了根據本發明的各種實施例的示例性半導體結構的示意性截面圖。具體地，圖13所示的截面圖是由圖12所示的截面圖所發展而來，應當注意，由於第二介電層最初位於相鄰的第一介電層之間，因此在去除第二介電層之後，半導體結構的平面圖仍與圖11所示的平面
圖相同。也就是說，圖11也提供了在從陣列區域和階梯結構去除第二介電層之後的半導體結構的平面示意圖。
參考圖11和圖13，可以去除形成在各個塊的兩個陣列區域503和階梯結構中的多個第二介電層522。在本發明的其中一些實施例中，可以執行濕式蝕刻製程以去除第二介電層522，並且第二介電層522的去除可以從多個閘極線縫隙(GLS)508(包括第一分離結構、第二分離結構和第三分離結構)開始。在蝕刻製程期間，虛設通道結構514、通道結構518和第一隔離結構516可以提供機械支撐。此外，從陣列區域503或階梯結構中到多個閘極線縫隙(GLS)508的最長距離，可以小於從在相鄰塊502之間的邊界處並且在壁結構中到多個閘極線縫隙(GLS)508的最短距離。例如，如圖11所示，點E表示在X方向上連接兩個第一隔離結構516的線(未示出)上的點，並且點F表示兩個陣列區域503中或兩個階梯結構中的點。應當注意，點E可以是連接兩個第一隔離結構516的線上的任何點，並且點F可以是多個塊502的兩個陣列區域503和階梯結構中的任何點。
此外，從點E到最接近的閘極線縫隙(GLS)508的距離表示為L1，並且從點F到最接近的閘極線縫隙(GLS)508的距離表示為L2。根據本發明，距離L1可以總是大於距離L2。也就是說，距離L1的最小值可以大於距離L2的最大值。當距離L1總是大於距離L2時，透過控制蝕刻時間，在濕式蝕刻製程去除兩個陣列區域503或兩個階梯結構中的所有第二介電層522(參考圖12)之後，各個第二介電層522的一部分仍然可以在Y方向上並保留在壁結構的中心。圖13示出了在執行濕式蝕刻製程之後保留各個第二介電層522的一部分。因此，第二介電層522的剩餘部分連同多個第一介電層521不僅可以為後續製造製程提供機械支撐，而且還可以用作所形成的記憶體元件中的具有彼此連接的壁結構區域506的相鄰塊502之間的電性隔離的一部分。因為在壁結構中沒有形成閘極線縫隙(GLS)508，所以
可以避免壁結構的塌陷。因此，可以改進所形成的記憶體元件的性能。
在本發明的其中一些實施例中，在執行濕式蝕刻製程後，第二介電層522的一部分仍然可以圍繞形成在壁結構中的一些虛設通道結構514。然而，由於形成在壁結構中的虛設通道結構514僅用於在濕式蝕刻製程期間提供機械支撐，而不用於在後續製程中製造記憶體單元，所以第二介電層522的圍繞壁結構中的一些虛設通道結構514的剩餘部分，可以不影響所形成的記憶體元件的性能。當透過用電極層部分地代替各個第二介電層522，來確保用於穿過壁結構的電性連接的足夠寬的路徑時，壁結構中的剩餘第二介電層522還能夠加強對壁結構的機械支撐。
此外，回到圖15，多個電極層可以形成在相鄰的第一介電層之間的空間中(S605)。圖14示出了根據本發明的各種實施例的示例性半導體結構的示意性截面圖。具體地，圖14所示的截面圖是由圖13所示的截面圖所發展而來。
應當注意，由於電極層形成在相鄰的第一介電層之間，因此在形成多個電極層之後，半導體結構的平面圖仍然與圖11所示的平面圖相同。也就是說，圖11也提供了在形成多個電極層之後的半導體結構的平面示意圖。
參考圖14，多個電極層531可以形成在相鄰的第一介電層521之間的空間中。因此，形成在陣列區域503(參考圖11)和階梯結構中的多個第二介電層522(參考圖12)可以被多個電極層531代替。
在本發明的其中一些實施例中，多個電極層531可以由導電材料(例如，鎢)製成。多個電極層531可以使用本領域技術人員已知的任何製造製程形
成，並且本發明沒有具體限定用於形成多個電極層531的製程。
此外，為了形成記憶體元件，所公開的方法可以進一步包括在階梯結構中形成多個字元線接觸(未示出),以及用於完成記憶體元件的形成的其他製造製程。本領域技術人員應當理解，可以採用現有技術中用於完成記憶體元件的形成的任何合適的製造製程。
根據所公開的製造製程，第一隔離結構形成在各個陣列區域與壁結構之間的邊界處的週邊區域中。當製造多個閘極線縫隙(GLS)時，在壁結構中沒有形成閘極線縫隙(GLS)，可以避免壁結構的塌陷。此外，由於壁結構的寬度大，因此當去除第二介電層時，壁結構中的第二介電層的中心部分可以不被去除。壁結構中的第二介電層的剩餘部分和原始第一介電層，不僅可以為後續製造製程提供機械支撐，而且還可以用作所形成的記憶體元件中的相鄰塊之間的電性隔離的一部分。因此，可以改進所形成的記憶體元件的性能。
本發明還提供了另一種用於形成記憶體元件的方法。圖16示出了透過根據本發明的各種實施例的示例性方法製造的半導體結構的示意性俯視圖。
與以上實施例中所述的方法所形成的半導體結構相比，圖16所示的用於形成半導體結構方法可以不包括在沿著Y方向具有彼此連接的壁結構區域506的相鄰塊502之間的階梯區域501的每一側上形成第一隔離結構。相反，當在形成多個虛設閘極結構514和階梯結構之後形成多個閘極線縫隙(GLS)508時，形成在具有彼此連接的壁結構區域506的相鄰塊502之間的閘極線縫隙(GLS)508(也稱為第一分離結構)可以位於陣列區域503中。在進一步用多個電極層代替多個第二介電層之後，由於在靠近各個第一分離結構的一端的區域中多個電極層不可
避免地形成在兩個塊之間的邊界處，因此該方法還可以包括沿著X方向延伸各個第一分離結構以完全去除在兩個塊之間的邊界處形成的多個電極層。因此，可以實現兩個相鄰塊之間的電性隔離。在本發明的其中一些實施例中，第一分離結構(例如，形成在具有彼此連接的壁結構區域506的相鄰塊502之間的閘極線縫隙(GLS)508)可以透過乾式蝕刻製程朝向階梯區域503延伸，使得多個電極層可以從兩個塊502之間的邊界完全去除。
本發明還提供了另一種用於形成半導體結構的方法。圖17示出了透過根據本發明的各種實施例的示例性方法製造的半導體結構的示意性俯視圖。
與以上實施例中所述的方法所形成的半導體結構相比，圖17所示的用於形成半導體結構的方法可以包括在沿著Y方向具有彼此連接的壁結構區域506的相鄰塊502之間的邊界處形成多個分離的第二隔離結構512。多個第二隔離結構512可以與第一隔離結構516一起形成，因此可以由與第一隔離結構516相同的材料製成。例如，當在階梯區域501的每一側上和在兩個相鄰塊502之間形成第一隔離結構516時，多個分離的第二隔離結構512可以在兩個相鄰的塊502之間的邊界處同時形成在階梯區域501中。此外，在去除多個第二介電層之後，第二介電層522的一部分可以保留在階梯區域501中。在X方向上，第二介電層的剩餘部分可以連接相鄰的第二隔離結構512，並且還可以將各個第一隔離結構516連接到第二隔離結構512。因此，閘極線縫隙(GLS)508(例如，第一分離結構)、多個第一隔離結構516、多個第二隔離結構512和第二介電層的剩餘部分可以一起為兩個相鄰塊502提供電性隔離。
本發明還提供了一種記憶體元件。圖11和圖14示出了根據本發明的各種實施例的示例性記憶體元件的示意圖。具體地，圖11示出了示例性記憶體
元件的示意性平面圖，並且圖14示出了圖11中所示的記憶體元件沿B-B’方向的示意性截面圖。
參考圖11和圖14，X、Y和Z用於示出記憶體元件中的元件的空間關係。記憶體元件可以包括基底550和形成在基底550上的堆疊結構。在相對於基底550的第一橫向方向(X方向)上，記憶體元件可以包括階梯區域501和由階梯區域501分離的兩個陣列區域503。在相對於基底550的第二橫向方向(Y方向)上，記憶體元件可以劃分為多個塊502。此外，在Y方向上，各個塊502可以包括多個指狀物504以及壁結構區域506。壁結構區域506可以將塊502的多個指狀物504與相鄰塊502分開。應當注意，出於說明性目的，圖11中僅示出各個陣列區域503的與階梯區域501相鄰的一部分。
堆疊結構可以包括多個第一介電層521和多個電極層531。多個第一介電層521和多個電極層531可以交替地堆疊在基底550上。在本發明的其中一些實施例中，基底550可以由矽、鍺、矽鍺或任何其他合適的半導體材料製成。在其他實施例中，基底可以由SOI、GOI或任何其他合適的半導體複合材料製成。在本發明的其中一些實施例中，多個第一介電層521可以由氧化物(例如，氧化矽)製成，並且多個電極層531可以由導電材料(例如，鎢)製成。
在各個塊502中，堆疊結構可以包括在多個指狀物504與階梯區域501之間的重疊區域中的多個台階(例如，階梯結構)。在本發明的其中一些實施例中，多個台階可以包括曝露電極層531的最下層級的至少一個台階。記憶體元件可以包括在階梯區域501與兩個相鄰塊502的相應兩個壁結構區域506之間的重疊區域中的壁結構。
記憶體元件可以包括穿過堆疊結構形成在階梯區域501中的多個虛設閘極結構514。此外，記憶體元件還可以包括第一隔離結構516，第一隔離結構516穿過堆疊結構，在X方向上形成在壁結構的每一側上，並且形成在相鄰塊502之間。
在本發明的其中一些實施例中，第一隔離結構516可以具有矩形形狀。此外，第一隔離結構516在X方向上的尺寸可以大於第一隔離結構516在Y方向上的尺寸。例如，第一隔離結構516在Y方向上的尺寸可以在大約10奈米至40奈米的範圍內。第一隔離結構516在X方向上的尺寸可以大於壁結構區域506在Y方向上的尺寸的一半。在其他實施例中，第一隔離結構可以具有任何其他合適的形狀。
在本發明的其中一些實施例中，第一隔離結構516的大部分可以形成在陣列區域503中。例如，整個第一隔離結構516可以形成在陣列區域503中，其中一側(例如，邊緣)靠近陣列區域503與階梯區域501之間的邊界、或與該邊界重疊，或者第一隔離結構516的形成在陣列區域503中的部分可以基本上大於第一隔離結構516的形成在階梯區域501中的部分。在其他實施例中，第一隔離結構的形成在陣列區域中的部分可以等於或小於第一隔離結構的形成在階梯區域中的部分。應當注意，第一隔離結構516可以不完全形成在階梯區域501中，否則在相鄰塊502之間的邊界處的後續形成的閘極線縫隙(GLS)(例如，第一分離結構)可能延伸到壁結構中，進而增加壁結構塌陷的風險。
在本發明的其中一些實施例中，第一隔離結構516和多個虛設通道結
構514可以由絕緣材料製成。例如，第一隔離結構516和多個虛設通道結構514可以由氧化矽製成。
在本發明的其中一些實施例中，記憶體元件還可以包括穿過堆疊結構形成在兩個陣列區域503中的多個通道結構518。各個通道結構518沿著朝向通道結構518的中心的方向可以包括阻擋層(未示出)、電荷俘獲層(未示出)、穿隧層(未示出)和通道層(未示出)。此外，阻擋層可以由氧化矽製成，電荷俘獲層可以由氮化矽製成，穿隧層可以由氧化矽製成，並且通道層可以由多晶矽製成。
此外，記憶體元件可以包括多個平行閘極線縫隙(GLS)508。多個閘極線縫隙(GLS)508可以包括形成在具有彼此連接的壁結構區域506的相鄰塊502之間的多個第一分離結構(未標記)。形成在具有彼此連接的壁結構區域506的相鄰塊502之間的各個閘極線縫隙(GLS)508(例如，各個第一分離結構)可以曝露形成在階梯區域501的同一側上的第一隔離結構516的側表面。因此，閘極線縫隙(GLS)508(例如，各個第一分離結構)可以被兩個對應的第一隔離結構516中斷。也就是說，閘極線縫隙(GLS)508(例如，各個第一分離結構)可以不形成在壁結構中。
應當注意，圖11中僅示出兩個塊502，沿著X方向延伸穿過陣列區域503和階梯區域501兩者的閘極線縫隙(GLS)508可以形成在各個塊502的定位為與另一個塊502相對的一側(例如，邊緣)上。例如，在多個塊502中，圖11所示的兩個相鄰塊502可以分別是第一塊和第二塊。第一塊可以包括與第二塊相對並且沿著X方向延伸的第一側，並且第二塊可以包括與第一塊相對並且沿著X
方向延伸的第二側。根據本發明，多個閘極線縫隙(GLS)508可以包括形成在第一塊的第一側上並且穿過陣列區域503和階梯區域501兩者的第二分離結構(未標記)、形成在第二塊的第二側上並且穿過陣列區域503和階梯區域501兩者的第二分離結構、以及形成在第一塊與第二塊之間的各個陣列區域503中並且連接到對應的第一隔離結構516的第一分離結構。
此外，在各個塊502內，多個閘極線縫隙(GLS)508可以包括多個第三分離結構(未標記)。在各個陣列區域503中，多個第三分離結構可以設置在相鄰的指狀物504之間以及壁結構區域506與相鄰的指狀物504之間。在本發明的其中一些實施例中，形成在各個塊502內的閘極線縫隙(GLS)508(例如，第三分離結構)可以在階梯區域501中具有多個“H”切口510。
此外，從陣列區域503或階梯結構中的點到多個閘極線縫隙(GLS)508的最長距離，可以小於從在相鄰塊502之間的邊界處並在壁結構中的點到多個閘極線縫隙(GLS)508的最短距離。例如，如圖11所示，點E表示在X方向上連接兩個第一隔離結構516的線(未示出)上的點，並且點F表示兩個陣列區域503中或兩個階梯結構中的點。應當注意，點E可以是連接兩個第一隔離結構516的線上的任何點，並且點F可以是多個塊502的兩個陣列區域503和階梯結構中的任何點。此外，從點E到最接近的閘極線縫隙(GLS)508的距離表示為L1，並且從點F到最接近的閘極線縫隙(GLS)508的距離表示為L2。根據本發明，L1可以總是大於L2。也就是說，L1的最小值可以大於L2的最大值。
參考圖14，在壁結構中，記憶體元件可以包括在垂直於基底550的頂表面的方向(Z方向)上設置在相鄰的第一介電層521之間的多個第二介電層
522。多個第二介電層522在兩個相鄰塊502之間的邊界處劃分多個電極層531(參考圖11)。在本發明的其中一些實施例中，多個第二介電層522可以由氮化物(例如，氮化矽)製成。此外，各個第二介電層522可以電分離與第二介電層處於相同層級的電極層531。因此，壁結構中的多個第二介電層522與形成在兩個相鄰塊502之間的邊界處的第一隔離結構516和閘極線縫隙(GLS)508一起可以將一個塊502中的多個電極層531與另一個塊502中的多個電極層531電性隔離。
應當注意，從多個電極層531中的點到最接近的閘極線縫隙(GLS)508的距離可以總是小於從壁結構中的多個第二介電層522中的點到最接近的閘極線縫隙(GLS)508的距離。
在本發明的其中一些實施例中，記憶體元件還可以包括形成在階梯結構中以電性連接多個台階的多個字元線接觸(未示出)。
綜上所述，本發明與習知技術相比，習知技術中在一些3D記憶體元件中，用於儲存資料的記憶體單元透過堆疊的儲存結構(例如，記憶體堆疊層)垂直堆疊。3D記憶體元件通常包括出於例如字元線扇出的目的，而形成在堆疊的儲存結構的一個或多個側面(邊緣)上的階梯結構。由於階梯結構通常形成在各個記憶體平面的邊緣處，因此記憶體單元也透過字元線及對應的階梯結構，佈置在各個記憶體平面的邊緣處的行解碼器(也稱為“x解碼器”)而單向驅動。單向行字元線驅動方案的負載，包括跨越記憶體平面102的整個字元線的電阻。此外，隨著對更高儲存容量的需求持續增加，堆疊的儲存結構的垂直層級的數量增加，並且包括各個字元線膜的堆疊層的厚度減小。因此，高電阻可能引入到負載中，進而導致顯著的電阻-電容(RC)延遲。因此，3D記憶體元件
100的性能(例如，讀取和寫入速度)可能受到具有側面階梯結構104的單向字元線驅動方案的影響。
為了減小RC延遲，在一些其他3D記憶體元件中，在記憶體平面之間設置階梯結構，以實現雙向字元線驅動方案。透過用例如中心階梯結構代替傳統的側面階梯結構，各個行解碼器可以從記憶體平面的中部在相對方向上雙向驅動字元線，使得負載中的電阻可以隨著要由行解碼器驅動的字元線的長度縮小而減小，例如減小一半。在一些3D記憶體元件中，引入壁結構作為階梯結構的一部分以連接由中心/中間階梯結構分離的字元線。此外，在多分區階梯結構中，階梯結構中的各個台階包括用於扇出多條字元線的多個分區，使用多分區階梯結構以增加階梯結構的利用率，並且降低製造複雜度。此外，使用多個切割製程以在不同深度形成多個階梯，以減少修整蝕刻製程的數量，進而進一步降低製造複雜性並且提高產量。此外，在形成階梯之後形成分區，以減少要蝕刻的堆疊結構中的材料層對(例如，氮化矽和氧化矽對)的數量，進而減少對覆蓋階梯區(例如，壁結構)之外的區域的硬遮罩的厚度要求。
根據所公開的製造製程，第一隔離結構形成在各個陣列區域與壁結構之間的邊界處的週邊區域中。當製造多個閘極線縫隙(GLS)時，在壁結構中沒有形成閘極線縫隙(GLS)，可以避免壁結構的塌陷。此外，由於壁結構的寬度大，因此當去除第二介電層時，壁結構中的第二介電層的中心部分可以不被去除。壁結構中的第二介電層的剩餘部分和原始第一介電層，不僅可以為後續製造製程提供機械支撐，而且還可以用作所形成的記憶體元件中的相鄰塊之間的電性隔離的一部分。因此，可以改進所形成的記憶體元件的性能。
在本發明的其中一些實施例中，提供一種記憶體元件，包括一基底，一堆疊結構，所述堆疊結構包括交替地佈置在所述基底之上的多個第一介電層和多個電極層，其中在相對於所述基底的一第一橫向方向上，所述記憶體元件包括一陣列區域和佈置在所述陣列區域之間的一階梯區域，以及在相對於所述基底的一第二橫向方向上，所述堆疊結構包括一第一塊和一第二塊，所述第一塊和所述第二塊各自包括一壁結構區域，並且沿著所述第一橫向方向延伸，其中，所述第一塊和所述第二塊的所述壁結構區域彼此相鄰，並且一起形成所述階梯區域中的一壁結構，一第一分離結構，所述第一分離結構垂直穿過所述堆疊結構形成，並且沿著所述第一橫向方向，在所述陣列區域中位於所述第一塊與所述第二塊之間，以及多個第二介電層，所述多個第二介電層在所述階梯區域中，位於所述第一塊與所述第二塊之間，並且與所述多個第一介電層交替。
在本發明的其中一些實施例中，還包括一第一隔離結構，所述第一隔離結構沿著所述第一橫向方向在所述階梯區域的每一側上、並且沿著所述第二橫向方向在所述第一塊與所述第二塊之間垂直穿過所述堆疊結構而形成，其中形成在所述第一塊與所述第二塊之間的各個陣列區域中的所述第一分離結構連接到所述第一隔離結構。
在本發明的其中一些實施例中，所述第一塊包括與所述第二塊相對的一第一側，並且所述第二塊包括與所述第一塊相對的一第二側，並且所述記憶體元件還包括一第二分離結構，所述第二分離結構形成在所述第一側和所述第二側中的每一個上，並且延伸穿過所述陣列區域和所述階梯區域。
在本發明的其中一些實施例中，還包括多個第二隔離結構，所述多
個第二隔離結構形成在所述第一塊與所述第二塊之間的所述壁結構中，其中在所述第一橫向方向上，所述多個第二介電層連接相鄰的一第二隔離結構，並且還將各個所述第一隔離結構連接到所述第二隔離結構。
在本發明的其中一些實施例中，其中所述多個第二隔離結構與所述第一隔離結構同時形成，並且所述第一隔離結構和所述多個第二隔離結構由絕緣材料所製成。
在本發明的其中一些實施例中，所述第一塊和所述第二塊中的每一個還包括多個指狀物，所述多個指狀物沿著所述第一橫向方向延伸，其中在所述第二橫向方向上，所述壁結構位於所述第一塊的所述多個指狀物與所述第二塊的所述多個指狀物之間。
在本發明的其中一些實施例中，其中所述第一塊和所述第二塊中的每一個還包括一階梯結構，所述階梯結構包括形成在所述多個指狀物的所述階梯區域中的多個台階，並且所述記憶體元件還包括多個字元線接觸，所述多個字元線接觸形成在所述階梯結構中，以電性連接所述多個台階。
在本發明的其中一些實施例中，還包括多個虛設通道結構，所述多個虛設通道結構穿過所述堆疊結構，形成在所述階梯區域中，其中所述第一隔離結構和所述多個虛設通道結構都由氧化矽製成。
在本發明的其中一些實施例中，還包括多個第三分離結構，所述多個第三分離結構形成在所述第一塊和所述第二塊中的每一個內，其中在各個陣
列區域中，所述多個第三分離結構設置在相鄰的指狀物之間、以及設置在所述壁結構區域與相鄰的指狀物之間。
在本發明的其中一些實施例中，所述第一隔離結構在所述第一橫向方向上的一尺寸大於所述壁結構區域在所述第二橫向方向上的一尺寸的一半，所述第一隔離結構在所述第二橫向方向上的所述尺寸在10奈米至40奈米的範圍內，並且所述壁結構區域在所述第二橫向方向上的一尺寸與所述多個指狀物中的各個指狀物在所述第二橫向方向上的一尺寸大致相同。
在本發明的其中一些實施例中，所述多個第一介質層由氧化矽製成，所述多個第二介質層由氮化矽製成，並且所述多個電極層由鎢製成。
在本發明的其中一些實施例中，提供一種用於形成記憶體元件的方法，包括：形成一堆疊結構，所述堆疊結構包括交替地佈置在一基底之上的多個第一介電層和多個第二介電層，其中在相對於所述基底的第一橫向方向上，所述堆疊結構形成在一陣列區域和佈置在所述陣列區域之間的一階梯區域中，形成多個閘極線縫隙(GLS)，所述多個閘極線縫隙(GLS)垂直穿過所述堆疊結構並進入所述基底中，並且沿著所述第一橫向方向延伸，其中在相對於所述基底的一第二橫向方向上，所述多個閘極線縫隙(GLS)至少定義出一第一塊和一第二塊，並且所述多個閘極線縫隙(GLS)中的至少一個的閘極線縫隙(GLS)，形成在所述第一塊與所述第二塊之間的一邊界處，並形成在各個陣列區域，以及從所述陣列區域並且從部分的所述階梯區域，去除所述多個第二介電層，其中沿著所述第一橫向方向，所述多個第二介電層的一部分保留在所述階梯區域中，其中所述階梯區域與所述第一塊和所述第二塊之間的所述邊界相鄰。
在本發明的其中一些實施例中，在形成所述多個閘極線縫隙(GLS)之前，還包括垂直穿過所述堆疊結構，並且在各個所述陣列區域與所述階梯區域之間的一邊界處形成一第一隔離結構，其中在所述第二橫向方向上，形成在各個所述陣列區域與所述階梯區域之間的所述邊界處的所述第一隔離結構，位於所述第一塊與所述第二塊之間的所述邊界處，並且在所述第一橫向方向上，形成在各個所述陣列區域與所述階梯區域之間的所述邊界處的所述第一隔離結構，在所述閘極線縫隙(GLS)與所述階梯區域相鄰的一側上，與形成在所述陣列區域中的所述閘極線縫隙(GLS)連接，並且所述階梯區域中，與所述第一塊與所述第二塊之間的所述邊界相鄰的所述多個第二介電層的一剩餘部分，將所述階梯區域的一側上的所述第一隔離結構連接到所述階梯區域的另一側上的所述第一隔離結構。
在本發明的其中一些實施例中，其中所述第一塊包括與所述第二塊相對的一第一側，並且所述第二塊包括與所述第一塊相對的一第二側，並且所述多個閘極線縫隙(GLS)還包括形成在所述第一側上，並且延伸穿過所述陣列區域和所述階梯區域的所述閘極線縫隙(GLS)，以及形成在所述第二側上，並且延伸穿過所述陣列區域和所述階梯區域的所述閘極線縫隙(GLS)。
在本發明的其中一些實施例中，當垂直穿過所述堆疊結構並且在各個陣列區域與所述階梯區域之間的所述邊界處形成所述第一隔離結構時，還包括在所述階梯區域中形成多個第二隔離結構，其中在所述第二橫向方向上，所述多個第二隔離結構中的各個第二隔離結構與所述第一隔離結構對準，所述第一隔離結構和所述多個第二隔離結構由絕緣材料製成，並且在從所述陣列區域
以及從部分的所述階梯區域去除所述多個第二介電層之後，所述階梯區域中的所述多個第二介電層的所述剩餘部分連接相鄰的所述第二隔離結構，並且還將各個所述第一隔離結構連接到所述第二隔離結構。
在本發明的其中一些實施例中，還包括在從所述陣列區域並且從部分的所述階梯區域去除所述多個第二介電層之後，在相鄰的所述第一介電層之間形成多個電極層。
在本發明的其中一些實施例中，所述第一塊和所述第二塊中的每一個包括沿著所述第一橫向方向延伸的一壁結構區域和多個指狀物，其中所述第一塊和所述第二塊的所述壁結構區域彼此相鄰，並且一起形成所述階梯區域中的一壁結構，並且所述方法還包括對於所述第一塊和所述第二塊中的每一個，在所述多個指狀物的所述階梯區域中形成一階梯結構，所述階梯結構包括多個台階，以及在所述階梯結構中形成多個字元線接觸以電性連接所述多個台階。
在本發明的其中一些實施例中，在從所述陣列區域以及從部分的所述階梯區域去除所述多個第二介電層之前，還包括穿過所述堆疊結構在所述階梯區域中形成多個虛設通道結構，其中所述第一隔離結構和所述多個虛設通道結構都由氧化矽製成。
在本發明的其中一些實施例中，所述多個閘極線縫隙(GLS)還包括形成在所述第一塊和所述第二塊中的每一個內的所述閘極線縫隙(GLS)，其中在各個陣列區域中，所述閘極線縫隙(GLS)設置在相鄰的所述指狀物之間，以及設置在所述壁結構區域與相鄰的所述指狀物之間，並且從各個塊的所述陣
列區域中或所述階梯結構中的一點，到所述多個閘極線縫隙(GLS)中的最接近的閘極線縫隙(GLS)的一最長距離，小於從處於所述階梯區域中並且在相鄰塊之間的一邊界處的一點，到所述多個閘極線縫隙(GLS)中的最接近的閘極線縫隙(GLS)的一最短距離。
在本發明的其中一些實施例中，還包括在從所述陣列區域並且部分地從所述階梯區域去除所述多個第二介電層之後，在相鄰的第一介電層之間形成多個電極層，其中沿著所述第一橫向方向，在相鄰的第一介電層之間形成所述多個電極層之後，在所述第一塊與所述第二塊之間的所述邊界處形成的所述多個電極層的一部分，將在所述第一塊與所述第二塊之間的各個陣列區域中形成的所述閘極線縫隙(GLS)與所述多個第二介電層的所述剩餘部分分離，以及去除形成在所述第一塊與所述第二塊之間的所述邊界處的所述多個電極層的所述部分，以延伸形成在各個所述陣列區域中的所述閘極線縫隙(GLS)，進而接觸所述多個第二介電層的所述剩餘部分。
在本發明的其中一些實施例中，還包括在從所述陣列區域並且從部分的所述階梯區域去除所述多個第二介電層之後，在相鄰的所述第一介電層之間形成多個電極層。
根據所公開的記憶體元件，第一隔離結構形成在各個陣列區域與壁結構之間的邊界處的週邊區域中。此外，不需要在記憶體元件的壁結構中形成閘極線縫隙(GLS)，這可以有助於防止壁結構塌陷。此外，多個第二介電層存在於壁結構的中心。多個第二介電層與多個第一介電層一起不僅可以為壁結構提供機械支撐，而且可以用作後續由記憶體元件形成的記憶體元件中的相鄰塊
之間的電性隔離的一部分。因此，可以改進所形成的記憶體元件的性能。
以上詳細描述僅示出了本發明的某些示例性實施例，而不是要限制本發明的範圍。本領域技術人員可以整體理解說明書，並且各種實施例中的技術特徵可以被組合到本領域普通技術人員可以理解的其他實施例中。在不脫離本發明的精神和原理的情況下，其任何等同物或修改都落入本發明的真實範圍內。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
已在上面借助於說明所指定的功能及其關係的實現方案的功能性構建方框描述了本發明內容的實施例。已經出於方便描述起見任意地定義了這些功能性構建方框的邊界。可以定義替換的邊界，只要所指定的功能及其關係被恰當地執行就行。
摘要部分可以闡述如由發明人設想的本發明內容的一個或多個而非全部示例性實施例，並且因此，不旨在以任何方式限制本發明內容及所附申請專利範圍。
本發明內容的廣度和範圍不應當受上面描述的示例性實施例中的任一個示例性實施例的限制，而應當僅根據以下申請專利範圍及其等價項來定義。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
501:階梯區域
502:塊
503:陣列區域
504:指狀物
506:壁結構區域
508:閘極線縫隙(GLS)
510:切口
514:虛設通道結構
516:第一隔離結構
518:通道結構
E:點
F:點
L1:距離
L2:距離
Claims (20)
- 一種記憶體元件，包括：一基底；一堆疊結構，所述堆疊結構包括交替地佈置在所述基底之上的多個第一介電層和多個電極層，其中：在相對於所述基底的一第一橫向方向上，所述記憶體元件包括一陣列區域和佈置在所述陣列區域之間的一階梯區域，以及在相對於所述基底的一第二橫向方向上，所述堆疊結構包括一第一塊和一第二塊，所述第一塊和所述第二塊各自包括一壁結構區域，並且沿著所述第一橫向方向延伸，其中，所述第一塊和所述第二塊的所述壁結構區域彼此相鄰，並且一起形成所述階梯區域中的一壁結構；一第一分離結構，所述第一分離結構垂直穿過所述堆疊結構形成，並且沿著所述第一橫向方向，在所述陣列區域中位於所述第一塊與所述第二塊之間；以及多個第二介電層，所述多個第二介電層在所述階梯區域中，位於所述第一塊與所述第二塊之間，並且與所述多個第一介電層交替。
- 根據請求項1所述的記憶體元件，還包括：一第一隔離結構，所述第一隔離結構沿著所述第一橫向方向在所述階梯區域的每一側上、並且沿著所述第二橫向方向在所述第一塊與所述第二塊之間垂直穿過所述堆疊結構而形成，其中：形成在所述第一塊與所述第二塊之間的各個陣列區域中的所述第一分離結構連接到所述第一隔離結構。
- 根據請求項2所述的記憶體元件，其中：所述第一塊包括與所述第二塊相對的一第一側，並且所述第二塊包括與所述第一塊相對的一第二側；並且所述記憶體元件還包括一第二分離結構，所述第二分離結構形成在所述第一側和所述第二側中的每一個上，並且延伸穿過所述陣列區域和所述階梯區域。
- 根據請求項2所述的記憶體元件，還包括：多個第二隔離結構，所述多個第二隔離結構形成在所述第一塊與所述第二塊之間的所述壁結構中，其中：在所述第一橫向方向上，所述多個第二介電層連接相鄰的一第二隔離結構，並且還將各個所述第一隔離結構連接到所述第二隔離結構。
- 根據請求項4所述的記憶體元件，其中：所述多個第二隔離結構與所述第一隔離結構同時形成；並且所述第一隔離結構和所述多個第二隔離結構由絕緣材料所製成。
- 根據請求項5所述的記憶體元件，其中，所述第一塊和所述第二塊中的每一個還包括：多個指狀物，所述多個指狀物沿著所述第一橫向方向延伸，其中：在所述第二橫向方向上，所述壁結構位於所述第一塊的所述多個指狀物與所述第二塊的所述多個指狀物之間。
- 根據請求項6所述的記憶體元件，其中，所述第一塊和所述第二塊中的每一個還包括一階梯結構，所述階梯結構包 括形成在所述多個指狀物的所述階梯區域中的多個台階；並且所述記憶體元件還包括多個字元線接觸，所述多個字元線接觸形成在所述階梯結構中，以電性連接所述多個台階。
- 根據請求項2所述的記憶體元件，還包括：多個虛設通道結構，所述多個虛設通道結構穿過所述堆疊結構，形成在所述階梯區域中，其中：所述第一隔離結構和所述多個虛設通道結構都由氧化矽製成。
- 根據請求項6所述的記憶體元件，還包括：多個第三分離結構，所述多個第三分離結構形成在所述第一塊和所述第二塊中的每一個內，其中：在各個陣列區域中，所述多個第三分離結構設置在相鄰的指狀物之間、以及設置在所述壁結構區域與相鄰的指狀物之間。
- 根據請求項2所述的記憶體元件，其中：所述第一隔離結構在所述第一橫向方向上的一尺寸大於所述壁結構區域在所述第二橫向方向上的一尺寸的一半；所述第一隔離結構在所述第二橫向方向上的所述尺寸在10奈米至40奈米的範圍內；並且所述壁結構區域在所述第二橫向方向上的一尺寸與所述多個指狀物中的各個指狀物在所述第二橫向方向上的一尺寸大致相同。
- 根據請求項1所述的記憶體元件，其中： 所述多個第一介質層由氧化矽製成；所述多個第二介質層由氮化矽製成；並且所述多個電極層由鎢製成。
- 一種用於形成記憶體元件的方法，包括：形成一堆疊結構，所述堆疊結構包括交替地佈置在一基底之上的多個第一介電層和多個第二介電層，其中：在相對於所述基底的第一橫向方向上，所述堆疊結構形成在一陣列區域和佈置在所述陣列區域之間的一階梯區域中；形成多個閘極線縫隙(GLS)，所述多個閘極線縫隙(GLS)垂直穿過所述堆疊結構並進入所述基底中，並且沿著所述第一橫向方向延伸，其中：在相對於所述基底的一第二橫向方向上，所述多個閘極線縫隙(GLS)至少定義出一第一塊和一第二塊，並且所述多個閘極線縫隙(GLS)中的至少一個的閘極線縫隙(GLS)，形成在所述第一塊與所述第二塊之間的一邊界處，並形成在各個陣列區域；以及從所述陣列區域並且從部分的所述階梯區域，去除所述多個第二介電層，其中：沿著所述第一橫向方向，所述多個第二介電層的一部分保留在所述階梯區域中，其中所述階梯區域與所述第一塊和所述第二塊之間的所述邊界相鄰。
- 根據請求項12所述的方法，在形成所述多個閘極線縫隙(GLS)之前，還包括： 垂直穿過所述堆疊結構，並且在各個所述陣列區域與所述階梯區域之間的一邊界處形成一第一隔離結構，其中：在所述第二橫向方向上，形成在各個所述陣列區域與所述階梯區域之間的所述邊界處的所述第一隔離結構，位於所述第一塊與所述第二塊之間的所述邊界處，並且在所述第一橫向方向上，形成在各個所述陣列區域與所述階梯區域之間的所述邊界處的所述第一隔離結構，在所述閘極線縫隙(GLS)與所述階梯區域相鄰的一側上，與形成在所述陣列區域中的所述閘極線縫隙(GLS)連接，並且所述階梯區域中，與所述第一塊與所述第二塊之間的所述邊界相鄰的所述多個第二介電層的一剩餘部分，將所述階梯區域的一側上的所述第一隔離結構連接到所述階梯區域的另一側上的所述第一隔離結構。
- 根據請求項13所述的方法，其中：所述第一塊包括與所述第二塊相對的一第一側，並且所述第二塊包括與所述第一塊相對的一第二側；並且所述多個閘極線縫隙(GLS)還包括形成在所述第一側上，並且延伸穿過所述陣列區域和所述階梯區域的所述閘極線縫隙(GLS)，以及形成在所述第二側上，並且延伸穿過所述陣列區域和所述階梯區域的所述閘極線縫隙(GLS)。
- 根據請求項13所述的方法，當垂直穿過所述堆疊結構並且在各個陣列區域與所述階梯區域之間的所述邊界處形成所述第一隔離結構時，還包括：在所述階梯區域中形成多個第二隔離結構，其中： 在所述第二橫向方向上，所述多個第二隔離結構中的各個第二隔離結構與所述第一隔離結構對準；所述第一隔離結構和所述多個第二隔離結構由絕緣材料製成；並且在從所述陣列區域以及從部分的所述階梯區域去除所述多個第二介電層之後，所述階梯區域中的所述多個第二介電層的所述剩餘部分連接相鄰的所述第二隔離結構，並且還將各個所述第一隔離結構連接到所述第二隔離結構。
- 根據請求項13所述的方法，還包括：在從所述陣列區域並且從部分的所述階梯區域去除所述多個第二介電層之後，在相鄰的所述第一介電層之間形成多個電極層。
- 根據請求項13所述的方法，其中，所述第一塊和所述第二塊中的每一個包括：沿著所述第一橫向方向延伸的一壁結構區域和多個指狀物，其中：所述第一塊和所述第二塊的所述壁結構區域彼此相鄰，並且一起形成所述階梯區域中的一壁結構；並且所述方法還包括：對於所述第一塊和所述第二塊中的每一個，在所述多個指狀物的所述階梯區域中形成一階梯結構，所述階梯結構包括多個台階；以及在所述階梯結構中形成多個字元線接觸以電性連接所述多個台階。
- 根據請求項13所述的方法，在從所述陣列區域以及從部分的所述階梯區域去除所述多個第二介電層之前，還包括： 穿過所述堆疊結構在所述階梯區域中形成多個虛設通道結構，其中：所述第一隔離結構和所述多個虛設通道結構都由氧化矽製成。
- 根據請求項17所述的方法，其中：所述多個閘極線縫隙(GLS)還包括形成在所述第一塊和所述第二塊中的每一個內的所述閘極線縫隙(GLS)，其中：在各個陣列區域中，所述閘極線縫隙(GLS)設置在相鄰的所述指狀物之間，以及設置在所述壁結構區域與相鄰的所述指狀物之間；並且從各個塊的所述陣列區域中或所述階梯結構中的一點，到所述多個閘極線縫隙(GLS)中的最接近的閘極線縫隙(GLS)的一最長距離，小於從處於所述階梯區域中並且在相鄰塊之間的一邊界處的一點，到所述多個閘極線縫隙(GLS)中的最接近的閘極線縫隙(GLS)的一最短距離。
- 根據請求項12所述的方法，還包括：在從所述陣列區域並且從部分的所述階梯區域去除所述多個第二介電層之後，在相鄰的第一介電層之間形成多個電極層，其中：沿著所述第一橫向方向在相鄰的第一介電層之間形成所述多個電極層之後，在所述第一塊與所述第二塊之間的所述邊界處，形成的所述多個電極層的一部分，將在所述第一塊與所述第二塊之間的各個陣列區域中所形成的所述閘極線縫隙(GLS)與所述多個第二介電層的一剩餘部分分離；以及去除形成在所述第一塊與所述第二塊之間的所述邊界處的所述多個電極層的所述部分，以延伸形成在各個所述陣列區域中的所述閘極線縫隙(GLS)，進而接觸所述多個第二介電層的所述剩餘部分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| WOPCT/CN2020/108367 | 2020-08-11 | ||
| PCT/CN2020/108367 WO2022032469A1 (en) | 2020-08-11 | 2020-08-11 | Memory device and fabrication method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI739641B true TWI739641B (zh) | 2021-09-11 |
| TW202207431A TW202207431A (zh) | 2022-02-16 |
Family
ID=73785349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109137361A TWI739641B (zh) | 2020-08-11 | 2020-10-28 | 記憶體元件及其製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US11404438B2 (zh) |
| CN (2) | CN112106198B (zh) |
| TW (1) | TWI739641B (zh) |
| WO (1) | WO2022032469A1 (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022032469A1 (en) * | 2020-08-11 | 2022-02-17 | Yangtze Memory Technologies Co., Ltd. | Memory device and fabrication method thereof |
| CN112805833B (zh) | 2020-12-25 | 2024-05-24 | 长江存储科技有限责任公司 | 具有源极选择栅切口结构的三维存储器件及其形成方法 |
| CN112740402B (zh) | 2020-12-25 | 2024-04-19 | 长江存储科技有限责任公司 | 具有源极选择栅切口结构的三维存储器件及其形成方法 |
| US11882702B2 (en) | 2021-02-16 | 2024-01-23 | Sandisk Technologies Llc | Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same |
| US11626415B2 (en) * | 2021-02-16 | 2023-04-11 | Sandisk Technologies Llc | Lateral transistors for selecting blocks in a three-dimensional memory array and methods for forming the same |
| WO2023028747A1 (en) * | 2021-08-30 | 2023-03-09 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabricating methods thereof |
| US12526989B2 (en) * | 2022-08-12 | 2026-01-13 | Micron Technology, Inc. | Microelectronic devices, memory devices, and electronic systems, and methods of forming the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI698004B (zh) * | 2018-09-10 | 2020-07-01 | 日商東芝記憶體股份有限公司 | 半導體記憶體裝置 |
| TWI700815B (zh) * | 2019-07-16 | 2020-08-01 | 旺宏電子股份有限公司 | 三維記憶體元件及其製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8912589B2 (en) * | 2011-08-31 | 2014-12-16 | Micron Technology, Inc. | Methods and apparatuses including strings of memory cells formed along levels of semiconductor material |
| JP2018037513A (ja) * | 2016-08-31 | 2018-03-08 | 東芝メモリ株式会社 | 半導体装置 |
| KR102561732B1 (ko) * | 2017-03-08 | 2023-07-31 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 장치의 쓰루 어레이 컨택 구조 |
| WO2020118575A1 (en) * | 2018-12-12 | 2020-06-18 | Yangtze Memory Technologies Co., Ltd. | Contact structures for three-dimensional memory device |
| US11139237B2 (en) * | 2019-08-22 | 2021-10-05 | Sandisk Technologies Llc | Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same |
| US11114459B2 (en) * | 2019-11-06 | 2021-09-07 | Sandisk Technologies Llc | Three-dimensional memory device containing width-modulated connection strips and methods of forming the same |
| WO2022032469A1 (en) * | 2020-08-11 | 2022-02-17 | Yangtze Memory Technologies Co., Ltd. | Memory device and fabrication method thereof |
-
2020
- 2020-08-11 WO PCT/CN2020/108367 patent/WO2022032469A1/en not_active Ceased
- 2020-08-11 CN CN202080002060.0A patent/CN112106198B/zh active Active
- 2020-08-11 CN CN202410169866.9A patent/CN117979696A/zh active Pending
- 2020-09-04 US US17/013,044 patent/US11404438B2/en active Active
- 2020-10-28 TW TW109137361A patent/TWI739641B/zh active
-
2022
- 2022-06-09 US US17/836,355 patent/US11818891B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI698004B (zh) * | 2018-09-10 | 2020-07-01 | 日商東芝記憶體股份有限公司 | 半導體記憶體裝置 |
| TWI697105B (zh) * | 2018-12-21 | 2020-06-21 | 大陸商芯恩（青島）積體電路有限公司 | 一種三維有接面半導體記憶體元件及其製造方法 |
| TWI700815B (zh) * | 2019-07-16 | 2020-08-01 | 旺宏電子股份有限公司 | 三維記憶體元件及其製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220052070A1 (en) | 2022-02-17 |
| US11404438B2 (en) | 2022-08-02 |
| US20220302167A1 (en) | 2022-09-22 |
| TW202207431A (zh) | 2022-02-16 |
| CN112106198B (zh) | 2024-03-08 |
| CN117979696A (zh) | 2024-05-03 |
| CN112106198A (zh) | 2020-12-18 |
| WO2022032469A1 (en) | 2022-02-17 |
| US11818891B2 (en) | 2023-11-14 |
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