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TWI738871B - 層疊式半導體裝置 - Google Patents

層疊式半導體裝置 Download PDF

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TWI738871B
TWI738871B TW106132146A TW106132146A TWI738871B TW I738871 B TWI738871 B TW I738871B TW 106132146 A TW106132146 A TW 106132146A TW 106132146 A TW106132146 A TW 106132146A TW I738871 B TWI738871 B TW I738871B
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scanning
scan
upward
unit
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TW106132146A
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Inventor
金支煥
李東郁
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韓商愛思開海力士有限公司
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Abstract

一種層疊式半導體裝置可以包括：基底晶粒；以及多個核心晶粒，其 層疊在基底晶粒之上，並且適用於透過多個穿通電極與分配的通道通訊。每個核心晶粒可以包括：穿通電極掃描單元，其根據分配的通道資訊而被致能，並且適用於執行使信號向下傳輸穿過穿通電極之中在列方向上連接的穿通電極的向下掃描，以及執行使信號向上傳輸穿過在列方向上連接的穿通電極的向上掃描；以及缺陷檢測單元，其適用於基於向下掃描和向上掃描來檢測穿通電極是否具有缺陷。

Description

層疊式半導體裝置
各種實施例關於一種半導體設計技術，更具體地，關於一種具有多通道結構的層疊式半導體裝置。
隨著半導體技術的快速發展，用於半導體集成裝置的封裝技術要求高集成度和高性能。因此，除了具有積體電路的半導體晶片形成為其中的二維(2D)結構，透過導線或凸塊而被二維佈置在印刷電路板(PCB)上之外，已經開發了用於多個半導體晶片垂直層疊於其中的三維(3D)結構的各種技術。
這種3D結構可以透過多個半導體晶片垂直層疊於其中的層疊式半導體裝置來實現。在垂直方向上層疊的半導體晶片可以被安裝在半導體封裝基體上，同時透過多個穿通電極(例如矽通孔(through-silicon via,TSV))而彼此電連接。
在TSV中，可能發生各種類型的缺陷。缺陷可以包括在TSV未完全填充有導電材料時出現的空隙、在晶片彎曲或凸塊材料被移動時出現的凸塊接觸故障(bump contact fail)以及TSV的裂縫(crack)。由於TSV執行電 連接多個晶片的功能，因此當TSV在中間是開放時，TSV可能不執行正常功能。因此，需要使用測試來檢測TSV的任何潛在缺陷。
相關申請案的交叉引用：
本申請案請求2017年2月28日提交的申請號為10-2017-0026018的韓國專利申請案的優先權，其透過引用整體合併於此。
各種實施例針對具有多通道結構的層疊式半導體裝置，其能夠根據通道資訊來驗證穿通電極是否正常操作。
在一個實施例中，層疊式半導體裝置可以包括：基底晶粒；以及多個核心晶粒，其層疊在基底晶粒之上，並且適用於透過多個穿通電極與分配的通道通訊。每個核心晶粒可以包括：穿通電極掃描單元，其根據分配的通道資訊而被致能，並且適用於對穿通電極之中在列方向上連接的穿通電極執行傳輸向下信號的向下掃描和傳輸向上信號的向上掃描；以及缺陷檢測單元，其適用於基於向下掃描和向上掃描來檢測穿通電極是否具有缺陷。
在一個實施例中，提供一種層疊式半導體裝置，其包括：多個半導體晶片，其被層疊以經由多個穿通電極來傳輸信號，並且具有分配給其的一個或更多個通道。每個半導體晶片可以包括：標識(identification,ID)分配單元，其適用於根據初始信號而產生分配的晶片ID信號；以及測試電路，其適用於：根據晶片ID信號和分配的通道資訊而產生上晶片致能信號，回應於上晶片致能信號而對穿通電極之中在列方向上連接的穿通電極執行測試，以及檢測穿通電極是否有缺陷。
100:記憶體系統
110:層疊式記憶體裝置
112:核心晶粒
112_0~112_3:第一核心晶粒~第四核心晶粒
114:基底晶粒
120:記憶體控制器
130:中介層
140:封裝基體
210:基底晶粒
220_0~220_3:第一核心晶粒~第四核心晶粒
230_1~230_4:穿通電極掃描單元
231_1~231_4:上晶片識別單元
232_1~232_4:向下掃描控制單元
234_1~234_4:向上掃描單元
240_0~240_4:缺陷檢測單元
250_0~250_4ID:分配單元
310:向下掃描儲存單元
312:第一信號傳輸單元
314:第一鎖存器單元
320:向上掃描儲存單元
322:第二信號傳輸單元
324:第二鎖存器單元
330:信號產生單元
410:基底晶粒
420_0~420_3:第一核心晶粒~第四核心晶粒
431_1~431_4:上晶片識別單元
432_1~432_4:向下掃描控制單元
434_1~434_4:向上掃描控制單元
440_0~440_4:缺陷檢測單元
442:檢測單元
442_1~442_4:第一子缺陷檢測單元~第四子缺陷檢測單元
444:掩蔽單元
460:控制信號產生單元
462:掃描致能信號產生單元
464:計數單元
464_2:計數器
464_4:信號組合器
AND1:第一及閘
AND11~AND41:及閘
BP:凸塊焊盤
CH0:第一通道
CH1:第二通道
CH2:第三通道
CH3:第四通道
CH_EN<0>:第一通道致能信號
CH_EN<1>:第二通道致能信號
CH_EN<2>:第三通道致能信號
CH_EN<3>:第四通道致能信號
CH_EN<3：0>:第一通道致能信號~第四通道致能信號
CH_INF0~CH_INF3:上晶片致能信號
CH_MSK<0>~CH_MSK<3>:掩蔽信號
CNT<0>:第一計數信號
CNT<1>:第二計數信號
DN_FAIL:第一值
DN_SCAN:全域向下掃描信號
DS11~DS41:區域向下掃描信號
DS12~DS42:區域向下掃描信號
DS13~DS43:區域向下掃描信號
DS14~DS44:區域向下掃描信號
DS1X~DS4X:區域向下掃描信號
FAIL<1>:故障確定信號
FAIL<2>:故障確定信號
FAIL<3>:故障確定信號
FAIL<4>:故障確定信號
FAIL<X>:故障確定信號
FLAG1~FLAG4:第一故障確定標誌~第四故障確定標誌
INV1:第一反相器
INV2:反相器
INV3:反相器
INV10:反相器
INV12~INV42:反相器
INV13~INV43:反相器
INV141~INV441:第一反相器
INV142~INV442:第二反相器
INV40:反相器
LATCH:鎖存信號
MUX:多工器
ND1:反及閘
ND2~ND6:第一反及閘~第五反及閘
ND11~ND41:反及閘
NM0~NM4:電流吸收單元
NM5~NM9:電流吸收單元
NO0~NO4:端子
NR11~NR41:反或閘
NR12~NR42:反或閘
NR13~NR43:反或閘
NR14~NR44:反或閘
PHY:物理區域
PM0~PM4:電流來源單元
PM5~PM9:電流來源單元
SCAN_EN:掃描致能信號
SET:重設信號
SID<1：0>:初始ID信號
SID0<0>:晶片ID信號
SID0<1>:晶片ID信號
SID1<0>:晶片ID信號
SID1<1>:晶片ID信號
SID2<0>:晶片ID信號
SID2<1>:晶片ID信號
SID3<0>:晶片ID信號
SID3<1>:晶片ID信號
TRI_INV1:第一三相反相器
TSV:矽通孔
TSV0X~TSV4X:穿通電極
TSVC0~TSVC3:穿通電極
TSV01~TSV41:穿通電極
TSVS01~TSV41:第一通道穿通電極
TSVS02~TSV42:第二通道穿通電極
TSVS03~TSV43:第三通道穿通電極
TSVS04~TSV44:第四通道穿通電極
RSV01~RSV42:冗餘穿通電極
UP_FAIL:第二值
UP_SCAN:全域向上掃描信號
US11~US41:區域向上掃描信號
US12~US42:區域向上掃描信號
US13~US43:區域向上掃描信號
US14~US44:區域向上掃描信號
US1X~US4X:區域向上掃描信號
圖1是示出根據本發明的實施例的半導體記憶體系統的示圖。
圖2是示出圖1的層疊式記憶體裝置中的晶粒與通道之間的連接的示圖。
圖3是示出根據本發明的實施例的層疊式記憶體裝置的示圖。
圖4A至圖4D是用於描述對用於相應通道的穿通電極的掃描操作以及圖3的層疊式記憶體裝置中穿通電極掃描單元的配置的示圖。
圖5是示出圖3中的基底晶粒的缺陷檢測單元的電路圖。
圖6A和圖6B是用於描述圖3的層疊式記憶體裝置的操作的時序圖。
圖7是示出根據本發明的實施例的層疊式記憶體裝置的示圖。
圖8是示出圖7的上晶片識別單元的詳細圖。
圖9是示出圖7中的基底晶粒的缺陷檢測單元的電路圖。
圖10A是示出圖7的控制信號產生單元的方塊圖。
圖10B是用於描述圖10A的控制信號產生單元的操作的時序圖。
下面將參考附圖更詳細地描述各種實施例。然而，本發明可以以不同的形式來實施，並且不應該被解釋為限於本文所述的實施例。相反，提供這些實施例使得本發明將是徹底和完整的，並且將本發明的範圍充分地傳達給本領域技術人員。貫穿本發明，在本發明的各種附圖和實施例中，相同的元件符號始終指代相同的部件。還應注意的是，在本說明書中，「連接/耦接」不 僅是指一個元件直接耦接另一個元件，而且還指透過中間元件間接耦接另一個元件。此外，只要在句子中沒有特別提及，單數形式也可以包括複數形式。
在下文中，半導體記憶體系統將被描述為層疊式半導體裝置的示例。根據一個實施例的半導體記憶體系統可以以系統級封裝(SIP)模組、多晶片封裝(MCP)模組或系統單晶片(SoC)模組的形式來實現，或者以包括多個封裝體的層疊封裝(package-on-package,PoP)模組的形式來實現。
圖1是示出根據本發明的實施例的半導體記憶體系統100的示圖。
參考圖1，記憶體系統100可以包括層疊式記憶體裝置110、記憶體控制器120、中介層130以及封裝基體140。
中介層130可以形成在封裝基體140之上。
層疊式記憶體裝置110和記憶體控制器120可以形成在中介層130之上。
層疊式記憶體裝置110的物理區域PHY和記憶體控制器120的物理區域PHY可以透過中介層130連接。
層疊式記憶體裝置110可以包括高頻寬記憶體(high bandwidth memory,HBM)，其中多個晶粒或多個晶片層疊並透過矽通孔(TSV)電連接。HBM可以增加輸入/輸出單元的數量，從而提高頻寬。
層疊式記憶體裝置110可以包括基底晶粒114和多個核心晶粒112。核心晶粒112可以層疊在基底晶粒114之上且經由多個TSV(例如，如圖1中所示的兩個TSV)彼此連接。TSV將被稱為穿通電極。
核心晶粒112可以包括用於儲存數據的多個記憶體單元以及用於對記憶體單元執行核心操作的電路。基底晶粒114可以包括用於使核心晶粒112與記憶體控制器120交互作用的電路。因此，基底晶粒114可以在半導體記憶體系統中執行各種功能，例如，諸如記憶體單元的電源管理或刷新功能的記憶體管理功能以及核心晶粒112與記憶體控制器120之間的時序調整功能。
控制器晶粒120可以是或包括中央處理單元(CPU)晶粒、圖形處理單元(GPU)晶粒、系統單晶片(SOC)晶粒等中的至少一種。
圖2是示出圖1的層疊式記憶體裝置110中的晶粒與通道之間的連接的示圖。
參考圖2，多個晶粒可以包括基底晶粒114和多個核心晶粒112_0~112_3。多個晶粒可以經由形成在其中的多個穿通電極而在列方向上連接，以便傳輸信號。形成在每個晶粒中的穿通電極可以經由凸塊焊盤BP連接到形成在上晶粒或下晶粒中的穿通電極。
在具有多通道結構的層疊式記憶體裝置中，核心晶片112_0~112_3中的每個核心晶片可以根據核心晶片層疊的位置而與特定的通道通訊。對於這種結構，穿過核心晶粒112_0~112_3中的每個核心晶粒而形成的多個穿通電極可以以預定數量的穿通電極來分組，並且被分配給相應的通道。核心晶粒112_0~112_3中的每個核心晶粒可以透過分配給對應的通道的穿通電極和基底晶粒114而與對應的通道通訊。例如，多個穿通電極可以被分組為第一通道穿通電極TSV01~TSV41、第二通道穿通電極TSV02~TSV42、第三通道穿通電極TSV03~TSV43以及第四通道穿通電極TSV04~TSV44。當第一通道CH0被分配給第一核心晶粒112_0時，第一核心晶粒112_0可以透過第一通道 穿通電極TSV01~TSV41與第一通道CH0或與連接到第一通道CH0的外部設備通訊。當第三通道CH2被分配給第三核心晶粒112_2時，第三核心晶粒112_2可以透過第三通道穿通電極TSV03~TSV43與第三通道CH2或與連接到第三通道CH2的外部設備通訊。
在具有多通道結構的層疊式記憶體裝置中，當選擇特定通道時，對應的核心晶粒可以被致能，並且可以透過分配給特定通道的穿通電極來傳輸信號。可以不使用由虛線指示的形成在核心晶粒(其層疊在被致能的核心晶粒之上)中的穿通電極。例如，當選擇第二通道CH1時，對應的第二核心晶粒112_1可以被致能，並且可以透過第二通道穿通電極TSV02~TSV12來傳輸信號，但是實際上可以不使用形成在第三核心晶粒112_2和第四核心晶粒112_3中的穿通電極TSV22~TSV42。然而，由於即使穿通電極實際上未被使用，但是所有的穿通電極也需要保證物理連接，因此所有的穿通電極需要透過測試，例如開路/短路(OS)測試。當在對在列方向上連接的所有穿通電極執行OS測試期間檢測到缺陷時，可以透過冗餘穿通電極RSV01~RSV42來修復具有缺陷的穿通電極。
越靠近上核心晶粒，未使用的穿通電極的數量可以逐漸增加。由於OS測試不考慮穿通電極是否實際上被使用，因此OS測試不能篩檢實際上未被使用的穿通電極。因此，當檢測到缺陷穿通電極時，可以無條件地修復缺陷穿通電極。當檢測到超過冗餘穿通電極RSV01~RSV42的數量的大量缺陷穿通電極時，即使對應的設備在操作上沒有問題，也可以將該設備視作故障設備並且丟棄。
以下，將描述能夠基於通道資訊透過對每個核心晶粒中的穿通電極執行OS測試來提高整個裝置的成品率的方法。
圖3是示出根據本發明的實施例的層疊式記憶體裝置的示圖。圖3示出了與本實施例相關的組件。
參考圖3，層疊式記憶體裝置可以包括基底晶粒210以及層疊在基底晶粒210之上並且經由多個穿通電極TSV0X~TSV4X與分配的通道通訊的多個核心晶粒220_0~220_3。圖3示出在列方向上作為整體連接的穿通電極TSV0X~TSV4X。然而，實際上，如圖2所示，可以在核心晶粒220_0~220_3的每個核心晶粒中形成多個穿通電極。
第一核心晶粒220_0至第四核心晶粒220_3可以分別包括穿通電極掃描單元230_1~230_4和缺陷檢測單元240_1~240_4。
穿通電極掃描單元230_1~230_4可以根據分配給其的通道資訊而被致能，並且對穿通電極之中在列方向上連接的穿通電極TSV0X~TSV4X執行向下掃描和向上掃描。向下掃描可以指示在向下方向上傳輸信號，而向上掃描可以指示在向上方向上傳輸信號。缺陷檢測單元240_1~240_4可以基於向下掃描和向上掃描來檢測穿通電極TSV0X~TSV4X是否具有缺陷。
基底晶粒210和第一核心晶粒220_0至第四核心晶粒220_3可以包括在啟動操作或初始操作期間用於產生針對各個核心晶粒的晶片ID信號SID<0：3><1：0>的標識(ID)分配單元250_0~250_4。基底晶粒210的ID分配單元250_0可以回應於重設信號SET而產生具有初始值「00」的初始ID信號SID<1：0>，並且將初始ID信號SID<1：0>傳輸到單獨的穿通電極TSVC0。第一核心晶粒220_0至第四核心晶粒220_3的ID分配單元250_1~250_4可以從相應 的下晶粒接收經由單獨的穿通電極TSVC0~TSVC3傳輸的初始ID信號SID<1：0>，並且產生依序增加的晶片ID信號SID<0：3><1：0>。例如，第一核心晶粒220_0可以產生具有與初始ID信號SID<1：0>「00」相同的值「00」的晶片ID信號SID0<1：0>，第二核心晶粒220_1可以透過將晶片ID信號SID0<1：0>「00」增加1來產生晶片ID信號SID1<1：0>「01」，第三核心晶粒220_2可以透過將初始ID信號SID<1：0>增加2來產生晶片ID信號SID2<1：0>「10」，以及第四核心晶粒220_3可以透過將初始ID信號SID<1：0>增加3來產生晶片ID信號SID3<1：0>「11」。然而，本實施例不限於此，而是可以透過各種方法來產生可以區分核心晶粒220_0~220_3的晶片ID信號SID<0：3><1：0>。
穿通電極掃描單元230_1~230_4可以分別包括上晶片識別單元231_1~231_4、向下掃描單元232_1~232_4和向下掃描單元PM1~PM4以及向上掃描單元234_1~234_4和向上掃描單元NM1~NM4。
上晶片識別單元231_1~231_4可以透過根據分配給其的通道資訊而對晶片ID信號SID<0：3><1：0>進行解碼來產生上晶片致能信號CH_INF0~CH_INF3。
向下掃描單元232_1~232_4和向下掃描單元PM1~PM4可以根據上晶片致能信號CH_INF0~CH_INF3而被致能，並且透過使電流向下流過在列方向上連接的穿通電極TSV0X~TSV4X來執行向下掃描。向下掃描單元232_1~232_4和向下掃描單元PM1~PM4可以分別包括向下掃描控制單元232_1~232_4和電流來源單元PM1~PM4。向下掃描控制單元232_1~232_4可以分別回應於上晶片致能信號CH_INF0~CH_INF3而選擇性地啟動全域向下掃描 信號DN_SCAN並且輸出區域向下掃描信號DS1X~DS4X。電流來源單元PM1~PM4可以回應於相應的區域向下掃描信號DS1X~DS4X而將電流來源提供給穿通電極TSV1X~TSV4X的一個端子NO1~NO4。作為參考，由於區域向下掃描信號DS1X~DS4X是用於驅動利用PMOS電晶體實現的電流來源單元PM1~PM4的信號，因此區域向下掃描信號DS1X~DS4X可以被啟動至邏輯低位準。
向上掃描單元234_1~234_4和向上掃描單元NM1~NM4可以根據上晶片致能信號CH_INF0~CH_INF3而被致能，並且透過使電流向上流過在列方向上連接的穿通電極TSV0X~TSV4X來執行向上掃描。向上掃描單元234_1~234_4和向上掃描單元NM1~NM4可以分別包括向上掃描控制單元234_1~234_4和電流吸收單元NM1~NM4。向上掃描控制單元234_1~234_4可以分別回應於上晶片致能信號CH_INF0~CH_INF3而選擇性地啟動全域向上掃描信號UP_SCAN以輸出區域向上掃描信號US1X~US4X。電流吸收單元NM1~NM4可以回應於相應的區域向上掃描信號US1X~US4X而吸收經由穿通電極TSV1X~TSV4X的端子NO1~NO4傳輸的信號。作為參考，由於區域向上掃描信號US1X~US4X是用於驅動利用NMOS電晶體實現的電流吸收單元NM1~NM4的信號，因此區域向上掃描信號US1X~US4X可以被啟動至邏輯高位準。
缺陷檢測單元240_1~240_4可以根據全域向下掃描信號DN_SCAN和鎖存信號LATCH而將向下掃描結果儲存為第一值，根據全域向上掃描信號UP_SCAN和鎖存信號LATCH而將向上掃描結果儲存為第二值， 並且將儲存的第一值與儲存的第二值組合以產生指示穿通電極TSV0X~TSV4X是否具有缺陷的故障確定信號FAIL<X>。
基底晶粒210可以包括電流吸收單元NM0和電流來源單元PM0。電流吸收單元NM0可以回應於全域向下掃描信號DN_SCAN而吸收經由穿通電極TSV0X的一個端子NO0而在向下方向上傳輸的信號，並且電流來源單元PM0可以回應於全域向上掃描信號UP_SCAN而將在向上方向上傳輸的信號的電流來源提供給穿通電極TSV0X的端子NO0。作為參考，由於全域向下掃描信號DN_SCAN和全域向上掃描信號UP_SCAN被啟動至邏輯高位準，因此基底晶粒210可以包括反相器INV10，該反相器INV10用於透過將全域向上掃描信號UP_SCAN反相來驅動利用PMOS電晶體實現的電流來源單元PM0。基底晶粒210可以包括具有與第一核心晶粒220_0至第四核心晶粒220_3的缺陷檢測單元240_1~240_4中的每個缺陷檢測單元相同配置的缺陷檢測單元240_0。
在本實施例中，層疊式記憶體裝置可以根據通道資訊而對於對應的核心晶粒的晶片ID信號SID<0：3><1：0>進行解碼，並且在使用特定通道時僅致能最上面晶片的穿通電極掃描單元。因此，能夠僅測試在向下掃描和向上掃描期間實際使用的穿通電極，從而去除由實際上未使用的穿通電極和凸塊焊盤的缺陷而引起的修復操作。因此，可以提高整個半導體裝置的成品率。
圖4A至圖4D是用於描述對用於相應通道的穿通電極的掃描操作以及圖3的層疊式記憶體裝置中穿通電極掃描單元230_1~230_4的配置的示圖。在圖3至圖4D中，相同的部件將由相同的元件符號來表示。為了便於說明，在圖4A至圖4D中省略了圖3的ID分配單元250_0~250_4。
圖4A示出了對用於第一通道CH0的穿通電極TSV01~TSV41的掃描操作。
如圖4A所示，穿通電極掃描單元(圖3的230_1~230_4)的上晶片識別單元231_1~231_4可以包括反或閘NR11~NR41，該反或閘NR11~NR41分別對相應的晶片ID信號SID<0：3><1：0>執行反或運算以輸出上晶片致能信號CH_INF0~CH_INF3。向下掃描控制單元232_1~232_4可以包括反及閘ND11~ND41，該反及閘ND11~ND41分別對上晶片致能信號CH_INF0~CH_INF3和全域向下掃描信號DN_SCAN執行反及運算以輸出區域向下掃描信號DS11~DS41。向上掃描控制單元234_1~234_4可以包括及閘AND11~AND41，該及閘AND11~AND41分別對上晶片致能信號CH_INF0~CH_INF3和全域向上掃描信號UP_SCAN執行及運算以輸出區域向上掃描信號US11~US41。
因此，第一核心晶粒220_0的上晶片識別單元231_1可以接收與第一通道CH0相對應的第一核心晶粒220_0的晶片ID信號SID0<1：0>(即，「00」)，並且產生被啟動至邏輯高位準的上晶片致能信號CH_INF0。當全域向下掃描信號DN_SCAN或全域向上掃描信號UP_SCAN被啟動至邏輯高位準時，第一核心晶粒220_0的向下掃描單元或向上掃描單元可以對穿通電極TSV01執行向下掃描
Figure 106132146-A0305-02-0014-2
或向上掃描
Figure 106132146-A0305-02-0014-3
。可選地，其他的第二核心晶粒220_1至第四核心晶粒220_3的上晶片識別單元231_2~231_4可以產生被止動至邏輯低位準的上晶片致能信號CH_INF1~CH_INF3。因此，即使全域向下掃描信號DN_SCAN或全域向上掃描信號UP_SCAN被啟動，第二核心晶粒220_1至第四核心晶粒220_3的向下掃描單元和向上掃描單元也可以不操作。
因此，在對用於第一通道CH0的穿通電極TSV01~TSV41的掃描操作期間，可以透過OS測試來僅測試實際使用的穿通電極TSV01。因此，由於可以去除由凸塊焊盤和實際上未使用的穿通電極TSV11~TSV41的缺陷而引起的修復操作，所以可以提高整個半導體裝置的成品率。
圖4B示出了對用於第二通道CH1的穿通電極TSV02~TSV42的掃描操作。
參考圖4B，穿通電極掃描單元可以具有與圖4A基本相同的配置，除了上晶片識別單元231_1~231_4之外。圖4B的上晶片識別單元231_1~231_4可以分別包括反相器INV12~INV42以及反或閘NR12~NR42。反相器INV12~INV42可以將晶片ID信號SID<0：3><1：0>的第一個位元SID<0：3><0>反相，並且反或閘NR12~NR42可以分別對反相器INV12~INV42的輸出信號和晶片ID信號SID<0：3><1：0>的第二位元SID<0：3><1>執行反或運算，以輸出上晶片致能信號CH_INF0~CH_INF3。
因此，第二核心晶粒220_1的上晶片識別單元231_2可以接收與第二通道CH1相對應的第二核心晶粒220_1的晶片ID信號SID1<1：0>(即，「01」)，並且產生被啟動至邏輯高位準的上晶片致能信號CH_INF1。當全域向下掃描信號DN_SCAN或全域向上掃描信號UP_SCAN被啟動至邏輯高位準時，第二核心晶粒220_1的向下掃描單元或向上掃描單元可以對穿通電極TSV02和穿通電極TSV12執行向下掃描
Figure 106132146-A0305-02-0015-4
或向上掃描
Figure 106132146-A0305-02-0015-5
。因此，在對用於第二通道CH1的穿通電極TSV02~TSV42的掃描操作期間，可以透過OS測試來僅測試實際使用的穿通電極TSV02和穿通電極TSV12。
圖4C示出了對用於第三通道CH2的穿通電極TSV03~TSV43的掃描操作。
參考圖4C，穿通電極掃描單元可以具有與圖4A基本相同的配置，除了上晶片識別單元231_1~231_4之外。圖4C的上晶片識別單元231_1~231_4可以分別包括反相器INV13~INV43以及反或閘NR13~NR43。反相器INV13~INV43可以將晶片ID信號SID<0：3><1：0>的第二位元SID<0：3><1>反相，並且反或閘NR13~NR43可以分別對反相器INV1~INV43的輸出信號和晶片ID信號SID<0：3><1：0>的第一位元SID<0：3><0>執行反或運算，以輸出上晶片致能信號CH_INF0~CH_INF3。
因此，第三核心晶粒220_2的上晶片識別單元231_3可以接收與第三通道CH2相對應的第三核心晶粒220_2的晶片ID信號SID2<1：0>(即，「10」)，並且產生被啟動至邏輯高位準的上晶片致能信號CH_INF2。當全域向下掃描信號DN_SCAN或全域向上掃描信號UP_SCAN被啟動至邏輯高位準時，第三核心晶粒220_2的向下掃描單元或向上掃描單元可以對穿通電極TSV03~TSV23執行向下掃描
Figure 106132146-A0305-02-0016-6
或向上掃描
Figure 106132146-A0305-02-0016-7
。因此，在對用於第三通道CH2的穿通電極TSV03~TSV43的掃描操作期間，可以透過OS測試來僅測試實際使用的穿通電極TSV03~TSV23。
圖4D示出了對用於第四通道CH3的穿通電極TSV04~TSV44的掃描操作。
參考圖4D，穿通電極掃描單元可以具有與圖4A基本相同的配置，除了上晶片識別單元231_1~231_4之外。圖4D的上晶片識別單元231_1~231_4可以分別包括第一反相器INV141~INV441、第二反相器 INV142~INV442以及反或閘NR14~NR44。第一反相器INV141~INV441可以將晶片ID信號SID<0：3><1：0>的第一位元SID<0：3><0>反相，第二反相器INV142~INV442可以將晶片ID信號SID<0：3><1：0>的第二位元SID<0：3><1>反相，以及反或閘NR14~NR44可以分別對第一反相器INV141~INV441的輸出信號和第二反相器INV142~INV442的輸出信號執行反或運算，以輸出上晶片致能信號CH_INF0~CH_INF3。
因此，第四核心晶粒220_3的上晶片識別單元231_4可以接收與第四通道CH3相對應的第四核心晶粒220_3的晶片ID信號SID2<1：0>(即，「11」)，並且產生被啟動至邏輯高位準的上晶片致能信號CH_INF3。當全域向下掃描信號DN_SCAN或全域向上掃描信號UP_SCAN被啟動至邏輯高位準時，第四核心晶粒220_3的向下掃描單元或向上掃描單元可以對穿通電極TSV04~TSV34執行向下掃描
Figure 106132146-A0305-02-0017-8
或向上掃描
Figure 106132146-A0305-02-0017-9
。因此，在對用於第四通道CH3的穿通電極TSV04~TSV44的掃描操作期間，可以透過OS測試來僅測試實際使用的穿通電極TSV04~TSV34。
圖5是圖示圖3的基底晶粒210的缺陷檢測單元240_0的電路圖。作為參考，包括在圖3的第一核心晶粒220_0至第四核心晶粒220_3中的缺陷檢測單元240_1~240_4可以具有與圖5的缺陷檢測單元240_0基本相同的配置。
參考圖5，缺陷檢測單元240_0可以包括向下掃描儲存單元310、向上掃描儲存單元320以及信號產生單元330。
向下掃描儲存單元310可以根據全域向下掃描信號DN_SCAN和鎖存信號LATCH來將向下掃描結果儲存為第一值DN_FAIL。
向下掃描儲存單元310可以包括第一信號傳輸單元312和第一鎖存器單元314。第一信號傳輸單元312可以根據全域向下掃描信號DN_SCAN和鎖存信號LATCH來傳輸從穿通電極TSV0X的一個端子NO0輸出的信號，並且第一鎖存器單元314可以將從第一信號傳輸單元312輸出的信號儲存為第一值DN_FAIL。
例如，第一信號傳輸單元312可以包括第一及閘AND1、第一反相器INV1以及第一三相反相器TRI_INV1。第一及閘AND1可以對全域向下掃描信號DN_SCAN和鎖存信號LATCH執行及運算。第一反相器INV1可以將第一及閘AND1的輸出反相。第一三相反相器TRI_INV1可以根據第一及閘AND1的輸出和第一反相器INV1的輸出而被致能，並且將經由穿通電極TSV0X的端子NO0傳輸的信號反相。第一鎖存器單元314可以包括交叉耦合的反相器INV2和反相器INV3。根據上述配置，當全域向下掃描信號DN_SCAN和鎖存信號LATCH兩者都被啟動時，向下掃描儲存單元310可以將從穿通電極TSV0X的端子NO0輸出的信號儲存為第一值DN_FAIL。
向上掃描儲存單元320可以根據全域向上掃描信號UP_SCAN和鎖存信號LATCH來將向上掃描結果儲存為第二值UP_FAIL。向上掃描儲存單元320可以包括第二信號傳輸單元322和第二鎖存器單元324。第二信號傳輸單元322可以根據全域向上掃描信號UP_SCAN和鎖存信號LATCH來傳輸從穿通電極TSV0X的端子NO0輸出的信號，並且第二鎖存器單元324可以將從第二信號傳輸單元322輸出的信號儲存為第二值UP_FAIL。第二信號傳輸單元322和第二鎖存器單元324可以具有與第一信號傳輸單元312和第一鎖存器單元314基本相同的配置。根據上述配置，當全域向上掃描信號UP_SCAN和鎖 存信號LATCH兩者都被啟動時，向上掃描儲存單元320可以將從穿通電極TSV0X的端子NO0輸出的信號儲存為第二值UP_FAIL。
信號產生單元330可以透過將儲存在向下掃描儲存單元310中的第一值DN_FAIL與儲存在向上掃描儲存單元320中的第二值UP_FAIL組合來產生故障確定信號FAIL<X>。例如，信號產生單元330可以包括反及閘ND1，該反及閘ND1對第一值DN_FAIL與第二值UP_FAIL執行反及運算以輸出故障確定信號FAIL<X>。
以下，將參考圖2至圖6B描述根據本實施例的層疊式記憶體裝置的操作。
圖6A和圖6B是用於描述圖3的層疊式記憶體裝置的操作的時序圖。
圖6A是用於描述圖4A的針對用於第一通道CH0的穿通電極TSV01~TSV41的掃描操作的時序圖。此時，假設實際使用的穿通電極TSV01沒有缺陷。
參考圖6A，當重設信號SET被啟動時，第一核心晶粒220_0至第四核心晶粒220_3的ID分配單元250_1~250_4可以產生彼此區分的晶片ID信號SID<0：3><1：0>。
第一核心晶粒220_0的上晶片識別單元231_1可以接收與第一通道CH0相對應的第一核心晶粒220_0的晶片ID信號SID0<1：0>(即，「00」)，並且產生被啟動至邏輯高位準的上晶片致能信號CH_INF0。
當全域向下掃描信號DN_SCAN被啟動時，第一核心晶粒220_0的向下掃描控制單元232_1可以回應於上晶片致能信號CH_INF0而將區域向下 掃描信號DS11啟動至邏輯低位準，並且電流來源單元PM1可以回應於區域向下掃描信號DS11而將電流來源提供給穿通電極TSV11的一個端子NO1。此外，基底晶粒210的電流吸收單元NM0可以回應於全域向下掃描信號DN_SCAN而吸收經由穿通電極TSV01的一個端子NO0而在向下方向上傳輸的信號。因此，可以執行針對穿通電極TSV01的向下掃描
Figure 106132146-A0305-02-0020-10
。此時，由於穿通電極TSV01沒有缺陷，因此基底晶粒210的缺陷檢測單元240_0可以根據全域向下掃描信號DN_SCAN和鎖存信號LATCH來將經由穿通電極TSV01的端子NO0傳輸的高位準信號儲存為第一值DN_FAIL。
當全域向上掃描信號UP_SCAN被啟動時，基底晶粒210的電流來源單元PM0可以回應於全域向上掃描信號UP_SCAN而將在向上方向上傳輸的信號的電流來源提供給穿通電極TSV01的端子NO0。此外，第一核心晶粒220_0的向上掃描控制單元234_1可以回應於上晶片致能信號CH_INF0而啟動區域向上掃描信號US11，並且電流吸收單元NM1可以回應於區域向上掃描信號US11而吸收經由穿通電極TSV11的端子NO1傳輸的信號。因此，可以執行針對穿通電極TSV01的向上掃描
Figure 106132146-A0305-02-0020-11
。此時，由於穿通電極TSV01沒有缺陷，因此基底晶粒210的缺陷檢測單元240_0可以根據全域向上掃描信號UP_SCAN和鎖存信號LATCH來將經由穿通電極TSV01的端子NO0傳輸的高位準信號儲存為第二值UP_FAIL。
最後，缺陷檢測單元240_0可以基於處於邏輯高位準的第一值DN_FAIL和第二值UP_FAIL來產生處於邏輯低位準的故障確定信號FAIL<1>。測試設備(未示出)或記憶體控制器(未示出)可以基於低位準故障確定信號FAIL<1>來確定實際使用的穿通電極TSV01沒有缺陷。
在第二核心晶粒220_1至第四核心晶粒220_3中，即使全域向下掃描信號DN_SCAN和全域向上掃描信號UP_SCAN被啟動，區域向下掃描信號DS21~DS41以及區域向上掃描信號US21~US41也可以根據被止動至邏輯低位準的上晶片致能信號CH_INF1~CH_INF3而不被啟動。因此，第二核心晶粒220_1至第四核心晶粒220_3的向下掃描單元和向上掃描單元可以不操作。
圖6B是用於描述圖4C的針對用於第三通道CH2的穿通電極TSV03~TSV43的掃描操作的時序圖。作為示例，實際使用的穿通電極TSV03~TSV23之中的一個穿通電極TSV13具有缺陷。
參考圖6B，當重設信號SET被啟動並且晶片ID信號SID<0：3><1：0>被產生時，第三核心晶粒220_2的上晶片識別單元231_3可以接收與第三通道CH2相對應的第三核心晶粒220_2的晶片ID信號SID2<1：0>(即，「10」)，並且產生被啟動至邏輯高位準的上晶片致能信號CH_INF2。
當全域向下掃描信號DN_SCAN被啟動時，第三核心晶粒220_2的向下掃描控制單元232_3可以回應於上晶片致能信號CH_INF2而將區域向下掃描信號DS33啟動至邏輯低位準，並且電流來源單元PM3可以回應於區域向下掃描信號DS33而將電流來源提供給穿通電極TSV33的一個端子NO3。因此，可以執行針對穿通電極TSV03~TSV23的向下掃描
Figure 106132146-A0305-02-0021-12
。此時，由於穿通電極TSV13具有缺陷，因此電流來源不會被傳送到穿通電極TSV03的端子NO0。因此，缺陷檢測單元240_0可以根據全域向下掃描信號DN_SCAN和鎖存信號LATCH而將穿通電極TSV03的端子NO0的低位準信號儲存為第一值DN_FAIL。
當全域向上掃描信號UP_SCAN被啟動時，第三核心晶粒220_2的向上掃描控制單元234_3可以回應於上晶片致能信號CH_INF0而啟動區域向上掃描信號US33，並且電流吸收單元NM3可以回應於區域向上掃描信號US33而吸收經由穿通電極TSV33的端子NO3傳輸的信號。因此，可以執行針對穿通電極TSV03~TSV23的向上掃描
Figure 106132146-A0305-02-0022-13
。缺陷檢測單元240_0可以根據全域向上掃描信號UP_SCAN和鎖存信號LATCH而將經由穿通電極TSV03的端子NO0傳輸的高位準信號儲存為第二值UP_FAIL。
最後，缺陷檢測單元240_0可以基於低位準的第一值DN_FAIL和高位準的第二值UP_FAIL來產生處於邏輯高位準的故障確定信號FAIL<3>。測試設備(未示出)或記憶體控制器(未示出)可以基於高位準的故障確定信號FAIL<3>來確定實際使用的穿通電極TSV03~TSV23具有缺陷。
在其餘的核心晶粒220_0、核心晶粒220_1和核心晶粒220_3中，即使全域向下掃描信號DN_SCAN和全域向上掃描信號UP_SCAN被啟動，區域向下掃描信號DS13、區域向下掃描信號DS23和區域向下掃描信號DS43以及區域向上掃描信號US13、區域向上掃描信號US23和區域向上掃描信號US43也可以根據被止動至邏輯低位準的上晶片致能信號CH_INF1、上晶片致能信號CH_INF2和上晶片致能信號CH_INF4而不被啟動。因此，其餘的核心晶粒220_0、核心晶粒220_1和核心晶粒220_3的向下掃描單元和向上掃描單元可以不操作。
根據本實施例的層疊式記憶體裝置能夠僅測試物理連接的穿通電極之中實際使用的穿通電極，並且確定該穿通電極是否具有缺陷。在下面的 實施例中，將描述不僅能夠確定實際使用的穿通電極是否具有缺陷，而且還能夠確定包括在核心晶粒中的穿通電極之中發生缺陷的地方的方法。
圖7是示出根據本發明的實施例的層疊式記憶體裝置的示圖。圖8是示出圖7中的第一核心晶粒420_0的上晶片識別單元431_1的詳細示圖。
參考圖7，層疊式記憶體裝置可以包括基底晶粒410以及層疊在基底晶粒410之上並經由多個穿通電極TSV0X~TSV4X與分配的通道通訊的多個核心晶粒420_0~420_3。為了便於描述，圖7示出在列方向上作為整體連接的穿通電極TSV0X~TSV4X。然而，實際上，如圖2所示，多個穿通電極可以被安裝在每個核心晶粒420_0~420_3中。
第一核心晶粒420_0至第四核心晶粒420_3可以分別包括穿通電極掃描單元430_1~430_4和缺陷檢測單元440_1~440_4。
穿通電極掃描單元430_1~430_4可以根據分配給其的通道資訊而被致能，並且對穿通電極之中在列方向上連接的穿通電極TSV0X~TSV4X執行向下掃描和向上掃描。向下掃描可以指示在向下方向上傳輸信號，而向上掃描可以指示在向上方向上傳輸信號。
穿通電極掃描單元430_1~430_4可以分別包括上晶片識別單元431_1~431_4、向下掃描單元432_1~432_4和向下掃描單元PM6~PM9以及向上掃描單元434_1~434_4和向上掃描單元NM6~NM9。
上晶片識別單元431_1~431_4可以根據晶片ID信號SID<0：3><1：0>而選擇依序被啟動的多個通道致能信號CH_EN<3：0>中的一個通道致能信號，並且分別產生上晶片致能信號CH_INF0~CH_INF3。通道致能信 號CH_EN<3：0>的數量可以對應於第一核心晶粒420_0至第四核心晶粒420_3的數量。參考圖8，上晶片識別單元431_1~431_4中的每個上晶片識別單元可以包括選擇四個輸入信號中的一個輸入信號的4選1多工器MUX，並且將選中的信號輸出為上晶片致能信號CH_INF0~CH_INF3中的一個上晶片致能信號。
向下掃描單元432_1~432_4和向下掃描單元PM6~PM9可以根據上晶片致能信號CH_INF0~CH_INF3而被致能，並且透過使電流向下流過在列方向上連接的穿通電極TSV0X~TSV4X來執行向下掃描。向下掃描單元432_1~432_4和向下掃描單元PM6~PM9可以分別包括向下掃描控制單元432_1~432_4和電流來源單元PM6~PM9。由於圖7的向下掃描單元具有與圖3的向下掃描單元基本相同的配置，因此這裡省略其詳細描述。
向上掃描單元434_1~434_4和向上掃描單元NM6~NM9可以根據上晶片致能信號CH_INF0~CH_INF3而被致能，並且透過使電流向上流過在列方向上連接的穿通電極TSV0X~TSV4X來執行向上掃描。向上掃描單元434_1~434_4和向上掃描單元NM6~NM9可以分別包括向上掃描控制單元434_1~434_4和電流吸收單元NM6~NM9。由於圖7的向上掃描單元具有與圖3的向上掃描單元基本相同的配置，因此這裡省略其詳細描述。
雖然未示出，但是基底晶粒410和第一核心晶粒420_0至第四核心晶粒420_3可以包括標識(ID)分配單元，該標識(ID)分配單元在啟動操作或初始操作期間產生用於相應的核心晶粒的晶片ID信號SID<0：3><1：0>。由於該ID分配單元具有與圖3的ID分配單元250_0~250_4基本相同的配置，因此這裡省略其詳細描述。
基底晶粒410可以包括電流吸收單元NM5和電流來源單元PM5。電流吸收單元NM5可以回應於全域向下掃描信號DN_SCAN而在向下掃描期間吸收經由穿通電極TSV0X的一個端子NO0而在向下方向上傳輸的信號，並且電流來源單元PM5可以回應於全域向上掃描信號UP_SCAN而在向上掃描期間將在向上方向上傳輸的信號的電流來源提供給穿通電極TSV0X的端子NO0。作為參考，由於全域向下掃描信號DN_SCAN和全域向上掃描信號UP_SCAN被啟動至邏輯高位準，因此基底晶粒210可以包括反相器INV40，該反相器INV40用於透過將全域向上掃描信號UP_SCAN反相來驅動利用PMOS電晶體實現的電流來源單元PM5。此外，基底晶粒410可以包括具有與第一核心晶粒420_0至第四核心晶粒420_3的缺陷檢測單元440_1~440_4相同配置的缺陷檢測單元440_0。
圖7所示的層疊式半導體裝置的缺陷檢測單元440_0~440_4中的每個缺陷檢測單元可以分別包括檢測單元442和掩蔽單元444。例如，檢測單元442包括與第一核心晶粒420_0至第四核心晶粒420_3相對應的第一子缺陷檢測單元442_1至第四子缺陷檢測單元442_4。
第一子缺陷檢測單元442_1至第四子缺陷檢測單元442_4可以根據第一通道致能信號至第四通道致能信號CH_EN<3：0>而依序被致能，基於向下掃描和向上掃描來檢測穿通電極TSV0X~TSV4X是否具有缺陷，並產生第一故障確定標誌FLAG1至第四故障確定標誌FLAG4。掩蔽單元444可以根據通道資訊而回應於在掩蔽單元444中預先設置的掩蔽信號(圖9的CH_MSK<3：0>)來掩蔽第一故障確定標誌FLAG1至第四故障確定標誌 FLAG4，並且輸出指示穿通電極TSV0X~TSV4X是否具有缺陷的故障確定信號FAIL<X>。
基底晶粒410還可以包括控制信號產生單元460，該控制信號產生單元460被配置為根據全域向下掃描信號DN_SCAN和全域向上掃描信號UP_SCAN而產生依序被啟動的第一通道致能信號至第四通道致能信號CH_EN<3：0>。
圖9是示出圖7的基底晶粒410的缺陷檢測單元440_0的電路圖。包括在圖7的第一核心晶粒420_0至第四核心晶粒420_3中的缺陷檢測單元440_1~440_4可以具有與圖9的缺陷檢測單元440_0基本相同的配置。
參考圖9，第一子缺陷檢測單元442_1可以根據第一通道致能信號CH_EN<0>而被致能，根據全域向下掃描信號DN_SCAN和鎖存信號LATCH而將經由穿通電極TSV0X的一個端子NO0傳輸的向下掃描結果儲存為第一值，根據全域向上掃描信號UP_SCAN和鎖存信號LATCH而將經由穿通電極TSV0X的端子NO0傳輸的向上掃描結果儲存為第二值，以及將儲存的第一值與儲存的第二值組合以產生並儲存指示穿通電極TSV0X~TSV4X是否具有缺陷的第一故障確定標誌FLAG1。類似地，第二子缺陷檢測單元442_2至第四子缺陷檢測單元442_4可以根據第二通道致能信號至第四通道致能信號CH_EN<3：1>而依序被致能，以及產生並儲存第二故障確定標誌FLAG2至第四故障確定標誌FLAG4。因此，測試設備(未示出)或記憶體控制器(未示出)可以提取儲存在第一子缺陷檢測單元442_1至第四子缺陷檢測單元442_4中的第一故障確定標誌FLAG1至第四故障確定標誌FLAG4，並且識別包括在核心晶粒中的穿通電極之中發生缺陷的地方。
第一子缺陷檢測單元442_1至第四子缺陷檢測單元442_4可以具有與圖5的缺陷檢測單元240_0基本相同的配置，除了第一子缺陷檢測單元442_1至第四子缺陷檢測單元442_4根據第一通道致能信號至第四通道致能信號CH_EN<3：0>而依序被致能之外。
掩蔽單元444可以包括第一反及閘ND2至第五反及閘ND6。第一反及閘ND2至第四反及閘ND5可以分別對掩蔽信號CH_MSK<3：0>的相應位元和第一故障確定標誌FLAG1至第四故障確定標誌FLAG4執行反及運算，並且第五反及閘ND6可以對第一反及閘ND2至第四反及閘ND5的輸出執行反及運算，並輸出故障確定信號FAIL<X>。即，掩蔽單元444可以將與具有邏輯高位準的掩蔽信號CH_MSK<3：0>的相應位元相對應的故障確定標誌FLAG1~FLAG4輸出為故障確定信號FAIL<X>。
此時，掩蔽信號CH_MSK<3：0>可以根據通道資訊而被預先設置在掩蔽單元444中，並且如下表1所述來配置。例如，在用於第一通道CH0的穿通電極的情況下，掩蔽信號CH_MSK<3：0>可以被預先設置為「0001」，並且掩蔽單元444可以將儲存在第一子缺陷確定單元442_1中的第一故障確定標誌FLAG1輸出為故障確定信號FAIL<X>。
Figure 106132146-A0305-02-0027-1
圖10A是示出圖7的控制信號產生單元460的方塊圖。
參考圖10A，控制信號產生單元460可以包括掃描致能信號產生單元462和計數單元464。
掃描致能信號產生單元462可以產生掃描致能信號SCAN_EN，該掃描致能信號SCAN_EN根據全域向下掃描信號DN_SCAN而被啟動，以及根據全域向上掃描信號UP_SCAN而被止動。計數單元464可以對掃描致能信號SCAN_EN執行計數操作，並且產生依序被啟動的第一通道致能信號至第四通道致能信號CH_EN<3：0>。
計數單元464可以包括計數器464_2和信號組合器464_4。
計數器464_2可以透過對掃描致能信號SCAN_EN進行計數來產生第一計數信號和第二計數信號CNT<1：0>。信號組合器464_4可以透過將第一計數信號和第二計數信號CNT<1：0>的邏輯位準組合來產生第一通道致能信號至第四通道致能信號CH_EN<3：0>。
圖10B是用於描述圖7的控制信號產生單元460的操作的時序圖。
參考圖10B，掃描致能信號產生單元462可以產生掃描致能信號SCAN_EN，該掃描致能信號SCAN_EN回應於全域向下掃描信號DN_SCAN的上升邊緣而被啟動，以及回應於全域向上掃描信號UP_SCAN的下降邊緣而被止動。
計數器464_2可以透過對掃描致能信號SCAN_EN進行計數來產生第一計數信號和第二計數信號CNT<1：0>。信號組合器464_4可以透過將第 一計數信號和第二計數信號CNT<1：0>的邏輯位準組合來產生第一通道致能信號至第四通道致能信號CH_EN<3：0>。
因此，每當全域向下掃描信號DN_SCAN和全域向上掃描信號UP_SCAN被輸入時，控制信號產生單元460可以產生依序被啟動的第一通道致能信號到第四通道致能信號CH_EN<3：0>。
根據本實施例的層疊式半導體裝置可以回應於依序被啟動的第一通道致能信號至第四通道致能信號CH_EN<3：0>，而在第一核心晶粒420_0至第四核心晶粒420_3與基底晶粒410之間依序執行向下掃描和向上掃描。例如，當回應於第四通道致能信號CH_EN<3>而選擇第四核心晶粒420_3時，層疊式半導體裝置可以對實際使用的穿通電極TSV0X~TSV3X執行向下掃描和向上掃描，並且將在第四子缺陷檢測單元442_4中的掃描結果儲存為第四故障確定標誌FLAG4。然後，當回應於第三通道致能信號CH_EN<2>而選擇第三核心晶粒420_2時，層疊式半導體裝置可以對實際使用的穿通電極TSV0X~TSV2X執行向下掃描和向上掃描，並且將在第三子缺陷檢測單元442_3中的掃描結果儲存為第三故障確定標誌FLAG3。以這種方式，層疊式半導體裝置可以針對在選擇相應的核心晶粒時實際使用的穿通電極TSV0X~TSV3X、穿通電極TSV0X~TSV2X、穿通電極TSV0X和穿通電極TSV1X以及穿通電極TSV0X依序並重複地執行向下掃描和向上掃描，並且將針對相應的核心晶粒檢測到的故障確定標誌FLAG1~FLAG4儲存在多個子缺陷檢測單元442_1~442_4中。因此，層疊式半導體裝置可以提取儲存的值並且識別包括在核心晶粒中的穿通電極之中發生缺陷的地方。此外，層疊式半導體裝 置可以根據通道資訊而提取儲存的值之中的目標值，並且掩蔽其他值，從而識別實際使用的穿通電極是否具有缺陷。
根據本實施例，層疊式半導體裝置可以根據層疊式晶片的通道資訊來反映穿通電極的缺陷資訊，從而提高整個晶片的成品率。
儘管為了說明的目的已經描述了各種實施例，但是對於本領域技術人員來說明顯的是，可以在不脫離如所附申請專利範圍中限定的本發明的精神和範圍的情況下，進行各種改變和修改。
210:基底晶粒
220_0~220_3:第一核心晶粒~第四核心晶粒
230_1~230_4:穿通電極掃描單元
231_1~231_4:上晶片識別單元
232_1~232_4:向下掃描控制單元
234_1~234_4:向上掃描單元
240_0~240_4:缺陷檢測單元
250_0~250_4:ID分配單元
CH_INF0~CH_INF3:上晶片致能信號
DN_SCAN:全域向下掃描信號
DS1X~DS4X:區域向下掃描信號
FAIL<X>:故障確定信號
INV10:反相器
LATCH:鎖存信號
NM0~NM4:電流吸收單元
NO0~NO4:端子
PM0~PM4:電流來源單元
SET:重設信號
SID<1：0>:初始ID信號
SID0<0>:晶片ID信號
SID0<1>:晶片ID信號
SID1<0>:晶片ID信號
SID1<1>:晶片ID信號
SID2<0>:晶片ID信號
SID2<1>:晶片ID信號
SID3<0>:晶片ID信號
SID3<1>:晶片ID信號
TSV0X~TSV4X:穿通電極
TSVC0~TSVC3:穿通電極
UP_SCAN:全域向上掃描信號
US1X~US4X:區域向上掃描信號

Claims (20)

  1. 一種層疊式半導體裝置，包括：基底晶粒；以及多個核心晶粒，其層疊在所述基底晶粒之上，並且適用於透過多個穿通電極與分配的通道通訊，其中，每個所述核心晶粒包括：穿通電極掃描單元，其根據分配的通道資訊而被致能，並且適用於對穿通電極之中在列方向上連接的穿通電極執行傳輸向下信號的向下掃描和傳輸向上信號的向上掃描；以及缺陷檢測單元，其適用於基於向下掃描和向上掃描來檢測穿通電極是否具有缺陷。
  2. 如請求項1所述的層疊式半導體裝置，其中，穿過各個核心晶粒形成的穿通電極以預定數量來分組並且分配給每個通道，以及每個所述核心晶粒透過分配給對應通道的穿通電極和所述基底晶粒而與對應通道通訊。
  3. 如請求項1所述的層疊式半導體裝置，其中，每個所述核心晶粒還包括：標識(identification,ID)分配單元，其適用於基於從所述基底晶粒輸入的初始標識信號來產生用於每個所述核心晶粒的晶片標識信號。
  4. 如請求項3所述的層疊式半導體裝置，其中，所述穿通電極掃描單元透過根據分配的通道資訊而對晶片標識信號進行解碼來產生 上晶片致能信號，以及回應於所述上晶片致能信號而執行向下掃描和向上掃描。
  5. 如請求項1所述的層疊式半導體裝置，其中，所述基底晶粒包括：電流吸收單元，其適用於回應於全域向下掃描信號而在向下掃描期間吸收經由穿通電極傳輸的向下信號；以及電流來源單元，其適用於回應於全域向上掃描信號而在向上掃描期間提供傳輸到穿通電極的向上信號的電流來源。
  6. 如請求項1所述的層疊式半導體裝置，其中，所述穿通電極掃描單元包括：上晶片識別單元，其適用於透過根據分配的通道資訊而對晶片標識信號進行解碼來產生上晶片致能信號；向下掃描單元，其根據所述上晶片致能信號而被致能，並且適用於透過使電流向下流過在列方向上連接的穿通電極來執行向下掃描；以及向上掃描單元，其根據所述上晶片致能信號而被致能，並且適用於透過使電流向上流過在列方向上連接的穿通電極來執行向上掃描。
  7. 如請求項6所述的層疊式半導體裝置，其中，所述向下掃描單元包括：向下掃描控制單元，其適用於回應於所述上晶片致能信號而選擇性地啟動全域向下掃描信號以輸出區域向下掃描信號；以及電流來源單元，其適用於回應於區域向下掃描信號而將電流來源提供給穿通電極的一個端子。
  8. 如請求項6所述的層疊式半導體裝置，其中，向上掃描單元包括：向上掃描控制單元，其適用於回應於所述上晶片致能信號而選擇性地啟動全域向上掃描信號以輸出區域向上掃描信號；以及電流吸收單元，其適用於回應於區域向上掃描信號而吸收經由穿通電極的一個端子傳輸的信號。
  9. 如請求項1所述的層疊式半導體裝置，其中，所述缺陷檢測單元包括：向下掃描儲存單元，其適用於根據全域向下掃描信號和鎖存信號而將向下掃描的結果儲存為第一值；向上掃描儲存單元，其適用於根據全域向上掃描信號和所述鎖存信號而將向上掃描的結果儲存為第二值；以及信號產生單元，其適用於將所述第一值與第二值組合以產生指示穿通電極是否具有缺陷的故障確定信號。
  10. 如請求項1所述的層疊式半導體裝置，其中，所述穿通電極掃描單元包括：上晶片識別單元，其適用於根據晶片標識信號而透過選擇依序被啟動的多個通道致能信號中的一個通道致能信號來產生上晶片致能信號；向下掃描單元，其根據所述上晶片致能信號而被致能，並且適用於透過使電流向下流過在列方向上連接的穿通電極來執行向下掃描；以及 向上掃描單元，其根據所述上晶片致能信號而被致能，並且適用於透過使電流向上流過在列方向上連接的穿通電極來執行向上掃描。
  11. 如請求項10所述的層疊式半導體裝置，其中，所述缺陷檢測單元包括：多個子缺陷檢測單元，其對應於所述多個核心晶粒，所述多個子缺陷檢測單元根據所述多個通道致能信號而依序被致能，並且適用於基於向下掃描和向上掃描而透過檢測穿通電極是否具有缺陷來產生並儲存多個故障確定標誌；以及掩蔽單元，其適用於根據分配的通道資訊而掩蔽所述多個故障確定標誌，並且輸出故障確定信號。
  12. 如請求項11所述的層疊式半導體裝置，其中，每個所述子缺陷檢測單元包括：向下掃描儲存單元，其適用於根據所述多個通道致能信號之中的分配的信號、全域向下掃描信號以及鎖存信號而將向下掃描的結果儲存為第一值；向上掃描儲存單元，其適用於根據分配的通道致能信號、全域向上掃描信號以及所述鎖存信號而將向上掃描的結果儲存為第二值；以及信號產生單元，其適用於透過將所述第一值與第二值組合來產生故障確定標誌。
  13. 如請求項10所述的層疊式半導體裝置，還包括：控制信號產生單元，其適用於根據全域向下掃描信號和全域向上掃描信號而產生依序被啟動的所述多個通道致能信號。
  14. 如請求項13所述的層疊式半導體裝置，其中，所述控制信號產生單元包括：掃描致能信號產生單元，其適用於產生掃描致能信號，所述掃描致能信號根據所述全域向下掃描信號而被啟動，並且根據所述全域向上掃描信號而被止動；以及計數單元，其適用於對所述掃描致能信號執行計數操作，並且產生依序被啟動的所述多個通道致能信號。
  15. 一種層疊式半導體裝置，包括：多個半導體晶片，所述多個半導體晶片被層疊以經由多個穿通電極來傳輸信號，並且所述多個半導體晶片具有分配給其的一個或更多個通道，其中，每個半導體晶片包括：標識(identification,ID)分配單元，其適用於根據初始信號而產生晶片標識信號；以及測試電路，其適用於根據所述晶片標識信號和分配的通道資訊而產生上晶片致能信號，所述測試電路回應於所述上晶片致能信號而對穿通電極之中在列方向上連接的穿通電極執行測試，以及檢測穿通電極是否有缺陷。
  16. 如請求項15所述的層疊式半導體裝置，其中，所述測試電路包括：穿通電極掃描單元，其適用於回應於所述上晶片致能信號而對在列方向上連接的穿通電極執行傳輸向下信號的向下掃描和傳輸向上信號的向上掃描；以及 缺陷檢測單元，其適用於基於向下掃描和向上掃描來檢測穿通電極是否具有缺陷。
  17. 如請求項16所述的層疊式半導體裝置，其中，所述穿通電極掃描單元包括：上晶片識別單元，其適用於透過根據分配的通道資訊對晶片識別信號進行解碼來產生上晶片致能信號；向下掃描單元，其根據所述上晶片致能信號而被致能，並且適用於透過使電流向下流過在列方向上連接的穿通電極來執行向下掃描；以及向上掃描單元，其根據所述上晶片致能信號而被致能，並且適用於透過使電流向上流過在列方向上連接的穿通電極來執行向上掃描。
  18. 如請求項16所述的層疊式半導體裝置，其中，所述缺陷檢測單元包括：向下掃描儲存單元，其適用於根據全域向下掃描信號和鎖存信號而將向下掃描的結果儲存為第一值；向上掃描儲存單元，其適用於根據全域向上掃描信號和所述鎖存信號而將向上掃描的結果儲存為第二值；以及信號產生單元，其適用於將所述第一值與第二值組合以產生指示穿通電極是否具有缺陷的故障確定信號。
  19. 如請求項16所述的層疊式半導體裝置，其中，所述穿通電極掃描單元包括： 上晶片識別單元，其適用於根據晶片識別信號而透過選擇依序被啟動的多個通道致能信號中的一個通道致能信號來產生所述上晶片致能信號；向下掃描單元，其根據所述上晶片致能信號而被致能，並且適用於透過使電流向下流過在列方向上連接的穿通電極來執行向下掃描；以及向上掃描單元，其根據所述上晶片致能信號而被致能，並且適用於透過使電流向上流過在列方向上連接的穿通電極來執行向上掃描。
  20. 如請求項19所述的層疊式半導體裝置，其中，所述缺陷檢測單元包括：多個子缺陷檢測單元，其對應於多個核心晶粒，所述多個子缺陷檢測單元根據所述多個通道致能信號而依序被致能，並且適用於基於向下掃描和向上掃描來透過檢測穿通電極是否具有缺陷而輸出多個故障確定標誌；以及掩蔽單元，其適用於根據分配的通道資訊而掩蔽多個故障確定標誌，以及輸出故障確定信號。
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