TWI738764B

TWI738764B - 封裝結構

Info

Publication number: TWI738764B
Application number: TW106112737A
Authority: TW
Inventors: 陳憲偉; 黃立賢
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-09-19
Filing date: 2017-04-17
Publication date: 2021-09-11
Also published as: CN107845611B; CN107845611A; US20180166427A1; US20180082987A1; US20230335539A1; TW201822329A; US9922964B1; US10727211B2; US20190252359A1; US11721676B2; US10276549B2; US20200365570A1

Abstract

本發明實施例提供一種封裝結構，包括基板及形成於基板上的裝置晶粒。裝置晶粒有第一高度。封裝結構包括虛置晶粒，形成於基板上且鄰近裝置晶粒，其中虛置晶粒有第二高度。第二高度低於第一高度。封裝結構也包括封裝層，形成於裝置晶粒及虛置晶粒間。

Description

封裝結構

本發明實施例係關於封裝結構，且特別有關於一種具有虛置晶粒的封裝結構。

半導體裝置被用於各種電子應用中，如個人電腦、行動電話、數位相機及其他電子設備。半導體裝置的製造通常是在半導體基板上依順序沉積絕緣或介電層、導電層及半導體層，並以微影圖案化各種材料層以在其上形成電路組件和元件。許多積體電路通常於單一半導體晶圓上製造，且晶圓上之獨立晶粒通過沿著切割道在積體電路之間以鋸切來單粒化。獨立晶粒通常各別地封裝，例如在多晶片模組中或於其他封裝類型中封裝。

業界已經開始發展新的封裝技術，如堆疊式封裝層疊(package on package，簡稱PoP)，其中裝置晶粒的頂部封裝與有著另一裝置晶粒之底部封裝接合。藉由採用新的封裝技術，可將各種具有相同或不同功能的封裝體整合在一起。

雖然現有的封裝結構及其製造方法通常足以滿足其預期目的，但並非完全令人滿意。

於一些實施例中，提供一種封裝結構，包括基板及形成於基板上的裝置晶粒。裝置晶粒有第一高度。封裝結構包括虛置晶粒，形成於基板上且鄰近裝置晶粒，其中虛置晶粒有第二高度。第二高度低於第一高度。封裝結構也包括封裝層，形成於裝置晶粒及虛置晶粒間。

於一些實施例中，提供一種封裝結構，包括基板及形成於基板上的第一裝置晶粒。封裝結構包括第一虛置晶粒，形成於基板上且鄰近第一裝置晶粒。封裝結構也包括第一封裝層，圍繞第一裝置晶粒及第一虛置晶粒，其中第一封裝層覆蓋第一虛置晶粒之上表面。封裝結構也包括重分佈結構，形成於第一封裝層上，其中重分佈結構電性連接至第一裝置晶粒。

於一些實施例中，提供一種封裝結構，包括第一封裝結構和第二封裝結構。第一封裝結構包括：第一裝置晶粒，形成於基板上，第一虛置晶粒形成於基板上，第一封裝層圍繞第一裝置晶粒及第一虛置晶粒，其中第一封裝層覆蓋於第一虛置晶粒，以及形成於該第一封裝層上的重分佈結構，其中重分佈結構電性連接至第一裝置晶粒。第二封裝結構包括形成於重分佈結構上的第二虛置晶粒，以及第二封裝層，圍繞第二虛置晶粒，其中第二封裝層覆蓋第二虛置晶粒。

100、200、400、500、600‧‧‧封裝結構

102、142、162‧‧‧基板

103‧‧‧承載基板

106‧‧‧介電層

107、180‧‧‧重分佈結構

108‧‧‧黏合層

112‧‧‧晶種層

114‧‧‧導電結構

116‧‧‧通孔

140‧‧‧第一裝置晶粒

144‧‧‧介電層

146‧‧‧導電墊

148、182、186、682、686‧‧‧鈍化層

150‧‧‧連接器

160‧‧‧第一虛置晶粒

165‧‧‧第三裝置晶粒

170‧‧‧封裝層

184、684‧‧‧重分佈線

186‧‧‧頂鈍化層

188、688‧‧‧凸塊下金屬層

190、196、690‧‧‧電連接器

192‧‧‧載體

194‧‧‧開口

300‧‧‧頂部封裝

302‧‧‧封裝基板

310‧‧‧裝置晶粒

616‧‧‧第二通孔

640‧‧‧第二裝置晶粒

660‧‧‧第二虛置晶粒

670‧‧‧第二封裝層

680‧‧‧第二重分佈結構

H₁、H₂、H₃‧‧‧高度

d₁‧‧‧間格距離

以下將配合所附圖式詳述本發明之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪示且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明的特徵。

第1A-1D圖係根據本發明一些實施例繪示之形成封裝結構各種階段之剖面圖。

第2A圖係根據本發明一些實施例繪示之第一裝置晶粒及第一虛置晶粒之俯視圖。

第2B圖係根據本發明一些實施例繪示之封裝層覆蓋於第一虛置晶粒之俯視圖。

第3A-3G圖係根據本發明一些實施例繪示之形成封裝結構各種階段之剖面圖。

第4A-4G圖係根據本發明一些實施例繪示之形成封裝結構各種階段之剖面圖。

第5A-5G圖係根據本發明一些實施例繪示之形成封裝結構各種階段之剖面圖。

第6A-6B圖係根據本發明一些實施例繪示之形成封裝結構各種階段之剖面圖。

以下公開許多不同的實施方法或是例子來實行本發明之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明。當然這些實施例僅用以例示，且不該以此限定本發明的範圍。例如第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。另外，本發明在不同例子中可能重複使用相同的元件符號及/或標號。此重複之目的是為了簡潔性與清楚性且除非另有說明，否則不代表所討論之各種實施例和配置之間有特定的關係。

在此並討論一些實施例的變型。在各種圖示及示意性實施例中，相似的參考編號被用於代表相似的元件。再者，在以下的製造過程中的各階段之前、之中及之後，可提供一些額外的操作，且以下描述的一些操作在其他的實施例中可被代替或消除。

提供封裝結構及其形成方法的實施例。第1A-1D圖係根據本發明一些實施例繪示形成封裝結構100各種階段的剖面圖。

如第1A圖所示，提供基板102。基板102可由矽或其他半導體材料如鍺形成。於一些實施例中，基板102由半導體化合物如碳化矽、砷化鎵、砷化銦和磷化銦形成。基板102為暫時支撐基板。於一些實施例中，基板102由半導體材料、陶瓷材料、高分子材料、金屬材料、其他適合的材料或其組合形成。於一些實施例中，基板102為玻璃基板。於一些實施例中，基板102為半導體基板，如矽晶圓。

於基板102上形成介電層106。於一些實施例中，介電層106由高分子或含高分子層形成。介電層106可以是聚對苯撐苯並二噻唑(poly-p-phenylenebenzobisthiazole，PBO)層、聚醯亞胺(polyimide，PI)層、阻焊劑(solder resist，SR)層、ABF膜(Ajinomoto buildup film)、晶片附著膜(die attach film，DAF)、其他適合的材料或其組合。

藉由使用黏合層108作為黏合膠，於介電層106上形成第一裝置晶粒140和第一虛置晶粒160。黏合層108包括任何適合的黏合材料，如高分子材料。於一些實施例中，黏合層 108包括雙面膠。由層壓製程、旋轉塗佈製程或其他適合的製程形成黏合層108。

第一裝置晶粒140包括半導體基板142、介電層144、導電墊146、鈍化層148和連接器150。導電墊146電性連接至連接器150。於一些實施例中，由氧化矽、氮氧化矽，硼矽酸鹽玻璃(borosilicate glass，BSG)、磷酸矽玻璃(phosphoric silicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、低介電常數(low-k)材料、多孔介電材料或其組合形成介電層144。於一些實施例中，由化學氣相沉積(chemical vapor deposition，CVD)、旋轉塗佈製程、濺鍍製程或其組合形成介電層144。

於一些實施例中，由氧化矽、氮化矽、氮氧化矽或其組合形成鈍化層148。於一些其他實施例中，由高分子形成鈍化層148。於一些實施例中，由CVD製程、旋轉塗佈製程、濺鍍製程或其組合形成鈍化層148。

可於第一裝置晶粒140上形成其他裝置元件。裝置元件包括電晶體(例如，金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistors，MOSFET)，互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體，雙極性接面型電晶體(bipolar junction transistors，BJT)，高壓電晶體(high-voltage transistors)，高頻電晶體(high-frequency transistors)，p通道和/或n通道場效應電晶體(p-channel and/or n-channel field effect transistors，PFET/NFET)等)，二極體和/或其它適用元件。進行各種製程如沉積、蝕刻、佈植、光微影、回火及/或其他適合的製程，以形成裝置元件。

第一虛置晶粒160包括基板162。可由矽或其他半導體材料如鍺形成基板162。於一些實施例中，由如碳化矽、砷化鎵、砷化銦或磷化銦的半導體化合物形成基板162。

第一虛置晶粒160並未提供任何功能，且於第一虛置晶粒160上並無連接器形成。第一虛置晶粒160用於降低基板102的不對稱翹曲(於X和Y方向)或彎曲應力。第一虛置晶粒160的熱膨脹係數大抵上相同或相似於第一裝置晶粒140的熱膨脹係數。於一些實施例中，由矽形成第一虛置晶粒160。若第一虛置晶粒160與第一裝置晶粒140的熱膨脹係數顯著地不同，第一虛置晶粒160可能不會補償應力。因此，在晶圓級封裝階段或封裝(package，PKG)階段可能發生不對稱翹曲，並且導致晶圓級製程和PKG接合製程期間的產量損失。

第一裝置晶粒140的上表面比第一虛置晶粒160的上表面高。進一步來說，鈍化層148的上表面比第一虛置晶粒160的上表面高。第一裝置晶粒140於Z方向有第一高度H₁，第一虛置晶粒160於Z方向有第二高度H₂(Z方向與基板102的上表面垂直)。第二高度H₂小於第一高度H₁。於一些實施例中，第二高度H₂與第一高度H₁之高度比值介於大約65%至大約85%之範圍。若該比值大於85%，裂紋形成於第一虛置晶粒160和封裝層(稍後形成)之間的界面上形成的重分佈結構中的風險可能變得嚴重。如果該比值小於65%，則不對稱翹曲的抑制可能不顯著。

根據一些實施例，如第1B圖所示，於形成第一裝置晶粒140和第一虛置晶粒160之後，於第一裝置晶粒140和第一虛置晶粒160之間形成封裝層170。換句話說，封裝層170圍繞第一裝置晶粒140和第一虛置晶粒160。

於一些實施例中，封裝層170由成型模料，例如液體環氧樹脂(liquid epoxy)、可變形凝膠(deformable gel)、矽橡膠(silicon rubber)等形成。於一些實施例中，在第一裝置晶粒140和第一虛置晶粒160上分配成型模料，因此進行熱處理以硬化成型模料。進行平坦化製程以露出連接器150的上表面。於平坦化製程之後，第一裝置晶粒140的上表面大抵與封裝層170的上表面等高。於一些實施例中，平坦化製程包括研磨製程、化學機械拋光(chemical mechanical polishing，CMP)製程、蝕刻製程及其他適合的製程或其組合。

隨後如第1C圖所示，根據一些實施例，於封裝層170、第一裝置晶粒140和第一虛置晶粒160上形成重分佈結構180。重分佈結構180包括至少一條重分佈線(redistribution lines，RDL)和至少一層鈍化層。重分佈結構180包括形成於鈍化層182上的RDL184。

於一些實施例中，由金屬材料如銅、銅合金、鋁、鋁合金、鎢、鎢合金、鈦、鈦合金、鉭或鉭合金形成RDL184。於一些實施例中，由電鍍、無電電鍍、濺鍍或CVD形成RDL184。於一些實施例中，由有機材料，例如聚苯並噁唑(polybenzoxazole，PBO)、苯並環丁烯(benzocyclobutene，BCB)、PI、矽氧樹脂(silicone)、丙烯酸酯(acrylates)、矽氧烷(siloxane) 或其組合形成鈍化層182。於一些其它實施例中，鈍化層182由非有機材料形成，如氧化矽、未摻雜矽酸鹽玻璃、氮氧化矽、阻焊劑、氮化矽、六甲基二矽氮烷(hexamethyldisilazane，HMDS)等。

隨後如第1D圖所示，根據一些實施例，於RDL184上形成頂鈍化層186。於一些實施例中，頂鈍化層186由有機材料形成，如聚苯並噁唑(polybenzoxazole，PBO)、BCB、PI、矽氧樹脂、丙烯酸酯、矽氧烷或其組合。於一些其它實施例中，鈍化層186由非有機材料形成，如氧化矽、未摻雜矽酸鹽玻璃、氮氧化矽、阻焊劑、氮化矽、六甲基二矽氮烷等。

在鈍化層186中形成凸塊下金屬(under bump metallurgy，UBM)層188，並且在UBM層188上形成電連接器190。電連接器190電性連接至RDL184。因此，得到封裝結構100。

於形成封裝結構100後，對封裝結構100進行可靠度測試，以確認封裝結構100的功能，進而預測封裝結構100的平均故障時間(mean-time to failure，MTFF)。可靠度測試包括熱循環製程。當對封裝結構100進行熱循環製程時，封裝層170和第一裝置晶粒140可能會以不同的速率膨脹，因封裝層170、第一裝置晶粒140和第一虛置晶粒160分別有不同的熱膨脹係數。因此，應力聚集在封裝層170和第一裝置晶粒140間的界面。因此，直接位於封裝層170和第一裝置晶粒140間的界面上的RDL184可能會由於應力集中而裂開。特別是於部分直接位於第一裝置晶粒140角落上的RDL184，破裂現象會變得更嚴重。當第二高度H₂與第一高度H₁等高時，在第一虛置晶粒160上將會出現破裂現象。

為了預防破裂，於第一裝置晶粒140旁形成有較小高度H₂的第一虛置晶粒160。和第一虛置晶粒160與第一裝置晶粒140等高的例子相比，第一虛置晶粒160和封裝層170間的界面相對來說離RDL184較遠，以降低破裂的風險。

於一些實施例中，第二高度H₂與第一高度H₁之高度比值介於大約65%至大約85%之範圍。若該範圍大於85%，則破裂問題可能會變的嚴重。若該比值小於65%，翹曲會產生。

第2A圖係根據一些實施例繪示第一裝置晶粒140和第一虛置晶粒160的俯視圖。第1A圖係繪示沿著第2A圖中的線I-I’的剖面圖。

如第2A圖所示，於基板102上形成第一裝置晶粒140、第一虛置晶粒160和第三裝置晶粒165。第一虛置晶粒160的俯視形狀可為矩形、正方形、圓形或類似形狀。第一虛置晶粒160的俯視形狀取決於第一裝置晶粒140和第三裝置晶粒165的俯視形狀。若於基板102上且鄰近於第一裝置晶粒140及第三裝置晶粒165處無虛置晶粒，X方向的應力將不會與Y方向相同。因此，當封裝結構100於熱循環製程(高溫和低溫的循環)時，可能會因不平等的應力分佈發生不對稱翹曲或彎曲。

第一虛置晶粒160的第一功能是平衡應力分佈，以預防於晶圓級封裝或封裝階段的不對稱翹曲。另外，由於具有高熱膨脹係數的封裝層170體積較小，通過使用第一虛置晶粒160也減少了基板102上的彎曲應力。具有比第一裝置晶粒140的第一高度(H₁)小的高度(H₂)的第一虛置晶粒160的第二功能是降低在直接位於第一虛置晶粒160和封裝層170間界面上的RDL184中破裂的風險。

於一些實施例中，於第一裝置晶粒140和第一虛置晶粒160的間隔距離d₁介於大約50μm至大約100μm間。若間隔距離d₁比100μm大，則晶粒對晶粒(die-to-die，D2D)的通信距離變得更長，並導致在高運作頻率下顯著的訊號延遲。若間格距離d₁比50μm小，控制晶片放置過程的精度成為挑戰。

第2B圖係根據一些實施例繪示封裝層170覆蓋第一虛置晶粒160的俯視圖。第1B圖係繪示沿著第2B圖中的線II-II’的剖面圖。

如第2B圖所示，封裝層170覆蓋第一虛置晶粒160，因此露出第一裝置晶粒140的上表面和第三裝置晶粒165的上表面。

排除區域(Keep-Out Zone，KOZ)的定義是指圍繞著晶粒(如140和160)且之中不能放置任何元件的區域。直接位於重分佈結構180的RDL184上的KOZ區可能會因為應力集中在KOZ區上而容易裂開。於製造封裝結構100時，可對第一裝置晶粒140、第一虛置晶粒160和封裝層170進行一些熱處理。封裝層170和第一裝置晶粒140可能會以不同的速率膨脹，因第一裝置晶粒140、第一虛置晶粒160和封裝層170各自有不同的熱膨脹係數。因此，應力集中在靠近第一裝置晶粒140的KOZ區上。若第一虛置晶粒160和第一裝置晶粒140有相同的高度，將有12個KOZ區(每個晶粒有4個KOZ角落)。然而，如第2B圖所示，因為封裝層170覆蓋有較低高度的第一虛置晶粒160，因此存在8個KOZ區(圓圈區A)而不是12個KOZ區。因此，當KOZ區的數目降低時，於重分佈結構180的RDL184的破裂問題隨之降低。

第3A-3G圖係根據一些實施例繪示之形成封裝結構200各種階段的剖面圖。

如第3A圖所示，於承載基板103上形成釋放層104。配置承載基板103，以在隨後的製程步驟期間提供臨時的機械和結構支撐。於一些實施例中，承載基板103包括玻璃、氧化矽、氧化鋁及其組合等。於一些其他實施例中，承載基板103包括晶圓。

可以由膠或者例如箔的層壓材料形成釋放層104。於一些實施例中，釋放層104是光敏感的，並且容易通過光照射從承載基板103分離。如使用紫外光或雷射光來剝離釋放層104。於一些實施例中，釋放層104是光熱轉換(light-to-heat conversion，LTHC)塗層。於一些其他實施例中，釋放層104是熱敏感的，並且當其暴露於熱時容易從承載基板103分離。

在釋放層104上形成介電層106。由高分子或含高分子層形成介電層106。介電層106可以是聚對苯撐苯並二噻唑(PBO)層、PI層、阻焊劑層、ABF膜、晶片附著膜、其他適合的材料或其組合。

在介電層106上形成晶種層112。之後，在晶種層112上形成罩幕層(圖未示)，並且在罩幕層中形成開口以露出晶種層112。之後在開口中形成導電結構114。因此，導電結構114形成在晶種層112上。導電結構114和晶種層112合稱直通互連通孔(through InFO vias，TIV)116，其也被稱為通孔116。於一些實施例中，導電結構114和晶種層112由相同的材料形成，因此在它們之間沒有可區分的界面。於一些實施例中，通孔116在Z方向上具有第三高度H₃。

於一些實施例中，由金屬材料如銅、鈦、銅合金、鈦合金或其組合形成晶種層112。於一些實施例中，通過沉積製程如CVD、物理氣相沉積製程(physical vapor deposition，PVD)、其他適合的製程或其組合形成晶種層112。導電結構114可以由如銅、鋁、鎢、鎳、其合金或其組合的金屬材料形成。於一些實施例中，利用電鍍製程形成導電結構114。

如第3B圖所示，根據一些實施例，在形成通孔116之後，藉由使用黏合層108作為黏合劑，在介電層106上形成第一裝置晶粒140和第一虛置晶粒160。於一些實施例中，黏合層108是晶片附著膜。

應注意，第一裝置晶粒140具有第一高度H₁，並且第一虛置晶粒160具有第二高度H₂。第一高度H₁高於第二高度H₂。第三高度H₃高於第一高度H₁。於一些實施例中，第二高度H₂與第一高度H₁之高度比值介於大約65%至大約85%之範圍。若該比值大於85%，於第一裝置晶粒140和封裝層170(稍後形成)之間的界面上形成的重分佈結構中，形成裂紋的風險可能變得嚴重。若該比值小於65%，可能產生翹曲。

隨後，在第一裝置晶粒140和第一虛置晶粒160上形成封裝層170。於一些實施例中，封裝層170完全封裝並覆蓋第一裝置晶粒140、第一虛置晶粒160和通孔(TIVs)116。封裝層170直接接觸第一虛置晶粒160。之後如第3C圖所示，根據一些實施例，在封裝層170上進行平坦化以露出第一裝置晶粒140的上表面和通孔116的上表面。

應當注意，封裝層170覆蓋第一虛置晶粒160。封裝層170圍繞或封裝第一虛置晶粒160的上表面和側壁，並且僅第一虛置晶粒160的底表面不與封裝層170接觸。

於一些實施例中，由成型模料形成封裝層170，例如液體環氧樹脂(liquid epoxy)、可變形凝膠(deformable gel)、矽橡膠(silicon rubber)等。於一些實施例中，在介電層106、第一裝置晶粒140和第一虛置晶粒160上分配成型模料，因此進行熱處理以硬化成型模料。在平坦化製程之後，第一裝置晶粒140的上表面與通孔116的上表面大抵上等高。於一些實施例中，平坦化製程包括研磨製程、化學機械拋光製程、蝕刻製程、其他適合製程或其組合。

然後如第3D圖所示，根據一些實施例，在封裝層170、第一裝置晶粒140和第一虛置晶粒160上形成重分佈結構180。重分佈結構180包括至少一個RDL和至少一層鈍化層。重分佈結構180包括形成在鈍化層182中的RDL184。

然後如第3E圖所示，根據一些實施例，在RDL184上形成鈍化層186。在鈍化層186中形成UBM層188，並且在UBM層188上形成電連接器190。電連接器190電性連接至RDL184。因此得到封裝結構200。於一些實施例中，封裝結構200是扇出(fan-out)晶圓級封裝結構。扇出晶圓級封裝表示晶片結構上的輸入/輸出墊(I/O pads)可以分佈到比晶片結構更大的面積，因此可以增加晶片結構表面上輸入/輸出墊的數量。

如圖3F所示，根據一些實施例，在形成電連接器190之後，去除承載基板103和釋放層104。然後，將電連接器190附接至載體192上。通過將紫外光或雷射光投射到釋放層104上來移除承載基板103，分解釋放層104。載體192包括光敏感或熱敏感膠帶，並且容易從電連接器190分離。

然後，移除一部分介電層106以形成開口194。於一些實施例中，未移除或完全移除晶種層112。於一些其它實施例中，移除一部分晶種層112，並露出剩餘的晶種層112。於一些其它實施例中，藉由雷射鑽孔製程、蝕刻製程或其他適合的製程形成開口194。

如第3G圖所示，根據一些實施例，在形成開口194之後，填入電連接器196到開口194中。然後，通過電連接器196將頂部封裝300接合到封裝結構200。在填入電連接器196到開口194之前，通過印刷或噴墨製程在開口194中預形成焊膏(未繪示)。

頂部封裝300包括封裝基板302和裝置晶粒310。裝置晶粒310至封裝機板302的接合可由打線接合(wire-bonding)或覆晶接合(flip-chip bonding)等達成。於一些實施例中，裝置晶粒310包括記憶晶粒，如靜態隨機存取記憶體(tatic Random Access Memory，SRAM)晶粒，動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)晶粒等。

之後，封裝結構200可以繼續經歷其他製程以形成其他結構或裝置。之後，進行切割製程以將結構分離成晶片封裝體。

於一些實施例中，封裝層170的熱膨脹係數高於第一虛置晶粒160，並且第一虛置晶粒160的熱膨脹係數與第一裝置晶粒140類似。例如，在玻璃化轉變溫度(Tg)之前，由成型模料製成的封裝層170的熱膨脹係數介於約5ppm/℃至10ppm/℃，並且在Tg之前，由矽晶粒製成的第一虛置晶粒160的熱膨脹係數為約2.5ppm/℃至約3.5ppm/℃。由於熱膨脹係數的不協調，應力可能集中在第一虛置晶粒160和封裝層170之間的界面上。因此，當第一虛置晶粒160的上表面低於第一裝置晶粒140的上表面時，第一虛置晶粒160和封裝層170的界面遠離重分佈結構180的RDL184的第一金屬層(M1)。可以降低重分佈結構180的RDL184的破裂，並且改善封裝結構200的性能。

第4A-4G圖係根據本發明一些實施例繪示之形成封裝結構400各種階段之剖面圖。用於形成封裝結構400的一些製程和材料與用於形成封裝結構200的製程和材料相同或相似，並且在此不再重複。

如第4A圖所示，根據一些實施例，在承載基板103上形成釋放層104。於一些實施例中，承載基板103包括玻璃、氧化矽、氧化鋁或其組合等。於一些其他實施例中，承載基板103包括晶圓。

於釋放層104上形成介電層106。於介電層106上形成通孔116。由導電材料形成通孔116。

隨後如第4B圖所示，根據一些實施例，於介電層106上藉由黏合層108形成第一裝置晶粒140和第一虛置晶粒 160。第一虛置晶粒160包括基板162和緩衝層164。

緩衝層164用於保護基板162在薄化製程期間不損壞或破裂。於一些實施例中，由高分子形成緩衝層164，例如聚對亞苯基苯並雙噻唑(poly-p-phenylenebenzobisthiazole，PBO)或PI。於一些其他實施例中，由氧化矽、氮化矽、氮氧化矽或其組合形成緩衝層164。於一些實施例中，由相同的材料形成緩衝層164和鈍化層148。

應當注意，第一裝置晶粒140具有第一高度H₁，並且第一虛置晶粒160具有第二高度H₂。第二高度H₂小於第一高度H₁，以減少直接在封裝層170和第一虛置晶粒160之間的界面上方的RDL線184的破裂。

如第4C圖所示，根據一些實施例，在形成第一裝置晶粒140和第一虛置晶粒160之後，在第一裝置晶粒140和第一虛置晶粒160之間形成封裝層170。換句話說，封裝層170圍繞第一裝置晶粒140和第一虛置晶粒160。

然後如第4D圖所示，根據一些實施例，在封裝層170、第一裝置晶粒140和第一虛置晶粒160上形成重分佈結構180。重分佈結構180包括至少一個RDL和至少一層鈍化層。重分佈結構180包括形成在鈍化層182中的RDL184。

然後如第4E圖所示，根據一些實施例，在RDL184上形成鈍化層186。在鈍化層186中形成UBM層188，並且在UBM層188上形成電連接器190。電連接器190電性連接到RDL184。因此得到封裝結構400。

如第4F圖所示，根據一些實施例，在形成電連接器190之後，去除承載基板103和釋放層104。然後，將電連接器190附接至載體192。之後，去除介電層106的一部分以形成開口194。

如第4G圖所示，根據一些實施例，在形成開口194之後，填入電連接器196至開口194中。然後，頂部封裝300通過電連接器196接合至封裝結構400。頂部封裝300包括封裝基板302和裝置晶粒310。

應當注意，在基板162上形成緩衝層164以保護基板162免於損壞，特別是當基板162具有較小的高度時。緩衝層164的上表面仍然低於第一裝置晶粒140的上表面。因此，降低重分佈結構的破裂問題。

第5A-5G圖係根據本發明一些實施例繪示之形成封裝結構500各種階段之剖面圖。用於形成封裝結構500的一些製程和材料和形成封裝結構200的製程和材料類似或相同，在此不再重複。

如第5A圖所示，在承載基板103上形成釋放層104。在釋放層104上形成介電層106。在介電層106上形成背側重分佈結構107。背側重分佈結構107包括至少一個RDL和至少一層鈍化層。重分佈結構107包括形成在鈍化層中的RDL。於一些實施例中，RDL由金屬材料形成，如銅、銅合金、鋁、鋁合金、鎢、鎢合金、鈦、鈦合金、鉭或鉭合金。

在重分佈結構107上形成通孔116。由導電材料形成通孔116。通孔116電性連接至重分佈結構107。

之後如第5B圖所示，根據一些實施例，第一裝置晶粒140和第一虛置晶粒160通過黏合層108形成在重分佈結構107上。第一虛置晶粒160包括基板162。於一些其它實施例中，在基板162上形成緩衝層。

之後如第5C圖所示，根據一些實施例，封裝層170圍繞第一裝置晶粒140和第一虛置晶粒160。

然後如第5D圖所示，根據一些實施例，在封裝層170、第一裝置晶粒140和第一虛置晶粒160上形成重分佈結構180。重分佈結構180包括形成在鈍化層182中的RDL184。

然後如第5E圖所示，根據一些實施例，在RDL184上形成鈍化層186。在鈍化層186中形成UBM層188，並且在UBM層188上形成電連接器190。因此，獲得封裝結構500。

如第5F圖所示，根據一些實施例，在形成電連接器190之後，移除承載基板103和釋放層104。然後，將電連接器190附接至載體192。之後，去除介電層106的一部分以形成開口194。開口194露出背側重分佈結構107的金屬層。

如第5G圖所示，根據一些實施例，在形成開口194之後，填入電連接器196至開口194中。然後，頂部封裝300通過電連接器196接合至封裝結構500。頂部封裝300包括封裝基板302和裝置晶粒310。

第6A-6B圖係根據本發明一些實施例繪示之形成封裝結構600各種階段之剖面圖。用於形成封裝結構600的一些製程和材料與封裝結構200類似或相同，在此不再重複。

如第6A圖所示，在介電層106上形成第一裝置晶粒140和第一虛置晶粒160。在介電層106上形成通孔116。封裝層 170封裝第一裝置晶粒140、第一虛置晶粒160和通孔116。

在封裝層170上形成重分佈結構180。在重分佈結構180上形成第二虛置晶粒660和第二裝置晶粒640。在重分佈結構180上形成第二通孔616。由第二封裝層670封裝第二虛置晶粒660、第二裝置晶粒640和第二通孔616。第二虛置晶粒660直接位於第一裝置晶粒140上方，並且第二裝置晶粒640直接位於第一虛置晶粒160上方，以預防封裝結構600的不對稱翹曲。

在第二封裝層670上形成第二重分佈結構680。第二重分佈結構680包括形成在鈍化層682中的RDL684。在RDL684上形成鈍化層686，在鈍化層686中形成UBM層688，在UBM層688上形成電連接器690。

然後，電連接器690附接到載體(carrier)(圖未示)。隨後，移除介電層106的一部分以形成開口194。開口194露出通孔116的底表面。

如第6B圖所示，根據一些實施例，在形成開口194之後，填入電連接器196至開口194中。然後，頂部封裝300通過電連接器196接合至封裝結構600。頂部封裝300包括封裝基板302和裝置晶粒310。

本發明提供了用於形成封裝結構以及用於形成該封裝結構的方法的實施例。在基板上形成虛置晶粒和裝置晶粒，並且通過封裝層封裝虛置晶粒和裝置晶粒。在封裝層上形成重分佈結構。裝置晶粒具有第一高度，並且虛置晶粒具有第二高度。第二高度小於第一高度。因此，虛置晶粒和封裝層之間的界面遠離重分佈結構。因此，減少重分佈結構破裂的問題，且提高封裝結構的性能。

如本發明一些實施例所述之封裝結構，更包括：一緩衝層，形成於該虛置晶粒上，其中該緩衝層之一上表面比該裝置晶粒之一上表面低。

如本發明一些實施例所述之封裝結構，更包括：一通孔，鄰近該裝置晶粒形成，其中該通孔有一第三高度，該第三高度高於該第一高度。

如本發明一些實施例所述之封裝結構，更包括：一重分佈結構，形成於該封裝層上，其中該重分佈結構電性連接至該裝置晶粒。

如本發明一些實施例所述之封裝結構，其中該第二高度與該第一高度之一高度比值介於大約65%至大約85%之範圍。

如本發明一些實施例所述之封裝結構，其中該虛置晶粒之一熱膨脹係數大抵上與該裝置晶粒之一熱膨脹係數相同。

如本發明一些實施例所述之封裝結構，更包括：一通孔，鄰近該裝置晶粒形成；以及一第二封裝結構，形成於該裝置晶粒上，其中該第二封裝結構電性連接至該通孔。

如本發明另一些實施例所述之封裝結構，更包括：一通孔，鄰近該第一裝置晶粒形成，其中該通孔之一上表面與該第一裝置晶粒之一上表面等高。

如本發明另一些實施例所述之封裝結構，更包括：一第二封裝結構，形成於該第一裝置晶粒上，其中該第二封裝結構電性連接至該通孔。

如本發明另一些實施例所述之封裝結構，更包括：一凸塊下金屬(under bump metallurgy)層，形成於該重分佈結構上；以及一電連接器，形成於該凸塊下金屬層上。

如本發明另一些實施例所述之封裝結構，其中該第一裝置晶粒有一第一高度，該第一虛置晶粒有一第二高度，該第二高度與該第一高度之一高度比值介於大約65%至大約85%之範圍。

如本發明另一些實施例所述之封裝結構，其中該第一虛置晶粒之一熱膨脹係數與該第一裝置晶粒之一熱膨脹係數相同。

如本發明另一些實施例所述之封裝結構，更包括：一第二裝置晶粒，形成於該封裝層之上；以及一第二虛置晶粒，鄰近該第二裝置晶粒形成。

如本發明另一些實施例所述之封裝結構，更包括：一第二封裝層，形成於該第二裝置晶粒及該第二虛置晶粒之間，其中該第二封裝層覆蓋於該第二虛置晶粒之一上表面。

如本發明又一些實施例所述之封裝結構，更包括：一通孔，鄰近該第一裝置晶粒形成，其中該通孔與該重分佈結構電性連接。

如本發明又一些實施例所述之封裝結構，其中該第一裝置晶粒有一第一高度，該第一虛置晶粒有一第二高度，且該第二高度小於該第一高度。

如本發明又一些實施例所述之封裝結構，更包括：一緩衝層，形成於該第一封裝結構上，其中該緩衝層形成於該第一虛置晶粒及該第一封裝層之間。

如本發明又一些實施例所述之封裝結構，更包括：一第三封裝結構，形成於該第一封裝結構下，其中該第一封裝結構形成於該第二封裝結構及該第三封裝結構間。

上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明的精神及範圍。