TWI738062B

TWI738062B - 積體電路結構及其形成方法

Info

Publication number: TWI738062B
Application number: TW108133989A
Authority: TW
Inventors: 郭家邦; 李亞蓮; 沈杰一
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2018-09-28
Filing date: 2019-09-20
Publication date: 2021-09-01
Also published as: US11398406B2; US20200105592A1; KR102331057B1; CN110970355B; TW202029410A; CN110970355A; KR20200037053A

Abstract

積體電路結構的形成方法包含在導電部件上方形成蝕刻停止層，在蝕刻停止層上方形成介電層，在介電層中形成開口，以暴露出蝕刻停止層，以及使用包括抑制劑的蝕刻劑通過開口蝕刻蝕刻停止層，包括抑制劑的抑制膜形成於導電部件上。此方法更包含沉積導電阻障層延伸進入開口中，在沉積導電阻障層之後，進行處理以移除抑制膜，以及沉積導電材料以填充開口的剩下部分。

Description

積體電路結構及其形成方法

本發明實施例係有關於半導體技術，且特別是有關於積體電路結構及其形成方法。

積體電路包含互連結構，互連結構包括金屬線和導通孔用作三維佈線結構。互連結構的功能為適當地將密集堆疊的裝置連接再一起。

金屬線和導線形成於互連結構中。金屬線和導線一般透過鑲嵌製程形成，其中溝槽和通孔開口形成於介電層中。接著，沉積阻障層，然後以銅填充溝槽和通孔開口。在化學機械研磨(Chemical Mechanical Polish，CMP)製程之後，金屬線的頂表面齊平，留下金屬線和導通孔。

在一些實施例中，提供積體電路結構的形成方法，此方法包含在導電部件上方形成蝕刻停止層；在蝕刻停止層上方形成介電層；在介電層中形成開口，以暴露出蝕刻停止層；使用包括抑制劑的蝕刻劑通過開口蝕刻蝕刻停止層，其中包含抑制劑的抑制膜形成於導電部件上；沉積導電阻障層延伸進入開口中；在沉積導電阻障層之後，進行處理以移除抑制膜；以及沉積導電材料以填充開口的剩下部分。

在一些其他實施例中，提供積體電路結構的形成方法，此方法包含在導電部件上方形成蝕刻停止層；在蝕刻停止層上方形成介電層；在介電層中形成開口，以暴露出蝕刻停止層；蝕刻蝕刻停止層；以及選擇性地沉積導電阻障層延伸進入開口中，其中選擇性沉積導致導電阻障層在介電層的側壁上具有第一厚度，且在開口的底部的導電阻障層至少比在介電層的側壁上的導電阻障層更薄。

在另外一些實施例中，提供積體電路結構，積體電路結構包含第一導電部件；蝕刻停止層，位於第一導電部件上方；介電層，位於蝕刻停止層上方；以及第二導電部件，延伸進入介電層和蝕刻停止層中，其中第二導電部件包含:導電阻障層，包含在介電層的側壁上的第一部分以及在第一導電部件的頂表面上的第二部分，其中第一部分形成連續層，且其中第二部分比第一部分更薄；及導電區，由導電阻障層的第一部分環繞，其中導電區在導電阻障層的第二部分上方並接觸導電阻障層的第二部分。

要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。

依據各種實施例提供選擇性形成用於導電部件的導電阻障層的方法。依據一些實施例顯示形成導電部件的中間階段。顯示一些實施例的一些變化。在各種視圖和顯示的實施例中，使用相似的參考符號來編註相似的元件。依據本發明一些實施例，形成導電部件的步驟包含在開口中選擇性形成導電阻障層，填充金屬材料，以及進行平坦化。選擇性形成導電阻障層透過在下方金屬部件上形成抑制膜以及沉積導電阻障層來達成，導電阻障層有著抑制膜延遲成長，因此導電阻障層選擇性成長於通孔開口的側壁上，非常少(如果有)導電阻障層形成於抑制膜上。在形成導電阻障層之後，進行處理以移除抑制膜。接著，以金屬材料(例如銅)填充開口的剩下部分。

第1-9圖顯示依據一些實施例之形成導通孔的中間階段的剖面示意圖。對應的製程也示意地反映於第18圖的製程流程圖200中。

第1圖顯示封裝組件100的剖面示意圖。依據本發明一些實施例，封裝組件100為裝置晶圓(例如邏輯裝置晶圓)，裝置晶圓包含主動元件(例如電晶體及/或二極體)且可能的被動元件(例如電容、電感、電阻或類似物。依據本發明其他實施例，封裝組件100為中介(interposer)晶圓，中介晶圓可包含或不包含主動元件及/或被動元件。依據本發明其他實施例，封裝組件100為封裝基底條帶(strip)，封裝基底條帶可包含有核心的封裝基底或無核心的封裝基底。在後續的描述中，將裝置晶圓用作封裝組件100的範例。本揭露的教示也可應用於中介晶圓、封裝基底、封裝體等。

依據本發明一些實施例，封裝組件100包含半導體基底20以及形成於半導體基底20上的部件。半導體基底20可包括結晶矽、結晶鍺、矽鍺、第III-V族化合物半導體(例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP)或類似物。半導體基底20也可為塊狀(bulk)矽基底或絕緣層覆矽(Silicon-On-Insulator，SOI)基底。淺溝槽隔離(Shallow Trench Isolation，STI)區(未顯示)可形成於半導體基底20中以將半導體基底20的主動區隔離。雖未顯示，貫穿通孔可形成以延伸至半導體基底20中，其中貫穿通孔可用於電性耦接封裝組件100的相對側上的部件。

依據本發明一些實施例，封裝組件100用於形成裝置晶粒。在這些實施例中，積體電路元件22形成於半導體基底20的頂表面上。積體電路元件22的範例包含互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS)電晶體、電阻、電容、二極體或類似物。積體電路元件22的細節不顯示於此。依據其他實施例，封裝組件100用於形成中介層。依據這些實施例，半導體基底20也可為介電基底。

第1圖更顯示介電層24。介電層24可為層間介電質(Inter-Layer Dielectric，ILD)或金屬間介電質(Inter-Metal Dielectric，IMD)。依據本發明一些實施例，介電層24為層間介電質，接觸插塞形成於層間介電質中。對應的介電層24可由磷矽酸鹽玻璃(Phospho Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro Silicate Glass，BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho Silicate Glass，BPSG)、氟摻雜矽酸鹽玻璃(Fluorine-Doped Silicate Glass，FSG)、氧化矽層(使用四乙氧基矽烷(Tetra Ethyl Ortho Silicate，TEOS)形成)或類似物形成。介電層24可透過使用旋塗、原子層沉積(Atomic Layer deposition，ALD)、可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、化學氣相沉積(Chemical Vapor Deposition，CVD)、電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition，PECVD)、低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition，LPCVD)或類似方法形成。

依據本發明一些實施例，介電層24為金屬間介電質，金屬線及/或導通孔形成於金屬間介電質中。對應的介電層24可由含碳低介電常數介電材料、氫化矽倍半氧烷(Hydrogen SilsesQuioxane，HSQ)、甲基矽倍半氧烷(MethylSilsesQuioxane，MSQ)或類似物形成。依據本發明一些實施例，形成介電層24的步驟包含沉積含成孔劑的介電材料，接著進行固化製程移除成孔劑，因此剩下的介電層24為多孔的。

導電部件30形成於介電層24中。導電部件30可為金屬線、導通孔、接觸插塞或類似物。依據一些實施例，導電部件30包含擴散阻障層26以及在擴散阻障層26上方的導電區28(有時也被稱為導電填充材料)。擴散阻障層26可由導電材料形成，例如鈦、氮化鈦、鉭、氮化鉭或類似物。導電區28可由銅、銅合金、鋁或類似物形成。擴散阻障層26具有防止導電區28的材料(例如銅)擴散進入介電層24的功能。依據本發明一些實施例，導電部件30的形成也可使用後續討論的方法，因此可不形成擴散阻障層的底部，或形成為包含隔離島狀物的不連續物。

如第1圖所示，蝕刻停止層32形成於介電層24和導電部件30上方。對應的製程顯示於第18圖的製程流程圖的製程202。蝕刻停止層32由介電材料形成，介電材料可包含氧化鋁、氮化鋁、氮化矽、碳化矽、氮氧化矽、氮碳化矽或類似物，但不限於此。蝕刻停止層32由相對於上方的介電層34具有高蝕刻選擇性的材料形成，且因此蝕刻停止層32可用於停止介電層34的蝕刻。

介電層34形成於蝕刻停止層32上方。對應的製程顯示於第18圖的製程流程圖的製程204。依據一些實施例，介電層34為層間介電質或金屬間介電質。介電層34可包括介電材料，例如氧化物、氮化物、含碳的介電材料或類似物。舉例來說，介電層34可由磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、氟摻雜矽酸鹽玻璃、四乙氧基矽烷氧化物、氫化矽倍半氧烷、甲基矽倍半氧烷或類似物形成。介電層34也可為具有小於約3.5或小於約3.0之低介電常數值的低介電常數介電層。

第2-8圖顯示依據一些實施例之形成金屬線和導通孔的製程。可以理解的是，第2-8圖所示的範例為雙鑲嵌製程。依據其他實施例，也可考慮形成金屬線、導通孔、接觸插塞或類似物的單鑲嵌製程。

如第2-3圖所示，通孔開口42和溝槽44透過蝕刻形成。對應的製程顯示於第18圖的製程流程圖的製程206。通孔開口42和溝槽44可透過使用例如光微影技術形成。在通孔開口42和溝槽44的形成製程的範例中，先形成金屬硬遮罩37並將金屬硬遮罩37圖案化，如第2圖所示。金屬硬遮罩37可由氮化鈦、氮化硼或類似物形成。將金屬硬遮罩37圖案化以形成開口38於其中，其中開口38定義了溝槽的圖案，溝槽將被填充以形成金屬線。接著，光阻40形成於金屬硬遮罩37上，且接著將光阻40圖案化以形成通過形成的介電層34的開口。接著，蝕刻介電層34以形成通孔開口42。依據本發明一些實施例，蝕刻介電層34可透過使用包括氟和碳的製程氣體來進行，其中使用氟蝕刻，碳具有保護最終開口的側壁的效果。有著合適氟和碳的比值，開口42可具有所期望的輪廓。舉例來說，用於蝕刻的製程氣體包含含氟和碳氣體(例如C₄ F₈ 、CH₂ F₂ 及/或CF₄ )以及載氣(例如N₂ )。在蝕刻製程的範例中，C₄ F₈ 的流量在約0sccm與約50sccm之間的範圍內，CF₄ 的流量在約0sccm與約300sccm之間的範圍內(有著至少C₄ F₈ 具有非零的流量)，且N₂ 的流量在約0sccm與約200sccm之間的範圍內。依據其他實施例，用於蝕刻的製程氣體包含CH₂ F₂ 以及載氣例如N₂ 。在蝕刻製程的範例中，CH₂ F₂ 的流量在約10sccm與約200sccm之間的範圍內，且N₂ 的流量在約50sccm與約100sccm之間的範圍內。

在蝕刻製程期間，封裝組件100可維持溫度在約30°C與約60°C之間的範圍內。在蝕刻製程中，電漿可產生自蝕刻氣體。用於蝕刻的電源的射頻(Radio Frequency，RF)功率可小於約700W，且製程氣體的壓力在約15mTorr與約30mTorr之間的範圍內。

形成通孔開口42的蝕刻可使用定時模式(time-mode)進行。由於蝕刻的緣故，形成通孔開口42延伸至介電層34的頂表面與底表面之間的中間水平高度。接著，移除光阻40，然後更使用金屬硬遮罩37作為蝕刻遮罩蝕刻介電層34。在非等向性蝕刻製程的蝕刻製程中，通孔開口42向下延伸直到暴露出蝕刻停止層32。通孔開口42向下延伸的同時，形成溝槽44延伸至介電層34中，最終的結構顯示於第3圖中。在最終的結構中，形成通孔開口42在溝槽44下方並連接至溝槽44。

依據其他實施例，通孔開口42和溝槽44在個別的光微影製程中形成。舉例來說，在第一光微影製程中，形成通孔開口42向下延伸至蝕刻停止層32。在第二光微影製程中，形成溝槽44。也可顛倒形成通孔開口42和溝槽44的順序。

接著，請參照第4圖，蝕刻通過蝕刻停止層32。對應的製程顯示於第18圖的製程流程圖的製程208。當蝕刻通過蝕刻停止層32涉及濕蝕刻，對應的製程也可被稱為濕清潔製程。依據本發明一些實施例，蝕刻溶液包含乙二醇、二甲基硫、胺、H₂ O₂ 和類似物。乙二醇可用作表面活性劑，二甲基硫可用作溶劑，胺可用於移除在封裝組件100的表面上的不期望的有機物質，且H₂ O₂ 和胺可用於蝕刻蝕刻停止層32。

除了上述的化學物，蝕刻溶液也可包含抑制劑，當蝕刻通過蝕刻停止層32時，抑制劑用於保護導電區28(例如銅)的暴露部分不受到不期望的蝕刻。依據一些實施例，抑制劑包含苯並三唑(BTA)。苯並三唑的化學結構的範例顯示於第10圖，苯並三唑的化學結構包含苯環和連接至苯環的三個氫原子。苯並三唑的化學式為C₆ H₅ N₃ 。

依據其他實施例，抑制劑選自其他化學物。這些候選的抑制劑材料為疏水性(hydrophobic)，且優選包含非極性基。疏水性和非極性基期望使候選的抑制劑材料難以在後續的沉積製程中吸附前驅物氣體。在蝕刻停止層32的蝕刻期間及之後以及導電阻障層的後續沉積期間，候選的抑制劑材料也具有螫合穩定性。再者，如以下將討論，在後續的沉積後處理期間，候選的抑制劑材料為可移除的。舉例來說，雙三唑基吲哚胺也可用作抑制劑。雙三唑基吲哚胺的化學結構的範例顯示於第11圖中。在第11圖中，“R”代表酚基。在雙三唑基吲哚胺中的苯環也導致所期望的疏水性和立體障礙性(steric hindrance)。

由於將抑制劑加入蝕刻溶液，因此抑制劑具有殘留物留在導電區28(例如銅)的暴露表面上，導致形成抑制膜48。抑制膜48為薄且可具有厚度T1在約1nm與約2nm之間的範圍內，而厚度T1可更大或更小。厚度T1與抑制劑的種類有關。抑制膜48可為單層的抑制劑，例如單層的苯並三唑。第5圖示意性地顯示抑制膜48和下方的導電區28。舉例來說，當導電區28包括銅，在導電區28的表面的銅原子29接合至苯並三唑中的氮原子。苯並三唑的苯環面向外。由於苯環無法接合至其他原子(例如後續形成的導電阻障層的鉭原子和氮原子)，導致立體障礙。

期望抑制膜48具有好的覆蓋率(例如導電區28的暴露部分地100%或至少90%或更多)，因此在形成抑制膜48之後，沒有(或至少很少)的導電區28的表面暴露出來。覆蓋率的增加可透過延長蝕刻停止層的蝕刻時間及/或增加蝕刻溶液的抑制劑的濃度來達成。然而，可以理解的是，蝕刻時間的延長和濃度地增加透過其他因素限制。舉例來說，延長蝕刻時間太多可導致底切(undercuts)形成於蝕刻停止層32中，而增加抑制劑的濃度太多可由於抑制膜形成於蝕刻停止層32上而導致蝕刻停止層32的蝕刻困難。依據本發明一些實施例，蝕刻時間在約50秒與約100秒之間的範圍內。在蝕刻溶液中的抑制劑的濃度可在約0.5wt%與約1.0wt%之間的範圍內。

依據本發明一些實施例，為了增加抑制膜48的覆蓋率而不導致前述的問題，進行額外的製程。在製程的範例中，先蝕刻蝕刻停止層32。蝕刻溶液可採用前段討論的內容，其包含抑制劑和其他化學物。抑制劑的蝕刻時間和濃度不過量。因此，抑制膜的覆蓋率小於導電區28的暴露表面的100%。舉例來說，覆蓋率可小於約50%。接著，將封裝組件100從蝕刻溶液中取出，接著使用去離子水進行清潔製程，以移除殘留的蝕刻溶液，而未移除抑制膜48。接著，使用抑制劑形成溶液進行抑制膜形成製程。由於此製程用於進一步成長抑制膜48，而並非用於蝕刻蝕刻停止層32，用於蝕刻蝕刻停止層32的化學物不包含在抑制劑形成溶液中。舉例來說，可不包含胺和H₂ O₂ 。然而，一些其他化學物(例如乙二醇、二甲基硫等)可添加至抑制劑形成溶液中。抑制劑(例如苯並三唑)添加至抑制劑形成溶液，此抑制劑可相同於或不同於蝕刻停止層32的蝕刻化學物中所用的抑制劑。接著，將封裝組件100浸於抑制劑形成溶液中，以進一步成長並增加抑制膜48的覆蓋率。依據本發明一些實施例，浸泡時間在約30秒與約60秒之間的範圍內。抑制劑形成溶液中的抑制劑的濃度可在約0.5wt%與約2.0wt%之間的範圍內。在浸泡之後，抑制膜48可達到100%的覆蓋率或大致100%的覆蓋率(舉例來說，大於95%或大於99%的覆蓋率)。

請參照第4圖，在抑制膜48形成於導電區28的表面上的同時，抑制膜48也可形成於蝕刻停止層32的表面(側壁)上，有著抑制膜48的對應部分具有厚度T2小於厚度T1。抑制膜48在蝕刻停止層32的側壁上之對應部分的覆蓋率可小於100%，例如小於約50%，且也小於導電區28上的覆蓋率。沒有抑制膜48成長於介電層34的暴露表面上。抑制膜48可成長或不成長於金屬硬遮罩37上。再者，當抑制膜48成長於金屬硬遮罩37上，抑制膜48的厚度小於厚度T1，且/或在金屬硬遮罩37上的抑制膜48的部分的覆蓋率小於100%，例如小於約50%。

再者，請參照第6圖，導電阻障層50例如使用原子層沉積(Atomic Layer Deposition，ALD)襯墊地沉積於通孔開口42和溝槽44中。對應的製程顯示於第18圖的製程流程圖的製程210。導電阻障層50可包含鈦、氮化鈦、鉭、氮化鉭或類似物，且具有防止後續沉積的含導電材料56(第9圖)的銅擴散進入介電層34的功能。依據本發明一些實施例，導電阻障層50包括透過使用原子層沉積形成的TaN。對應的原子層沉積循環包含將含鉭的製程氣體(例如五(二甲氨基)鉭(Pentakis Dimethylamino Tantalum)(C₁₀ H₃₀ N₅ Ta))導入對應的原子層沉積腔體，清除含鉭的製程氣體，將含氮的製程氣體(例如氨)導入製程腔體，清除含氮的製程氣體。進行複數個原子層沉積循環。在形成導電阻障層50之後，在介電層34的側壁上的導電阻障層50的部分的厚度T4足夠大作為擴散阻障層。舉例來說，厚度T4可大於約15Å。

形成TaN的反應式的範例如以下所示: Ta(NMe₂ )₅ + NH₃ --> Ta(NH₂ )₅ + Me₂ NH [反應式1] xTa(NH₂ )₅ --> -[Ta-N(H)-Ta]_y - + z NH₃ 逸氣 (加熱) [反應式2]

其中“Me”代表甲基(CH₃ )。依據其他實施例，導電阻障層50可包括其他材料，例如TiN。對應的製程氣體可包含肆(二甲醯胺基)鈦(tetrakis dimethylamido titanium)和氨，舉例來說，其可用於原子層沉積循環以形成TiN。

抑制膜48延遲導電阻障層50的成長。這是由於抑制膜48的立體障礙，而立體障礙至少部分是由於其雜環結構。舉例來說，在抑制膜48上，在原子層沉積循環中具有TaN分子(假設導電阻障層50包括TaN)成長於其上的可能性非常小，而在介電層34上，在每個原子層沉積循環中成長TaN的完整層。因此，在一個原子層沉積循環之後，抑制膜48的暴露表面的非常小的比例具有TaN成長於其上，TaN作為後續成長的晶種。當成長TaN之後，TaN將以相同速率成長於介電層34上。在每個循環之後，新成長的TaN覆蓋抑制膜48的非常小的額外面積。因此，在多個原子層沉積循環之後，抑制膜48的大部分不具有TaN成長於其上。此效果被稱為抑制膜48上的成長延遲(或培養延遲)，而由於沒有抑制膜48形成於介電層34上，因此介電層34上沒有成長延遲。導電阻障層50具有成長延遲在蝕刻停止層32和金屬硬遮罩37的暴露表面上，且此成長延遲不如在導電區28正上方的成長延遲顯著。

由於成長延遲的緣故，以及導電阻障層50在抑制膜48上的隨機晶種，因此在完成導電阻障層50的形成之後，可大致沒有導電阻障層50成長於抑制膜48上。換句話說，導電阻障層50可不延伸至導電區28上。可能有小量的導電阻障層50成長於抑制膜48上，有著覆蓋率小於100%與大於0%。依據一些實施例，覆蓋率在約20%與約80%之間的範圍內，或在約40%與約60%的範圍內。導電阻障層50也在導電區28的表面上形成分離的島狀物50’，分離島狀物50’具有隨機且不規則的圖案。舉例來說，第12圖示意地顯示從通孔開口42來看之導電阻障層50的隨機形成的島狀物50’的上視圖。

進行沉積後處理52以移除抑制膜48。對應的製程顯示於第18圖的製程流程圖的製程212。第7圖顯示由此產生的結構。沉積後處理52可透過電漿處理及/或熱處理來進行。製程氣體可包含氫氣(H₂ )和載氣(例如氬)。依據本發明一些實施例，進行電漿處理。在電漿處理期間，封裝組件100的溫度可大於約200°C，例如在約200°C與約300°C之間的範圍內。處理期間可在約30秒與約60之間的範圍內。依據本發明其他實施例，進行熱處理(沒有產生電漿)。在熱處理期間，封裝組件100的溫度可大於約300°C，例如在約300°C與約350°C之間的範圍內。處理期間可在約30秒與約60之間的範圍內。

由於沉積後處理的緣故，移除了抑制膜48。第7圖顯示由此產生的結構。在沉積後處理中，抑制膜48分解為氣體，氣體被移除。此外，將導電區28的氧化物(如果有)還原為元素金屬。隨著移除抑制膜48，導電阻障層50的島狀物50’落在導電區28上。

在沉積導電阻障層50之後進行沉積後處理的一個優點特徵為導電阻障層50透過沉積後處理而壓縮。透過增加導電阻障層50的密度，改善了導電阻障層50阻擋導電材料56(例如銅)擴散進入介電層34的能力。

請參照第8圖，沉積導電材料56以填充通孔開口42和溝槽44。對應的製程顯示於第18圖的製程流程圖的製程214。可在相同的真空環境中原位進行第6和7圖所示的製程，在其間沒有破真空。一部分或所有第8圖中的沉積製程的也可與第6和7圖所示的製程在相同的真空環境中原位進行，在其間沒有破真空。依據一些實施例，沉積導電材料56的步驟包含使用物理氣相沉積(Physical Vapor Deposition，PVD)進行毯覆式沉積以形成金屬晶種層(其可為銅層)，以及例如使用電鍍、無電電鍍、沉積或類似方法填充通孔開口42和溝槽44的剩下部分。可進行平坦化製程(例如化學機械研磨(Chemical Mechanical Planarization，CMP)製程或機械研磨製程)來移除導電材料56的多餘部分，因此形成導通孔58和金屬線60，如第9圖所示。導通孔58和金屬線60的各包含導電阻障層50的一部分和導電材料56的一部分。

在由此產生的結構中，島狀物50’(第9圖)可透過導電區28和導電材料56彼此隔離，且島狀物50’直接接觸導電區28和導電材料56。取決於導電區28和導電材料56的材料和形成製程，導電區28與導電材料56之間的界面為可區分或不可區分。島狀物50’可直接接觸界面。

如第9圖所示，由於選擇性形成導電阻障層50，因此導電阻障層50包含接觸介電層34的部分以進行擴散阻擋功能，且沒有顯著的部分來將導通孔58中的導電材料56與導電區28隔開。由於導電阻障層50的電阻顯著地大於(例如大於兩個等級至四個等級)導電材料56的電阻，不在導電區28上形成導電阻障層50可顯著地降低導通孔58的接觸電阻。

第9圖也顯示介電蝕刻停止層62的形成，介電蝕刻停止層62覆蓋並接觸介電層34和金屬線60。對應的製程顯示於第18圖的製程流程圖的製程216。依據一些實施例，介電蝕刻停止層62由金屬氧化物、金屬氮化物、金屬碳氮化物、氮化矽、前述之組合及/或前述之多層形成。

第13圖顯示當抑制膜124由苯並三唑形成時，抑制膜124的疏水性。層120為銅層。抑制膜124形成於銅層120上，且抑制膜124由苯並三唑形成。水滴122分配於抑制膜124上。接觸角α1為約60°，顯示抑制膜124為疏水性。相較之下，第14圖顯示當水滴122直接設置於銅層120上時，接觸角α2為約20°。此顯示抑制膜124顯著地比銅更具疏水性。因此，在抑制膜48上的導電阻障層50的成長延遲比裸銅更顯著。此證明在抑制膜48上沉積導電阻障層50的效果導致比在裸銅上具有更顯著的成長延遲。

第15圖顯示複數個導通孔樣本的標準化導通孔接觸電阻值，其中將樣本累積的百分比顯示為導通孔電阻值的函數。形成複數個樣本，有著一些形成製程包含使用H₂ 的預清潔，其導致在樣本中抑制膜(如果有)的全部或部分移除。樣本130為透過進行預清潔(以完全移除抑制膜)，接著透過物理氣相沉積來沉積TaN層來形成的樣本導通孔。樣本132為透過進行預清潔(以完全移除抑制膜)，接著透過原子層沉積形成TaN層，且接著進行使用H₂ 的電漿處理來形成的樣本導通孔。樣本134為透過進行弱預清潔(以部分移除抑制膜)，接著形成TaN層，且接著進行使用H₂ 的電漿處理來形成的樣本導通孔。樣本136為透過採用本發明實施例來形成的樣本導通孔。結果顯示本發明實施例具有最低的電阻值。再者，比較樣本130、132、134和136，顯示導通孔接觸電阻與沉積TaN層時留下的抑制膜的量直接相關，且留下越多的抑制膜，則TaN層的沉積越具選擇性，達到越低的導通孔接觸電阻。相較於樣本130和132的高接觸電阻值，樣本134和136的低接觸電阻值顯示出此結論。

第16圖顯示當使用原子層沉積時TaN層沉積於不同表面上的厚度。Y軸代表TaN層的厚度，X軸代表原子層沉積循環的次數。樣本140代表透過在苯並三唑膜上沉積TaN層所得到的樣本的結果。樣本142代表透過形成苯並三唑膜，進行預清潔以移除苯並三唑膜，且接著沉積TaN層所得到的樣本的結果。樣本144代表透過在裸銅上沉積TaN層所得到的樣本的結果。樣本146代表透過在氧化銅(Cu₂ O)或暴露於空氣的裸銅(在表面有著CuOH)上沉積TaN層所得到的樣本的結果。第16圖顯示樣本140對應至最小的厚度，表示在苯並三唑上TaN層的顯著成長延遲。再者，樣本142表示剩下的苯並三唑對TaN層具有成長延遲的效果。

表1以表格顯示結果，此結果也顯示於第16圖。在“濕式”和“預清潔”的表格中的標記指出進行濕清潔(有形成苯並三唑)與否，以及進行預清潔(其中移除苯並三唑膜(如果有形成))與否。依據樣本140的數據，不形成苯並三唑膜，也不進行預清潔。依據樣本142的數據，不形成苯並三唑膜，而進行預清潔。依據樣本144的數據，形成苯並三唑膜，且當形成TaN層時，不移除苯並三唑膜。依據樣本146的數據，形成苯並三唑膜，且在形成TaN層之前，在濕清潔中移除苯並三唑膜。對於樣本144，在17次原子層沉積循環之後，TaN的厚度為7.3Å，此厚度為樣本146的一半，樣本146的苯並三唑膜在形成TaN層之前被移除。此證明苯並三唑膜具有延遲/降低TaN的成長的效果。再者，樣本144的斜率顯著地低於其他樣本，顯示樣本144的成長速率比其他樣本更低。表1

	製程	數據
	濕式	預清潔	斜率	厚度(Å)
140			0.589	19.09
142		x	0.577	14.92
144	x		0.262	7.3
146	x	x	0.468	14.56

第17圖顯示在不同表面上的TaN層的厚度的比較，其中分別顯示在銅、氧化鋁和低介電常數介電質上的TaN層的厚度。長條150代表成長於銅上的TaN的厚度，其中在沉積TaN之前，苯並三唑膜透過預清潔移除。長條152代表成長於苯並三唑膜上的TaN的厚度，苯並三唑膜形成於銅上。長條154代表成長於氧化鋁上的TaN的厚度，其中在沉積TaN之前，苯並三唑膜透過預清潔移除。長條156代表成長於苯並三唑膜上的TaN的厚度，苯並三唑膜形成於氧化鋁上。長條158代表成長於低介電常數介電層上的TaN的厚度，其中不移除苯並三唑膜(因為沒有苯並三唑形成於低介電常數介電層上)。長條160代表成長於低介電常數介電層上的TaN的厚度(也沒有形成苯並三唑膜)。比較長條150和長條152，長條154和長條156，長條158和長條160，可顯示抑制膜導致在銅上的TaN層的成長的顯著延遲，在鋁膜上的抑制膜的部分覆蓋導致在氧化鋁上的TaN層有著一些但是較少的成長延遲，而由於沒有苯並三唑膜形成於低介電常數介電層上，在低介電常數介電層上TaN層沒有成長延遲。第17圖解釋了在導電區28、蝕刻停止層32和低介電常數介電層34(第6圖)上不同的成長延遲結果。

本發明實施例具有一些優點特徵。透過在形成抑制膜之後形成導電阻障層，由於抑制膜在不同材料上的成長有選擇性，因此導電阻障層選擇性地形成於低介電常數介電層的側壁上以進行擴散阻擋功能，且不(大致不會)形成於下方的導電區上，避免導致不期望的導通孔接觸電阻增加。此外，透過在形成導電阻障層之後進行沉積後處理，不僅移除抑制膜，也壓縮導電阻障層，且改善了擴散阻擋能力。在傳統製程中，在形成導電阻障層之前進行預清潔製程，預清潔製程可透過使用H₂ 進行，以還原氧化物，且不具有壓縮導電阻障層的功能。

依據本發明一些實施例，積體電路結構的形成方法包括在導電部件上方形成蝕刻停止層；在蝕刻停止層上方形成介電層；在介電層中形成開口，以暴露出蝕刻停止層；使用包括抑制劑的蝕刻劑通過開口蝕刻蝕刻停止層，其中包含抑制劑的抑制膜形成於導電部件上；沉積導電阻障層延伸進入開口中；在沉積導電阻障層之後，進行處理以移除抑制膜；以及沉積導電材料以填充開口的剩下部分。在一實施例中，此方法更包括在蝕刻蝕刻停止層之後，將包括蝕刻停止層和抑制膜的個別晶圓浸泡於化學溶液中，以增加抑制膜的厚度，其中在浸泡期間，不蝕刻蝕刻停止層。在一實施例中，蝕刻劑和化學溶液包括相同類型的抑制劑。在一實施例中，處理包括使用氫(H₂ )作為製程氣體的電漿處理。在一實施例中，處理包括使用氫(H₂ )作為製程氣體的熱處理。在一實施例中，蝕刻劑中的抑制劑包括苯並三唑，且導電部件包括銅。在一實施例中，導電阻障層在抑制膜上形成複數個隔離的島狀物。在一實施例中，在處理之後，複數個隔離的島狀物接觸導電部件與導電材料之間的界面。在一實施例中，複數個分離的島狀物接觸導電部件與導電材料之間的界面。

依據本發明一些實施例，積體電路結構的形成方法包含在導電部件上方形成蝕刻停止層；在蝕刻停止層上方形成介電層；在介電層中形成開口，以暴露出蝕刻停止層；蝕刻蝕刻停止層；以及選擇性地沉積導電阻障層延伸進入開口中，其中選擇性沉積導致導電阻障層在介電層的側壁上具有第一厚度，且在開口的底部的導電阻障層至少比在介電層的側壁上的導電阻障層更薄。在一實施例中，導電阻障層包括在開口的底部的複數個分離的島狀物。在一實施例中，導電阻障層不延伸至開口的底部。在一實施例中，蝕刻蝕刻停止層導致抑制膜形成於導電部件的頂表面上，且此方法更包括:在形成導電阻障層之後，移除抑制膜；以及沉積導電材料以填充開口的剩下部分。在一實施例中，移除抑制膜的步驟包括使用氫(H₂ )作為製程氣體的電漿處理。在一實施例中，移除抑制膜的步驟包括使用氫(H₂ )作為製程氣體的熱處理。

依據本發明一些實施例，積體電路結構包括第一導電部件；蝕刻停止層，位於第一導電部件上方；介電層，位於蝕刻停止層上方；以及第二導電部件，延伸進入介電層和蝕刻停止層中，其中第二導電部件包含:導電阻障層，包含在介電層的側壁上的第一部分以及在第一導電部件的頂表面上的第二部分，其中第一部分形成連續層，且其中第二部分比第一部分更薄；及導電區，由導電阻障層的第一部分環繞，其中導電區在導電阻障層的第二部分上方並接觸導電阻障層的第二部分。在一實施例中，第二部分為透過導電區彼此隔開的複數個分離的島狀物。在一實施例中，複數個分離的島狀物接觸第一導電部件與導電區之間的一界面。在一實施例中，導電阻障層包括TaN。在一實施例中，導電阻障層的第二部分具有小於約50%的覆蓋率。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。

20:半導體基底 22:積體電路元件 24、34:介電層 26:擴散阻障層 28:導電區 29:銅原子 30:導電部件 32:蝕刻停止層 37:金屬硬遮罩 38:開口 40:光阻 42:通孔開口 44:溝槽 48、124:抑制膜 50:導電阻障層 50’:島狀物 52:沉積後處理 56:導電材料 58:導通孔 60:金屬線 62:介電蝕刻停止層 100:封裝組件 120:銅層 122:水滴 130、132、134、136、140、142、144、146:樣本 150、152、154、156、158、160:長條 200:製程流程圖 202、204、206、208、210、212、214、216:製程 T1、T2、T3、T4:厚度 α1、α2:接觸角

根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。第1-9圖顯示依據一些實施例之形成金屬線和導通孔的中間階段的剖面示意圖。第10圖顯示依據一些實施例之苯並三唑(Benzotriazole，BTA)的化學結構。第11圖顯示依據一些實施例之雙三唑基吲哚胺(Bis-triazolyl indoleamine)的化學結構。第12圖顯示依據一些實施例之在通孔開口的底部的導電阻障層的分離部分的上視圖。第13圖顯示依據一些實施例之有著苯並三唑的水的接觸角。第14圖顯示依據一些實施例之有著裸銅表面的水的接觸角。第15圖顯示依據一些實施例之透過複數個形成製程形成的導通孔的電阻值的實驗結果。第16圖顯示依據一些實施例之在複數個形成製程中形成的阻障層的成長延遲。第17圖顯示依據一些實施例之在不同表面(且透過不同製程形成)上的導電阻障層的厚度比較。第18圖顯示依據一些實施例之形成金屬線和導通孔的製程流程圖。

200:製程流程圖

202、204、206、208、210、212、214、216:製程

Claims

一種積體電路結構的形成方法，包括：在一導電部件上方形成一蝕刻停止層；在該蝕刻停止層上方形成一介電層；在該介電層中形成一開口，以暴露出該蝕刻停止層；使用包括一抑制劑的一蝕刻劑通過該開口蝕刻該蝕刻停止層，其中包括該抑制劑的一抑制膜形成於該導電部件上；沉積一導電阻障層延伸進入該開口中，其中該導電阻障層包括：在該開口的底部上的一第一部分；及在該介電層的側壁上的一第二部分，其中該導電阻障層的該第一部分的最大厚度小於該導電阻障層的該第二部分的厚度；在沉積該導電阻障層之後，進行一處理以移除該抑制膜；以及沉積一導電材料以填充該開口的剩下部分。
如申請專利範圍第1項所述之積體電路結構的形成方法，更包括在蝕刻該蝕刻停止層之後，將包括該蝕刻停止層和該抑制膜的一個別晶圓浸泡於一化學溶液中，以增加該抑制膜的厚度，其中在浸泡期間，不蝕刻該蝕刻停止層。
如申請專利範圍第2項所述之積體電路結構的形成方法，其中該蝕刻劑和該化學溶液包括相同類型的抑制劑。
如申請專利範圍第1至3中任一項所述之積體電路結構的形成方法，其中該處理包括使用氫作為製程氣體的一電漿處理或一熱處理。
如申請專利範圍第1至3中任一項所述之積體電路結構的形成方法，其中該蝕刻劑中的該抑制劑包括苯並三唑，且該導電部件包括銅。
如申請專利範圍第1至3中任一項所述之積體電路結構的形成方法，其中該第一部分包括複數個隔離的島狀物。
如申請專利範圍第6項所述之積體電路結構的形成方法，其中在該處理之後，該複數個隔離的島狀物接觸該導電部件與該導電材料之間的一界面。
如申請專利範圍第7項所述之積體電路結構的形成方法，其中該複數個隔離的島狀物透過該導電材料彼此隔開。
一種積體電路結構的形成方法，包括：在一導電部件上方形成一蝕刻停止層；在該蝕刻停止層上方形成一介電層；在該介電層中形成一開口，以暴露出該蝕刻停止層；蝕刻該蝕刻停止層；以及選擇性地沉積一導電阻障層延伸進入該開口中，其中選擇性沉積導致該導電阻障層包括：在該開口的底部上的一第一部分；及在該介電層的側壁上的一第二部分，其中該導電阻障層的該第一部分的最大厚度小於該導電阻障層的該第二部分的厚度。
如申請專利範圍第9項所述之積體電路結構的形成方法，其中該導電阻障層不延伸至該開口的底部。
如申請專利範圍第9或10項所述之積體電路結構的形成方法，其中蝕刻該蝕刻停止層導致一抑制膜形成於該導電部件的頂表面上，且該方法更包括：在形成該導電阻障層之後，移除該抑制膜；以及沉積一導電材料以填充該開口的剩下部分。
一種積體電路結構，包括：一第一導電部件；一蝕刻停止層，位於該第一導電部件上方；一介電層，位於該蝕刻停止層上方；以及一第二導電部件，延伸進入該介電層和該蝕刻停止層中，其中該第二導電部件包括：一導電阻障層，包括在該介電層的側壁上的一第一部分以及在該第一導電部件的頂表面上的一第二部分，其中該第一部分形成一連續層，且其中該第二部分的最大厚度小於該第一部分的厚度；及一導電區，由該導電阻障層的該第一部分環繞，其中該導電區在該導電阻障層的該第二部分上方並接觸該導電阻障層的該第二部分。
如申請專利範圍第12項所述之積體電路結構，其中該第二部分為透過該導電區彼此隔開的複數個分離的島狀物。
如申請專利範圍第12或13項所述之積體電路結構，其中該導電阻障層的該第二部分具有小於約50%的覆蓋率。