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TWI737511B - 記憶體陣列與記憶體結構 - Google Patents

記憶體陣列與記憶體結構 Download PDF

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TWI737511B
TWI737511B TW109134520A TW109134520A TWI737511B TW I737511 B TWI737511 B TW I737511B TW 109134520 A TW109134520 A TW 109134520A TW 109134520 A TW109134520 A TW 109134520A TW I737511 B TWI737511 B TW I737511B
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memory cell
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TW109134520A
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何信義
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旺宏電子股份有限公司
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Abstract

一種記憶體陣列與結構，陣列包括：多個驅動元件，設置成多行與多列的陣列；多個記憶單元，設置成多行與多列的陣列，並分別與多個驅動元件相對應，其中各記憶單元的一端耦接到相應的驅動元件之第一端；以及多條字元線與多條位元線，彼此交叉設置，其中多條字元線的每一者分別耦接為在同一行的多個驅動元件的控制端，多條位元線的每一者分別耦接為在同一列的各記憶單元的另一端；其中在同一行中的一個驅動元件的第一端與同一行中其他的至少一個驅動元件的第一端以金屬線相連接。

Description

記憶體陣列與記憶體結構
本發明是有關於記憶體結構，且特別是有關於一種相變記憶體陣列與相變記憶體結構。
相變記憶體(phase change memory，PCM)是利用物質相的變化來達成記憶體的特性。相變記憶體具有尺寸小、保存時間久等特性，其還可以與當前的半導體製程技術相匹配。
當相變記憶體應用在一些特定用途上，例如應用是可以通過車用電子等級的要求，特定的相變記憶體材料的重設電流(reset current)是非常高的。一般而言，可以通過將如MOS電晶體之驅動器的通道寬度製作地較寬，便可以滿足大電流的需求。然而，在此情況下，記憶單元(unit cell)的大小也會隨之變大。這與現今技術都朝向小型化發展的趨勢是背道而馳的。
因此，在PCM的一些特殊應用中，如何可以維持或縮小記憶體尺寸，又可以提供大電流以供記憶體單元進行操作，便是此技術領域需要去努力的方向。
基於上述，根據本發明一實施例，提供一種記憶體陣列，包括：多個驅動元件，設置成多行與多列的陣列；多個記憶單元，設置成多行與多列的陣列，並分別與所述多個驅動元件相對應，其中各所述多個記憶單元的一端耦接到相應的所述驅動元件之第一端；以及多條字元線與多條位元線，彼此交叉設置，其中所述多條字元線的每一者分別耦接為在同一行的所述多個驅動元件的控制端，所述多條位元線的每一者分別耦接為在同一列的各所述多個記憶單元的另一端；其中對於所述多條字元線的每一者，其中之一所述驅動元件的所述第一端與同一行中其他的至少一個所述驅動元件的所述第一端以金屬線相連接，以形成共享驅動元件。
根據一實施例，在上述記憶體陣列中，所述金屬線可以是所述記憶單元與相對應的所述驅動元件之所述第一端之間的內連線中任一層的金屬線。
根據一實施例，在上述記憶體陣列中，所述共享驅動元件的驅動元件為相鄰。
根據一實施例，在上述記憶體陣列中，各所述多個驅動元件的第二端為接地。
根據一實施例，在上述記憶體陣列中，各所述多個驅動元件可為金屬氧化物半導體電晶體，所述第一端與所述第二端為第一與第二源極-汲極，所述控制端為閘極。
根據一實施例，在上述記憶體陣列中，相變記憶體陣列，更包括：多個單向元件，與所述多個記憶單元相對應，所述多個 單向元件的每一者耦接在相對應的所述記憶單元的所述另一端以及相對應的所述驅動元件的所述第一端之間。
根據一實施例，在上述記憶體陣列中，所述多個單向元件可為二極體，其中所述二極體的正極耦接到相對應的所述記憶單元的所述另一端，所述二極體的負極耦接相對應的所述驅動元件的所述第一端。
根據一實施例，在上述記憶體陣列中，各所述記憶單元可為由相變材料構成的可變電阻元件。
根據一實施例，在上述記憶體陣列中，各所述多個記憶單元由兩相鄰所述字元線上之同一列的所述驅動元件所驅動。
根據本發明另一實施例，提供一種相變記憶體陣列結構，其包括：第一驅動元件與第二驅動元件，位於基底上；字元線，連接所述第一驅動元件的第一控制端與所述第二驅動元件的第二控制端；第一記憶單元與第二記憶單元，分別位所述第一驅動元件與所述第二驅動元件上方；第一內連線，位於所述基底與所述第一記憶單元之間，且連接所述第一驅動元件的第一端以及所述第一記憶單元；以及第二內連線，位於所述基底與所述第二記憶單元之間，且連接所述第二驅動元件的第第一端以及所述第二記憶單元。其中，所述第一內連線與所述第二內連線連接，所述第一驅動元件的第二端與所述第二驅動元件的第二端接地。
根據一實施例，在上述記憶體結構中，所述第一內連線的任一金屬線與所述第二內連線的任一金屬線連接。
根據一實施例，在上述記憶體結構中，所述第一內連線與所述至少一第二內連線的同一層的金屬線連接。
根據一實施例，在上述記憶體結構中，所述第一內連線的最接近所述第一記憶單元的金屬線與所述至少一第二內連線的最接近所述第二記憶單元的金屬線連接。
根據一實施例，在上述記憶體結構中，記憶體結構更包括第一位元線與第二位元線分別位於所述第一記憶單元及所述第二單元上，且分別與所述第一記憶單元及所述第二記憶單元連接。
根據一實施例，在上述記憶體結構中，記憶體結構更包括第一單向元件，耦接於所述第一記憶單元以及連接所述第一內連線與所述第二內連線的金屬線之間；以及第二單向元件，耦接於所述第二記憶單元以及連接所述第一內連線與所述第二內連線的所述金屬線之間。根據一實施例，在上述記憶體結構中，所述第一與所述第二單向元件可為二極體。
根據一實施例，在上述記憶體結構中，所述第一與所述第二記憶單元可為由相變材料構成的可變電阻元件。
根據一實施例，在上述記憶體結構中，所述第一與所述第二驅動元件為金屬氧化物半導體電晶體，所述第一與所述第二驅動元件的所述第一端與所述第二端為源極-汲極區域，所述第一與所述第二驅動元件的所述控制端為閘極。
綜上所述，通過上述技術手段，本發明利用記憶單元之共享驅動元件(如電晶體)的概念，其利用記憶單元底下內連線中的 任何一層金屬線來並聯電晶體。通過此方式，不需要增加電晶體的尺寸，也不會增加記憶單元的尺寸，更不會增加整體記憶體陣列的大小，便可以提供更高的寫入電流給記憶單元。
100:相變記憶體單元
102:記憶單元
102a:下電極
102b:相變材料層
102c:上電極
104:驅動元件
104a、104b:源極-汲極
104c:閘極
110a、110b:接觸窗
200:相變記憶體陣列
300:相變記憶體結構
310:半導體基底
302a、302b、304a、304b:源極-汲極
302c、304c:閘極
WL0、WL1、...、WLn-1:字元線
BL0、BL1、...、BLm-1:位元線
Cij(i=0~n-1,j=0~m-1):記憶單元
Tij(i=0~n-1,j=0~m-1):電晶體
Dij(i=0~n-1,j=0~m-1):二極體
Nij(i=0~n-1,j=0~m-1):節點
M1、M2、M3、M4、M5:內連線之金屬線
V1、V2、V3:介層窗
CA:接觸窗
I_write:寫入電流
I_leak:漏電流
Tcrystal:結晶溫度
Tmelt:熔融溫度
圖1A繪示相變記憶體單元的剖面結構示意圖。
圖1B繪示圖1A之相變記憶體單元的等效電路圖。
圖2A繪示相變記憶體操作條件之時間-溫度示意圖。
圖2B為說明相變記憶體單元之設定與重設狀態的說明圖。
圖3A、3B繪示一般1T1R結構的相變記憶體陣列的寫入操作示意圖。
圖4A、4B繪示本實施例之1T1R結構的相變記憶體陣列的寫入操作示意圖。
圖4C繪示圖4A之包含記憶單元C10、C11、電晶體T10、T11等之剖面結構示意圖。
圖5A、5B繪示漏電流產生示意圖。
圖6A、6B繪示可防止漏電流之1T1R結構的相變記憶體陣列。
圖7繪示2T1R結構的相變記憶體陣列的示意圖。
圖1A繪示相變記憶體單元的剖面結構示意圖。如圖1A 所示，相變記憶體單元100包括記憶單元(可變電阻構件)102和驅動元件104。記憶單元102是由相變材料所構成，驅動元件104可以是開關元件，其如雙載子接面電晶體(bipolar junction transistor，BJT)、金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體、場效電晶體(Field Effect Transistor，FET)、二極體等。以下實施例將以MOS電晶體作為說明例。
如圖1所示之剖面圖，相變記憶體單元100包括形成在半導體基底106之具有源極-汲極(source-drain)104a、104b與閘極(gate)104c的MOS電晶體104。在一相變記憶體陣列中，一行的相變記憶體單元100會由字元線WL串接起來，此字元線WL會連接到各相變記憶體單元100之MOS電晶體104的閘極104c。MOS電晶體104的其中一源極-汲極104a經由接觸窗110a為接地GND。
記憶單元102為由相變材料所構成的可變電阻構件，其可包括下電極102a、相變材料層102b與上電極102c。記憶單元102可經由下電極102a、接觸窗110b連接到MOS電晶體104的另一源極-汲極104b。記憶單元102還可經由上電極102c連接到位元線BL。藉此，位在相變記憶體陣列之同一列的相變記憶體單元100的MOS電晶體的源極-汲極104b可以連接到同一位元線BL。
圖1B繪示圖1A之相變記憶體單元的等效電路圖。如圖1B所示，相變記憶體單元100為1電晶體與1電阻(1T1R)架構， 其包括MOS電晶體104與記憶單元(VR)102，記憶單元(VR)102可基於施加在上電極102c與下電極102a之間電壓而改變電阻值，進而達到儲存不同數值(0或1)的功能。記憶單元(VR)102一端連接到位元線BL，MOS電晶體104的閘極104c連接到字元線WL。MOS電晶體104的源極-汲極104a耦接到接地，而另一源及-汲極耦接到記憶單元(VR)102的另一端。透過對字元線WL施加適當的電壓，可以控制MOS電晶體104的開關，進而對記憶單元102進行程式化(寫入)、抹除和讀取等操作。一般而言，多個相變記憶體單元100會排列成多行與多列構成的陣列型態，同一行的相變記憶體單元100的MOS電晶體的閘極連接到同一字元線WL，同一列的相變記憶體單元100的MOS電晶體的其中一源極-汲極均經由記憶單元102連接到同一位元線BL。
圖2A繪示相變記憶體操作條件之時間-溫度示意圖，圖2B為說明記憶體單元之設定與重設狀態的說明圖。如圖2A與圖2B左半部所示，一般而言，隨著施加在記憶單元102的電壓上升，相變材料層102b的溫度也隨之上升。當溫度T隨著時間增加上升，並超過結晶溫度Tcrystal且低於熔融溫度Tmelt時，相變材料層102b會成為結晶狀態。此時相變材料層102b為低阻值狀態，亦即設定(SET)狀態。當對記憶單元102施加的電壓超過熔融溫度Tmelt時，如圖2A與圖2B右半部所示，相變材料層102b內開始從結晶狀態轉變成非結晶狀態，而產生非晶區塊102d。此時相變材料層102b為高阻值狀態，亦即重設(RESET)狀態。透過控制相 變材料層102b成為設定狀態或重設狀態，即可使記憶單元102儲存了“0”或“1”的值。此外，如圖2A所示，當欲讀取記憶單元102所儲存的數值時，可以施加讀取電壓，使相變材料層102b的溫度T在結晶溫度Tcrystal以下，即可對記憶單元102進行讀取。
圖3A、3B繪示一般1T1R結構的相變記憶體陣列的寫入操作示意圖，其中圖3B為取圖3A中虛線部分來說明寫入操作。如圖3A、3B所示，PCM記憶體陣列200包括排列成行列狀的多個記憶單元(memory cell)Cij，其中i為0~n-1的整數，j為0~m-1的整數。在圖3A中僅例示出記憶單元C00、C01、C10、C11、C20、C21、C30、C31。以記憶單元C10為例，其一端耦接至位元線BL0，另一端耦接到電晶體T10的源極-汲極之一，電晶體T10的閘極耦接到字元線WL1，電晶體T10的另一源極-汲極則耦接到接地GND。PCM記憶體陣列200的每一個相變記憶體單元100構成為1T1R之架構，亦即由一電晶體(驅動元件)和一可變電阻(相變材料層所構成)構成。
如圖3A所示，PCM記憶體陣列200可以包括在行方向的多條字元線WL0~WLn-1以及在列方向的多條位元線BL0~BLm-1。相變記憶體單元100則配置在該些字元線WL0~WLn-1與位元線BL0~BLm-1的交叉位置。在同一列中的電晶體Tij的一源極-汲極是經由記憶單元Cij耦接到位元線BLj(j=0~m-1)。在同一行中的電晶體Tij的閘極則耦接到字元線WLi(i=0~n-1)。
如圖3B所示的，其例示在對圖3A之虛線框所標示的記憶單元C10進行寫入操作時的示意圖。當對記憶單元C10進行寫入操作時，字元線WL1施加例如3V的寫入電壓，其餘字元線WL0、WL2、WL3、....WLn-1則施加電壓0V，此外位元線BL0施加例如電壓3V而其餘的位元線BL1、BL2、....BLm-1則施加電壓V。藉此，可以選擇記憶單元C10作為寫入對象。在此情況下，電晶體T10便導通，藉以對記憶單元C10進行寫入操作，而且電晶體T10也會在其通道產生相應的寫入電流I_write，其由記憶單元C10經電晶體T10之通道，流向接地GND。
圖4A、4B繪示本實施例之1T1R結構的相變記憶體陣列的寫入操作示意圖。如圖4A所示，本實施例之1T1R結構的相變記憶體陣列與圖3A之差異在於電晶體T10和T11之一源極-汲極(非接地那端)彼此連接。
如圖4A所示，耦接在同一條字元線WL1的電晶體T10之與記憶單元C10耦接的源極-汲極以及電晶體T11之與記憶單元C11耦接的源極-汲極是彼此連接。此處，本實施例是利用記憶體陣列之記憶單元C10、C11等以下的金屬線(內連線)來進行連接。在本實施例中，例如是以內連線之第4層(M4)的金屬線來進行連接。同理，耦接在同一條字元線WL0的電晶體T00之與記憶單元C00耦接的源極-汲極以及電晶體T01之與記憶單元C01耦接的源極-汲極也是彼此以金屬線M4連接，耦接在同一條字元線WL2的電晶體T20之與記憶單元C20耦接的源極-汲極以及電晶體T21之 與記憶單元C21耦接的源極-汲極也是彼此以金屬線M4連接，其餘與此類推。
如圖4A所示，當對記憶單元C10進行寫入操作時，字元線WL1施加例如3V的寫入電壓，其餘字元線WL0、WL2、WL3、....WLn-1則施加電壓0V，此外位元線BL0施加例如電壓3V而其餘的位元線BL1、BL2、....BLm-1則施加電壓V。藉此，可以選擇記憶單元C10作為寫入對象。在此情況下，電晶體T10便導通，藉以對記憶單元C10進行寫入操作，而且電晶體T10也會在其通道產生相應的寫入電流I_write。另外，因為節點N10、N11可以透過金屬線(M4)彼此相連接，故電晶體T11之通道也會有相等的寫入電流I_write流過。因此，在本實施例的架構下，當以記憶單元C10作為寫入對象時，利用在同一字元線WL1上之未被選擇的電晶體T11作為共享電晶體，可以產生2倍的寫入電流2I_write。也就是說，兩個電晶體T10、T11共同使用作為記一單元C10的驅動元件。
本實施例利用將同一字元線WL1的相鄰電晶體T10、T11以金屬線M4加以短路或連接，並且在電晶體T11耦接的位元線BL1是施加0V電壓的情況下，並不會驅動記憶單元C11，因此相當於記憶單元C10同時耦接到電晶體T10、T11。藉此，記憶單元C10被兩個電晶體T10、T11驅動，故可以提供2倍的寫入電流。
如上所述，根據本實施例的相變記憶陣列的架構下，沒有增加驅動電晶體(驅動元件)的尺寸來提高記憶單元C10的寫入 電流，而是利用同一字元線上相鄰未被選擇的電晶體來作為另外的驅動元件。因此，在不增加電晶體尺寸且沒有增加整體陣列面積的情況下，還能提高記憶單元的寫入電流(本實施例為2倍)。
此外，在上述的例子中，是以同一字元線上之相鄰的電晶體來做為共享電晶體。但是，本實施例並不局限於此架構。例如在字元線WL1上耦接有電晶體T1j(j=0~m-1)，設計時可以依據所需，選擇合適的電晶體作為共享電晶體，即電晶體T1j(j=0~m-1)中的任一個。根據上述的說明，例如以電晶體T13與電晶體T10作為共享電晶體，則當對記憶單元C10進行寫入操作時，除了電晶體T10會驅動記憶單元C10外，電晶體T13也會一起驅動記憶單元C10，以提高寫入電流。同理，當對記憶單元C13進行寫入操作時，除了電晶體T10會驅動記憶單元C13外，電晶體T13也會一起驅動記憶單元C13。
此外，上述說明例中，雖然都以兩個電晶體(如電晶體T10、T11)作為共享電晶體，但是實際上共享電晶體的數量並未加以限制，亦即根據一實施例，可以採用一個(如T11)或一個以上(如T11、T12等)來做為共享電晶體。簡言之，只要是位於同一字元線上的電晶體，不管數量與位置，都可以適當地選擇作為共享電晶體。如此，更可以提高寫入電流。
此外，字元線WL0、WL2、WL3、...WLn-1等上的共享電晶體的架構與上述字元線WL1上的相同，本技術領域者可以從上述說明了解其他部分的架構方式，在此便不重複說明。
圖4C繪示圖4A之包含記憶單元C10、C22、電晶體T10、T11等之剖面結構示意圖。在此，圖4C只是一個例示性的結構圖，只要可以達成圖4A所描述的動作，其細部的結構可以任意變化。如圖4C所示的相變記憶體結構300，在一半導體基底310上形成有如圖4A所示的電晶體(第一驅動元件)T10和電晶體(第二驅動元件)T11，此半導體基底310例如是P型基底。電晶體T10與T11例如是MOS電晶體，當然也可以是具有相同或類似功能的其他元件。在此例中，電晶體T10包括源極-汲極(第二與第一端)302a、302b以及閘極(控制端)302c，而電晶體T11包括源極-汲極(第二與第一端)304a、304b以及閘極304c。在本例中，電晶體T10的閘極302c與T11的閘極(控制端)304c則都耦接到相同的字元線WL1，而其他字元線WL0、WL2、WL3、...等也是有相同的結構。
此外，如圖4C所示，記憶單元(第一記憶單元)C10與記憶單元(第二記憶單元)C11分別位電晶體T10與電晶體T11上方。第一內連線(例如由金屬線M1、M2、M3、M4所構成)位於所基底310與記憶單元C10之間，且連接電晶體T10的源極-汲極區302b以及記憶單元C10。第二內連線(例如由金屬線M1、M2、M3、M4所構成)位於基底310與記憶單元C11之間，且連接電晶體T11的源極-汲極區304b以及記憶單元C11。電晶體T10的另一源極-汲極區302a與電晶體T11的另一源極-汲極區304a則分別經由接觸窗CA耦接到接地GND。另外，根據本實施例，其更將記憶單元C10底下的第一內連線與記憶單元C11底下的第二內連線彼此連接。
在上述結構中，第一內連線與第二內連線的連接可以通過第一內連線的任一金屬線(M1~M4)與第二內連線的任一金屬線(M1~M4)連接。在本例中以第四層金屬線M4來連接，亦即使用第一內連線與第二內連線的同一層金屬線來進行連接，並且第一內連線的最接近記憶單元C10的金屬線M4(第四層)與第二內連線的最接近記憶單元C11的金屬線M4連接。
換句話說，只要是位於記憶單元C10、C11以下的金屬線M1、M2、M3、M4都可以用來連接第一與第二內連線。各層金屬線M1~M4之間可以使用介層窗V1~V3來連接。第一內連線之金屬線M1則可以經由接觸窗CA連接到電晶體T10之源極-汲極302b，第二內連線之金屬線M1則可以經由接觸窗CA連接到電晶體T11之源極-汲極304b。
此外，記憶單元C10可通過其上層的金屬線M5連接到位元線BL0，而記憶單元C11可通過其上層的金屬線M5連接到位元線BL1。藉此，通過上述的結構，例如在進行記憶單元C10之寫入時，除了使用電晶體T10來驅動記憶單元C10外，還可以額外使用電晶體T11來驅動記憶單元C10。因此，在不增加電晶體尺寸與整體陣列的大小的前提下，進行記憶單元C10之寫入時的寫入電流便可以加大。
在上述說明的例子中，是將同一字元線WL1上相鄰的電晶體T10、T11(各自的源極-汲極區分別再連接到位元線BL0、BL1)連接在一起。但是，本實施例並不限於此架構，不相鄰的其他同 一字元線上的電晶體，例如T12、T13、T14、...等，也可以做為共享電晶體使用，亦即與電晶體T10並聯的電晶體。此外，與電晶體T10並聯的電晶體數目也不局限於1個，其可以依據需求來設定需要共享電晶體的數量，以達到所需的寫入電流。
綜上所述，本實施例可提供一種相變記憶體陣列，其包括：多個驅動元件(如上述電晶體T10、T11等)，設置成多行與多列的陣列；多個記憶單元(如上述記憶單元C10、C11等)，設置成多行與多列的陣列，並分別與所述多個驅動元件相對應，其中各所述多個記憶單元的一端耦接到相應的所述驅動元件之第一端(如源極-汲極)；以及多條字元線WL0~WLn-1與多條位元線BL0~BLm-1，彼此交叉設置，其中所述多條字元線的每一者(如WL1)分別耦接為在同一行的所述多個驅動元件的控制端(如電晶體T10、T11之閘極)，所述多條位元線的每一者(如BL0)分別耦接為在同一列的各所述多個記憶單元(如記憶單元C00、C10、C20、C30)的另一端；其中在同一行中的一個所述驅動元件(如電晶體T10)的第一端與同一行中其他的至少一個所述驅動元件(如電晶體T11)的第一端以金屬線(如金屬線M4)相連接。
圖5A、5B繪示漏電流產生示意圖。如圖5A所示，對於沒有被選到的記憶單元，如C20等，會有產生漏電流的可能性。例如，記雖然憶單元C20沒有被選擇，但是記憶單元C20的一端仍耦接至施加3V電壓的位元線BL0。由於金屬線M4從記憶單元C20的一端連接到記憶單元C21的一端且記憶單元C21的另一端 是連接到為施加電壓(0V)的位元線BL1，故在金屬線M4的兩端會產生電壓差，而造成電流的洩漏，亦即產生漏電流I_leak。圖5B以字元線WL2上的記憶單元C20、C21和電晶體T20、T21為例來說明漏電流I_leak。如圖5B所示，記憶單元C20的一端耦接到位元線BL0，而另一端連接到電晶體T20的一源極-汲極，記憶單元C21的一端耦接到位元線BL1，而另一端耦接到電晶體T21的一源極-汲極。記憶單元C20與電晶體T20的源極-汲極之間的節點N20也是經由金屬線M4耦接到記憶單元C21與電晶體T21的源極-汲極之間的節點N21。
此時，因為字元線WL2被施加0V電壓，亦即字元線WL2上的記憶單元C20~C2m-1沒有被選擇，故電晶體T20、T21等是處於關閉狀態(off state)。但是，因為記憶單元C20一端是耦接在施加3V的位元線BL0且記憶單元C21一端是耦接在施加0V的位元線BL1，因此連接記憶單元C20與記憶單元C21之金屬線M4的兩端便會產生壓差，造成一漏電流路徑，使漏電流I_leak從節點N20經金屬線M4流向記憶單元C21。
圖6A、6B繪示可防止漏電流之1T1R結構的相變記憶體陣列。針對漏電流問題，在圖4A之架構的基礎上，本實施例更可以設置阻擋漏電流之機制。如圖6A所示，相變記憶體陣列200更包括多個單向元件Dij，i=0~n-1，j=0~m-1(nxm個)。單向元件Dij的數量基本上與記憶單元Cij的數量是相同的。單向元件Dij可以例如是二極體、或者是將任何電晶體架構成二極體組態的元件。
如圖6A所示，每一個二極體Dij是耦接在記憶單元Dij與電晶體Tij的一源極-汲極之間。特別是，二極體Dij的正極耦接到記憶單元Cij的一端，負極耦接到電晶體Tij的一源極-汲極，亦即對應的金屬線M4的一端。此處仍以第四層金屬線M4作為說明例。在此以相鄰電晶體Tij和Tij+1作為共享電晶體的範例架構下，例如每一連接記憶單元Cij和Cij+1之金屬線M4的兩端分別耦接到兩個二極體Dij和Dij+1的負極。
接著說明二極體Dij的動作。以圖6B所示的字元線WL2為例，二極體D20耦接在記憶單元C20與電晶體T20之間，二極體D21耦接在記憶單元C21與電晶體T21之間，且金屬線M4的兩端分別耦接二極體D20、D21之負極。當欲對記憶單元C10進行寫入操作時，在字元線WL1施加3V的電壓，而其他字元線WL0、WL2、...、WLn-1則施加0v電壓，並且在位元線BL0施加3V的電壓，而其他位元線BL1、BL2、...、BLm-1則施加0v電壓。藉此，選擇記憶單元C10進行寫入。
另外，以字元線WL2為例，因為字元線WL2被施加0V電壓，故記憶單元C20~C2m-1沒有被選擇，故電晶體T20、T21等是處於關閉狀態(off state)。但是，因為記憶單元C20一端是耦接在施加3V的位元線BL0且記憶單元C21一端是耦接在施加0V的位元線BL1，因此連接記憶單元C20與記憶單元C21之金屬線M4的兩端便會產生壓差。但是，因為有呈逆向偏壓之二極體D21存在，故從節點N20經金屬線M4與節點N21而到達記憶單元C21 之電流路徑便會被截斷，故在這電流路徑上雖然有3V之壓差，但是二極體D21可以阻斷漏電流I_leak流到記憶單元C21。因此，透過設置單向元件Dij，可以有效地防止漏電流。
圖7繪示2T1R結構的相變記憶體陣列的寫入操作示意圖。在上述說明中，是以1T1R的結構來說明本發明的實施例，但是本發明實施例的技術概念與手段也可以應用到2T1R的結構。如圖7所示，例如記憶單元C10的電晶體(驅動元件)是使用T10與T20，其對應的共享電晶體為T11與T21。金屬線M4一樣是耦接在記憶單元與電晶體之間的節點至另一記憶單元與其對應的電晶體之間的節點，藉此達到共享電晶體之效果。
以記憶單元C10為例，當欲對記憶單元進行寫入操作時，字元線WL1、WL2施加3V的電壓，位元線BL0施加3V而位元線BL1施加0V的電壓，或者0.5V來抑制位元線，或者將位元線BL1浮置，藉此對記憶單元C10進行寫入操作。此時，透過連接電晶體T10、T11之源極-汲極的金屬線M4以及連接電晶體T20、T21之源極-汲極的金屬線M4，電晶體T10、T11、T20、T21變成為共享電晶體，可以使記憶單元C10的寫入電流更為增加。
此外，同上圖6A、6B所說明一般，在記憶單元Cij與金屬線M4之間還可以設置如二極體等之單向元件Dij，故一樣可以達到防止漏電流之效果。
綜上所述，本發明利用記憶單元之共享驅動元件(如電晶體)的概念，其利用記憶單元底下內連線中的任何一層金屬線來並 聯電晶體。通過此方式，不需要增加電晶體的尺寸，也不會增加記憶單元的尺寸，更不會增加整體記憶體陣列的大小，便可以提供更高的寫入電流給記憶單元。
200:PCM記憶體陣列
WL0、WL1、WL2、WL3:字元線
BL0、BL1:位元線
C00、C01、C10、C11、C20、C21、C30、C31:記憶單元
T00、T01、T10、T11、T20、T21、T30、T31:電晶體
M4、M5:金屬線
GND:接地

Claims (16)

  1. 一種記憶體陣列，包括：多個驅動元件，設置成多行與多列的陣列；多個記憶單元，設置成多行與多列的陣列，並分別與所述多個驅動元件相對應，其中各所述多個記憶單元的一端耦接到相應的所述驅動元件之第一端；多條字元線與多條位元線，彼此交叉設置，其中所述多條字元線的每一者分別耦接為在同一行的所述多個驅動元件的控制端，所述多條位元線的每一者分別耦接為在同一列的各所述多個記憶單元的另一端；以及多個單向元件，與所述多個記憶單元相對應，所述多個單向元件的每一者耦接在相對應的所述記憶單元的所述一端以及相對應的所述驅動元件的所述第一端之間，其中對於所述多條字元線的每一者，其中之一所述驅動元件的第一端與同一行中其他的至少一個所述驅動元件的所述第一端以金屬線相連接，以形成共享驅動元件。
  2. 如請求項1所述的記憶體陣列，其中所述金屬線為所述記憶單元與相對應的所述驅動元件之所述第一端之間的內連線中任一層的金屬線。
  3. 如請求項1所述的記憶體陣列，其中所述共享驅動元件的驅動元件為相鄰。
  4. 如請求項1所述的記憶體陣列，其中各所述多個驅動 元件的第二端為接地。
  5. 如請求項1所述的記憶體陣列，其中各所述多個驅動元件為金屬氧化物半導體電晶體，所述第一端與所述第二端為第一與第二源極-汲極，所述控制端為閘極。
  6. 如請求項1所述的記憶體陣列，其中所述多個單向元件為二極體，其中所述二極體的正極耦接到相對應的所述記憶單元的所述一端，所述二極體的負極耦接相對應的所述驅動元件的所述第一端。
  7. 如請求項1所述的記憶體陣列，其中各所述記憶單元為由相變材料構成的可變電阻元件。
  8. 如請求項1所述的記憶體陣列，其中各所述多個記憶單元由兩相鄰所述字元線上之同一列的所述驅動元件所驅動。
  9. 一種記憶體結構，包括：第一驅動元件與第二驅動元件，位於基底上；字元線，連接所述第一驅動元件的第一控制端與所述至少一第二驅動元件的第二控制端；第一記憶單元與第二記憶單元，分別位所述第一驅動元件與所述第二驅動元件上方；第一內連線，位於所述基底與所述第一記憶單元之間，且連接所述第一驅動元件的第一端以及所述第一記憶單元；以及第二內連線，位於所述基底與所述第二記憶單元之間，且連接所述第二驅動元件的第一端以及所述第二記憶單元； 其中所述第一內連線與所述第二內連線連接，所述第一驅動元件的第二端與所述第二驅動元件的第二端接地第一單向元件，耦接於所述第一記憶單元以及連接所述第一內連線與所述第二內連線的金屬線之間；以及第二單向元件，耦接於所述第二記憶單元以及連接所述第一內連線與所述第二內連線的所述金屬線之間。
  10. 如請求項9所述的記憶體結構，其中所述第一內連線的任一金屬線與所述第二內連線的任一金屬線連接。
  11. 如請求項10所述的記憶體結構，其中所述第一內連線與所述第二內連線的同一層的金屬線連接。
  12. 如請求項9所述的記憶體結構，其中所述第一內連線的最接近所述第一記憶單元的金屬線與所述至少一第二內連線的最接近所述第二記憶單元的金屬線連接。
  13. 如請求項9所述的記憶體結構，更包括第一位元線與第二位元線分別位於所述第一記憶單元及所述第二單元上，且分別與所述第一記憶單元及所述第二記憶單元連接。
  14. 如請求項9所述的記憶體結構，其中所述第一與所述第二單向元件為二極體。
  15. 如請求項9所述的記憶體結構，其中所述第一與所述第二記憶單元為由相變材料構成的可變電阻元件。
  16. 如請求項9所述的記憶體結構，其中所述第一與所述第二驅動元件為金屬氧化物半導體電晶體，所述第一與所述第二驅動元件的所述第一端與所述第二端為源極-汲極區域，所述第一與所述第二驅動元件的所述控制端為閘極。
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