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TWI736155B - 用於多個記憶裝置的控制方法及相關的記憶體系統 - Google Patents

用於多個記憶裝置的控制方法及相關的記憶體系統 Download PDF

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TWI736155B
TWI736155B TW109106478A TW109106478A TWI736155B TW I736155 B TWI736155 B TW I736155B TW 109106478 A TW109106478 A TW 109106478A TW 109106478 A TW109106478 A TW 109106478A TW I736155 B TWI736155 B TW I736155B
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Taiwan
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memory controller
memory
memory device
operation sequence
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TW109106478A
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鄭景升
林文威
黃冠嘉
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瑞昱半導體股份有限公司
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Abstract

本發明揭露一種用於多個記憶裝置的控制方法，其中該多個記憶裝置包含了一第一記憶裝置以及一第二記憶裝置，且該控制方法包含有：至少根據一第一記憶體控制器需要傳送至該第一記憶裝置的一第一指令訊號是屬於一存取指令或是一非存取指令，以決定出一第一運作時序以及一第二運作時序；控制該第一記憶體控制器依該第一運作時序傳送該第一指令訊號至該第一記憶裝置；以及控制該第二記憶體控制器依該第二運作時序傳送該第二指令訊號至該第二記憶裝置。

Description

用於多個記憶裝置的控制方法及相關的記憶體系統
本發明係有關於用於多個記憶裝置的控制方法及相關的記憶體系統。
現代電子系統設計中，經常將雙倍資料傳輸率(Double Data Rate，DDR)的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)系統分成記憶體控制邏輯和實體層兩個部分。記憶體控制器邏輯和實體層之間定義有一雙倍資料傳輸速率實體層介面(DDR PHY interface，DFI)，用來實現二者之間的標準互聯。簡言之，DFI標準的提出旨在定義一個記憶體控制邏輯與實體層之間的通用介面，即將記憶體控制器傳送的指令訊號及資料訊號轉換成符合記憶體裝置(如雙列直插式記憶體模組(Dual In-line Memory Module，DIMM))的規格，再傳送至記憶裝置。同理，記憶裝置傳送的資料訊號亦可透過DFI介面轉換成符合記憶體控制器的規格之後，再傳送給記憶體控制器。
傳統記憶體控制器可連接多個記憶裝置(如第四代雙倍資料率同步動態隨機存取記憶體(Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，DDR4))。當每次記憶體控制器傳送指令訊號(如讀、寫、 啟始(active)、預充電(precharge)、自動刷新(auto-refresh)、自刷新(self-refresh)等)時，會透過DFI介面傳送至各個記憶體裝置。因此，每個記憶體裝置會同時運作。舉例來說，一個記憶體控制器連接三個記憶體裝置。當記憶體控制器欲讀取一個記憶體控制器時，在共用指令介面的情況下，會收到三倍的回覆資料大小(以DDR4每次可存取16bits資料為例，則需要16bits*3=48bit的資料寬度，造成所需頻寬的增加)。若想要單獨存取一個記憶體裝置，則需要透過分流方式，增加額外的一組指令介面，藉以減少所需資料寬度(僅需16bit*1=16bit的資料寬度)。然而，額外的指令介面也代表了記憶體控制器需要額外的接腳，藉以分別控制記憶體裝置，造成電路板上佈局的限制及成本增加。
因此，本發明之主要目的即在於提供一種記憶裝置的分時控制方法及相關裝置，且具有較佳的頻寬利用機制，以解決上述問題。
在本發明的一個實施例中，揭露了一種用於多個記憶裝置的控制方法，其中該多個記憶裝置包含了一第一記憶裝置以及一第二記憶裝置，且該控制方法包含有：至少根據一第一記憶體控制器需要傳送至該第一記憶裝置的一第一指令訊號是屬於一存取指令或是一非存取指令，以決定出一第一運作時序以及一第二運作時序；控制該第一記憶體控制器依該第一運作時序傳送該第一指令訊號至該第一記憶裝置；以及控制一第二記憶體控制器依該第二運作時序傳送該第二指令訊號至該第二記憶裝置。
在本發明的另一個實施例中，揭露了一種記憶體系統，其包含有一第一記憶裝置以及一第二記憶裝置、用來分別存取該第一記憶裝置以及該第二 記憶裝置的一第一記憶體控制器以及一第二記憶體控制器、以及一時序管理裝置。在該記憶體系統的操作中，該時序管理裝置至少根據該第一記憶體控制器需要傳送至該第一記憶裝置的一第一指令訊號是屬於一存取指令或是一非存取指令，以決定出一第一運作時序以及一第二運作時序，以控制該第一記憶體控制器依該第一運作時序傳送該第一指令訊號至該第一記憶裝置，且控制該第二記憶體控制器依該第二運作時序傳送該第二指令訊號至該第二記憶裝置。
100:記憶體系統
110:時序管理裝置
112:處理電路
114:仲裁器
120_1~120_3:記憶體控制器
130:DFI介面
140_1~140_3:記憶裝置
400~408,600~610:步驟
C1~C3:指令訊號
CAS:行位址控制指令
CK:時脈訊號
CMD:指令訊號線
CMD1:指令訊號
CMD2:指令訊號
CS1~CS3:晶片選擇指令
DQ1~DQ3:資料訊號
INFO1:第一資訊
INFO2:第二資訊
INFO3:第三資訊
RAS:列位址控制指令
OT1:第一運作時序
OT2:第二運作時序
OT3:第三運作時序
第1圖為本發明實施例之一記憶體系統的示意圖。
第2圖為本發明一實施例之傳輸時序的示意圖。
第3圖為本發明另一實施例之傳輸時序的示意圖。
第4圖為根據本發明一實施例之用於多個記憶裝置的控制方法的流程圖。
第5圖為本發明另一實施例之傳輸時序的示意圖。
第6圖為根據本發明另一實施例之用於多個記憶裝置的控制方法的流程圖。
第1圖為本發明實施例之一記憶體系統100的示意圖。如第1圖所示，記憶體系統100包含一時序管理裝置110、多個記憶體控制器(本實施例中為三個記憶體控制器120_1~120_3)、一雙倍資料傳輸速率實體層介面(在本文中簡稱為DFI介面)130及多個記憶裝置(本實施例中為三個記憶裝置140_1~140_3)，其中時序管理裝置110用來根據時脈產生器(未示於圖中)產生的時脈訊號，分配不同的運作時序給各個記憶體控制器120_1~120_3。舉例來說，時序管理裝置110中的處理電路112分配第一運作時序OT1給記憶體控制器120_1、分配第二運作時序 OT2給記憶體控制器120_2，以及分配第三運作時序OT3給記憶體控制器120_3，其中每個運作時序的長度及間隔可依據時脈週期的長度來配置。因此，記憶體控制器120_1會於第一運作時序OT1傳送指令訊號C1、記憶體控制器120_2於第二運作時序OT2傳送指令訊號C2，以及記憶體控制器120_3於第三運作時序OT3傳送指令訊號C3，其中第一運作時序OT1、第二運作時序OT2以及第三運作時序OT3不具有重疊的時間。進一步地，當DFI介面130接收指令訊號C1/C2/C3(如讀、寫、啟始(active)、預充電(precharge)、自動刷新(auto-refresh)、自刷新(self-refresh)等指令)之後，會根據指令訊號指示的操作，將其轉換成具高或低電平的晶片選擇指令(chip select，CS)、列位址控制指令(Row Address Strobe，RAS)、行位址控制指令(Column Address Strobe，CAS)、寫入致能指令(Write Enable，WE)，以傳送至記憶體裝置140_1~140_3。值得注意的是，本發明的記憶體控制器120_1~120_3共享同組的指令訊號線CMD與位址訊號線(未示於圖中)，但分別設置有晶片選擇訊號線，因此晶片選擇指令能達到分時傳送的功能。簡單來說，記憶體控制器120_1的晶片選擇指令CS1會在第一運作時序OT1傳送至記憶體裝置140_1，以使記憶體控制器120_1在第一運作時序OT1能存取(access)記憶體裝置140_1。同理，記憶體控制器120_2的晶片選擇指令CS2會在第二運作時序OT2傳送至記憶體裝置140_2，以使得記憶體控制器120_2在第二運作時序OT2存取記憶體裝置140_2，並以此類推。另一方面，記憶體控制器120_1、120_2或120_3的列位址控制指令、行位址控制指令及寫入致能指令會同時傳送至記憶體裝置140_1~140~3，因此能實現DFI介面130共用的機制。
在以上有關於記憶體控制器120_1~120_3的時序控制中，時序管理裝置100將時間序列切割分成多個區間，以使得記憶體控制器120_1~120_3的指令訊號C1~C3僅在分配的區間中傳輸，因此多個記憶體控制器120_1~120_3能共用 一組指令訊號線CMD及位址訊號線，藉以減少DFI介面130的接腳數量。此外，每個記憶體控制器120_1~120_3都有獨立設置的晶片選擇訊號線，對映到一個獨立的記憶裝置140_1~140_3，因此每個記憶體控制器120_1~120_3只控制自己相對映的指令時序，並透過對應的晶片選擇訊號CS1/CS2/CS3來存取記憶裝置。
雖然第1圖所示之記憶體系統100可以透過共用一組指令訊號線CMD以及分時傳送來有效地DFI介面130的接腳數量，然而，使用分時傳送也會造成指令訊號的延遲，因而影響到記憶體系統100的整體頻寬。因此，為了降低分時傳送所造成之頻寬降低的影響，本實施例中另外在時序管理裝置110中設置了仲裁器114，以在盡量降低頻寬損失的情況下分配記憶體控制器120_1~120_3可以使用的時間區間。
為了方便以下的說明，在以下的敘述中係僅以第1圖所示之記憶體控制器120_1、120_2來進行說明，亦即假設時序管理裝置100只需要將時間序列切割分成多個區間供兩個記憶體控制器120_1、120_2使用。在接下來的一實施例中，係假設記憶體控制器120_1的頻寬高於記憶體控制器120_2的頻寬，例如記憶體控制器120_1可以具有32位元頻寬，而記憶體控制器120_2則是具有16位元頻寬。在時序管理裝置100的操作中，仲裁器114分別自記憶體控制器120_1、120_2接收第一資訊INFO1以及第二資訊INFO2，其中第一資訊INFO1包含了記憶體控制器120_1需要傳送至記憶裝置140_1的指令訊號C1的資訊，且第二資訊INFO2包含了記憶體控制器120_2需要傳送至記憶裝置140_2的指令訊號C2的資訊。接著，仲裁器114根據第一資訊INFO1、第二資訊INFO2以判斷指令訊號C1是存取指令(access command)或是非存取指令(non-access command)，其中存取指令包含了讀、寫指令，而非存取指令包含了啟始指令、預充電指令、自動刷新 指令以及自刷新指令。在一範例中，若是指令訊號C1以及指令訊號C2都屬於存取指令，則仲裁器114會通知處理電路112以決定出時間平均分配且交錯的第一運作時序OT1以及第二運作時序OT2，以第2圖為例來進行說明，圖示的“CK”為記憶體系統100內的時脈訊號、“CMD1”對應到來自記憶體控制器120_1的多個指令訊號(包含指令訊號C1)、“CMD2”對應到來自記憶體控制器120_2的多個指令訊號(包含指令訊號C2)，且由於存取指令以及非存取指令在列位址控制指令(RAS)以及行位址控制指令(CAS)的表現上不同，故在圖示中以行位址控制指令來表示存取指令。如第2圖所示，由於多個指令訊號CMD1以及多個指令訊號CMD2都屬於存取指令，故指令訊號CMD1在時間區間2T、4T、6T、8T、且指令訊號CMD2在時間區間1T、3T、5T、7T，以進行交錯式的傳送。
在另一範例中，若是指令訊號C1屬於非存取指令，且指令訊號C2屬於存取指令，則由於非存取指令會被視為降低頻寬的主要因素，因此，仲裁器114會通知處理電路112以決定出第一運作時序OT1優先於第二運作時序OT2，以使得指令訊號C1傳送至第一記憶裝置140_1的時間優先於指令訊號C2傳送至第二記憶裝置140_2的時間。以第3圖為例來進行說明，在圖示中以行位址控制指令來表示存取指令，且以列位址控制指令來表示非存取指令。如3圖所示，處理電路112可以控制記憶體控制器120_1、120_2，以使得包含指令訊號C1之多個指令訊號CMD1在時間區間2T、4T、5T、6T、8T、且包含指令訊號C2之多個指令訊號CMD2在時間區間1T、3T、7T，來進行傳送，亦即具有非存取指令之指令訊號CMD1可以中斷指令訊號CMD2中之存取指令的傳送，以使得第一記憶體控制器120_1可以在連續的三個時間區間(亦即，三個時脈週期)傳送包含非存取指令的多個指令訊號。在第3圖所示的實施例中，若是沒有根據存取指令以及非存取指令來調整第一運作時序OT1以及第二運作時序OT2，則具有較大頻寬的記憶 體控制器110_1會因為本身要傳送非存取指令而造成嚴重的頻寬損失，因此透過將使用原本要傳送指令訊號CMD2的時間區間“5T”來傳送記憶體控制器110_1的非存取指令，則可以將頻寬損失由具有較小頻寬的記憶體控制器110_2來承擔，故可以有效地降低整體的頻寬損失。
第4圖為根據本發明一實施例之用於多個記憶裝置的控制方法的流程圖。參考以上實施例所述的內容，控制方法的流程如下所述。
步驟400：流程開始。
步驟402：判斷第一記憶體控制器需要傳送至第一記憶裝置的第一指令訊號是屬於存取指令或是非存取指令，若是第一指令訊號是屬於存取指令，流程進入步驟404；若是第一指令訊號是屬於非存取指令，流程進入步驟406。
步驟404：決定出時間交錯的第一運作時序以及第二運作時序。
步驟406：決定出第一運作時序以及第二運作時序，以使得第一指令訊號傳送至第一記憶裝置的時間優先於第二指令訊號傳送至第二記憶裝置的時間。
步驟408：控制第一記憶體控制器依第一運作時序傳送第一指令訊號至第一記憶裝置，以及控制第二記憶體控制器依第二運作時序傳送第二指令訊號至第二記憶裝置。
需注意的是，雖然第2、3圖的實施例僅以記憶體控制器120_1、120_2來做為說明，但本領域具有通常知識者應能了解應用在三個記憶體控制器120_1~120_3或多更多記憶體控制器的例子，亦即時序管理裝置110同時也會接收來自記憶體控制器120_3的第三資訊INFO3，以供決定出分別用於記憶體控制器120_1~120_3的第一運作時序OT1、第二運作時序OT2及第三運作時序OT3。
在以上第2~4圖所示的實施例中，時序管理裝置110主要是基於記憶體控制器120_1所需要傳送至記憶裝置140_1的指令訊號C1是存取指令或是非存取指令，以供產生第一運作時序OT1及第二運作時序OT2，然而，上述決定機制亦可同時參考記憶體控制器120_1、120_2的忙碌程度。具體來說，假設記憶體控制器120_1的頻寬高於記憶體控制器120_2的頻寬，例如記憶體控制器120_1可以具有32位元頻寬，而記憶體控制器120_2則是具有16位元頻寬，則在時序管理裝置100的操作中，仲裁器114分別自記憶體控制器120_1、120_2接收第一資訊INFO1以及第二資訊INFO2，其中第一資訊INFO1包含了記憶體控制器120_1需要傳送至記憶裝置140_1的指令訊號C1以及目前的忙碌程度，且第二資訊INFO2包含了記憶體控制器120_2需要傳送至記憶裝置140_2的指令訊號C2以及目前的忙碌程度，而在一範例中，忙碌程度可以是記憶體控制器待處理之指令訊號的數量，而待處理之指令訊號的數量越多則代表了忙碌程度越高。接著，仲裁器114根據第一資訊INFO1、第二資訊INFO2以判斷指令訊號C1是存取指令或是非存取指令，其中存取指令包含了讀、寫指令，而非存取指令包含了啟始指令、預充電指令、自動刷新指令以及自刷新指令。在一範例中，若是指令訊號C1以及C2指令訊號都屬於存取指令，則仲裁器114會通知處理電路112以決定出如第2圖所示之時間交錯的第一運作時序OT1以及第二運作時序OT2。在另一範例中，若是指令訊號C1屬於非存取指令，指令訊號C2屬於存取指令，且記憶體控制器120_2的忙碌程度高於記憶體控制器120_1的忙碌程度的差異不符合一預設條件(例如，忙碌程度的差異在一範圍內)，或是記憶體控制器120_1的忙碌程度高於記憶體控制器120_2的忙碌程度的差異符合一預設條件，則仲裁器114決定出第一運作時序OT1優先於第二運作時序OT2，以使得指令訊號C1傳送至記憶裝置140_1的時間優先於指令訊號C2傳送至記憶裝置140_2的時間，例如第3圖所示之 讓指令訊號CMD1中的非存取指令可以中斷指令訊號CMD2中的存取指令的傳送，以使得第一記憶體控制器120_1可以在連續的三個時間區間(亦即，三個時脈週期)傳送包含非存取指令的多個指令訊號。在另一範例中，若是指令訊號C1屬於非存取指令，指令訊號C2屬於存取指令，且記憶體控制器120_2的忙碌程度高於記憶體控制器120_1的忙碌程度的差異符合該預設條件(例如，忙碌程度的差異超出範圍)，則由於仲裁器114會通知處理電路112以決定出如第5圖所示之時間交錯的第一運作時序OT1以及第二運作時序OT2。在第5圖中，雖然記憶體控制器120_1使用時間區間“4T”來傳送非存取指令會造成較大的頻寬損失，但為了避免影響到忙碌程度高的記憶體控制器120_2，故仍然會採用時間交錯的第一運作時序OT1以及第二運作時序OT2。
第6圖為根據本發明另一實施例之用於多個記憶裝置的控制方法的流程圖。參考以上實施例所述的內容，控制方法的流程如下所述。
步驟600：流程開始。
步驟602：判斷第一記憶體控制器需要傳送至第一記憶裝置的第一指令訊號是屬於存取指令或是非存取指令，若是第一指令訊號是屬於存取指令，流程進入步驟604；若是第一指令訊號是屬於非存取指令，流程進入步驟606。
步驟604：決定出時間交錯的第一運作時序以及第二運作時序。
步驟606：判斷第二記憶體控制器的忙碌程度高於第一記憶體控制器的忙碌程度的差異是否符合預設條件，若是，流程進入步驟604；若否，流程進入步驟608。
步驟608：決定出第一運作時序以及第二運作時序，以使得第一指令訊號傳送至第一記憶裝置的時間優先於第二指令訊號傳送至第二記憶裝置的時間。
步驟610：控制第一記憶體控制器依第一運作時序傳送第一指令訊號至第一記憶裝置，以及控制第二記憶體控制器依第二運作時序傳送第二指令訊號至第二記憶裝置。
簡要歸納本發明，在本發明之用於多個記憶裝置的控制方法及相關的記憶體系統中，透過分時控制以讓記憶體系統可以透過共用一組指令訊號以及分時傳送來有效地降低DFI介面的接腳數量。此外，為了降低上述分時控制對於頻寬的影響，本實施例另外提出一種讓具有較高頻寬之第一記憶體控制器的非存取指令可以中斷具有較高頻寬之第二記憶體控制器的存取指令的機制，以盡可能地降低整體的頻寬損失。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:記憶體系統
110:時序管理裝置
112:處理電路
114:仲裁器
120_1~120_3:記憶體控制器
130:DFI介面
140_1~140_3:記憶裝置
C1~C3:指令訊號
CMD:指令訊號線
CS1~CS3:晶片選擇指令
DQ1~DQ3:資料訊號
INFO1:第一資訊
INFO2:第二資訊
INFO3:第三資訊
OT1:第一運作時序
OT2:第二運作時序
OT3:第三運作時序

Claims (8)

  1. 一種用於多個記憶裝置的控制方法，其中該多個記憶裝置包含了一第一記憶裝置以及一第二記憶裝置，且該控制方法包含有：至少根據一第一記憶體控制器需要傳送至該第一記憶裝置的一第一指令訊號，以決定出一第一運作時序以及一第二運作時序；控制該第一記憶體控制器依該第一運作時序傳送該第一指令訊號至該第一記憶裝置；以及控制一第二記憶體控制器依該第二運作時序傳送該第二指令訊號至該第二記憶裝置；其中該第一記憶體控制器的頻寬大於該第二記憶體控制器的頻寬，且決定出該第一運作時序以及該第二運作時序的步驟包含有：若是該第一指令訊號以及該第二指令訊號均為該存取指令，則決定出時間交錯的該第一運作時序以及該第二運作時序；以及若是該第一指令訊號為該非存取指令，且該第二指令訊號為該存取指令，則決定出該第一運作時序以及該第二運作時序，以使得該第一指令訊號傳送至該第一記憶裝置的時間優先於該第二指令訊號傳送至該第二記憶裝置的時間。
  2. 如申請專利範圍第1項所述的控制方法，其中決定出該第一運作時序以及該第二運作時序的步驟包含有：若是該第一指令訊號為該非存取指令，且該第二指令訊號為該存取指令，則決定出第一運作時序以及該第二運作時序，以使得該第一記憶體控制器在連續的三個時脈週期傳送包含該第一指令訊號的多個指令訊號至該第一記憶裝置。
  3. 一種用於多個記憶裝置的控制方法，其中該多個記憶裝置包含了一第一記憶裝置以及一第二記憶裝置，且該控制方法包含有：至少根據一第一記憶體控制器需要傳送至該第一記憶裝置的一第一指令訊號，以決定出一第一運作時序以及一第二運作時序；控制該第一記憶體控制器依該第一運作時序傳送該第一指令訊號至該第一記憶裝置；以及控制一第二記憶體控制器依該第二運作時序傳送該第二指令訊號至該第二記憶裝置；其中決定出該第一運作時序以及該第二運作時序的步驟包含有：至少根據該第一記憶體控制器需要傳送至該第一記憶裝置的該第一指令訊號，以及根據該第一記憶體控制器與該第二記憶體控制器的忙碌程度，以決定出該第一運作時序以及該第二運作時序的優先順序；若是該第一指令訊號為該非存取指令、該第二指令訊號為該存取指令、且該第一記憶體控制器的忙碌程度高於該第二記憶體控制器的忙碌程度的差異符合一預設條件，則決定出該第一運作時序以及該第二運作時序，以使得該第一指令訊號傳送至該第一記憶裝置的時間優先於該第二指令訊號傳送至該第二記憶裝置的時間。
  4. 如申請專利範圍第3項所述的控制方法，其中決定出該第一運作時序以及該第二運作時序的步驟包含有：若是該第一指令訊號為該非存取指令、該第二指令訊號為該存取指令、且該第一記憶體控制器的忙碌程度高於該第二記憶體控制器的忙碌程度 的差異符合該預設條件，則決定出該第一運作時序以及該第二運作時序，以使得該第一記憶體控制器在連續的三個時脈週期傳送包含該第一指令訊號的多個指令訊號至該第一記憶裝置。
  5. 一種用於多個記憶裝置的控制方法，其中該多個記憶裝置包含了一第一記憶裝置以及一第二記憶裝置，且該控制方法包含有：至少根據一第一記憶體控制器需要傳送至該第一記憶裝置的一第一指令訊號，以決定出一第一運作時序以及一第二運作時序；控制該第一記憶體控制器依該第一運作時序傳送該第一指令訊號至該第一記憶裝置；以及控制一第二記憶體控制器依該第二運作時序傳送該第二指令訊號至該第二記憶裝置；其中該第一記憶體控制器的頻寬大於該第二記憶體控制器的頻寬，且決定出該第一運作時序以及該第二運作時序的步驟包含有：至少根據該第一記憶體控制器需要傳送至該第一記憶裝置的該第一指令訊號，以及根據該第一記憶體控制器與該第二記憶體控制器的忙碌程度，以決定出該第一運作時序以及該第二運作時序的優先順序；若是該第一指令訊號為該非存取指令、該第二指令訊號為該存取指令、且該第二記憶體控制器的忙碌程度高於該第一記憶體控制器的忙碌程度的差異符合一預設條件，則決定出則決定出時間交錯的該第一運作時序以及該第二運作時序；以及若是該第一指令訊號為該非存取指令、該第二指令訊號為該存取指令、且該第二記憶體控制器的忙碌程度高於該第一記憶體控制器 的忙碌程度的差異不符合該預設條件，則決定出該第一運作時序以及該第二運作時序，以使得該第一指令訊號傳送至該第一記憶裝置的時間優先於該第二指令訊號傳送至該第二記憶裝置的時間。
  6. 如申請專利範圍第5項所述的控制方法，其中決定出該第一運作時序以及該第二運作時序的步驟包含有：若是該第一指令訊號為該非存取指令、該第二指令訊號為該存取指令、且該第二記憶體控制器的忙碌程度高於該第一記憶體控制器的忙碌程度的差異不符合該預設條件，則決定出該第一運作時序以及該第二運作時序，以使得該第一記憶體控制器在連續的三個時脈週期傳送包含該第一指令訊號的多個指令訊號至該第一記憶裝置。
  7. 一種記憶體系統，包含有：一第一記憶裝置以及一第二記憶裝置；一第一記憶體控制器以及一第二記憶體控制器，用來分別存取該第一記憶裝置以及該第二記憶裝置；以及一時序管理裝置，耦接於該第一記憶體控制器以及該第二記憶體控制器，用以至少根據該第一記憶體控制器需要傳送至該第一記憶裝置的一第一指令訊號是屬於一存取指令或是一非存取指令，以決定出一第一運作時序以及一第二運作時序，以控制該第一記憶體控制器依該第一運作時序傳送該第一指令訊號至該第一記憶裝置，且控制該第二記憶體控制器依該第二運作時序傳送該第二指令訊號至該第二記憶裝置。
  8. 如申請專利範圍第7項所述的記憶體系統，其中該第一記憶體控制器的頻寬大於該第二記憶體控制器的頻寬，且若是該第一指令訊號以及該第二指令訊號均為該存取指令，則該時序管理裝置決定出時間交錯的該第一運作時序以及該第二運作時序；以及若是該第一指令訊號為該非存取指令，且該第二指令訊號為該存取指令，則該時序管理裝置決定出該第一運作時序以及該第二運作時序，以使得該第一指令訊號傳送至該第一記憶裝置的時間優先於該第二指令訊號傳送至該第二記憶裝置的時間。
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