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TWI735515B - 致使內容型樣要被儲存至記憶體裝置的記憶體胞元之技術 - Google Patents

致使內容型樣要被儲存至記憶體裝置的記憶體胞元之技術 Download PDF

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TWI735515B
TWI735515B TW106102100A TW106102100A TWI735515B TW I735515 B TWI735515 B TW I735515B TW 106102100 A TW106102100 A TW 106102100A TW 106102100 A TW106102100 A TW 106102100A TW I735515 B TWI735515 B TW I735515B
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克里斯多夫 E. 寇克斯
庫吉特 S. 貝恩斯
詹姆斯 A. 麥克卡爾
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美商英特爾公司
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Abstract

本案範例包括致使一內容型樣要被儲存至一記憶體裝置的記憶體胞元之技術。示範技術包括將一內容型樣轉送至一記憶體裝置來儲存至維持在該記憶體裝置中之暫存器。用以回應至具有一匹配的內容型樣之記憶體裝置的一寫入請求而產生一命令、並轉送至該記憶體裝置來致使該內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。

Description

致使內容型樣要被儲存至記憶體裝置的記憶體胞元之技術
發明領域 本文所述之範例一般係有關將操作寫入一記憶體裝置之技術。
發明背景 某些記憶體系統中，“殺手型樣”可針對要被儲存至記憶體裝置之記憶體胞元的資料內容來識別。由於電力遞送或記憶體通道特性，該等殺手型樣可形成於一資料匯流排上發送之一型樣產生最差情況的容限之狀況。該等殺手型樣可源自以重覆序列之型樣將資料儲存至記憶體裝置之各種不同的應用程式，該等序列可包括大量的連續重覆值“1”或“0”來透過該資料匯流排儲存至該等記憶體裝置。封裝體共振會形成而此封裝體共振潛在會造成一最差情況的容限。
依據本發明之一實施例，係特地提出一種裝置，包含：一包括邏輯之一記憶體體裝置的控制器，其至少一部分包含硬體，該邏輯用於：回應對該記憶體裝置之一寫入請求而產生一命令，該命令包括至少一內容型樣，其與包括於儲存在該記憶體裝置之一暫存器中的一或多個型樣中之一內容型樣匹配；以及將該命令轉送至該記憶體裝置以致使該匹配的內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。
較佳實施例之詳細說明 如本揭示內容所考量，殺手型樣可源自以重覆序列之型樣將資料儲存至記憶體裝置之各種不同的應用程式，該序列可包括大量的連續重覆值“1”或“0”來透過該資料匯流排儲存至該等記憶體裝置。某些現有的解決方案使用傾向降低發生諸如封裝體共振的反效果之可能性的拌碼技術。然而，針對將固有閒置變為作用中情況之一記憶體介面，共同型樣仍是有問題。例如，即使一系統可位於一閒置或低電力狀態，一應用程式可送出包括具有大量連續重覆值“1”或“0”之共同型樣的週期性狀態更新或監聽。針對該等固有閒置變為作用中的情況之連續重覆值“1”或“0”，拌碼技術可能無效。有關上述與其它挑戰會需要本文所述之範例。
圖1繪示一示範記憶體裝置100。某些範例中，記憶體裝置100可視為以一記憶體裝置之一二維度方式來組織的一記憶體位元胞元之陣列。為了存取資訊，一位址向量可給至該記憶體裝置而一資訊方塊可得以擷取。該記憶體位元胞元之陣列可分為圖1中顯示為排組120、130、140或150之有些獨立的排組。該位址向量中之排組位址位元可用來從排組120、130、140或150中選擇一排組。一給定排組可進一步分為許多部段。存取該等排組與其個別的部段可由包括圖1所示之一控制邏輯110與各種不同其他邏輯、特徵及/或電路的邏輯、特徵及/或電路來促進，諸如輸入/輸出(I/O)邏輯115、行(col.)解碼器122、132、142與152或者列解碼器124、134、144與154。
某些範例中，一相同排組之部段可共享周邊邏輯、特徵及/或電路。例如，排組120之部段0與部段1可共享I/O邏輯115、行解碼器122、列解碼器124以及邏輯115。根據某些範例，於一給定時間，僅有一個部段可被允許為作用中。一部段可進一步分為有時稱為子陣列之許多磚瓦(未顯示)。非一位址向量中之排組位址的位址位元可為列位址位元與行位址位元。列位址位元可用來選擇一部段與該選擇部段中之一列。一部段中之一列可具有一相當量的連續16K至64K位元(或2K至8K位元組)。某些範例中，一列亦可稱為一頁面或記憶體頁面。一列中之每一位元可具有用來存取位元胞元中維持的內容之一對應的感測放大器(amp)。
根據某些範例，記憶體裝置100可包括一種依電性記憶體的類型，諸如，但不侷限於，動態隨機存取記憶體(DRAM)。針對該等範例，DRAM位元胞元可將資訊或內容儲存於一電容器中。每一位元胞元之感測放大器可透過相位來感測。首先，一位元線(及其補數)需要預充電至某一電壓。之後一列位址被解碼後，一列可受賦能。一位元胞元中之電荷(或缺少電荷)之後可與該位元線共享，形成該位元線及其補數間之電壓一微小差異。此時該感測放大器可賦能來放大該電壓差異以決定該位元胞元中之內容。儲存於感測放大器中之資料之後可使用從行位址位元解碼之一行位址來進一步選擇，以便透過I/O接腳(未顯示)來離開記憶體裝置100。典型情況是，一DRAM裝置針對資料I/O可具有4至32支接腳。上述動作可由一命令來啟動並由上述記憶體裝置100之邏輯、特徵及/或電路執行。
某些範例中，包括DRAM記憶體之一記憶體裝置100可安排來根據各種不同的已開發記憶體技術來操作，其可包括，但不侷限於，DDR4(雙倍資料速率(DDR)第4版，JEDEC於2012年九月發布之起始規格說明書)、LPDDR4(低功率雙倍資料速率(LPDDR)第4版，JESD209-4，JEDEC於2014年八月起始發布)、WIO2(JEDEC於2014年八月初始發布之寬廣I/O 2(WideIO2)，JESD229-2)、HBM(JEDEC於2013年十月初始發布之高頻寬記憶體DRAM，JESD235)、及/或基於該類規格說明之衍生或擴充的其他技術。包括DRAM記憶體之記憶體裝置100亦可安排來根據目前開發中之各種不同的記憶體技術來操作，其可包括，但不侷限於，DDR5(JEDEC目前討論之DDR第五版)、LPDDR5(JEDEC目前討論之LPDDR第五版)、HBM2(JEDEC目前討論之HBM第二版)、及/或基於該類規格說明之衍生或擴充的其他新技術。針對每一該等已開發或開發中技術及/或規格說明，命令可使用如列位址選通(RAS#)、行位址選通(CAS#)、或寫入賦能(WE+)等等之命令位元來編碼。
某些範例中，如上文簡述、以及如下文詳述，一新命令可被導入或加入該等各種不同的DRAM技術或規格說明來致使規劃或儲存至一記憶體裝置之一暫存器(例如，一型樣暫存器)的一資料內容之型樣要被儲存至該記憶體裝置的至少一部分記憶體胞元，而不需於該資料或DQ匯流排上實際傳送資料。該單一命令可參照為一寫入型樣啟動(WPACT)命令。該資料內容之型樣可預先規劃至該暫存器而該型樣可定義為全是零或可為某些其他的預定型樣。針對與經由與記憶體裝置100耦合之一命令/位址匯流排(未顯示)接收的一單一讀取命令相關聯之一叢訊長度(BL)，該型樣可於記憶體裝置100之一寬度與沿著記憶體裝置100之一長度兩者運作。
雖然包括於記憶體裝置100中之示範記憶體類型已說明為包括諸如DRAM之依電性記憶體類型，但本揭示內容並不侷限於DRAM。某些範例中，包括，但不侷限於，雙倍資料速率同步動態RAM(DDR SDRAM)、靜態隨機存取記憶體(SRAM)、閘流體RAM(T-RAM)或零電容器RAM(Z-RAM)之其他依電性記憶體類型由本揭示內容來考量。此外，方塊可定址非依電性記憶體類型，諸如與NAND或NOR技術相關聯之記憶體由本揭示內容來考量。再者，諸如位元組可定址之3D交叉點記憶體的其他非依電性記憶體類型由本揭示內容來考量。該等方塊可定址或位元組可定址非依電性記憶體類型可包括，但不侷限於，使用硫屬相變材料(例如，硫屬玻璃)之記憶體、多閾級NAND快取記憶體、NOR快取記憶體、單一或多階相變記憶體(PCM)、電阻式記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、合併憶阻器技術之磁阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移轉矩MRAM(STT-MRAM)、或上述任何記憶體之一組合的非依電性類型、或者其他非依電性記憶體類型。
圖2繪示一示範記憶體裝置200。某些範例中，如圖2所示，記憶體裝置200包括各種不同邏輯、特徵或電路來回應接收命令而存取排組0至7。例如，記憶體裝置200可包括周邊電路來存取排組0至7，其包括一時鐘產生器201、一位址命令解碼器202、一或多個型樣暫存器203、一控制邏輯210、閂鎖電路240、IO緩衝器250或DQ接腳 260。此外，排組0至7之每一排組可分開包括一排組控制220、一列位址緩衝器223、一行位址緩衝器221、一列解碼器224、感測放大器225、一行解碼器222或資料控制227。
根據某些範例，控制邏輯210可包括能夠產生或轉送一WPACT命令之邏輯及/或特徵，來致使一型樣從型樣暫存器203取出並將該型樣放置於包括於排組0至7中之一或多個排組的記憶體胞元中。針對該等範例，諸如WPACT之一單一命令可已經由位址命令解碼器202來接收，且可由記憶體裝置200之控制邏輯210來辨識以致使一或多個型樣205透過行位址緩衝器221與列位址緩衝器223要被儲存至排組0之記憶體胞元。此可在不透過DQ接腳260傳送資料來完成。
某些範例中，型樣暫存器203可包括包括一型樣皆為“0”值之一第一暫存器以及包括一型樣皆為“1”值之一第二暫存器。皆為“0”與皆為“1”兩者的數值典型可致使最差情況的電力遞送情境。如此移除透過DQ接腳260發送該等型樣類型之需求對記憶體裝置200而言是有益的。
根據某些範例，動態決定的內容型樣可用來對記憶體胞元降低受害位元的效應或重覆型樣致使的其他議題。針對該等範例，於固定或可變的時間區間中，至記憶體裝置200之寫入請求的運行時間資訊可評估來決定型樣，而該等動態決定的型樣可形成各種不同的內容型樣來儲存至型樣暫存器203。結果是，型樣暫存器203可基於該等決定的型樣並可偶爾重新規畫或更新(例如，類似重新規畫或更新一模式暫存器)。
圖3繪示一示範計時圖300。某些範例中，如圖3所示之計時圖300描繪回應接收後面為一WPACT命令之一正常的寫入命令時，記憶體裝置D0與D1之排組R0與R1的計時。如先前針對圖2所述，一WPACT命令可已轉送至該等記憶體裝置來致使儲存於一暫存器中之一型樣要被儲存至一給定記憶體裝置之記憶體胞元。圖2所示之記憶體裝置200的至少某些元件可用來說明用以回應該WPACT命令而採取之內部動作。針對計時圖300，範例並不侷限於記憶體裝置200之元件。
根據某些範例，計時圖300顯示該命令(CMD)匯流排上針對記憶體裝置D0與排組0(D0 RO CS0)之一寫入命令。晶載終止裝置(ODT)導通來經由R0 DQ接收資料。計時圖300之後顯示時間ta 時該寫入命令後面為一WPACT命令。該WPACT命令以該相同記憶體裝置D0與排組0為目標。資料從該先前的寫入命令接收後，時間te 時D0 R0與D0 R1兩者之ODT可被停用或關閉。此時，資料不再經由R0或R1 DQ來接收。型樣暫存器203中維持之型樣之後可被取出並儲存至D0 R0之記憶體胞元的至少一部分。
某些範例中，使用該WPACT命令於該WPACT被傳送時亦可節省一命令佇列之佇列空間，而該佇列之後可被拋棄。
圖4繪示一示範記憶體晶粒影像400。某些範例中，記憶體晶粒影像400可為一20億位元(Gb)DRAM晶粒影像。記憶體晶粒影像400之放大部分指出邏輯(例如，控制邏輯210)與一暫存器(例如，型樣暫存器203)如何內嵌於僅可在每一123百萬位元方塊陣列的外側之一行解碼器(col. Dec.)區域。
圖5繪示一示範型樣表500。某些範例中，型樣表500指出來自視訊播放工作量之類型的重覆型樣。如型樣表500中所示，該前16個重覆型樣可由25%的VideoPlayBack_BigBuck_Sc_Dis與31%的Anno_2070_Sc_Dis所組成。此外，如圖5所示，針對該等視訊播放工作量之前16個重覆型樣的每一個，具有皆為零值之重覆型樣分別指出為7.9%的VideoPlayBack_BigBuck_Sc_Dis與17.4%的Anno_2070_Sc_Dis。如先前所述，若該型樣之類型透過一記憶體裝置之資料匯流排(例如，透過DQ接腳)來重覆發送，則所有的0可形成或致使一最差情況的電力遞送情境。
根據某些範例，用來服務該等視訊播放工作量之一記憶體裝置的一控制器之邏輯及/或特徵可已將所有的零內容型樣儲存至維持在該記憶體裝置中之暫存器。透過一記憶體裝置之資料匯流排的所有零之負面衝擊可經由該控制器用以回應辨識一所有零視訊播放工作量而產生一WPACT命令來減緩，以防止一所有零型樣透過該記憶體裝置之資料匯流排來重覆發送。該Anno_2070_Sc_Dis視訊播放工作量的情況中，該工作量之17.4%可經由WPACT命令來掌控。
圖6繪示一裝置600之一示範方塊圖。雖然圖6所示之裝置600於某一拓模結構中具有一有限數量的元件，但可體認如一給定實施態樣所期望，該裝置600於替代拓模結構中可包括更多或更少的元件。
該裝置600可由電路620來支援而裝置600可為一記憶體裝置或記憶體系統中維持之一控制器或控制器邏輯。該記憶體裝置可耦接至一主機計算平台。電路620可安排來執行一或多個軟體或韌體執行構件、模組或邏輯622-a(例如，至少部分由一儲存裝置之一儲存控制器來執行)。值得注意的是如本文使用之“a”與“b”與“c”以及類似指定符意欲為代表任何正整數之變數。因此，例如，若一實施態樣設定a=2之一數值，則邏輯、構件或模組622-a之軟體或韌體的一完整組合可包括邏輯622-1或622-2。此外，“邏輯”之至少一部分可為儲存於電腦可讀媒體中之軟體/韌體，而雖然該邏輯於圖6中顯示為分開的方塊，但其並不將邏輯侷限於儲存在不同的電腦可讀媒體構件中(例如，一分開的記憶體、等等)。
根據某些範例，電路620可包括一處理器或處理器電路。該處理器或處理器電路可為各種不同的商用處理器的任一種，包括但不侷限於一AMD®Athlon®、Duron®與Opteron®處理器；ARM®應用、嵌式與安全處理器；IBM®與摩托羅拉®DragonBall®與PowerPC®處理器；IBM與索尼®Cell處理器；英代爾®Atom、賽揚®、Core(2)Duo®、Core i3、Core i5、Core i7、Itanium®、奔騰®、Xeon®、Xeon Phi®與XScale®處理器；以及類似處理器。根據某些範例，電路620亦可包括一或多個特定應用積體電路(ASIC)而至少某些邏輯622-a可執行為該等ASIC之硬體元件。某些範例中，電路620亦可包括一現場可程式閘陣列(FPGA)而至少某些邏輯822-a可執行為該FPGA之硬體元件。
根據某些範例，裝置600可包括一寫入邏輯622-1。寫入邏輯622-1可為電路620執行之一邏輯及/或特徵來於一或多個時間區間基於至一記憶體裝置之寫入請求的運行時間資訊來決定一內容型樣。針對該等範例，型樣資訊605可包括該一或多個時間區間收集之運行時間資訊。寫入邏輯622-1可將內容型樣轉送至該記憶體裝置來儲存於維持在該記憶體裝置中之暫存器(例如，型樣暫存器)。
某些範例中，裝置600亦可包括一型樣邏輯622-2。型樣邏輯622-2可為電路620執行之一邏輯及/或特徵來用以回應至該記憶體裝置之一寫入請求而產生一命令，該命令包括至少一內容型樣，其與包括於該一或多個型樣中之一內容型樣匹配、以及將該命令轉送至該記憶體裝置來致使該匹配的內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。針對該等範例，該產生與轉送的命令可為包括於WPACT命令610中之一WPACT命令。與包括於該一或多個型樣中之內容型樣匹配的至少一個內容型樣可包括於型樣指示615中。型樣指示615可已由一應用程式來造成，該程式於與包括裝置600之一記憶體裝置或系統耦合的一主機計算裝置或平台上執行。取出型樣630可包括可從該記憶體裝置之暫存器取出並儲存至該記憶體裝置之至少一部分記憶體胞元的匹配內容型樣。
本文包括的是代表用以執行本揭示架構之新奇觀點的示範方法之一組邏輯流程。而為了簡化說明，本文所示之該一或多個方法顯示與說明為一序列動作，業界熟於此技者將了解與體認該方法並不受該動作的順序來侷限。根據此點，某些動作可以一不同順序發生及/或與本文顯示與說明之其他動作同時發生。例如，業界熟於此技者將了解與體認一種方法可替代地表示為一序列相互關係的狀態或事件，諸如於一狀態圖中。再者，並非於一方法中繪示之所有動作於一新奇的實施態樣中皆需要。
一邏輯流程可以軟體、韌體、及/或硬體來執行。於軟體與韌體之實施例中，一邏輯流程可由儲存於至少一非暫態電腦可讀媒體或機器可讀媒體，諸如一光學、磁性或半導體儲存器中之電腦可執行指令來執行。該等實施例並不侷限於該脈絡中。
圖7繪示一邏輯流程700之一範例。邏輯流程700可代表本文所述之一或多個邏輯、特徵、或裝置，諸如裝置600執行的某些或所有操作。更特別是，邏輯流程700可由一或多個寫入邏輯622-1或型樣邏輯622-2來執行。
根據某些範例，邏輯流程700於方塊702可用以回應至該記憶體裝置之一寫入請求而產生一命令，該命令包括至少一內容型樣，其與包括於儲存於該記憶體裝置之一暫存器中的一或多個型樣中之一內容型樣匹配。針對該等範例，型樣邏輯622-2可產生該命令。
根據某些範例，邏輯流程700於方塊706可將該命令轉送至該記憶體裝置來致使該匹配的內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。針對該等範例，型樣邏輯622-2可轉送該命令。
圖8繪示一第一儲存媒體之一範例。如圖8所示，該第一儲存媒體包括一儲存媒體800。該儲存媒體800可包含一製造物品。某些範例中，儲存媒體800可包括任何非暫態電腦可讀媒體或機器可讀媒體，諸如一光學、磁性或半導體儲存器。儲存媒體800可儲存各種不同類型的電腦可執行指令，諸如用以執行邏輯流程700之指令。一電腦可讀或機器可讀儲存媒體可包括能夠儲存電子資料之任何有形媒體，包括依電性記憶體或非依電性記憶體、可移除或不可移除記憶體、可抹除或不可抹除記憶體、可寫入或可重覆寫入記憶體、等等。電腦可執行指令之範例可包括任何適當類型的編碼，諸如來源碼、編譯碼、解譯碼、可執行碼、靜態碼、動態碼、物件導向碼、虛擬碼、之類。該等範例並不侷限於該脈絡中。
圖9繪示一示範計算平台900。某些範例中，如圖9所示，計算平台900可包括一記憶體系統930、一處理構件940、其他平台構件950或一通訊介面960。根據某些範例，計算平台900可於一計算裝置中執行。
根據某些範例，記憶體系統930可包括一控制器932與記憶體裝置934。針對該等範例，常駐或位於控制器932之邏輯及/或特徵可針對裝置600來執行至少某些處理操作或邏輯，並可包括含有儲存媒體800之儲存媒體。此外，記憶體裝置934可包括上述針對圖1與2所示之記憶體裝置100或200說明的類似依電性或非依電性記憶體類型(未顯示)。某些範例中，控制器932可為與記憶體裝置934相同的一晶粒之部分。其他範例中，控制器932與記憶體裝置934可位於與一處理器(例如，包括於處理構件940中)相同的一晶粒或積體電路上。另有其他範例中，控制器932可位於與記憶體裝置934耦合之一分開的晶粒或積體電路。
根據某些範例，處理構件940可包括各種不同的硬體元件、軟體元件、或兩者之一組合。硬體元件之範例可包括裝置、邏輯裝置、構件、處理器、微處理器、電路、處理器電路、電路元件(例如，電晶體、電阻器、電容器、電感器、之類)、積體電路、ASIC、可規畫邏輯裝置(PLD)、數位信號處理器(DSP)、FPGA/可規畫邏輯、記憶體單元、邏輯閘、暫存器、半導體裝置、晶片、微晶片、晶片組、之類。軟體元件之範例可包括軟體構件、程式、應用、電腦程式、應用程式、系統程式、軟體開發程式、機器程式、作業系統軟體、中間軟體、韌體、軟體模組、常式、子常式、函數、方法、程序、軟體介面、API、指令集、計算碼、電腦碼、碼部段、電腦碼部段、字元、數值、符號、或其任何組合。決定一範例是否使用硬體元件及/或軟體元件來執行可根據任何數量的因素來改變，諸如針對一給定範例所期待，期待的計算速率、電力等級、熱容許度、處理週期預算、輸入資料速率、輸出資料速率、記憶體資源、資料匯流排速度以及其他設計或效能限制。
某些範例中，其他平台構件950可包括共同的計算元件，諸如一或多個處理器、多核心處理器、共處理器、記憶體單元、晶片組、控制器、周邊設備、介面、振盪器、計時裝置、視訊卡、音效卡、多媒體I/O構件(例如，數位顯示器)、電源供應器、之類。與其他平台構件950或儲存系統930相關聯之記憶體單元的範例可包括、但不侷限於，一或多個更高速記憶體單元的型式之各種不同類型的電腦可讀與機器可讀儲存媒體，諸如唯讀記憶體(ROM)、RAM、DRAM、DDR DRAM、同步DRAM(SDRAM)、DDR SDRAM、SRAM、可規畫ROM(PROM)、EPROM、EEPROM、快取記憶體、鐵電記憶體、SONOS記憶體、聚合物記憶體，諸如鐵電聚合物記憶體、奈米線、FeTRAM或FeRAM、雙向記憶體、相變記憶體、憶阻器、STT-MRAR、磁性或光學卡、以及適合儲存資訊之任何其他類型的儲存媒體。
某些範例中，通訊介面960可包括用以支援一通訊介面之邏輯及/或特徵。針對該等範例，通訊介面960可包括根據各種不同通訊協定或標準來操作以便直接或於網路通訊鏈接上傳達之一或多個通訊介面。直接通訊可透過經由使用於一或多個企業標準(包括後代與變體)中說明之通訊協定或標準的一直接介面來發生，諸如與該SM匯流排規格說明、該PCIe規格說明、該NVMe規格說明、該SATA規格說明、SAS規格說明或該USB規格說明相關聯之協定或標準。網路通訊可透過經由使用諸如於該IEEE公布之一或多個乙太網路標準中說明的通訊協定或標準之一網路介面來發生。例如，一種該類乙太網路標準可包括2012年12月公布，IEEE 802.3-2012，具有碰撞檢測之載波感測多元存取(CSMA/CD)存取方法與實體層規格說明(下文為“IEEE 802.3”)。
計算平台900可為一計算裝置之一部分，其可為，例如，使用者設備、一電腦、一個人電腦(PC)、一桌上型電腦、一膝上型電腦、一筆記型電腦、一輕省筆電、一平板電腦、一智慧型手機、內嵌式電子裝置、一遊戲主控台、一伺服器、一伺服器陣列或伺服器場、一網頁伺服器、一網路伺服器、一網際網路伺服器、一工作站、一迷你電腦、一主架電腦、一超級電腦、一網路裝置、一網頁裝置、一分散式計算系統、多處理器系統、處理器式系統、或其組合。因此，本文所述之計算平台900的功能及/或特定組態，如適合需求，可於計算平台900之各種不同實施例中被包括或省略。
計算平台900之構件與特徵可使用分開的電路、ASIC、邏輯閘及/或單晶片架構之任何組合來執行。另外，計算平台900之特徵可使用微控制器、可規畫邏輯陣列及/或微處理器或上述任何適合恰當的組合來執行。應注意硬體、韌體及/或軟體元件於本文可集合地或個別地參照為“邏輯”、“電路”或“電路系統”。
至少一範例之一或多個方面可由儲存於至少一個機器可讀媒體中、代表該處理器中之各種不同邏輯之代表指令來執行，該等指令由一機器、計算裝置或系統讀取時可致使該機器、計算裝置或系統來製造邏輯以便執行本文所述之技術。該類代表可儲存於一有形、機器可讀媒體中並供應至各種不同的客戶或製造設施來載入實際上完成該邏輯或處理器之製造機器中。
各種不同的範例可使用硬體元件、軟體元件、或兩者之一組合來執行。某些範例中，硬體元件可包括裝置、構件、處理器、微處理器、電路、電路元件(例如，電晶體、電阻器、電容器、電感器、之類)、積體電路、ASIC、PLD、DSP、FPGA、記憶體單元、邏輯閘、暫存器、半導體裝置、晶片、微晶片、晶片組、之類。某些範例中，軟體元件可包括軟體構件、程式、應用、電腦程式、應用程式、系統程式、機器程式、作業系統軟體、中間軟體、韌體、軟體模組、常式、子常式、函數、方法、程序、軟體介面、API、指令集、計算碼、電腦碼、碼部段、電腦碼部段、字元、數值、符號、或其任何組合。決定一範例是否使用硬體元件及/或軟體元件來執行可根據任何數量的因素來改變，諸如針對一給定實施態樣所期待，期待的計算速率、電力等級、熱容許度、處理週期預算、輸入資料速率、輸出資料速率、記憶體資源、資料匯流排速度以及其他設計或效能限制。
某些範例可包括一製造物品或至少一電腦可讀媒體。一電腦可讀媒體可包括一非暫態儲存媒體來儲存邏輯。某些範例中，該非暫態儲存媒體可包括能夠儲存電子資料之一或多種類型的電腦可讀儲存媒體，包括依電性記憶體或非依電性記憶體、可移除或不可移除記憶體、可抹除或不可抹除記憶體、可寫入或可重覆寫入記憶體、等等。某些範例中，該邏輯可包括各種不同的軟體元件，諸如軟體構件、程式、應用、電腦程式、應用程式、系統程式、機器程式、作業系統軟體、中間軟體、韌體、軟體模組、常式、子常式、函數、方法、程序、軟體介面、API、指令集、計算碼、電腦碼、碼部段、電腦碼部段、字元、數值、符號、或其任何組合。
根據某些範例，一電腦可讀媒體可包括用以儲存或維持指令之一非暫態儲存媒體，該等指令由一機器、計算裝置或系統讀取時，可致使該機器、計算裝置或系統來執行根據該等說明範例之方法及/或操作。該等指令可包括任何適當類型的編碼，諸如來源碼、編譯碼、解譯碼、可執行碼、靜態碼、動態碼、之類。該等指令可根據一預定電腦語言、方式或語法來執行，以指示一機器、計算裝置或系統來執行某一功能。該等指令可使用任何適當的高階、低階、物件導向、虛擬、編譯及/或解譯程式語言來執行。
某些範例可使用該表示法“於一實施例中”、“一實施例”連同其衍生詞來說明。該等術語表示連結該範例說明之一特定特徵、結構、或特性係包括於至少一範例中。該規格說明之各種不同地方中出現該片語“於一實施例中”不需全參照至該相同範例。
某些範例可使用該表示法“耦合”、“連接”連同其衍生詞來說明。該等術語不需意欲彼此為同義字。例如，使用該等術語“連接”及/或“耦合”可表示兩個或更多元件直接以實體或電氣方式彼此接觸。然而，該術語“耦合”亦可表示兩個或更多元件彼此不直接接觸，但仍彼此協力操作或互動。
下列範例係有關本文揭示之技術的額外範例。
範例1. 一示範裝置可包括含有邏輯之一記憶體裝置的一控制器，其至少一部分包含硬體。針對該等範例，該邏輯可用以回應至該記憶體裝置之一寫入請求而產生一命令，該命令包括至少一內容型樣，其與包括於儲存於該記憶體裝置之一暫存器中的一或多個型樣中之一內容型樣匹配。該邏輯亦可將該命令轉送至該記憶體裝置來致使該匹配的內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。
範例2. 如請求項1之裝置，該命令可包括一寫入型樣啟動(WPACT)命令。
範例3. 如請求項1之裝置，該匹配的內容型樣可包括全為1之位元值或全為0之位元值。
範例4. 如請求項1之裝置，該邏輯亦可於一第一時間區間基於至該記憶體裝置之寫入請求的運行時間資訊來決定該一或多個內容型樣。
範例5. 如請求項4之裝置，該邏輯亦可於一第二時間區間基於至該記憶體裝置之寫入請求的運行時間資訊來決定一或多個第二內容型樣。該邏輯亦可將該一或多個第二內容型樣轉送至該記憶體裝置來儲存於維持在該記憶體裝置中之暫存器。
範例6. 如請求項1之裝置，該記憶體裝置可包括非依電性記憶體或依電性記憶體。針對該等範例，該依電性記憶體可包括DRAM而該非依電性記憶體可包括3維度交叉點記憶體、使用硫屬相變材料之記憶體、多閾級NAND快取記憶體、NOR快取記憶體、單一或多階PCM、電阻式記憶體、雙向記憶體、奈米線記憶體、FeTRAM、合併憶阻器技術之MRAM記憶體、或STT-MRAM。
範例7. 如請求項1之裝置亦可包括下列一或多個項目：一或多個耦接至該控制器之處理器；一通訊上耦接至該裝置之網路介面；一耦接至該裝置之電池；或一通訊上耦接至該裝置之顯示器。
範例8. 一種示範方法可包括用以回應至該記憶體裝置之一寫入請求而產生一命令，該命令包括至少一內容型樣，其與包括於儲存於該記憶體裝置之一暫存器中的一或多個型樣中之一內容型樣匹配。該方法亦可包括將該命令轉送至該記憶體裝置來致使該匹配的內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。
範例9. 如請求項8之方法，該命令可為一寫入型樣啟動(WPACT)命令。
範例10. 如請求項8之方法，該匹配的內容型樣可包括全為1之位元值或全為0之位元值。
範例11. 如請求項8之方法亦可包括於一第一時間區間基於至該記憶體裝置之寫入請求的運行時間資訊來決定該一或多個內容型樣。
範例12. 如請求項11之方法亦可包括於一第二時間區間基於至該記憶體裝置之寫入請求的運行時間資訊來決定一或多個第二內容型樣。該方法亦可包括將該一或多個第二內容型樣轉送至該記憶體裝置來儲存於維持在該記憶體裝置中之暫存器。
範例13. 如請求項8之方法，該記憶體裝置可包括非依電性記憶體或依電性記憶體。針對該等範例，該依電性記憶體可包括DRAM而該非依電性記憶體可包括3維度交叉點記憶體、使用硫屬相變材料之記憶體、多閾級NAND快取記憶體、NOR快取記憶體、單一或多階PCM、電阻式記憶體、雙向記憶體、奈米線記憶體、FeTRAM、合併憶阻器技術之MRAM記憶體、或STT-MRAM。
範例14. 一示範至少一種機器可讀媒體可包括多個指令，其用以響應由一系統來執行時可致使該系統來實現根據請求項8至13的任一項之一方法。
範例15. 一種示範裝置可包括用以執行請求項8至13的任一項之方法的裝置。
範例16. 一種系統可包括一主機計算裝置之至少一處理器來執行一或多個應用程式。該系統亦可包括與該主機計算平台耦合之一記憶體系統。該記憶體系統可包括該記憶體系統之一記憶體裝置的一控制器。該控制器可包括至少一部分為硬體之邏輯。針對該等範例，該邏輯可用以回應至該記憶體裝置之一寫入請求而產生一命令，該命令包括至少一內容型樣，其與包括於儲存於該記憶體裝置之一暫存器中的一或多個型樣中之一內容型樣匹配。該邏輯亦可將該命令轉送至該記憶體裝置來致使該匹配的內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。
範例17. 如請求項16之系統，該命令可為一寫入型樣啟動(WPACT)命令。
範例18. 如請求項16之系統，該匹配的內容型樣可包括全為1之位元值或全為0之位元值。
範例19. 如請求項16之系統可進一步包括該邏輯來於一第一時間區間基於至該記憶體裝置之寫入請求的運行時間資訊來決定該一或多個內容型樣。
範例20. 如請求項19之系統，更包括該邏輯來於一第二時間區間基於至該記憶體裝置之寫入請求的運行時間資訊來決定一或多個第二內容型樣。該邏輯亦可將該一或多個第二內容型樣轉送至該記憶體裝置來儲存於維持在該記憶體裝置中之暫存器。
範例21. 如請求項16之系統，該寫入請求可源自來自該一或多個應用程式中之一應用程式。
範例22. 如請求項21之系統，該應用程式可為一視訊播放應用程式而該寫入請求可用於一視訊播放工作量。
範例23. 如請求項16之系統，該記憶體裝置可包括非依電性記憶體或依電性記憶體。針對該等範例，該依電性記憶體可包括DRAM而該非依電性記憶體可包括3維度交叉點記憶體、使用硫屬相變材料之記憶體、多閾級NAND快取記憶體、NOR快取記憶體、單一或多階PCM、電阻式記憶體、雙向記憶體、奈米線記憶體、FeTRAM、合併憶阻器技術之MRAM記憶體、或STT-MRAM。
應強調該揭示內容之摘要係提供來遵守37 C.F.R. 段落1.72(b)，其需要可允許讀者快速確認該技術揭示內容之本質的一摘要。應提出來理解其不用來詮釋或限制該等請求項之範疇或意義。此外，上述詳細說明中，可看出各種不同特徵可聚集一起在一單一範例中，以便簡化本揭示內容。該揭示內容之方法並不詮釋為反映出意欲該等請求範例需要比每一請求項明確列舉的還多的特徵。而是，如下列請求項反映，發明標的可比一單一揭示範例之所有特徵還少。因此，下列請求項因而併入該實施方式中，而每一請求項獨立作為一分開的範例。該等後附請求項中，該等術語“包括”與“在…中”分別用來作為該等分別術語“包含”與“其中”之純英文相同詞。此外，該等術語“第一”、“第二”、“第三”、之類僅用來作為標記、而不意欲將數字需求加諸於其物件上。
雖然本標的已經以特定於結構上特徵及/或方法學動作之語言來說明，但應了解該等後附請求項中定義之標的不需侷限於上述該特定特徵或動作。而是，上述該等特定特徵與動作係揭示來作為執行該等請求項之示範型式。
100、200、D0、D1‧‧‧記憶體裝置110‧‧‧控制邏輯112、115‧‧‧輸入/輸出邏輯120、130、140、150、R0、R1‧‧‧排組122、132、142、152、222‧‧‧行解碼器124、134、144、154、224‧‧‧列解碼器201‧‧‧時鐘產生器202‧‧‧位址命令解碼器203‧‧‧型樣暫存器205‧‧‧型樣210‧‧‧控制邏輯220‧‧‧排組控制221‧‧‧行位址緩衝器223‧‧‧列位址緩衝器225‧‧‧感測放大器227‧‧‧資料控制240‧‧‧閂鎖電路250‧‧‧IO緩衝器260‧‧‧DQ接腳300‧‧‧計時圖400‧‧‧記憶體晶粒影像500‧‧‧型樣表600‧‧‧裝置605‧‧‧型樣資訊610‧‧‧WPACT命令615‧‧‧型樣指示620‧‧‧電路622-a‧‧‧構件、模組或邏輯622-1‧‧‧寫入邏輯622-2‧‧‧型樣邏輯630‧‧‧取出型樣700‧‧‧邏輯圖702、706‧‧‧方塊800‧‧‧儲存媒體900‧‧‧計算平台930‧‧‧記憶體系統、儲存系統932‧‧‧控制器934‧‧‧記憶體裝置940‧‧‧處理構件950‧‧‧平台構件960‧‧‧通訊介面ta、te‧‧‧時間
圖1繪示一示範第一記憶體裝置。
圖2繪示一示範第二記憶體裝置。
圖3繪示一示範計時圖。
圖4繪示一示範記憶體晶粒影像。
圖5繪示一示範型樣表。
圖6繪示一裝置之一示範方塊圖。
圖7繪示一邏輯流程之一範例。
圖8繪示一儲存媒體之一範例。
圖9繪示一示範計算平台。
200‧‧‧記憶體裝置
201‧‧‧時鐘產生器
202‧‧‧位址命令解碼器
203‧‧‧型樣暫存器
205‧‧‧型樣
210‧‧‧控制邏輯
220‧‧‧排組控制
221‧‧‧行位址緩衝器
222‧‧‧行解碼器
223‧‧‧列位址緩衝器
224‧‧‧列解碼器
225‧‧‧感測放大器
227‧‧‧資料控制
240‧‧‧閂鎖電路
250‧‧‧IO緩衝器
260‧‧‧DQ接腳

Claims (21)

  1. 一種運算裝置，其包含：一用於一記憶體裝置的控制器，其包括邏輯，至少一部分該邏輯包含硬體，該邏輯用於：回應對該記憶體裝置之一寫入請求而產生一命令，該命令包括至少一內容型樣，其與包括於儲存在該記憶體裝置之一暫存器中的一或多個型樣中之一內容型樣匹配；以及將該命令轉送至該記憶體裝置以致使該匹配的內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。
  2. 如請求項1之運算裝置，該命令包含一寫入型樣啟動(WPACT)命令。
  3. 如請求項1之運算裝置，其中該匹配的內容型樣包括全為1之位元值或全為0之位元值。
  4. 如請求項1之運算裝置，其更包含該邏輯用於：基於在一第一時間區間針對該記憶體裝置之寫入請求的運行時間資訊來決定該一或多個內容型樣。
  5. 如請求項4之運算裝置，其更包含該邏輯用於：基於在一第二時間區間針對該記憶體裝置之寫入請求的運行時間資訊來決定一或多個第二內容型樣；以及將該一或多個第二內容型樣轉送至該記憶體裝置以 儲存於維持在該記憶體裝置中之暫存器。
  6. 如請求項1之運算裝置，其中該記憶體裝置要包括非依電性記憶體或依電性記憶體，且其中該依電性記憶體包括動態隨機存取記憶體(DRAM)而該非依電性記憶體包括3維度交叉點記憶體、使用硫屬相變材料之記憶體、多閾級NAND快取記憶體、NOR快取記憶體、單一或多階相變記憶體(PCM)、電阻式記憶體、雙向記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、合併憶阻器技術之磁阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移轉矩MRAM(STT-MRAM)。
  7. 如請求項1之運算裝置，其包含下列之一或多者：一或多個耦接至該控制器之處理器；一通訊上耦接至該裝置之網路介面；一耦接至該裝置之電池；或一通訊上耦接至該裝置之顯示器。
  8. 一種用於針對一記憶體裝置之寫入操作的方法，其包含：回應對該記憶體裝置之一寫入請求而產生一命令，該命令包括至少一內容型樣，其與包括於儲存在該記憶體裝置之一暫存器中的一或多個型樣中之一內容型樣匹配；以及將該命令轉送至該記憶體裝置以致使該匹配的內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。
  9. 如請求項8之方法，該命令包含一寫入型樣啟動(WPACT)命令。
  10. 如請求項8之方法，其中該匹配的內容型樣包括全為1之位元值或全為0之位元值。
  11. 如請求項8之方法，其包含：基於在一第一時間區間針對該記憶體裝置之寫入請求的運行時間資訊來決定該一或多個內容型樣。
  12. 如請求項11之方法，其包含：基於在一第二時間區間針對該記憶體裝置之寫入請求的運行時間資訊來決定一或多個第二內容型樣；以及將該一或多個第二內容型樣轉送至該記憶體裝置以儲存於維持在該記憶體裝置中之暫存器。
  13. 如請求項8之方法，其中該記憶體裝置要包括非依電性記憶體或依電性記憶體，且其中該依電性記憶體包括動態隨機存取記憶體(DRAM)而該非依電性記憶體包括3維度交叉點記憶體、使用硫屬相變材料之記憶體、多閾級NAND快取記憶體、NOR快取記憶體、單一或多階相變記憶體(PCM)、電阻式記憶體、雙向記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、合併憶阻器技術之磁阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移轉矩MRAM(STT-MRAM)。
  14. 一種運算系統，其包含：用於一主機計算裝置之至少一個處理器，用以執行一或多個應用程式；以及 與該主機計算裝置耦合之一記憶體系統，該記憶體系統包括用於該記憶體系統之一記憶體裝置的一控制器，該控制器包括邏輯，該邏輯之至少一部分包含硬體，該邏輯用於：回應對該記憶體裝置之一寫入請求而產生一命令，該命令包括至少一內容型樣，其與包括在儲存於該記憶體裝置之一暫存器中的一或多個型樣中之一內容型樣匹配；以及將該命令轉送至該記憶體裝置以致使該匹配的內容型樣要被儲存至該記憶體裝置之至少一部分記憶體胞元。
  15. 如請求項14之運算系統，該命令包含一寫入型樣啟動(WPACT)命令。
  16. 如請求項14之運算系統，其中該匹配的內容型樣包括全為1之位元值或全為0之位元值。
  17. 如請求項14之運算系統，其更包含該邏輯用以：基於在一第一時間區間針對該記憶體裝置之寫入請求的運行時間資訊來決定該一或多個內容型樣。
  18. 如請求項17之運算系統，其更包含該邏輯用以：基於在一第二時間區間針對該記憶體裝置之寫入請求的運行時間資訊來決定一或多個第二內容型樣；以及將該一或多個第二內容型樣轉送至該記憶體裝置以 儲存於維持在該記憶體裝置中之暫存器。
  19. 如請求項14之運算系統，其中該寫入請求源自於來自該一或多個應用程式中之一應用程式。
  20. 如請求項19之運算系統，該應用程式包含一視訊播放應用程式而該寫入請求係用於一視訊播放工作量。
  21. 如請求項14之運算系統，其中該記憶體裝置要包括非依電性記憶體或依電性記憶體，且其中該依電性記憶體包括動態隨機存取記憶體(DRAM)而該非依電性記憶體包括3維度交叉點記憶體、使用硫屬相變材料之記憶體、多閾級NAND快取記憶體、NOR快取記憶體、單一或多階相變記憶體(PCM)、電阻式記憶體、雙向記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、合併憶阻器技術之磁阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移轉矩MRAM(STT-MRAM)。
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