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TWI734381B - 資料與時脈恢復電路 - Google Patents

資料與時脈恢復電路 Download PDF

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TWI734381B
TWI734381B TW109104718A TW109104718A TWI734381B TW I734381 B TWI734381 B TW I734381B TW 109104718 A TW109104718 A TW 109104718A TW 109104718 A TW109104718 A TW 109104718A TW I734381 B TWI734381 B TW I734381B
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TW109104718A
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TW202105117A (zh
Inventor
金永福
啟宇 趙
Original Assignee
智原科技股份有限公司
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Abstract

本發明為一種資料與時脈恢復電路，包括：一第一選擇電路、一高速相位偵測器、一低速相位偵測器、一電荷泵、一電壓控制振盪器與一除頻器。高速相位偵測器根據一第一參考時脈信號與一除頻時脈信號或者根據一資料信號與該除頻時脈信號，產生一第一相位差信號。一低速相位偵測器根據一第二參考時脈信號與該除頻時脈信號來產生一第二相位差信號。電荷泵根據該第一相位差信號或者根據該第二相位差信號，產生一控制電壓。電壓控制振盪器接收該控制電壓並產生一回復時脈信號。除頻器接收該回復時脈信號並產生該除頻時脈信號。

Description

資料與時脈恢復電路
本發明是一種資料與時脈恢復電路，且特別是有關於一種在節能模式(power saving mode)下具備低延遲(low latency)與低功耗(low power consumption)資料與時脈恢復電路。
在高速USB領域或者PCIe領域中的實體層(physical layer，簡稱PHY)需要在接收端Rx中運用資料與時脈恢復電路(data and clock recovery circuit，簡稱CDR電路)。在高速PHY中，CDR電路需要運作在多種電源模式下。例如，正常模式(normal mode)、最大省電模式(max power saving mode)、中間省電模式(medium power saving mode)、以及斷電模式(power off mode)。一般來說，在高速實體層中，CDR電路最常在正常模式與省電模式之間切換。
另外，CDR電路的延遲(latency)代表由睡眠到喚醒的時間。基本上，CDR電路由最大省電模式回到正常模式會有高延遲。而CDR電路由中間省電模式回到正常模式會有低延遲。
請參照第1圖，其所繪示為習知CDR電路。CDR電路100包括一高速相位偵測器(high speed phase detector)110、一電荷泵 (charge pump)120、一電壓控制振盪器(Voltage Control Oscillator，簡稱VCO)130、一除頻器(frequency divider)140。
高速相位偵測器110接收並比較除頻時脈信號CLKd以及資料信號Data後，產生相位差信號Spd。電荷泵120接收相位差信號Spd後，產生控制電壓Vctrl。VCO 130接收控制電壓Vctrl並產生回復時脈信號(recovered clock)CLKr。除頻器140接收回復時脈信號CLKr並將回復時脈信號CLKr的頻率除以一個除數(N)後，產生除頻時脈信號CLKd。
另外，電荷泵120也可以由計數器(counter)來取代。舉例來說，計數器接收高速相位偵測器110輸出的相位差信號Spd。當相位差信號Spd為正值，計數器上數(count up)，當相位差信號Spd為負值，計數器下數(count down)。而計數器根據其計數器值來產生對應的控制電壓Vctrl並傳遞至VCO 130。
以第1圖為例，假設資料信號Data的頻率範圍在1GHz~28GHz之間。由於資料信號Data具備高資料率(high data rate)，所以設計出的高速相位偵測器110的電路複雜，至少需要感測放大器(sense amplifier)、正反器(flip-flop)、時脈緩衝器(clock buffer)等電路元件。在電路元件數目很多之下，當CDR電路100在正常模式下運作時，高速相位偵測器110的耗能大概佔據整個CDR電路耗能的七成(70%)。
一般來說，習知的CDR電路100由斷電模式到正常模式，其鎖定時間(locking time)都會超過20μs。以PCLe領域中的L0s或L1 睡眠狀態(L0s or L1 state)為例，習知CDR電路100需要在低延遲的省電模式之下運作，所以無法進入斷電模式。
然而，為了要符合低延遲的要求，習知CRD電路100在省電模式下也幾乎要完全開啟並且在類似正常運作模式下工作。如此，CRD電路100雖然在省電模式，但由於高速相位偵測器110仍在運作中，造成CDR電路100仍舊有很高的耗能。
本發明係有關於一種資料與時脈恢復電路，包括：一第一選擇電路，具有二輸入端分別接收一第一參考時脈信號與一資料信號，一控制端接收一模式選擇信號；一高速相位偵測器，連接至該第一選擇電路的一輸出端，用以根據該第一參考時脈信號與一除頻時脈信號來產生一第一相位差信號，或者根據該資料信號與該除頻時脈信號來產生該第一相位差信號；一低速相位偵測器，根據一第二參考時脈信號與該除頻時脈信號來產生一第二相位差信號；一第二選擇電路，具有二輸入端分別接收該第一相位差信號與該第二相位差信號，一控制端接收該模式選擇信號；一電荷泵，連接至該第二選擇電路的一輸出端，並根據該第一相位差信號來產生一控制電壓，或者根據該第二相位差信號來產生該控制電壓；一電壓控制振盪器，接收該控制電壓並產生一回復時脈信號；以及一除頻器，接收該回復時脈信號並產生該除頻時脈信號。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100,200:資料與時脈恢復電路
210:低速相位偵測器
212,214:選擇電路
110,216:高速相位偵測器
120,220:電荷泵
130,230:電壓控制振盪器
140,240:除頻器
231:電壓/電流轉換器
233:環震盪器
235:責任周期校準電路
237:量子誤差校正電路
239:上下投票器
第1圖為習知CDR電路。
第2圖為本發明CDR電路。
第3A圖至第3C圖為本發明CDR電路運作於各種模式的示意圖。
第4圖為本發明CDR電路在省電模式與正常模式之間切換的示意圖。
第5A圖與第5B圖為本發明CDR電路中VCO的詳細電路圖以及CDR電路在各模式之間切換的示意圖。
第6A圖與第6B圖為本發明CDR電路中另一VCO的詳細電路圖以及CDR電路在各模式之間切換的示意圖。
請參照第2圖，其所繪示為本發明CDR電路。CDR電路200包括一高速相位偵測器216、一低速相位偵測器210、第一選擇電路212、第二選擇電路214、一電荷泵220、一VCO 230、一除頻器240。其中，第一選擇電路212與第二選擇電路214為多工器(multiplexer)。再者，低速相位偵測器210為線性相位偵測器(linear phase detector)，高速相位偵測器216為砰砰相位偵測器(bang-bang phase detector)。
第一選擇電路212的二輸入端分別接收第一參考時脈信號CLKref1與資料信號Data，第一選擇電路212的控制端接收模式選擇信號Ms。因此，第一選擇電路212根據模式選擇信號Ms將第一參考時脈信號CLKref1與資料信號Data其中至一傳遞至高速高速相位偵測器216的輸入端。
高速相位偵測器216接收第一參考時脈信號CLKref1與資料信號Data其中之一，並判斷與除頻時脈信號CLKd之間的相位差後，產生第一相位差信號Spd1。
低速相位偵測器210接收第二參考時脈信號CLKref2，並判斷與除頻時脈信號CLKd之間的相位差後，產生第二相位差信號Spd2。
第二選擇電路214的二輸入端分別接收第一相位差信號Spd1與第二相位差信號Spd2，第二選擇電路214的控制端接收模式選擇信號Ms。因此，第二選擇電路214根據模式選擇信號Ms將第一相位差信號Spd1與第二相位差信號Spd2其中至一傳遞至電荷泵220的輸入端。
再者，電荷泵220接收第一相位差信號Spd1或者第二相位差信號Spd2後，產生控制電壓Vctrl至VCO 230的輸入端。再者，VCO 230接收控制電壓Vctrl並產生回復時脈信號CLKr。
除頻器240的控制端接收模式選擇信號Ms。因此，除頻器240根據選擇信號Ms，將回復時脈信號CLKr的頻率除以第一除數(M)後產生除頻時脈信號CLKd。或者，除頻器240根據式選擇信號Ms， 將回復時脈信號CLKr的頻率除以第二除數(N)後產生除頻時脈信號CLKd。
根據本發明的實施例，第一參考時脈信號CLKref1的頻率大於第二參考時脈信號CLKref2的頻率。舉例來說，第一參考時脈信號CLKref1的頻率大於1GHz(例如2GHz)，第二參考時脈信號CLKref2的頻率小於1GHz(例如100MHz)。
根據本發明的實施例，CDR電路200利用模式選擇信號Ms的控制來運作於各種不同的模式。請參照第3A圖至第3C圖，其所繪示為本發明CDR電路運作於各種模式的示意圖。
如第3A圖所示，於鎖相迴路模式(PLL mode)時，第一選擇器212不會輸出任何信號，且高速相位偵測器216不動作，高速相位偵測器216不會輸出第一相位差信號Spd1。再者，除頻器240提供第一除數(M)，使得低速相位偵測器210根據第二參考時脈信號CLKref2與除頻時脈信號CLKd來產生第二相位差信號Spd2，並且第二選擇電路214將第二相位差信號Spd2輸入電荷泵220。
再者，電荷泵220接收第二相位差信號Spd2後，產生控制電壓Vctrl至VCO 230的輸入端。再者，VCO 230接收控制電壓Vctrl並產生回復時脈信號CLKr。再者，除頻器240將回復時脈信號CLKr的頻率除以第一除數(M)後產生除頻時脈信號CLKd。
於鎖相迴路模式(PLL mode)時，VCO 230產生的回復時脈信號CLKr，其頻率會被鎖定在M倍的第二參考時脈信號CLKref2之頻率。
由於第二參考時脈信號CLKref2的低資料率(low data rate)，所以設計出的低速相位偵測器210的電路會很簡單，且使用很少的電路元件。此時，CDR電路200的運作類似於線性鎖相迴路(linear PLL circuit)。
再者，當CDR電路200在鎖相迴路模式(PLL mode)時，低速相位偵測器210的耗能會低於整個CDR電路200耗能的一成(10%)。換言之，本發明CDR電路200的鎖相迴路模式(PLL mode)即可視為省電模式(power saving mode)。在此模式下，低速相位偵測器210的耗能很低，並且可維持VCO 230的頻率被鎖定(maintain VCO frequency locked)。
如第3B圖所示，於時脈模式(clock mode)時，低速相位偵測器210不動作，低速相位偵測器210不會輸出第二相位差信號Spd2。再者，第一選擇電路212將第一參考時脈信號CLKref1輸入高速相位偵測器216。再者，除頻器240提供第二除數(N)，使得高速相位偵測器216根據第一參考時脈信號CLKref1與除頻時脈信號CLKd來產生第一相位差信號Spd1，並且第二選擇電路214將第一相位差信號Spd1輸入電荷泵220。
再者，電荷泵220接收第一相位差信號Spd1後，產生控制電壓Vctrl至VCO 230的輸入端。再者，VCO 230接收控制電壓Vctrl並產生回復時脈信號CLKr。再者，除頻器240將回復時脈信號CLKr的頻率除以第二除數(N)後產生除頻時脈信號CLKd。
根據本發明的實施例，時脈模式(clock mode)是作為省電模式與正常模式之間的過渡模式(transition mode)。主要的目的在於讓CDR電路200能夠更穩定的由省電模式轉變到正常模式。
在時脈模式(clock mode)時，提供的第一參考時脈信號CLKref1，其資料率(data rate)接近資料信號Data的資料率。因此，將第一參考時脈信號CLKref1輸入高速相位偵測器216，使得CDR電路200中電荷泵220產生的控制電壓Vctrl類似於正常模式時電荷泵220產生的控制電壓Vctrl。
再者，於時脈模式(clock mode)時，VCO 230產生的回復時脈信號CLKr，其頻率會被鎖定在N倍的第一參考時脈信號CLKref1之頻率。
當資料信號Data被偵測到時，則CDR電路200進入資料模式(data mode)。此時，模式選擇信號Ms控制第一選擇電路212將資料信號Data輸入高速相位偵測器216。再者，CDR電路200的資料模式(data mode)即為正常模式。
如第3C圖所示，於資料模式(data mode)時，低速相位偵測器210不動作，低速相位偵測器210不會輸出第二相位差信號Spd2。再者，除頻器240提供第二除數(N)，使得高速相位偵測器216根據資料信號Data與除頻時脈信號CLKd來產生第一相位差信號Spd1，並且第二選擇電路214將第一相位差信號Spd1輸入電荷泵220。
再者，電荷泵220接收第一相位差信號Spd1後，產生控制電壓Vctrl至VCO 230的輸入端。再者，VCO 230接收控制電壓Vctrl 並產生回復時脈信號CLKr。再者，除頻器240將回復時脈信號CLKr的頻率除以第二除數(N)後產生除頻時脈信號CLKd。
請參照第4圖，其所繪示為本發明CDR電路在省電模式與正常模式之間切換的示意圖。在省電模式(鎖相迴路模式)時，VCO 230是根據低頻率的第二參考時脈CLRref2來鎖定的。因此，CDR電路200的耗能很低。
在過渡模式(時脈模式)時，VCO 230是根據高頻率的第一參考時脈CLRref1來鎖定的，所以CDR電路200內的控制電壓Vctrl會類似於正常模式，使得CDR電路200能夠更穩定且更快速地由省電模式轉變到正常模式。
在正常模式(資料模式)時，CDR電路200即可根據資料信號Data來產生回復時脈信號CLKr。另外，CDR電路200更可由正常模式(資料模式)直接切換至省電模式(鎖相迴路模式)。
另外，本發明CDR電路200在實際的運作時，由省電模式(鎖相迴路模式)切換至過渡模式(時脈模式)大約需要3μs。由過渡模式(時脈模式)切換至正常模式(資料模式)大約需要1μs。因此，本發明確實可實現在節能模式下具備低延遲與低功耗的CDR電路200。
根據本發明的實施例，第一參考時脈信號CLKref1與第二參考時脈信號CLKref2可由相同的時脈源來產生。舉例來說，時脈源產生高頻率的第一參考時脈信號CLKref1，並且第一參考時脈信號CLKref1再經過另一除頻電路後，產生低頻率的第二參考時脈信號CLKref2。
再者，本發明的電荷泵220也可以由計數器(counter)來取代。舉例來說，計數器接收第一相位差信號或者第二相位差信號。當第一相位差信號Spd1或者第二相位差信號Spd2為正值，計數器上數(count up)；當第一相位差信號Spd1或者第二相位差信號Spd2為負值，計數器下數(count down)。而計數器根據其計數器值來產生對應的控制電壓Vctrl並傳遞至VCO 230。
請參照第5A圖與第5B圖，其所繪示為本發明CDR電路中VCO的詳細電路圖以及CDR電路在各模式之間切換的示意圖。VCO 230包括一電壓/電流轉換器(V/I converter)231、環震盪器(ring oscillator)233、責任周期校準電路(duty cycle calibration circuit)235與量子誤差校正電路(Quantum error collection circuit)237。
基本上，電壓/電流轉換器231可將控制電壓Vctrl轉換成控制電流Ictrl。環震盪器233根據控制電流Ictrl來產生第一震盪信號Osc1。另外，第一震盪信號Osc1經由責任周期校準電路235來校準其責任週期(duty cycle)後產生第二震盪信號Osc2。接著，量子誤差校正電路237來補償第二震盪信號Osc2中的失真(distortion)，並產生回復時脈信號CLKr。
根據本發明的實施例，CDR電路200中的電壓/電流轉換器231中包括一初始電壓源Vinit以及一初始電流源Iafc。當CDR電路200接收電源開始進行初始化時，CDR電路200會處於自動頻率控制模式(Automatic Frequency Control mode，AFC模式)。
於自動頻率控制模式(AFC模式)時，CDR電路200會進行開迴路目標頻率搜尋(open loop target frequency searching)。此時，高速相位偵測器216與低速相位偵測器210皆未提供相位差信號。而初始電壓源Vinit則作為控制電壓，而初始電流源Iafc則提供初始電流至環震盪器233。
因此，如第5B圖所示，當CDR電路200接收電源開始進行初始化時，CDR電路200會處於自動頻率控制模式(AFC模式)。當環震盪器233產生穩定的第一震盪信號Osc1之後，CDR電路200即進入省電模式(鎖相迴路模式)，並且初始電壓源Vinit與初始電流源不再供應電壓Vinit與電流Iafc。之後，CDR電路200再依序進入過渡模式(時脈模式)與正常模式(資料模式)。
請參照第6A圖與第6B圖，其所繪示為本發明CDR電路中另一VCO的詳細電路圖以及CDR電路在各模式之間切換的示意圖。相較於第5A圖之VCO，第6A圖之VCO 230中更包括一上下投票器(up/down voter)239。上下投票器239連接至環震盪器233形成一比例路徑(proportion path)，用以快速調整第一震盪信號Osc1的相位。基本上，上下投票器239在正常模式時會動作(activated)，其接收第二相位差信號Spd2，並產生投票信號Sv。
當CDR電路200進入正常模式的初期，上下投票器239提供一較高增益(higher gain)的比例路徑來控制環震盪器233，使得VCO 230粗調(coarse tune)回復時脈信號CLKr到達目標頻率附近(target frequency)。之後，上下投票器239提供一較低增益(lower gain)的比例路 徑來控制環震盪器233，使得VCO 230根據控制電流Ictrl來微調(fine tune)回復時脈信號CLKr。
因此，如第6B圖所示，當CDR電路200接收電源後，依序進入自動頻率控制模式(AFC模式)、省電模式(鎖相迴路模式)以及過渡模式(時脈模式)後，CDR電路200會先進入正常模式的粗調階段。經過大約3ns之後，CDR電路200再進入正常模式的細調階段，並且產生回復時脈信號CLKr。
由以上的說明可之，本發明提出一種CDR電路200，當CDR電路200在省電模式(鎖相迴路模式)切換至正常模式(資料模式)時，更經過一過渡模式(時脈模式)，使得CDR電路200能夠更穩定且更快速地由省電模式轉變到正常模式，並且實現在節能模式下具備低延遲(low latency)與低功耗(low power consumption)的CDR電路200。
再者，本發明CDR電路200中所揭露的VCO 230詳細電路僅是本發明的一個實施例而已，並非用來限定本發明。在此領域的技術人員也可以利用其他結構的VCO來完成本發明。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200:資料與時脈恢復電路
210:低速相位偵測器
212,214:選擇電路
216:高速相位偵測器
220:電荷泵
230:電壓控制振盪器
240:除頻器

Claims (11)

  1. 一種資料與時脈恢復電路，包括：一第一選擇電路，具有一第一輸入端接收一第一參考時脈信號，一第二輸入端接收一資料信號，以及一控制端接收一模式選擇信號；一高速相位偵測器，連接至該第一選擇電路的一輸出端，用以根據該第一參考時脈信號與一除頻時脈信號來產生一第一相位差信號，或者根據該資料信號與該除頻時脈信號來產生該第一相位差信號；一低速相位偵測器，根據一第二參考時脈信號與該除頻時脈信號來產生一第二相位差信號；一第二選擇電路，具有一第一輸入端接收該第一相位差信號，一第二輸入端接收該第二相位差信號，以及一控制端接收該模式選擇信號；一電荷泵，連接至該第二選擇電路的一輸出端，並根據該第一相位差信號來產生一控制電壓，或者根據該第二相位差信號來產生該控制電壓；一電壓控制振盪器，接收該控制電壓並產生一回復時脈信號；以及一除頻器，接收該回復時脈信號並產生該除頻時脈信號。
  2. 如請求項1所述之資料與時脈恢復電路，其中當該資料與時脈恢復電路於一省電模式時，該高速相位偵測器不動作，該低速相位偵測器根據該第二參考時脈信號與該除頻時脈信號來產生該第 二相位差信號，且該第二選擇電路將該第二相位差信號傳遞至該電荷泵。
  3. 如請求項2所述之資料與時脈恢復電路，其中該除頻器根據該模式選擇信號，將該回復時脈信號的頻率除以一第一除數後產生該除頻時脈信號。
  4. 如請求項1所述之資料與時脈恢復電路，其中當該資料與時脈恢復電路於一過渡模式時，該低速相位偵測器不動作，該高速相位偵測器根據該第一參考時脈信號與該除頻時脈信號來產生該第一相位差信號，且該第二選擇電路將該第一相位差信號傳遞至該電荷泵。
  5. 如請求項4所述之資料與時脈恢復電路，其中該除頻器根據該模式選擇信號，將該回復時脈信號的頻率除以一第二除數後產生該除頻時脈信號。
  6. 如請求項1所述之資料與時脈恢復電路，其中當該資料與時脈恢復電路於一正常模式時，該低速相位偵測器不動作，該高速相位偵測器根據該資料信號與該除頻時脈信號來產生該第一相位差信號，且該第二選擇電路將該第一相位差信號傳遞至該電荷泵。
  7. 如請求項6所述之資料與時脈恢復電路，其中該除頻器根據該模式選擇信號，將該回復時脈信號的頻率除以一第二除數後產生該除頻時脈信號。
  8. 如請求項1所述之資料與時脈恢復電路，其中該電壓控制振盪器包括：一電壓/電流轉換器，接收該控制電壓並轉換為一控制電流；一環震盪器，接收該控制電流並產生一第一震盪信號；一責任周期校準電路，接收該第一震盪信號並調整該第一震盪信號的一責任週期後產生一第二震盪信號；以及一量子誤差校正電路，接收該第二震盪信號並補償該第二震盪信號的失真後，產生該回復時脈信號。
  9. 如請求項8所述之資料與時脈恢復電路，其中該電壓控制振盪器更包括：一上下投票器，連接於該第二選擇電路的該輸出端與該環震盪器之間，並形成一比例路徑。
  10. 如請求項9所述之資料與時脈恢復電路，其中當該資料與時脈恢復電路於一正常模式的一粗調階段，該上下投票器提供該比例路徑一高增益，用以使得該電壓控制振盪器粗調該回復時脈信號到達一目標頻率附近。
  11. 如請求項10所述之資料與時脈恢復電路，其中當該資料與時脈恢復電路於該正常模式的一細調階段，該上下投票器提供該比例路徑一低增益，用以使得該電壓控制振盪器根據該控制電流來微調該回復時脈信號。
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