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TWI732465B - 用於藉由調整虛設字線的電壓而降低編程干擾的方法及記憶體 - Google Patents

用於藉由調整虛設字線的電壓而降低編程干擾的方法及記憶體 Download PDF

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TWI732465B
TWI732465B TW109105897A TW109105897A TWI732465B TW I732465 B TWI732465 B TW I732465B TW 109105897 A TW109105897 A TW 109105897A TW 109105897 A TW109105897 A TW 109105897A TW I732465 B TWI732465 B TW I732465B
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Abstract

一種記憶體包含上堆疊體和下堆疊體。上堆疊體包含第一上虛設字線，下堆疊體包含第一下虛設字線。一種用於降低記憶體的編程干擾的方法包含調整施加至第一上虛設字線的第一上偏置電壓及/或調整第一上虛設字線的第一上閾值電壓，以調整第一上偏置電壓與第一上閾值電壓之間的第一差值；及調整施加至第一下虛設字線的第一下偏置電壓及/或調整第一下虛設字線的第一下閾值電壓，以調整第一下偏置電壓與第一下閾值電壓之間的第二差值。

Description

用於藉由調整虛設字線的電壓而降低編程干擾的方法及記憶 體
本發明係關於一種方法及記憶體，尤指關於一種用於藉由調整虛設字線的電壓而降低編程干擾的方法及記憶體。
為了提高記憶體的容量，已開發出具有三維結構的記憶體。例如，當前已可取得三維堆疊NAND閃速記憶體。
記憶體的三維結構可包含多個層，從而在同一區域上儲存更多數據。這一解決方案已被證明對於提高記憶體的容量是有效的。
然而，在提高層數時，編程干擾將變得更加嚴重。編程干擾將導致記憶體編程的更高故障率。因而，本領域需要一種用於在操作三維記憶體時降低編程干擾的解決方案。
實施例提供一種用於降低一記憶體的編程干擾的方法。該記憶體包含一上堆疊體及一下堆疊體。該上堆疊體形成於該下堆疊體上方。該上堆疊體包含一第一上虛設字線。該下堆疊體包含一第一下虛設字線。該方法包含調整 施加於該第一上虛設字線的一第一上偏置電壓及/或調整該第一上虛設字線的一第一上閾值電壓，以調整該第一上偏置電壓與該第一上閾值電壓之間的一第一差值；及調整施加於該第一下虛設字線的一第一下偏置電壓及/或調整該第一下虛設字線的一第一下閾值電壓，以調整該第一下偏置電壓與該第一下閾值電壓之間的一第二差值。
實施例提供一種用於降低編程干擾的記憶體，包含一上堆疊體及一下堆疊體。該上堆疊體包含一第一上虛設字線，其中該第一上虛設字線用以接收一第一上偏置電壓及具有一第一上閾值電壓。該下堆疊體包含一第一下虛設字線，其中該第一下虛設字線用以接收一第一下偏置電壓及具有一第一下閾值電壓。其中該上堆疊體形成於該下堆疊體上方。該第一上偏置電壓及/或該第一上閾值電壓被調整，以調整該第一上偏置電壓及該第一上閾值電壓之間的一第一差值，及該第一下偏置電壓及/或該第一下閾值電壓被調整，以調整該第一下偏置電壓及該第一下閾值電壓之間的一第二差值。
100,1100:記憶體
110:上堆疊體
120:下堆疊體
155:接頭氧化物層
WLm,WL(n+2),WL(n+1),WLn,WL(n-1),WL(n-2),WL0:字線
IDMY_u0:第一上虛設字線
IDMY_l0:第一下虛設字線
IDMY_l1:第二下虛設字線
IDMY_u1:第二上虛設字線
200,400,600,800:方法
210,220,230,240:步驟
TSG:頂部選擇閘電極
Sel_WL:選擇字線
Unsel_WL:未被選擇字線
Dummy_WL:虛設字線
Sel_BL:選擇位線
BSG:底部選擇閘電極
V_u0:第一上偏置電壓
V_l0:第一下偏置電壓
V_l1:第二下偏置電壓
V_u1:第二上偏置電壓
Vpgm:位準
Vp:預脈衝位準
Vpass:編程位準
Vpass1:第一編程位準
Vpass2:第二編程位準
Vpass3:第三編程位準
Vpass4:第四編程位準
Vp1:第一預脈衝位準
Vp2:第二預脈衝位準
Vp3:第三預脈衝位準
Vp4:第四預脈衝位準
第1圖為實施例的記憶體。
第2圖為用於降低第1圖的記憶體之編程干擾的方法流程圖。
第3圖為另一實施例的記憶體。
第4圖為用於降低第3圖的記憶體之編程干擾的方法流程圖。
第5圖為另一實施例的記憶體。
第6圖為用於降低第5圖的記憶體之編程干擾的方法流程圖。
第7圖為另一實施例的記憶體。
第8圖為用於降低第7圖的記憶體之編程干擾的方法流程圖。
第9圖為控制第7圖之記憶體的波形。
第10圖為另一實施例中，控制第7圖之記憶體的波形。
第11圖到第14圖為不同實施例中的記憶體。
在本文中，在使用連詞「及/或」將項A和項B連成「A及/或B」時，其表示A、B，或A及B兩者皆有。
第1圖為實施例的記憶體100。記憶體100可包含上堆疊體110和下堆疊體120。上堆疊體110可被形成在下堆疊體120上方。記憶體100可進一步包含形成於上堆疊體110和下堆疊體120之間的接頭氧化物層155。
如第1圖所示，上堆疊體110可包含第一上虛設字線IDMY_u0，並且下堆疊體120可包含第一下虛設字線IDMY_l0。
第2圖是用於降低第1圖的記憶體100的編程干擾的方法200的流程圖。方法200包含至少以下步驟。
步驟210：調整施加至第一上虛設字線IDMY_u0的第一上偏置電壓V_u0及/或第一上虛設字線IDMY_u0的第一上閾值電壓Vt_u0，以調整第一上偏置電壓V_u0與第一上閾值電壓Vt_u0之間的第一差值△V_u0；以及步驟220：調整施加至第一下虛設字線IDMY_l0的第一下偏置電壓V_l0及/或第一下虛設字線IDMY_l0的第一下閾值電壓Vt_l0，以調整第一下偏置電壓V_l0與第一下閾值電壓Vt_l0之間的第二差值△V_l0。
第2圖僅為一個示例，可按照任何順序執行第2圖中的步驟。例如，可首先執行步驟220。可同時執行這些步驟。
步驟210和步驟220中的△V_u0和△V_l0可被表達為下述等式： △V_u0=V_u0-Vt_u0...(等式1)；以及△V_l0=V_l0-Vt_l0...(等式2)。
如步驟210和步驟220中所述，V_u0及/或Vt_u0可被調整，以調整△V_u0。V_l0及/或Vt_l0可被調整，以調整△V_l0。藉由將第一差值△V_u0和第二差值△V_l0調整為盡可能低，可降低編程干擾。
如第1圖所示，字線WLn可處於第一下虛設字線IDMY_l0以下的第一層。字線WL(n-1)可處於第一下虛設字線IDMY_l0以下的第二層。字線WL(n-2)到WL0可處於字線WL(n-1)以下的各層。
字線WL(n+1)可處於第一上虛設字線IDMY_u0以上的第一層。字線WL(n+2)可處於第一上虛設字線IDMY_u0以上的第二層。字線WL(n+3)到WLm可處於字線WL(n+2)以上的各層。
就第一差值△V_u0和第二差值△V_l0的調整而言，在對字線WL(n-1)到WL(n+2)中的字線進行編程時，可將第一差值△V_u0調整為高於閾值TH1。可將第二差值△V_l0調整為高於閾值TH1。換言之，在所述調整之後，△V_u0=V_u0-Vt_u0>TH1並且△V_l0=V_l0-Vt_l0>TH1。例如，閾值TH1可為7伏特(volts)。
在對字線WL(n+3)到WLm中的字線編程時，第一差值△V_u0可被調整為低於閾值TH2。第二差值△V_l0可被調整為低於閾值TH2。換言之，在所述調整之後，△V_u0=V_u0-Vt_u0<TH2並且△V_l0=V_l0-Vt_l0<TH2。例如，閾值TH2可為7伏特。
在對字線WL0到WL(n-2)中的字線編程時，第一差值△V_u0和第二差值△V_l0可不受限制；然而，根據實驗，第一差值△V_u0和第二差值△V_l0可高於閾值TH3。例如，閾值TH3可為3伏特。
第3圖為根據另一實施例的記憶體100。第3圖所示的結構可與第1圖 所示的結構類似。如第3圖中所示，下堆疊體120可進一步包含第二下虛設字線IDMY_l1。
第4圖是用於降低第3圖的記憶體100的編程干擾的方法400的流程圖。方法400可包含以下步驟。
步驟210：調整施加至第一上虛設字線IDMY_u0的第一上偏置電壓V_u0及/或第一上虛設字線IDMY_u0的第一上閾值電壓Vt_u0，以調整第一上偏置電壓V_u0與第一上閾值電壓Vt_u0之間的第一差值△V_u0；步驟220：調整施加至第一下虛設字線IDMY_l0的第一下偏置電壓V_l0及/或第一下虛設字線IDMY_l0的第一下閾值電壓Vt_l0，以調整第一下偏置電壓V_l0與第一下閾值電壓Vt_l0之間的第二差值△V_l0；以及步驟230：調整施加至第二下虛設字線IDMY_l1的第二下偏置電壓V_l1及/或第二下虛設字線IDMY_l1的第二下閾值電壓Vt_l1，以調整第二下偏置電壓V_l1與第二下閾值電壓Vt_l1之間的第三差值△V_l1。
第4圖只是一個示例，可按照任何順序執行第4圖中的步驟。例如，可在步驟210之前執行步驟220或步驟230。可同時執行這些步驟。
步驟210和步驟220中的△V_u0和△V_l0可被表達為上述等式(等式1和等式2)。步驟230中的△V_l1可被表達為下述等式：△V_l1=V_l1-Vt_l1...(等式3)。
如步驟210到步驟230中所述，第一差值△V_u0、第二差值△V_l0和第三差值△V_l1可被如下調整，以降低編程干擾。
在對上堆疊體110中的字線編程時，第一差值△V_u0可被調整為高於閾值TH4，第二差值△V_l0可被調整為低於閾值TH4，並且第三差值△V_l1可被調整為低於閾值TH4。換言之，在所述調整之後，△V_u0=V_u0-Vt_u0>TH4，△V_l0=V_l0-Vt_l0<TH4，並且△V_l1=V_l1-Vt_l1<TH4。例如，閾值TH4可 為7伏特。
此外，根據實施例，還可能必須滿足條件(c-1)，才能降低第3圖的記憶體100的編程干擾。
條件(c-1)可包含：第一差值△V_u0和第二差值△V_l0之間的差值可處於預定範圍內，並且第一差值△V_u0和第三差值△V_l1之間的另一差值可處於該預定範圍內。
與條件(c-1)有關的該預定範圍可是處於位準L1和高於位準L1的位準L2的範圍以內。因而，換言之，條件(c-1)可被表達為L1<(△V_u0-△V_l0)<L2，並且L1<(△V_u0-△V_l1)<L2。例如，位準L1可是3伏特，並且第二位準L2可是7伏特。
就第3圖而言，在對上堆疊體110的字線編程時可應用於上文提及的第一差值△V_u0、第二差值△V_l0和第三差值△V_l1有關的等式和不等式。
在對下堆疊體120的字線編程時，第一差值△V_u0、第二差值△V_l0和第三差值△V_l1可不受限制；然而，根據實驗，差值△V_u0、△V_l0和△V_l1可高於閾值(例如，3伏特)。
第5圖為根據另一實施例的記憶體100。第5圖所示的結構可與第1圖所示的結構類似。如第5圖中所示，上堆疊體110可進一步包含第二上虛設字線IDMY_u1。
第6圖是用於降低第5圖的記憶體100的編程干擾的方法600的流程圖。方法600可包含以下步驟。
步驟210：調整施加至第一上虛設字線IDMY_u0的第一上偏置電壓V_u0及/或第一上虛設字線IDMY_u0的第一上閾值電壓Vt_u0，以調整第一上偏置電壓V_u0與第一上閾值電壓Vt_u0之間的第一差值△V_u0；步驟220：調整施加至第一下虛設字線IDMY_l0的第一下偏置電壓 V_l0及/或第一下虛設字線IDMY_l0的第一下閾值電壓Vt_l0，以調整第一下偏置電壓V_l0與第一下閾值電壓Vt_l0之間的第二差值△V_l0；以及步驟240：調整施加至第二上虛設字線IDMY_u1的第二上偏置電壓V_u1及/或第二上虛設字線IDMY_u1的第二上閾值電壓Vt_u1，以調整第二上偏置電壓V_u1與第二上閾值電壓Vt_u1之間的第四差值△V_u1。
第6圖只是一個示例，可按照任何順序執行第6圖中的步驟。例如，可在步驟210之前執行步驟220或步驟240。可同時執行這些步驟。
步驟210和步驟220中的△V_u0和△V_l0可被表達為上述等式(等式1和等式2)。步驟240中的△V_u1可被表達為下述等式：△V_u1=V_u1-Vt_u1...(等式4)。
如步驟210、步驟220和步驟230中所述，第一差值△V_u0、第二差值△V_l0和第四差值△V_u1可被如下調整，以降低編程干擾。
在對上堆疊體110的字線編程時，第一差值△V_u0可被調整為低於閾值TH5，第二差值△V_l0可被調整為低於閾值TH5，並且第四差值△V_u1可被調整為高於閾值TH5。換言之，在所述調整之後，△V_u0=V_u0-Vt_u0<TH5，△V_l0=V_l0-Vt_l0<TH5，並且△V_u1=V_u1-Vt_u1>TH5。例如，閾值TH5可為7伏特。
此外，根據實施例，還可能必須滿足條件(c-2)，才能降低第5圖的記憶體100的編程干擾。
條件(c-2)可包含：第四差值△V_u1和第一差值△V_u0之間的差值可處於預定範圍內，並且第四差值△V_u1和第二差值△V_l0之間的另一差值可處於該預定範圍內。
與條件(c-2)有關的該預定範圍可是處於位準平L3和高於位準L3的位準L4的範圍以內。因而，換言之，條件(c-2)可被表達為L3<(△V_u1-△V_u0)< L4，並且L3<(△V_u1-△V_l0)<L4。例如，位準L3可是3伏特，並且位準L4可是7伏特。
就第5圖而言，在對上堆疊體110的字線編程時可應用於上文提及的差值△V_u0、△V_l0和△V_u1有關的等式和不等式。
在對下堆疊體120的字線編程時，差值△V_u0、△V_l0和△V_u1可不受限制；然而，根據實驗，差值△V_u0、△V_l0和△V_u1可高於閾值(例如，3伏特)。
第7圖為根據另一實施例的記憶體100。第7圖所示的結構可與第1圖所示的結構類似。與第1圖相比，在第7圖中，上堆疊體110可進一步包含第二上虛設字線IDMY_u1，並且下堆疊體120可進一步包含第二下虛設字線IDMY_l1。
第8圖是用於降低第7圖的記憶體100的編程干擾的方法800的流程圖。方法800可包含以下步驟。
步驟210：調整施加至第一上虛設字線IDMY_u0的第一上偏置電壓V_u0及/或第一上虛設字線IDMY_u0的第一上閾值電壓Vt_u0，以調整第一上偏置電壓V_u0與第一上閾值電壓Vt_u0之間的第一差值△V_u0；步驟220：調整施加至第一下虛設字線IDMY_l0的第一下偏置電壓V_l0及/或第一下虛設字線IDMY_l0的第一下閾值電壓Vt_l0，以調整第一下偏置電壓V_l0與第一下閾值電壓Vt_l0之間的第二差值△V_l0；步驟230：調整施加至第二下虛設字線IDMY_l1的第二下偏置電壓V_l1及/或第二下虛設字線IDMY_l1的第二下閾值電壓Vt_l1，以調整第二下偏置電壓V_l1與第二下閾值電壓Vt_l1之間的第三差值△V_l1；以及步驟240：調整施加至第二上虛設字線IDMY_u1的第二上偏置電壓V_u1及/或第二上虛設字線IDMY_u1的第二上閾值電壓Vt_u1，以調整第二上偏置電壓V_u1與第二上閾值電壓Vt_u1之間的第四差值△V_u1。
第8圖只是一個示例，可按照任何順序執行第8圖中的步驟。例如，可在步驟210之前執行步驟220、步驟230或步驟240。可同時執行這些步驟。
步驟210到步驟240中的△V_u0、△V_l0、△V_l1和△V_u1可被表達為上文所述的等式(等式1到等式4)。
如步驟210到步驟240中所述，第一差值△V_u0、第二差值△V_l0、第三差值△V_l1和第四差值△V_u1可被如下調整，以降低編程干擾。
在對上堆疊體110的字線編程時，第一差值△V_u0可被調整為低於閾值TH11。第二差值△V_l0可被調整為低於第二閾值TH12。第三差值△V_l1可被調整為低於第一閾值TH11。第四差值△V_u1可被調整為高於第二閾值TH12。換言之，在所述調整之後，△V_u0=V_u0-Vt_u0<TH11，△V_l0=V_l0-Vt_l0<TH12，△V_l1=V_l1-Vt_l1<TH11並且△V_u1=V_u1-Vt_u1>TH12。例如，第一閾值TH11可是11伏特，第二閾值TH12可是7伏特。
此外，根據實施例，還可能必須滿足條件(c-3)和條件(c-4)中的一個，才能降低第7圖的記憶體100的編程干擾。
條件(c-3)可包含：第四差值△V_u1和第一差值△V_u0之間的差值可處於預定範圍內，並且第四差值△V_u1和第二差值△V_l0之間的另一差值可處於該預定範圍內。
與條件(c-3)有關的該預定範圍可是處於位準L5和高於位準L3的位準L6的範圍以內。因而，換言之，條件(c-3)可被表達為L5<(△V_u1-△V_u0)<L6並且L5<(△V_u1-△V_l0)<L6。例如，位準L5可是3伏特，並且位準L6可是7伏特。
條件(c-4)可包含：第四差值△V_u1和第二差值△V_l0之間的差值可處於預定範圍內，並且第四差值△V_u1和第三差值△V_l1之間的另一差值可處於該預定範圍內。
與條件(c-4)有關的該預定範圍可是處於位準L7和高於位準L7的位準L8的範圍以內。因而，換言之，條件(c-4)可被表達為L7<(△V_u1-△V_l0)<L8並且L7<(△V_u1-△V_l1)<L8。例如，位準L7可是3伏特，並且位準L8可是7伏特。
就第7圖而言，在對上堆疊體110的字線編程時可應用於上文提及的差值△V_u0、△V_l0、△V_l1和△V_u1有關的等式和不等式。
在對下堆疊體120的字線編程時，差值△V_u0、△V_l0、△V_l1和△V_u1可不受限制；然而，根據實驗，差值△V_u0、△V_l0、△V_l1和△V_u1可高於閾值(例如，3伏特)。
第9圖是控制第7圖的記憶體100的波形。根據實施例，記憶體100可進一步包含用於對上堆疊體110和下堆疊體120兩者進行控制的頂部選擇閘電極(被表示為TSG)、選擇字線(被表示為Sel_WL)、未被選擇字線(被表示為Unsel_WL)、虛設字線(被表示為Dummy_WL)、選擇位線(被表示為Sel_BL)和底部選擇閘電極(被表示為BSG)。
如第9圖所示，在編程操作之前，可執行預脈衝操作。可藉由執行預脈衝操作來避免編程操作的故障。
如第9圖所示，在預脈衝操作之前，0伏特可被施加到選擇字線(Sel_WL)、虛設字線(Dummy_WL)、選擇位線(Sel_BL)和底部選擇閘電極(BSG)上。第一上偏置電壓V_u0、第一下偏置電壓V_l0、第二下偏置電壓V_l1和第二上偏置電壓V_u1可被設為0伏特。
第一上偏置電壓V_u0、第一下偏置電壓V_l0、第二下偏置電壓V_l1和第二上偏置電壓V_u1可在預脈衝操作期間被設為預脈衝位準Vp。之後，第一上偏置電壓V_u0、第一下偏置電壓V_l0、第二下偏置電壓V_l1和第二上偏置電壓V_u1可在編程操作期間被設為編程位準Vpass。
在編程操作期間，具有編程位準Vpass的電壓可被施加到未被選擇字線(Unsel_WL)和虛設字線(Dummy_WL)。施加至選擇字線(Sel_WL)的電壓可被提高到位準Vpgm。
如第9圖中所示，在編程操作期間，0伏特可被施加至頂部選擇閘電極(TSG)和底部選擇閘電極(BSG)。在編程操作之後，選擇字線(Sel_WL)、未被選擇字線(Unsel_WL)、虛設字線(Dummy_WL)、選擇位線(Sel_BL)以及偏置電壓V_u0、V_l0、V_l1和V_u1可被設置為是浮接的。
在第9圖中，預脈衝位準Vp可高於第一上閾值電壓Vt_u0、第一下閾值電壓Vt_l0、第二下閾值電壓Vt_l1和第二上閾值電壓Vt_u1的最大容許位準Vt_max。
第9圖中的偏置電壓V_u0、V_l0、V_l1和V_u1可是由同一電壓源供應的，以降低電壓源的數量。
第10圖是根據另一實施例控制第7圖的記憶體100的波形。第10圖可與第9圖類似。將不再重複描述第10圖和第9圖的相似處。
與第9圖一樣，在第10圖中，可在編程操作之前執行預脈衝操作。
在預脈衝操作期間，第一上偏置電壓V_u0、第一下偏置電壓V_l0、第二下偏置電壓V_l1和第二上偏置電壓V_u1可被分別設為第一預脈衝位準Vp1、第二預脈衝位準Vp2、第三預脈衝位準Vp3和第四預脈衝位準Vp4。
在編程沖操作期間，第一上偏置電壓V_u0、第一下偏置電壓V_l0、第二下偏置電壓V_l1和第二上偏置電壓V_u1可被分別設為第一編程位準Vpass1、第二編程位準Vpass2、第三編程位準Vpass3和第四編程位準Vpass4。
在第10圖中，第一預脈衝位準Vp1、第二預脈衝位準Vp2、第三預脈衝位準Vp3和第四預脈衝位準Vp4的每者可高於第一上閾值電壓Vt_u0、第一下閾值電壓Vt_l0、第二下閾值電壓Vt_l1和第二上閾值電壓Vt_u1的最大容許位準 Vt_max。
在第10圖中，偏置電壓V_u0、V_l0、V_l1和V_u1可是單獨供應的，從而得到更好的可控制性和靈活性。
在對下堆疊體120的字線編程時，可應用第9圖和第10圖的波形。在對上堆疊體110的字線編程時，偏置電壓V_u0、V_l0、V_l1和V_u1在預脈衝操作期間可是0伏特。
第11圖到第14圖為根據不同實施例的記憶體1100。與上文描述的記憶體100類似，記憶體1100可包含上堆疊體110和下堆疊體120。然而，記憶體1100可不包含第1圖所示的接頭氧化物層155。與記憶體100相比，在對記憶體1100編程時，編程干擾可能更嚴重。
第11圖到第14圖分別與第1圖、第3圖、第5圖和第7圖類似。
對應于上文描述的第1圖、第3圖、第5圖和第7圖的等式和不等式可分別適用於第11圖到第14圖的情況，以降低編程干擾。此處將不再重複描述這些等式和不等式。
綜上所述，在三維記憶體中藉由調整與虛設字線(例如，上文提及的IDMY_u0、IDMY_l0、IDMY_l1和IDMY_u1)有關的偏置電壓和閾值電壓，可降低編程干擾。根據實施例，可更好地降低在對上堆疊體的字線編程時發生的編程干擾。因而，可減少本領域的問題。以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:方法
210,220:步驟

Claims (20)

  1. 一種用於降低一記憶體的編程干擾的方法，該記憶體包含一上堆疊體及一下堆疊體，該上堆疊體形成於該下堆疊體上方，該上堆疊體包含複數個字線，一第一上虛設字線係該上堆疊體之該複數個字線之最下方的字線，該下堆疊體包含複數個字線，一第一下虛設字線係該下堆疊體之該複數個字線之最上方的字線，該方法包含：調整施加於該第一上虛設字線的一第一上偏置電壓及/或調整該第一上虛設字線的一第一上閾值電壓，以調整該第一上偏置電壓與該第一上閾值電壓之間的一第一差值；及調整施加於該第一下虛設字線的一第一下偏置電壓及/或調整該第一下虛設字線的一第一下閾值電壓，以調整該第一下偏置電壓與該第一下閾值電壓之間的一第二差值。
  2. 如請求項1所述的方法，其中：該第一差值被調整為低於一閾值；及該第二差值被調整為低於該閾值。
  3. 如請求項1所述的方法，其中：該第一差值被調整為高於一閾值；及該第二差值被調整為高於該閾值。
  4. 如請求項1所述的方法，其中該下堆疊體之該複數個字線包含一第二下虛設字線，及該方法另包含：調整施加於該第二下虛設字線的一第二下偏置電壓及/或調整該第二下虛設 字線的一第二下閾值電壓，以調整該第二下偏置電壓與該第二下閾值電壓之間的一第三差值。
  5. 如請求項4所述的方法，其中：該第一差值被調整為高於一閾值；該第二差值被調整為低於該閾值；及該第三差值被調整為低於該閾值。
  6. 如請求項4所述的方法，其中該第一差值與該第二差值之間的一差值處於一預定範圍內，及該第一差值與該第三差值之間的一差值處於該預定範圍內。
  7. 如請求項1所述的方法，其中該上堆疊體之該複數個字線包含一第二上虛設字線，及該方法另包含：調整施加於該第二上虛設字線的一第二上偏置電壓及/或調整該第二上虛設字線的一第二上閾值電壓，以調整該第二上偏置電壓與該第二上閾值電壓之間的一第四差值。
  8. 如請求項7所述的方法，其中：該第一差值被調整為低於一閾值；該第二差值被調整為低於該閾值；及該第四差值被調整為高於該閾值。
  9. 如請求項8所述的方法，其中該第四差值與該第一差值之間的一 差值處於一預定範圍內，及該第四差值與該第二差值之間的一差值處於該預定範圍內。
  10. 如請求項1所述的方法，其中該上堆疊體之該複數個包含一第二上虛設字線，該下堆疊體之該複數個字線包含一第二下虛設字線，及該方法另包含：調整施加於該第二下虛設字線的一第二下偏置電壓及/或調整該第二下虛設字線的一第二下閾值電壓，以調整該第二下偏置電壓與該第二下閾值電壓之間的一第三差值；及調整施加於該第二上虛設字線的第二上偏置電壓及/或調整該第二上虛設字線的一第二上閾值電壓，以調整該第二上偏置電壓與該第二上閾值電壓之間的一第四差值。
  11. 如請求項10所述的方法，其中：該第一差值被調整為低於一第一閾值；該第二差值被調整為低於一第二閾值；該第三差值被調整為低於該第一閾值；及該第四差值被調整為高於該第二閾值。
  12. 如請求項10所述的方法，其中該第四差值與該第一差值之間的一差值處於一預定範圍內，及該第四差值與該第二差值之間的一差值處於該預定範圍內。
  13. 如請求項10所述的方法，其中該第四差值與該第二差值之間的一 差值處於一預定範圍內，及該第四差值與該第三差值之間的一差值處於該預定範圍內。
  14. 如請求項10所述的方法，另包含：在一預脈衝操作期間將該第一上偏置電壓、該第一下偏置電壓、該第二下偏置電壓及該第二上偏置電壓設為一預脈衝位準；及在一編程操作期間將該第一上偏置電壓、該第一下偏置電壓、該第二下偏置電壓及該第二上偏置電壓設為一編程位準；其中該預脈衝位準高於該第一上閾值電壓、該第一下閾值電壓、該第二下閾值電壓及該第二上閾值電壓的一最大容許位準。
  15. 如請求項10所述的方法，另包含：在一預脈衝操作期間將該第一上偏置電壓、該第一下偏置電壓、該第二下偏置電壓及該第二上偏置電壓分別設為一第一預脈衝位準、一第二預脈衝位準、一第三預脈衝位準及一第四預脈衝位準；及在一編程操作期間將該第一上偏置電壓、該第一下偏置電壓、該第二下偏置電壓及該第二上偏置電壓分別設為一第一編程位準、一第二編程位準、一第三編程位準及一第四編程位準；其中該第一預脈衝位準、該第二預脈衝位準、該第三預脈衝位準及該第四預脈衝位準中的每一者高於該第一上閾值電壓、該第一下閾值電壓、該第二下閾值電壓及該第二上閾值電壓的一最大容許位準。
  16. 一種用於降低編程干擾的記憶體，包含：一上堆疊體，包含複數個字線，其中一第一上虛設字線係該上堆疊體之複數 個字線之最下方的字線，且該第一上虛設字線用以接收一第一上偏置電壓及具有一第一上閾值電壓；及一下堆疊體，包含複數個字線，其中一第一下虛設字線係該下堆疊體之複數個字線之最上方的字線，且該第一下虛設字線用以接收一第一下偏置電壓及具有一第一下閾值電壓；其中該上堆疊體形成於該下堆疊體上方，該第一上偏置電壓及/或該第一上閾值電壓被調整，以調整該第一上偏置電壓及該第一上閾值電壓之間的一第一差值，及該第一下偏置電壓及/或該第一下閾值電壓被調整，以調整該第一下偏置電壓及該第一下閾值電壓之間的一第二差值。
  17. 如請求項16所述的記憶體，其中該下堆疊體之該複數個字線之一第二下虛設字線係用以接收一第二下偏置電壓及具有一第二下閾值電壓，及該第二下偏置電壓及/或該第二下閾值電壓被調整，以調整該第二下偏置電壓及該第二下閾值電壓之間的一第三差值。
  18. 如請求項16所述的記憶體，其中該上堆疊體之該複數個字線之一第二上虛設字線係用以接收一第二上偏置電壓及具有一第二上閾值電壓，及對該第二上偏置電壓及/或該第二上閾值電壓被調整，以調整該第二上偏置電壓及該第二上閾值電壓之間的一第四差值。
  19. 如請求項16所述的記憶體，另包含一接頭氧化物層，形成於該上堆疊體及該下堆疊體之間。
  20. 如請求項16所述的記憶體，另包含一頂部選擇閘電極、一選擇字 線、一未被選擇字線、一虛設字線、一選擇位線及一底部選擇閘電極。
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