TWI732119B - 半導體封裝與連接構件 - Google Patents

Abstract

一種半導體封裝與連接構件。所述半導體封裝包括：半 導體晶片，具有上面設置有連接墊的主動面；連接構件，設置於所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊的重佈線層；鈍化層，設置於所述連接構件上；以及凸塊下金屬(UBM)層，嵌置於所述鈍化層中且電性連接至所述連接構件的所述重佈線層，其中所述UBM層包括：UBM墊，嵌置於所述鈍化層中；至少一個鍍覆層，設置於所述UBM墊上且使得所述至少一個鍍覆層的側表面的至少一些部分被所述UBM墊覆蓋；以及UBM通孔，貫穿所述鈍化層的至少一些部分且將所述連接構件的所述重佈線層與所述UBM墊彼此電性連接。

Description

半導體封裝與連接構件

本申請案主張2017年11月1日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0144918號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。

本揭露是有關於一種半導體封裝。

根據高帶寬記憶體(high bandwidth memory，HBM)的設定及使用規範的改善，中介層市場已成長擴大。當前，已主要使用矽作為中介層的材料，但已進行玻璃或有機中介層的開發以便增加面積並減小成本。晶片組的將中介層連接至主板等的連接部分被稱為凸塊下金屬(underbump metallurgy，UBM)層，且連接部分的可靠性顯著受到UBM層的結構的影響，因此UBM層的結構需要進行優化。

具體而言，已在UBM層上執行各種表面處理製程以便改善接合可靠性。主要使用電鍍作為如上所述的表面處理。在此種情形中，需要用於形成並移除鍍覆引線的製程，且因此可能發生對電路圖案的設計方面的限制以及例如製程複雜性等問題。

本揭露的態樣可提供一種半導體封裝，所述半導體封裝具有其中可簡化製程且可實作精細間距的凸塊下金屬(UBM)層的結構。

根據本揭露的態樣，可提供一種半導體封裝，其中鍍覆層以首先形成UBM層的表面處理層的相反次序鍍覆方式嵌置於最終封裝結構中的鈍化層中。

根據本揭露的態樣，一種半導體封裝可包括：半導體晶片，具有上面設置有連接墊的主動面；連接構件，設置於所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊的重佈線層；鈍化層，設置於所述連接構件上；以及UBM層，嵌置於所述鈍化層中且電性連接至所述連接構件的所述重佈線層，其中所述UBM層包括：UBM墊，嵌置於所述鈍化層中；至少一個鍍覆層，設置於所述UBM墊上且使得所述至少一個鍍覆層的側表面的至少一些部分被所述UBM墊覆蓋；以及UBM通孔，貫穿所述鈍化層的至少一些部分且將所述連接構件的所述重佈線層與所述UBM墊彼此電性連接。

100、100A、100B、100C:半導體封裝

111:第一半導體晶片

111B:凸塊

111P:連接墊

112:第二半導體晶片

112B:凸塊

112P:連接墊

113:第三半導體晶片

113B:凸塊

113P:連接墊

115:連接構件

120:連接構件

121:絕緣層

121a:第一絕緣層

121b:第二絕緣層

122:重佈線層

122a:第一重佈線層

122b:第二重佈線層

122c:第三重佈線層

123:通孔

123a:第一通孔

130:鈍化層

140:UBM層

140a:UBM層

140b:第一UBM層

140c:第二UBM層

142:UBM墊

143:UBM通孔

143h:通孔孔洞

144:鍍覆層

145:第一鍍覆層

146:第二鍍覆層

148:障壁層

150:連接端子

150a:第一連接端子

150b:第二連接端子

160:包封體

170:底部填充樹脂

180:阻焊層

210:載體

211:核心層

212:金屬層

213:金屬層

1000:電子裝置

1010:主板

1020:晶片相關組件

1030:網路相關組件

1040:其他組件

1050:照相機模組

1060:天線

1070:顯示器裝置

1080:電池

1090:訊號線

1100:智慧型電話

1101:本體

1110:主板

1120:電子組件

1130:照相機模組

P:表面處理層

RC:預定深度

為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下：圖1為示出電子裝置系統的一實例的方塊示意圖。

圖2為示出電子裝置的一實例的立體示意圖。

圖3為示出半導體封裝的一實例的剖面示意圖。

圖4A至圖4K為示出形成圖3所示的半導體封裝的製程的實例的示意圖。

圖5為示出半導體封裝的另一實例的剖面示意圖。

圖6為示出半導體封裝的另一實例的剖面示意圖。

在下文中，將參照所附圖式闡述本揭露中的各示例性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。

然而，本揭露可被例示為諸多不同形式且不應被解釋為僅限於本文所述的具體實施例。更確切而言，提供這些實施例是為了讓本揭露內容徹底且完整，並向本技術領域中具有通常知識者充分傳達本揭露的範圍。

在本文中，下側、下部分、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的一個方向。然而，定義這些方向是為了方便說明，本申請專利範圍並不受上述定義之方向特別限制。

在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限 制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。

本文中所使用的用語「示例性實施例」並非指稱同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體組合或部分組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，除非在另一示例性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。

使用本文中所使用的用語僅為了闡述示例性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

電子裝置

圖1為說明電子裝置系統的一實例的方塊示意圖。

參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。這些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、 全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。

視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照 相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，這些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。

電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。

圖2為示出電子裝置的一實例的立體示意圖。

參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的部份 電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。

半導體封裝

一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能不能充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，而是封裝於電子裝置等中以封裝狀態使用。

需要半導體封裝的原因在於，在半導體晶片與電子裝置的主板之間有電性連接方面的電路寬度差異。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差異的封裝技術。

將在下文中參照圖式更詳細地闡述由上述封裝技術製造的半導體封裝。

圖3為示出半導體封裝的一實例的剖面示意圖。

參照圖3，根據本揭露中的示例性實施例的一種半導體封裝100A可包括：半導體晶片111、112及113，分別具有上面設置有連接墊111P、112P及113P的主動面；包封體160，包封半導體晶片111、112及113的至少一些部分；連接構件120，設置於 半導體晶片111、112及113的主動面上且包括電性連接至相應連接墊111P、112P及113P的重佈線層122；鈍化層130，設置於連接構件120上；UBM層140，嵌置於鈍化層130中且電性連接至連接構件120的重佈線層122；以及連接端子150，連接至UBM層140。UBM層140可包括：UBM墊142，嵌置於鈍化層130中；UBM通孔143，嵌置於鈍化層130中並將連接構件120的重佈線層122與UBM墊142彼此電性連接；以及第一鍍覆層145及第二鍍覆層146，嵌置於鈍化層130中且設置於UBM墊142上。連接端子150可設置於設置在最外側部分處的第一鍍覆層145上。UBM墊142可沿第一鍍覆層145及第二鍍覆層146的側表面在其至少一端處彎曲，且第一鍍覆層145及第二鍍覆層146的側表面的至少一些部分可由UBM墊142覆蓋。第一鍍覆層145的下表面可與鈍化層130的下表面設置於同一水平高度上，且UBM墊142的下表面可設置於高於鈍化層130的下表面的水平高度上。亦即，UBM墊142的下表面可朝鈍化層130之內凹陷。

在根據先前技術的中介層中，藉由例如用於形成通孔的製程、曝光製程、鍍覆製程等製程執行以下操作：在絕緣層上形成重佈線層，執行將晶粒附裝至重佈線層並模製晶粒的封裝製程，使封裝與載體分離，並在封裝的與載體接觸的下表面上形成UBM層。根據先前技術的此種方法一般被稱為最後UBM層方法(UBM layer last method)，乃因UBM層是最後形成的。在最後UBM層方法中，因封裝中的翹曲而難以執行製程。因此，需要進 一步使用單獨的載體，且需要建立用於形成UBM層的製程的專屬產線。此外，穿過具有低潔淨度的封裝產線的產品再次穿過具有高潔淨度的曝光製程及鍍覆製程，且因此存在製程品質的風險、良率減小的風險等。一般而言，當使用最後UBM層方法時，在鈍化層上形成UBM墊，且沿在鈍化層中形成的通孔孔洞而形成UBM通孔。

同時，根據示例性實施例的半導體封裝100A可由如自將在以下闡述的製程可見的首先UBM層方法(UBM layer first method)製造而成。亦即，在形成連接構件120之前，可在用於形成連接構件120的產線上形成UBM層140及鈍化層130。因此，不需要額外的載體，可省略用於形成UBM層的專屬產線，且可移除在封裝製程之後由異物引起的風險。在此製程中，UBM層140可嵌置於鈍化層130中。因此，第一鍍覆層145的下表面可與鈍化層130的下表面設置於同一水平高度上。用語「同一水平高度」意指表面實質上彼此共面，且忽略依據製程的輕微的撓曲等。具體而言，由於首先形成與UBM墊142的表面處理層對應的第一鍍覆層145及第二鍍覆層146，且不需要用於形成及移除鍍覆引線(plating lead line)的製程，並且可在無需因鍍覆引線而在設計上存在限制的情況下形成UBM層140，因此可實作精細的間距。

同時，在根據示例性實施例的半導體封裝100A中，UBM通孔143的與連接構件120的重佈線層122接觸的上表面的寬度可大於UBM通孔143的與UBM墊142接觸的下表面的寬度。此 處，所述寬度是結合剖視圖而決定的。當如在先前技術中使用最後UBM層方法時，UBM通孔的上表面的寬度一般而言小於UBM通孔的下表面的寬度。另一方面，在根據示例性實施例的半導體封裝100A中，使用首先UBM層方法，因此可以其中UBM通孔的上表面的寬度大於UBM通孔的下表面的寬度的倒置梯形形狀形成UBM通孔143。此外，由於UBM墊142及UBM通孔143以如同連接構件120的重佈線層122及通孔123的方式形成，因此UBM通孔143可為近似填充的通孔。

以下將更詳細闡述根據示例性實施例的半導體封裝100A中所包括的各個組件。

半導體晶片111、112及113中的每一者可為例如處理器晶片，例如中央處理器(比如CPU)、圖形處理器(比如GPU)、場域可程式化閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等；所述半導體晶片111、112及113中的每一者可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等；或可為記憶體晶片，例如揮發性記憶體(比如動態隨機存取記憶體(DRAM))、非揮發性記憶體(比如唯讀記憶體(ROM))、快閃記憶體、高帶寬記憶體(HBM)等。另外，上述元件亦可彼此組合而設置。作為非限制性實例，第一半導體晶片111及第三半導體晶片113可為記憶體晶片，例如HBM等，且第二半導體晶片112可為處理器晶片，例如AP。然而，第一半導體晶片111至第三半導體晶片113並不 以此為限。

半導體晶片111、112及113可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。在此情形下，半導體晶片中的每一者的本體的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體中的每一者上可形成各種電路。半導體晶片111、112及113的連接墊111P、112P及113P可將半導體晶片111、112及113電性連接至其他組件。

各個連接墊111P、112P及113P的材料可為例如鋁(Al)等導電材料。在本體中的每一者上可形成暴露出連接墊111P、112P及113P的鈍化層，且鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在需要的位置上進一步設置絕緣層等。若有必要，則可在半導體晶片111、112及113的主動面上進一步形成重佈線層，且亦可將凸塊111B、112B及113B等分別連接至連接墊111P、112P及113P。凸塊111B、112B及113B可由金屬或焊料形成。半導體晶片111、112及113可經由連接墊111P、112P及113P及/或凸塊111B、112B及113B而連接至連接構件120的被暴露出的上部重佈線層122c，且可使用例如焊料等連接構件115用於所述連接。各別的的半導體晶片111、112及113可藉由任何已知的底部填充樹脂170而固定於連接構件120上。

連接構件120可對半導體晶片111、112及113的連接墊111P、112P及113P進行重佈線。半導體晶片111、112及113中的每一者的數十至數百個具有各種功能的連接墊111P、112P及 113P可藉由連接構件120而進行重佈線，且可視功能而定，經由連接端子150而與外部進行物理連接或電性連接。連接構件120可包括絕緣層121、形成於絕緣層121上或絕緣層121中的重佈線層122以及貫穿絕緣層121並將形成於不同層上的各重佈線層122彼此電性連接的通孔123。連接構件120的層數可多於圖式中所示者或可少於圖式中所示者。具有此種形式的連接構件120可被用作2.5D型有機中介層。

連接構件120可包括：與鈍化層130接觸的第一絕緣層121a、嵌置於第一絕緣層121a中且與鈍化層130及UBM通孔143接觸的第一重佈線層122a、設置於第一絕緣層121a上的第二重佈線層122b以及貫穿第一絕緣層121a的至少一些部分且將第一重佈線層122a與第二重佈線層122b電性連接至彼此的第一通孔123a。連接構件120可藉由將具有此種形式的絕緣層、重佈線層及通孔配置為多個層而形成。連接構件120可包括與包封體160及/或底部填充樹脂170接觸的第二絕緣層121b以及設置於第二絕緣層121b上的第三重佈線層122c。

舉例而言，可使用絕緣材料作為絕緣層121中每一者的材料。在此種情形中，可使用熱固性樹脂(例如，環氧樹脂)、熱塑性樹脂(例如，聚醯亞胺樹脂)、將熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂(例如，味之素構成膜(Ajinomoto Build up Film，ABF))等作為所述絕緣材料。作為另一選擇，可使用感光性絕緣材料(例如，感光成像介電(photoimagable dielectric，PID) 樹脂)作為所述絕緣材料。亦即，絕緣層121中的每一者可為感光性絕緣層。當絕緣層121具有感光特性時，絕緣層121可以較小的厚度形成，且可更容易地達成通孔123的精細間距。當絕緣層121為多層時，絕緣層121的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層121為多層時，絕緣層121可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。

重佈線層122可用於對連接墊111P、112P及113P實質上進行重佈線。重佈線層122中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層122可視對應層的設計而執行各種功能。舉例而言，重佈線層122可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，重佈線層122可包括通孔接墊、連接端子接墊等。可在第三重佈線層122c的表面上形成表面處理層P，以充當用於在重佈線層122中安裝半導體晶片111、112及113的接墊。表面處理層P並不受特別限制，只要其與在製造封裝時使用的其他材料及製程相容即可，但表面處理層P可藉由例如電解鍍金、無電鍍金、有機可焊性保護劑(organic solderability preservative，OSP)或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金(direct immersion gold，DIG)鍍覆、熱空氣焊料均塗(hot air solder leveling，HASL)等而形成，但並不 以此為限。

通孔123可將形成於不同層上的重佈線層122等彼此電性連接，從而在半導體封裝100A中形成電性通路。通孔123中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔123可被導電材料完全填充，但並不以此為限。通孔123中的每一者的剖面形狀在圖式中可為近似倒置的梯形形狀。

鈍化層130可保護連接構件120免受外部物理性或化學性損傷。鈍化層130的材料不受特定限制。舉例而言，可使用絕緣材料作為鈍化層130的材料。在此種情形中，絕緣材料可為被闡述為上述連接構件120的絕緣層121的絕緣材料的材料，例如ABF。

UBM層140可改善連接端子150的連接可靠性，藉以改善半導體封裝100A的板級可靠性。UBM層140可包括：UBM墊142，嵌置於鈍化層130中；UBM通孔143，嵌置於鈍化層130中並將連接構件120的重佈線層122與UBM墊142彼此電性連接；以及第一鍍覆層145及第二鍍覆層146，嵌置於鈍化層130中且設置於UBM墊142的一些部分上。第一鍍覆層145的至少一些部分可自UBM墊142突出。第二鍍覆層146的一些部分亦可自UBM墊142突出。第一鍍覆層145的下表面可與鈍化層130的下表面設置於同一水平高度上。用語「同一水平高度」意指表面實質上彼此共面，且忽略依據製程的輕微的撓曲等。連接端子150 可設置於第一鍍覆層145上，且可於鈍化層130上突出。UBM墊142可沿第一鍍覆層145及第二鍍覆層146的側表面在其至少一端處彎曲且延伸，且第一鍍覆層145及第二鍍覆層146的側表面的至少一些部分可由UBM墊142覆蓋。

第一鍍覆層145及第二鍍覆層146可對應於UBM墊142的表面處理層。第一鍍覆層145及第二鍍覆層146中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。舉例而言，第一鍍覆層145可為金(Au)鍍覆層，並防止UBM墊142的氧化。第二鍍覆層146可由與第一鍍覆層145不同的材料形成，且可例如為鎳(Ni)鍍覆層。第二鍍覆層146可防止由第一鍍覆層145與UBM墊142形成金屬間化合物。然而，構成第一鍍覆層145及第二鍍覆層146的層數並不僅限於此。在本示例性實施例中，闡述了其中第一鍍覆層145及第二鍍覆層146以及UBM墊142的結構被應用至UBM層140的情形，但在半導體封裝的示例性實施例中，此種結構可以各種方式被應用至與焊料或凸塊連接的接合墊。

UBM通孔143的與連接構件120的重佈線層122接觸的上表面的寬度可大於UBM通孔143的與UBM墊142接觸的下表面的寬度。此處，所述寬度是結合剖視圖而決定的。當如在先前技術中使用最後UBM層方法時，UBM通孔的上表面的寬度一般而言小於UBM通孔的下表面的寬度。另一方面，在根據示例性實施例的半導體封裝100A中，使用首先UBM層方法，因此可以 其中UBM通孔的上表面的寬度大於UBM通孔的下表面的寬度的倒置梯形形狀形成UBM通孔143。此外，由於UBM墊142及UBM通孔143以如同連接構件120的重佈線層122及通孔123的方式形成，因此UBM通孔143可為近似填充的通孔。UBM通孔143的上表面可與鈍化層130的上表面設置於實質上同一水平高度上。用語「同一水平高度」意指表面實質上彼此共面，且忽略依據製程的輕微的撓曲等。

連接端子150可將半導體封裝100A外部物理連接或電性連接。舉例而言，半導體封裝100A可經由連接端子150安裝於電子裝置的主板上。連接端子150中的每一者可由例如焊料等導電材料形成。然而，此僅為舉例說明，且連接端子150中的每一者的材料並不特別以此為限。連接端子150中每一者可為接腳(land)、球、引腳等。連接端子150可形成為多層結構或單層結構。當連接端子150形成為多層結構時，連接端子150可包括銅(Cu)柱及焊料。當連接端子150形成為單層結構時，電性連接端子150可包括錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，且連接端子150並不以此為限。

連接端子150的數目、間隔或設置等不受特別限制，但可由熟習此項技術者視設計細節而充分修改。舉例而言，連接端子150可根據連接墊111P、112P及113P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。連接端子150中的一些連接端子可設置於扇 出區域中。所述扇出區域指半導體晶片111、112及113所設置的區域之外的區域。亦即，根據示例性實施例的半導體封裝100A可為扇出型半導體封裝。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。

包封體160可保護半導體晶片111、112及113等。包封體160的包封形式不受特別限制，但可為其中包封體160環繞半導體晶片111、112及113的至少一些部分的形式。包封體160的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體160的材料。在此種情形中，可使用熱固性樹脂(例如，環氧樹脂)、熱塑性樹脂(例如，聚醯亞胺樹脂)、將熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂(例如，ABF)等作為所述絕緣材料。然而，包封體160的材料並不以此為限，而是亦可為包含玻璃纖維的預浸體等。作為另一選擇，亦可使用任意已知的環氧模製化合物(epoxy molding compound，EMC)等作為包封體160的材料。

底部填充樹脂170可將半導體晶片111、112及113固定於連接構件120上。可使用包括環氧樹脂等在內的任意已知的材料作為底部填充樹脂170的材料。若有必要，則可省略底部填充樹脂170。同時，儘管圖式中未示出，但若有必要，則亦可在連接構件120上設置被動組件並將所述被動組件與半導體晶片111、 112及113並排封裝。

圖4A及圖4K是示出形成圖3所示的半導體封裝的製程的實例的示意圖。

參照圖4A，可製備載體210。載體210可包括核心層211以及形成於核心層211上的金屬層212及213。核心層211可由例如包含絕緣樹脂、無機填料及玻璃纖維的預浸體形成。金屬層212及213可包含例如銅(Cu)、鈦(Ti)等金屬。可在金屬層212與金屬層213之間執行表面處理，使得金屬層212及213輕易地彼此分離。作為另一選擇，可在金屬層212與金屬層213之間設置離型層。載體210可為一般脫離核心(detach core)。若有必要，則可在載體210上進一步形成單獨的樹脂層。

參照圖4B，可於金屬層213上依序形成第一鍍覆層145及第二鍍覆層146。第一鍍覆層145及第二鍍覆層146可僅形成於載體210的上表面上，抑或可形成於載體210的上表面及下表面上。第一鍍覆層145及第二鍍覆層146可藉由利用乾膜等形成圖案然後藉由鍍覆製程填充圖案而形成。由於第一鍍覆層145及第二鍍覆層146是形成於金屬層213上，因此不需要用於形成及移除作為晶種層的鍍覆引線的製程。具體而言，第一鍍覆層145及第二鍍覆層146可藉由電鍍形成，且可避免在藉由無電鍍覆形成第一鍍覆層145及第二鍍覆層146時可能發生的缺陷，例如鍍覆溶液向圖案周圍的滲出。第二鍍覆層146可形成於較第一鍍覆層145寬的區域中。在此種情形中，在形成第一鍍覆層145之後，可 藉由再次形成圖案並執行鍍覆製程而形成第二鍍覆層146。

參照圖4C，可形成覆蓋第一鍍覆層145及第二鍍覆層146的UBM墊142。UBM墊142可藉由利用乾膜等形成圖案然後藉由鍍覆製程填充圖案而形成。UBM墊142可被形成為沿第一鍍覆層145及第二鍍覆層146的至少一端彎曲。在未示出的區域中，UBM墊142亦可形成於其中未形成第一鍍覆層145及第二鍍覆層146的區域中，並可電性連接至形成於第一鍍覆層145及第二鍍覆層146上的一些部分。在此種情形中，UBM墊142可充當重佈線層。

參照圖4D，可形成鈍化層130，且可藉由將鈍化層130圖案化而形成暴露出UBM墊142的通孔孔洞143h。鈍化層130可藉由層疊方法、塗敷方法等形成，但並不以此為限，且通孔孔洞143h可藉由微影法、機械鑽孔、雷射鑽孔等形成，但並不以此為限。

參照圖4E，可形成填充通孔孔洞143h並連接至UBM墊142的UBM通孔143，且可在鈍化層130上形成連接至UBM通孔143的第一重佈線層122a。UBM通孔143及第一重佈線層122a可藉由鍍覆製程等形成。作為結果，可形成UBM層140。

參照圖4F，可於鈍化層130及UBM層140上進一步形成除第一重佈線層122a以外的組件，以形成連接構件120。連接構件120、鈍化層130以及UBM層140可連續地於同一條產線上形成。亦可藉由層疊或塗敷PID等而形成絕緣層121。重佈線層 122及通孔123可藉由利用乾膜等形成圖案然後藉由鍍覆製程填充圖案而形成。鍍覆製程可為減成製程、加成製程、半加成製程(semi-additive process，SAP)、經修改的半加成製程(modified semi-additive process，MSAP)等，但並不以此為限。在根據另一示例性實施例的製程中，如在圖4C中所示，可將上面形成有UBM墊142的載體210耦接至所製造的連接構件120，以製造半導體封裝。

參照圖4G，可在形成於連接構件120的上部處的第三重佈線層122c上形成表面處理層P等。然後，若有必要，則可執行重佈線層122的四路線測試(quad route test)、電性測試等。

參照圖4H，可將半導體晶片111、112及113安裝於連接構件120上。可使用例如焊料等連接構件115來將半導體晶片111、112及113安裝於連接構件120上。然後，可藉由底部填充樹脂170來固定半導體晶片111、112及113。

參照圖4I，可在連接構件120上形成包封半導體晶片111、112及113的包封體160。可藉由層疊膜形式抑或塗敷或硬化液相形式而形成包封體160。同時，若有必要，則可對包封體160執行研磨。可藉由研磨而將半導體晶片111、112及113的上表面設置於同一水平高度上。亦即，半導體晶片111、112及113的厚度可變得實質上彼此相同。

參照圖4J，可使載體210自連接構件120及半導體晶片111、112及113分離。可藉由分離金屬層212與213而執行分離 載體210的製程。

參照圖4K，可藉由蝕刻製程移除金屬層213。因移除金屬層213，可暴露出第一鍍覆層145及UBM墊142。在移除金屬層213時，亦可自鈍化層的下表面部分地移除UBM墊142。因此，UBM墊142可自鈍化層130的下表面凹陷預定深度RC，使得UBM墊142的下表面可設置於相對高的水平高度上。

然後，返回參照圖3，可執行附裝連接端子150的製程以及回焊製程。可經由一系列製程製造根據示例性實施例的半導體封裝100A。

圖5為示出半導體封裝的另一實例的剖面示意圖。

參照圖5，在根據本揭露的另一示例性實施例的半導體封裝100B中，除UBM墊142、UBM通孔143、第一鍍覆層145及第二鍍覆層146以外，UBM層140a可更包括障壁層148。障壁層148可由導電材料形成，且可由與第一鍍覆層145及第二鍍覆層146不同的材料形成。障壁層148的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。可藉由障壁層148防止在UBM墊142與第一鍍覆層145及第二鍍覆層146之間形成金屬間化合物。此外，可藉由障壁層148改善UBM墊142與第一鍍覆層145及第二鍍覆層146之間的黏附性，使得可防止在製造製程中分離載體210時對第一鍍覆層145及第二鍍覆層146造成損害。在製造製程中，障壁層148可與UBM墊142一起自鈍化層的下表面凹陷，使得障 壁層148的下表面可設置於高於第一鍍覆層145的水平高度上。然而，障壁層148並不以此為限。

可將其他配置(例如，參照圖3至圖4K所述的內容)應用至根據另一示例性實施例的半導體封裝100B，且其詳細說明與上述內容交疊，因此不再予以贅述。

圖6為示出半導體封裝的另一實例的剖面示意圖。

參照圖6，在根據本揭露的另一示例性實施例的半導體封裝100C中，UBM層140b及140c可具有兩個結構。此外，阻焊層180可更設置於UBM層140b及140c上。第一UBM層140b可包括嵌置於鈍化層130中的UBM墊142以及嵌置於鈍化層130中並將連接構件120的重佈線層122與UBM墊142彼此電性連接的UBM通孔143。除UBM墊142及UBM通孔143以外，第二UBM層140c可更包括鍍覆層144。第一連接端子150a可連接至第一UBM層140b，第二連接端子150b可連接至第二UBM層140c，且第二連接端子150b可具有不同於第一連接端子150a的形式並由與第一連接端子150a不同的材料形成。亦即，在半導體封裝100C中，視接合墊的目的，鍍覆層144可僅形成於UBM墊142中的一些上。

第二UBM層140c的鍍覆層144可對應於UBM墊142的表面處理層。鍍覆層144的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。舉例而言，鍍覆層144可為錫(Sn)鍍覆層， 且可為用於焊接的層。鍍覆層144可包括單個層或多個層。UBM墊142可沿鍍覆層144的側表面在其至少一端處彎曲，且鍍覆層144的側表面的至少一些部分可由UBM墊142覆蓋。鍍覆層144的下表面可與鈍化層130的下表面設置於同一水平高度上，且UBM墊142的下表面可設置於高於鈍化層130的下表面的水平高度上。亦即，UBM墊142的下表面可設置於鈍化層130內。然而，鍍覆層144及UBM墊142並不以此為限。第一UBM層140b的UBM墊142可電性地及/或物理地連接至第二UBM層140c的UBM墊142。在半導體封裝100C中，UBM墊142可充當重佈線層，且可構成電路圖案或可如在圖6中所示於相鄰的連接端子150a與150b之間連接至彼此。

設置於第一UBM層140b上的第一連接端子150a可為焊料，且設置於第二UBM層140c上的第二連接端子150b可為例如銅柱。第一UBM層140b及第二UBM層140c中的任一者可根據與其連接的連接端子150a及150b的類型而選擇性地設置。當第二UBM層140c的鍍覆層144是由焊料形成的時，作為銅柱的第二連接端子150b可直接連接至第二UBM層140c。連接端子150a及150b的相對設置以及第一UBM層140b及第二UBM層140c根據連接端子150a及150b的相對設置進行的設置並不以圖6所示者為限。

阻焊層180可更設置於UBM墊142及鈍化層130上以保護UBM墊142。因此，連接端子150a及150b可被設置成朝阻 焊層180之外突出。阻焊層180可由例如感光性樹脂形成。若有必要，則亦可省略阻焊層180。

可將其他配置(例如，參照圖3至圖4K所述的內容)應用至根據另一示例性實施例的半導體封裝100C，且其詳細說明與上述內容交疊，因此不再予以贅述。

如上所述，根據本揭露中的示例性實施例，可提供一種半導體封裝，所述半導體封裝具有其中可簡化製程且可實作精細間距的UBM層的結構。

雖然本揭露已以示例性實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾。

100A:半導體封裝

111:第一半導體晶片

111B:凸塊

111P:連接墊

112:第二半導體晶片

112B:凸塊

112P:連接墊

113:第三半導體晶片

113B:凸塊

113P:連接墊

115:連接構件

120:連接構件

121:絕緣層

121a:第一絕緣層

121b:第二絕緣層

122:重佈線層

122a:第一重佈線層

122b:第二重佈線層

122c:第三重佈線層

123:通孔

123a:第一通孔

130:鈍化層

140:UBM層

142:UBM墊

143:UBM通孔

145:第一鍍覆層

146:第二鍍覆層

150:連接端子

160:包封體

170:底部填充樹脂

P:表面處理層

Claims (19)

1. 一種半導體封裝，包括：半導體晶片，具有上面設置有連接墊的主動面；連接構件，設置於所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊的重佈線層；鈍化層，設置於所述連接構件上；以及凸塊下金屬(UBM)層，嵌置於所述鈍化層中且電性連接至所述連接構件的所述重佈線層，其中所述UBM層包括：UBM墊，嵌置於所述鈍化層中，至少一個鍍覆層，設置於所述UBM墊上使得所述至少一個鍍覆層的側表面的至少一些部分被所述UBM墊覆蓋；以及UBM通孔，貫穿所述鈍化層的至少一些部分且將所述連接構件的所述重佈線層與所述UBM墊彼此電性連接，其中所述鍍覆層的下表面與所述鈍化層的下表面設置於同一水平高度上，且所述UBM墊的所述下表面設置於高於所述鍍覆層的所述下表面的水平高度上。
2. 如申請專利範圍第1項所述的半導體封裝，其中所述UBM墊具有多個彎曲部分以沿著所述鍍覆層的所述側表面延伸，且所述鍍覆層在所述UBM墊的下表面上全面性地設置在所述多個彎曲部分之間。
3. 如申請專利範圍第1項所述的半導體封裝，其中所述 UBM層更包括設置於所述鍍覆層與所述UBM墊之間的障壁層。
4. 如申請專利範圍第3項所述的半導體封裝，其中所述障壁層覆蓋所述鍍覆層的上表面及所述側表面的至少一些部分。
5. 如申請專利範圍第1項所述的半導體封裝，其中所述鍍覆層包括包含金(Au)的第一鍍覆層以及設置於所述第一鍍覆層與所述UBM墊之間且包含鎳(Ni)的第二鍍覆層。
6. 如申請專利範圍第1項所述的半導體封裝，其中所述鍍覆層包含錫(Sn)。
7. 如申請專利範圍第6項所述的半導體封裝，更包括設置於所述鍍覆層上的銅柱。
8. 如申請專利範圍第1項所述的半導體封裝，其中所述UBM層包括：第一UBM層，包括所述UBM墊、所述鍍覆層及所述UBM通孔；以及第二UBM層，由所述UBM墊及所述UBM通孔組成。
9. 如申請專利範圍第8項所述的半導體封裝，更包括連接至所述第一UBM層的第一連接端子以及連接至所述第二UBM層的第二連接端子，其中所述第一連接端子及所述第二連接端子包含不同的材料。
10. 如申請專利範圍第9項所述的半導體封裝，其中所述鍍覆層包含錫(Sn)，且所述第一連接端子是銅柱。
11. 如申請專利範圍第1項所述的半導體封裝，其中所述UBM通孔的與所述連接構件的所述重佈線層接觸的上表面的寬度大於所述UBM通孔的與所述UBM墊接觸的下表面的寬度。
12. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件是有機中介層。
13. 如申請專利範圍第1項所述的半導體封裝，其中所述半導體晶片包括處理器晶片及記憶體晶片，且所述處理器晶片及所述記憶體晶片經由所述連接構件彼此電性連接。
14. 一種半導體封裝，包括：半導體晶片，具有上面設置有連接墊的主動面；連接構件，設置於所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊的重佈線層；鈍化層，設置於所述連接構件上；凸塊下金屬(UBM)墊，嵌置於所述鈍化層中且電性連接至所述連接構件的所述重佈線層；以及至少一個鍍覆層，設置於所述UBM墊上使得所述至少一個鍍覆層的側表面的至少一些部分被所述UBM墊覆蓋，其中所述鍍覆層的下表面與所述鈍化層的下表面設置於同一水平高度上，且所述UBM墊的所述下表面設置於高於所述鍍覆層的所述下表面的水平高度上。
15. 如申請專利範圍第14項所述的半導體封裝，其中所述 連接構件包括與所述鈍化層接觸的絕緣層、嵌置於所述絕緣層中且與所述鈍化層接觸的第一重佈線層、設置於所述絕緣層上的第二重佈線層以及貫穿所述絕緣層的至少一些部分且將所述第一重佈線層與所述第二重佈線層電性連接至彼此的通孔，且所述通孔的與所述第二重佈線層接觸的上表面的寬度大於所述通孔的與所述第一重佈線層接觸的下表面的寬度。
16. 如申請專利範圍第14項所述的半導體封裝，其中所述UBM墊具有多個彎曲部分以沿著所述鍍覆層的所述側表面延伸，且所述鍍覆層在所述UBM墊的下表面上全面性地設置在所述多個彎曲部分之間。
17. 一種連接構件，用於半導體封裝，所述連接構件包括：重佈線層，被配置成將半導體晶片的連接墊與連接端子進行電性連接；鈍化層，設置於所述重佈線層上；凸塊下金屬(UBM)墊，嵌置於所述鈍化層中且電性連接至所述重佈線層；以及鍍覆層，設置於所述UBM墊中的每一者上使得所述鍍覆層的側表面的至少一部分被對應的所述UBM墊覆蓋，其中所述連接端子設置於所述UBM墊上，其中所述UBM墊中的每一者具有多個彎曲部分以沿著所述鍍覆層的所述側表面延伸，且所述鍍覆層在對應的所述UBM墊的下表面上全面性地設置在對應的所述UBM墊的所述多個彎曲部 分之間，其中所述鍍覆層的下表面與所述鈍化層的下表面設置於同一水平高度上，且所述UBM墊的所述下表面設置於高於所述鍍覆層的所述下表面的水平高度上。
18. 如申請專利第17項所述的連接構件，更包括：UBM通孔，貫穿所述鈍化層且將所述UBM墊連接至所述重佈線層，其中所述UBM通孔的與所述重佈線層接觸的第一表面的寬度大於所述UBM通孔的與所述UBM墊接觸的第二表面的寬度。
19. 如申請專利範圍第17項所述的連接構件，其中所述鍍覆層包括包含金(Au)的第一鍍覆層以及設置於所述第一鍍覆層與所述UBM墊之間且包含鎳(Ni)的第二鍍覆層。

Images