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TWI730716B - 積體電路與產生積體電路的方法 - Google Patents

積體電路與產生積體電路的方法 Download PDF

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TWI730716B
TWI730716B TW109112179A TW109112179A TWI730716B TW I730716 B TWI730716 B TW I730716B TW 109112179 A TW109112179 A TW 109112179A TW 109112179 A TW109112179 A TW 109112179A TW I730716 B TWI730716 B TW I730716B
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active
cell
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TW109112179A
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李健興
吳國暉
莊惠中
陳志良
田麗鈞
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台灣積體電路製造股份有限公司
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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    • H10D84/85—Complementary IGFETs, e.g. CMOS
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Abstract

一種積體電路包括第一單元及第二單元。具有沿第一方向之第一單元高度的第一單元包括在與第一方向不同之第二方向上延伸的第一主動區域及第二主動區域。第一主動區域在佈局圖中與第二主動區域重疊。具有第二單元高度之第二單元包括第一複數個主動區域及第二複數個主動區域。第一複數個主動區域及第二複數個主動區域在第二方向上延伸，且第一複數個主動區域在佈局圖中分別與第二複數個主動區域重疊。第一單元鄰接第二單元，且第一主動區域在佈局圖中與第一複數個主動區域中之一者對齊。

Description

積體電路與產生積體電路的方法
本案是關於一種積體電路，特別是一種具有垂直堆疊之主動區的混和單元高度的積體電路。
隨著製造半導體元件的不斷發展，具有不同單元高度的單元之佈局設計已在行業中廣泛實施。另外，需要佈局中之具有混合單元高度的更大單元密度，且需要有限面積內之各單元的更佳計算效能。
本案的一實施例揭露一積體電路。積體電路包括第一單元及第二單元。具有沿第一方向之第一單元高度的第一單元包括在與第一方向不同之第二方向上延伸的第一主動區域及第二主動區域。第一主動區域在佈局圖中與第二主動區域重疊。具有第二單元高度之第二單元包括第一複數個主動區域及第二複數個主動區域。第一複數個主動區域及第二複數個主動區域在第二方向上延伸，且第一複數個主動區域在佈局圖中分別與第二複數個主動區域重疊。 第一單元鄰接第二單元，且第一主動區域在佈局圖中與第一複數個主動區域中之一者對齊。
在另一實施例中，亦揭示一種積體電路，此積體電路包括具有第一單元高度之至少一個第一單元、具有與第一單元高度不同之第二單元高度的至少一個第二單元，以及具有與第一單元高度及第二單元高度不同之第三單元高度的至少一個第三單元。此至少一個第一單元包括第一主動區及第二主動區。此至少一個第二單元包括第一複數個主動區及第二複數個主動區。此至少一個第三單元包括第三複數個主動區及第四複數個主動區。第一主動區、第一複數個主動區及第三複數個主動區安置在第一層中，且第二主動區、第二複數個主動區及第四複數個主動區安置在第一層上方之第二層中。此至少一個第三單元安置在此至少一個第一單元與此至少一個第二單元之間，且鄰接此至少一個第一單元及此至少一個第二單元。
在另一實施例中，亦揭示一種產生積體電路的方法，該方法包含以下操作：產生積體電路之佈局，此包括產生具有第一單元高度之第一單元，其中第一單元包括第一主動區及與第一主動區重疊之第二主動區；產生具有與第一單元高度不同之第二單元高度的第二單元，其中第二單元包括第一複數個主動區及與第一複數個主動區重疊之第二複數個主動區；以及將第一單元佈置成鄰接第二單元，其中第一主動區以及第一複數個主動區中之一者在第一列中延伸；以及基於此佈局製造積體電路之至少一個元件。
100:積體電路
VDD:供電端子
VSS:供電端子
M1,M2:電晶體
ZN:輸出節點
I:輸入節點
110A:主動區
110B:主動區
111:主動區域
112:主動區域
113:主動區域
114:主動區域
121:導電區段
122:導電區段
123:導電區段
124:導電區段
130:閘極
130a:閘極條
130b:閘極條
130c:閘極條
130d:閘極條
130e:閘極條
141:電力導軌
142:電力導軌
151:金屬零區段
152:金屬零區段
153:金屬零區段
W1-W4:寬度
H1-H4:高度
161:通孔
162:通孔
163:通孔
164:通孔
165:通孔
300:積體電路
310A:主動區
310B:主動區
310C:主動區
310D:主動區
310E:主動區
310F:主動區
310G:主動區
310H:主動區
310I:主動區
310J:主動區
311a:主動區域
311b:主動區域
311c:主動區域
312a:主動區域
312b:主動區域
312c:主動區域
313a:主動區域
313b:主動區域
313c:主動區域
314a:主動區域
314b:主動區域
314c:主動區域
321a:導電區段
321b:導電區段
321c:導電區段
322a:導電區段
322b:導電區段
322c:導電區段
323a:導電區段
323b:導電區段
323c:導電區段
324a:導電區段
324b:導電區段
324c:導電區段
330a:閘極
330b:閘極
330c:閘極
330d:閘極條
330e:閘極條
330f:閘極條
330g:閘極條
330h:閘極條
341a:電力導軌
341c:電力導軌
342a:電力導軌
342c:電力導軌
CELL1,CELL2,CELL3,CELL4,CELL1a,CELL1b,CELL1c,CELL1d,CELL1e,CELL1f,CELL2a,CELL3a,CELL3b,CELL3c,CELL3d,CELL3e,CELL3f,CELL3g,CELL4a,CELL5:單元
400:積體電路
500:積體電路
600:積體電路
700:積體電路
800:積體電路
900:積體電路
1000:積體電路
1100:方法
1110:步驟
1120:步驟
1130:步驟
1200:方法
1210:步驟
1220:步驟
1230:步驟
1240:步驟
1250:步驟
1300:IC元件設計系統
1302:硬體處理器
1304:非暫時性電腦可讀儲存媒體
1306:指令
1308:匯流排
1310:I/O介面
1312:網路介面
1314:網路
1316:製造工具
1320:IC佈局設計
1322:設計規範
1400:IC製造系統
1420:設計室
1422:IC設計佈局圖
1430:遮罩室
1432:遮罩資料準備
1444:遮罩製造
1445:遮罩
1450:IC晶圓廠
1452:晶圓製造
1453:半導體晶圓
1460:IC元件
當結合隨附諸圖閱讀時，將自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實踐，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖為根據各種實施例之積體電路的部分之等效電路。
第2A圖為根據各種實施例的第1圖之積體電路的部分之透視圖。第2B圖為根據各種實施例之對應於第2A圖的一部分之積體電路的部分之平面圖中的佈局圖。
第3A圖為根據各種實施例之積體電路的部分之透視圖。
第3B圖為根據各種實施例之對應於第3A圖的一部分之積體電路的部分之平面圖中的佈局圖。第3C圖為根據各種實施例之對應於第3A圖的一部分之積體電路的部分之平面圖中的佈局圖。第3D圖為根據各種實施例之對應於第3A圖的一部分之積體電路的部分之平面圖中的佈局圖。
第4圖為根據各種實施例之積體電路的部分之平面圖中的佈局圖。
第5圖為根據各種實施例之積體電路的部分之平面圖中的佈局圖。
第6圖為根據各種實施例之積體電路的部分之平面圖中的佈局圖。
第7圖為根據各種實施例之積體電路的部分之平面圖中的佈局圖。
第8圖為根據各種實施例之積體電路的部分之平面圖中的佈局圖。
第9圖為根據各種實施例之積體電路的部分之平面圖中的佈局圖。
第10圖為根據各種實施例之積體電路的部分之平面圖中的佈局圖。
第11圖為根據本揭示案之一些實施例的產生用於製造積體電路的佈局設計之方法的流程圖。
第12圖為根據本揭示案之一些實施例的基於由第11圖的方法所產生之佈局設計來製造積體電路之方法的流程圖。
第13圖為根據本揭示案之一些實施例的用於設計積體電路佈局設計之系統的方塊圖。
第14圖為根據一些實施例之積體電路製造系統的方塊圖以及與其相關聯的積體電路製造流程。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述元件及佈置之特定實例以簡化本揭示案。當然，這些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上方形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實 例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
在本說明書中所使用之術語大體具有其在此項技術中及在使用每一術語之特定上下文中的一般含義。本說明書中實例之使用(包括本文中論述之任何術語的實例)僅為說明性的，且絕不限制本揭示案的實施例或任何例示性術語之範疇及含義。同樣，本揭示案並不限於本說明書中所給出之各種實施例。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，這些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。如本文中所使用，術語「及/或」包括相關聯的所列條目中之一或更多者的任何及所有組合。
如本文中所使用，「大約」、「約」、「大致」或「大體上」應大體代表給定值或範圍之任何近似的值，其中此值視其所屬之各種技術而變化，且此值的範疇應與熟習此項技術者所理解之最廣泛解釋相一致，以便涵蓋所有此修改及類似結構。在一些實施例中，其應大體意謂在給 定值或範圍的百分之二十內，較佳為百分之十內，且更佳為百分之五內。本文中所給出之數值為近似的，意謂若無明確陳述，則可推斷出術語「大約」、「約」、「大致」或「大體上」，或意謂其他近似值。
現參考第1圖。第1圖為根據各種實施例之積體電路100的部分之等效電路。為了說明，積體電路100包括電晶體M1及M2。電晶體M1的源極耦接至供電端子VDD，且電晶體M1的汲極耦接至輸出節點ZN。電晶體M2的源極耦接至供電端子VSS，且電晶體M2的汲極耦接至輸出節點ZN。電晶體M1的閘極及電晶體M2的閘極在積體電路100之輸入節點I處耦接在一起。在一些實施例中，積體電路100作為反相器。出於說明性目的，給出積體電路100之等效電路。積體電路100之各種配置皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，積體電路100為包括與、或、與非、多工器、正反器、鎖存器、緩存器或任何其他類型的邏輯電路之邏輯閘電路。
在一些實施例中，電晶體M1為第一導電類型FET(例如，P型)，且電晶體M2為與第一導電類型不同之第二導電類型FET(例如，N型)。出於說明性目的，給出電晶體M1至M2。電晶體M1至M2之各種配置皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，電晶體M1為N型電晶體，且電晶體M2為P型電晶體。
現參考第2A圖。第2A圖為根據各種實施例的第 1圖之積體電路100的部分之透視圖。為了說明，積體電路100包括主動區域111-114、導電區段121-124、閘極130、電力導軌141-142、金屬-零區段151-153，及通孔161-163。在一些實施例中，電力導軌141-142安置在第一層中。主動區域111-112及導電區段121-122安置在第一層上方之第二層中。主動區域113-114及導電區段123-124安置在第二層上方之第三層中。閘極130延伸穿過第一層、第二層及第三層。金屬-零區段151-153安置在第三層上方之第四層中。
參考第1圖及第2A圖，在一些實施例中，主動區域111-112、閘極130及導電區段121-122係關於(例如)第1圖之電晶體M2配置的。主動區域113-114、閘極130及導電區段123-124係關於(例如)第1圖之電晶體M1配置的。特定而言，導電區段121對應於電晶體M2的汲極，此汲極耦接至輸出節點ZN。導電區段122對應於電晶體M2的源極，此源極耦接至供電端子VSS。導電區段123對應於電晶體M1的源極，此源極耦接至供電端子VDD。導電區段124對應於電晶體M1的汲極，此汲極耦接至輸出節點ZN。閘極130用作彼此耦接之電晶體M1及M2的閘極。
繼續參考第2A圖，為了說明，主動區域111-114在x方向上延伸。主動區域111-112在z方向上與主動區域113-114分離。在一些實施例中，主動區域111-112用以具有第二導電類型(N型)，且主動區域113-114用 以具有與第二導電類型不同之第一導電類型(P型)。說明性地，主動區域111-112用作主動區110A，且主動區域113-114用作主動區110B。出於說明性目的，給出第2A圖之配置。主動區域111-114之各種配置皆在本揭示案之實施例預期範疇內。舉例而言，在各種實施例中，主動區域111-112具有P型導電類型，且主動區域113-114具有N型導電類型。在替代實施例中，主動區域111-114具有相同的導電類型。
為了說明，導電區段121-124在與x及z方向不同之y方向上延伸。如第2A圖中所示，導電區段121及122分別耦接至主動區域111及112，且導電區段123及124分別耦接至主動區域113及114。在一些實施例中，導電區段121-124由與其耦接之對應主動區域所穿透。在一些實施例中，在平面圖中，導電區段121與導電區段123重疊，且導電區段122與導電區段124重疊。
為了說明，如第2A圖中所示，閘極130沿y方向及z方向延伸，且安置在導電區段121、123與導電區段122、124之間。在一些實施例中，閘極130沿y方向橫跨主動區域111-114。
在一些實施例中，閘極130包括閘極介電層(未示出)及閘電極層(未示出)。在一些實施例中，閘極130形成在電晶體M1及M2的通道區域周圍，其中這些通道區域包括(例如)圓形/正方形導線、奈米平板(nanoslab)、奈米薄片(nano-sheet)、多橋通道(multi-bridge channel)、奈米環(nano-ring)之結構或任何其他適當種類之奈米結構。
電力導軌141-142在x方向上延伸，且沿y方向彼此分離。在一些實施例中，電力導軌141接收積體電路100之電壓VDD，且電力導軌142接收積體電路100之電壓VSS。
金屬-零區段151-153在x方向上延伸，且沿y方向彼此分離。在一些實施例中，金屬-零區段151耦接至第1圖之輸入節點I，以便將控制信號傳輸至閘極130用於控制電晶體M1及M2。金屬-零區段152耦接至第1圖之輸出節點ZN，用於自積體電路輸出輸出信號。
通孔161-165在z方向上延伸。通孔161耦接在導電區段123與電力導軌141之間。通孔162耦接在導電區段122與電力導軌142之間。通孔163耦接在導電區段122與導電區段124之間。通孔164耦接在閘極130與金屬-零區段151之間。通孔165耦接在導電區段124與金屬-零區段152之間。
現參考第2B圖。第2B圖為根據各種實施例之對應於第2A圖的一部分之積體電路100的部分之平面圖中的佈局圖。為了說明，積體電路100進一步包括閘極條130a-130e。在一些實施例中，閘極條130a-130e中之至少一者係關於(例如)閘極130配置的，且閘極條130a-130e中之其餘者稱作虛設閘極，其中在一些實施例中，「虛設」閘極被稱作並不如MOS元件的閘極那樣電連 接，在電路中不起作用。在一些實施例中，閘極條130a-130e在y方向上延伸。為了說明簡單，第2B圖中未示出導電區段121-124、電力導軌141-142、金屬-零區段151-153以及通孔161-165。
為了說明，第2A圖之主動區110A至110B用以具有寬度W1。如第2B圖中所示，主動區110A至110B在x方向上延伸，且在平面圖中彼此重疊。出於說明性目的，給出主動區110A至110B的配置。主動區110A至110B之各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，主動區110A及主動區110B具有彼此不同之寬度。
繼續參考第2B圖，為了說明，閘極條130a-130e橫跨主動區110A至110B。在一些實施例中，在佈局圖中，閘極條130a-130e及主動區110A至110B包括在單元CELL1中。此外，在一些實施例中，單元CELL1具有沿y方向之單元高度H1。出於說明性目的，給出單元CELL1的配置。單元CELL1之各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，僅一個閘極結構包括在單元CELL1中，而非多個閘極結構包括在單元CELL1中。
現參考第3A圖。第3A圖為根據各種實施例之積體電路300的部分之透視圖。為了說明，積體電路300包括主動區域311a-311c、312a-312c、313a-313c及314a-314c、導電區段321a-321c、322a-322c及 323a-323c及324a-324c、閘極330a-330c，以及電力導軌341a-341b及342a-342b。為了說明簡單，第3A圖中未示出金屬-零區段151-153及通孔161-165。
在一些實施例中，主動區域311a-311c、312a-312c、313a-313c及314a-314c係分別關於(例如)第2A圖之主動區域111-114配置的。為了說明，主動區域311a-311c、312a-312c、313a-313c及314a-314c在y方向上彼此分離。說明性地，主動區域311a-312a用以作為主動區310A。主動區域313a-314a用以作為主動區310B。主動區域311b-312b用以作為主動區310C。主動區域313b-314b用以作為主動區310D。主動區域311c-312c用以作為主動區310E。主動區域313c-314c用以作為主動區310F。在一些實施例中，主動區310A、310C、310E係關於(例如)第2B圖之主動區110A配置的，且主動區310B、310D、310F係關於(例如)第2B圖之主動區110B配置的。
導電區段321a-321c、322a-322c、323a-323c及324a-324c係分別關於(例如)第2A圖之導電區段121、122、123及124配置的。在一些實施例中，如第3A圖中所示，導電區段321a-321c、322a-322c、323a-323c及324a-324c在y方向上彼此分離。
閘極330a-330c係關於(例如)第2A圖之閘極130配置的。在一些實施例中，如第3A圖中所示，閘極 330a-330c在y方向上彼此分離。
為了說明，如第3A圖中所示，電力導軌341a-341b及342a-342b在y方向上彼此分離。
藉由第3A圖之配置，在一些實施例中，積體電路300藉由實施對應於電晶體的源極/汲極一起操作之多個主動區域而提供高效能計算能力。換言之，熟習此項技術者能夠藉由實施第3A圖之配置而實現期望的計算能力。
出於說明性目的，給出第3A圖之配置。積體電路300之各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，積體電路300包括相對於主動區域111、112、113及/或114配置之多於三個或少於三個主動區域。在各種實施例中，積體電路300僅包括一對電力導軌，而非具有電力導軌341c及342c。此外，在一些實施例中，閘極330a-330c形成為一閘極結構，及/或導電區段321a-321c、322a-322c、323a-323c及/或324a-324c形成為一導電區段結構。
現參考第3B圖。第3B圖為根據各種實施例之對應於第3A圖的一部分之積體電路300的部分之平面圖中的佈局圖。為了說明，積體電路300進一步包括閘極條330d-330h。閘極條330d-330h係關於(例如)閘極330a-330c配置的。在一些實施例中，閘極條330d-330h在y方向上延伸。為了說明簡單，第2B圖中未示出導電區段321a-321c、322a-322c、323a-323c及324a-324c以及電力導軌341a-341b及342a-342b。
為了說明，如第3B圖中所示，主動區310A至310F(各自具有為W1的寬度)在x方向上延伸。在佈局圖中，主動區310A至310B彼此重疊，主動區310C至310D彼此重疊，且主動區310E至310F彼此重疊。
在一些實施例中，如第3B圖中所示，主動區310A、310C及310E彼此靠近，且進一步與如第1圖的電晶體M2之對應元件一起操作。類似地，主動區310B、310D及310F彼此靠近，且進一步與如第1圖的電晶體M1之對應元件一起操作。
如上所述，在一些實施例中，主動區310A至310F佈置在如第3B圖中所繪示之積體電路300中的具有寬度W2之部分中。
繼續參考第3B圖，為了說明，閘極條330d-330h橫跨主動區310A-310F。在一些實施例中，在佈局圖中，閘極條330d-330h及主動區310-310F包括在單元CELL2中。此外，在一些實施例中，單元CELL2具有沿y方向之單元高度H2。在一些實施例中，單元高度H2為單元高度H1的兩倍。出於說明性目的，給出單元CELL2的配置。單元CELL2之各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，僅一個閘極結構包括在單元CELL2中，而非多個閘極結構包括在單元CELL2中。
現參考第3C圖。第3C圖為根據各種實施例之對應於第3A圖的一部分之積體電路300的部分之平面圖中 的佈局圖。關於第3B圖之實施例，為了易於理解，以相同元件符號表示第3C圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第3C圖中所示之元件的協作關係。
與第3B圖中之單元CELL2的實施例相比較，單元CELL3形成為包括主動區310A、310B、310E及310F，而非包括主動區310A至310F。在一些實施例中，單元CELL3具有沿y方向之單元高度H2。
現參考第3D圖。第3D圖為根據各種實施例之對應於第3A圖的一部分之積體電路300的部分之平面圖中的佈局圖。關於第3B圖之實施例，為了易於理解，以相同元件符號表示第3D圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第3D圖中所示之元件的協作關係。
與第3B圖中之單元CELL2的實施例相比較，單元CELL4形成為包括主動區310G、310H、310I及310J。主動區310G及310I係關於(例如)主動區310C配置的。主動區310H及310J係關於(例如)主動區310D配置的。
為了說明，主動區310G及310H彼此重疊，且主動區310I及310J彼此重疊。在一些實施例中，主動區310G至310J安置在主動區310A及310C之間。出於說明性目的，在第3D圖中給出主動區310G至310J的配置。各種實施皆在本揭示案之實施例預期範疇內。舉例 而言，在一些實施例中，主動區310G至310H經安置在主動區310A至310B/310E至310F旁邊，係關於(例如)主動區310A至310B配置的。在各種實施例中，另一設計之單元比單元CELL4包括更多的主動區以用於計算。
在一些實施例中，如第3D圖中所示，主動區310A、310C、310E、310G及310I彼此靠近，且進一步與如第1圖的電晶體M2之對應元件一起操作。類似地，主動區310B、310D、310F、310H及310J彼此靠近，且進一步與如第1圖的電晶體M1之對應元件一起操作。在一些實施例中，主動區310A至310H佈置在具有比寬度W1及W2大的寬度W3之部分中。
藉由第3D圖之配置，在一些實施例中，單元CELL4由於包括在單元中用於操作之更多主動區而提供比單元CELL1、單元CELL2及單元CELL3更高效能的計算能力。
在一些實施例中，單元CELL4具有沿y方向之單元高度H3。在一些實施例中，單元高度H3為單元高度H1的三倍。出於說明性目的，給出單元CELL4的配置。單元CELL4之各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，單元高度H3為單元高度H1的N倍，其中N為大於3之整數。
出於說明性目的，給出第3A圖至第3D圖之配置。第3A圖至第3D圖之各種實施在本揭示案之預期範疇內。 舉例而言，寬度W1、W2、W3隨積體電路之製造製程而變化。
現參考第4圖。第4圖為根據各種實施例之積體電路400的部分之平面圖中的佈局圖。為了說明，積體電路400包括單元CELL1a、CELL1b、CELL2a及CELL3a。在一些實施例中，單元CELL1a至CELL1b係關於(例如)第2B圖之單元CELL1配置的。單元CELL2a係關於(例如)第3B圖之單元CELL2配置的。單元CELL3a係關於(例如)第3C圖之單元CELL3配置的。
為了說明，單元CELL1a沿x方向鄰接單元CELL1b。如第4圖中所示，單元CELL1a之主動區的最頂部邊界線沿x方向與單元CELL1b之主動區的最頂部邊界線對齊。單元CELL1a沿y方向鄰接單元CELL2a。單元CELL1b沿y方向鄰接單元CELL3a。單元CELL2a及CELL3a沿x方向彼此鄰接。在一些實施例中，單元CELL2a之至少一個主動區的頂部邊界線沿x方向與單元CELL3a之至少一個主動區的頂部邊界線對齊。舉例而言，單元CELL2a之主動區310A至310B的頂部邊界線與單元CELL3a之主動區310A至310B的頂部邊界線對齊。換言之，包括在單元CELL2a中之主動區中的一者以及包括在單元CELL3a中之主動區中的一者係安置在佈局圖中之同一列中。
在一些實施例中，包括在第4圖至第10圖的多個 鄰接單元中之主動區的對齊配置亦包括(例如)多個鄰接單元之主動區的最底部邊界線及/或中心線彼此對齊。為了簡單起見，後文中省略了稱作彼此對齊之(包括在多個鄰接單元中之主動區的)特定部分。
出於說明性目的，給出第4圖之配置。各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，沿x方向，單元CELL2a之主動區310A至310B以及單元CELL3a之主動區310A至310B彼此對齊，而單元CELL2a之主動區310E至310F以及單元CELL3a之主動區310E至310F並不彼此對齊。
現參考第5圖。第5圖為根據各種實施例之積體電路500的部分之平面圖中的佈局圖。為了說明，積體電路500包括單元CELL1c、CELL1d、CELL3b及CELL4a。在一些實施例中，單元CELL1c至CELL1d係關於(例如)第2B圖之單元CELL1配置的。單元CELL3b係關於(例如)第3C圖之單元CELL3配置的。單元CELL4a係關於(例如)第3D圖之單元CELL4配置的。
為了說明，單元CELL1c沿y方向鄰接單元CELL1d。單元CELL1c及CELL1d沿x方向在一側上鄰接單元CELL3b且在相對側上鄰接單元CELL4a。在一些實施例中，單元CELL1c之主動區110A至110B沿x方向與單元CELL3b之主動區310A至310B以及單元CELL4a之主動區310H至310J對齊。單元CELL1d 之主動區110A至110B沿x方向與單元CELL3b之主動區310E至310F以及單元CELL4a之主動區310E至310F對齊。在一些實施例中，單元CELL1c/CELL1d之主動區110A/110B沿x方向與單元CELL4a之主動區中的一者及/或單元CELL3b之一個主動區對齊。換言之，在一些實施例中，包括在單元CELL1c及/或CELL1d中之主動區中的一者、包括在單元CELL3b中之主動區中的一者以及包括在單元CELL4a中之主動區中的一者係安置在佈局圖中之同一列中。
出於說明性目的，給出第5圖之配置。各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，單元CELL3b在一側上鄰接單元CELL1c及CELL1b，且在相對側上鄰接單元CELL4a。
現參考第6圖。第6圖為根據各種實施例之積體電路600的部分之平面圖中的佈局圖。關於第4圖及第5圖之實施例，為了易於理解，以相同元件符號表示第6圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第6圖中所示之元件的協作關係。
與第5圖之積體電路500的實施例相比較，為了說明，積體電路600進一步包括單元CELL1a、CELL2a、單元CELL3c且排除單元CELL3b。為了說明，單元CELL2a沿y方向安置在單元CELL1a與鄰近的單元CELL1c及CELL1d之間。單元CELL3c沿x方向鄰接 單元CELL1a，且沿y方向鄰接單元CELL4a。單元CELL4a沿x方向鄰接單元CELL1c、CELL1d及CELL2a。
如第6圖中所示，單元CELL3c之主動區310A至310B與單元CELL1a之主動區110A至110B對齊，且單元CELL3c之主動區310E至310F沿x方向與單元CELL2a之主動區310A至310B對齊。單元CELL2a之主動區310E至310F沿x方向與單元CELL4a之主動區310A至310B對齊。換言之，單元CELL3c之主動區310E至310F在佈局圖中直接被安置成沿y方向在單元CELL4a之主動區310A至310B旁邊。單元CELL1a之主動區110A至110B在佈局圖中直接被安置成沿y方向在單元CELL2a之主動區310A至310B旁邊。單元CELL2a之主動區310E至310F在佈局圖中直接被安置成沿y方向在單元CELL1c之主動區110A至110B旁邊。
出於說明性目的，給出第6圖之配置。各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，沿x方向，單元CELL3c之主動區310A至310B以及單元CELL1a之主動區110A至110B彼此對齊，而單元CELL23c之主動區310E至310F以及單元CELL2a之主動區310A至310B並不彼此對齊。
現參考第7圖。第7圖為根據各種實施例之積體電路700的部分之平面圖中的佈局圖。關於第4圖至第6 圖之實施例，為了易於理解，以相同元件符號表示第7圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第7圖中所示之元件的協作關係。
與第6圖中之積體電路600的實施例相比較，積體電路700進一步包括單元CELL1b、CELL3a及CELL3b。參考如上所述，單元CELL1b及單元CELL3a分別鄰接單元CELL1a及單元CELL2a。另外，單元CELL3b沿y方向鄰接單元CELL2a且沿x方向鄰接單元CELL1c及CELL1d。
如第7圖中所示，單元CELL3c之主動區310A至310B與單元CELL1a之主動區110A至110B及單元CELL1b之主動區110A至110B對齊。單元CELL3c之主動區310E至310F與單元CELL2a之主動區310A至310B及單元CELL3a之主動區310A至310B對齊。單元CELL2a之主動區310E至310F與單元CELL3a之主動區310E至310F及單元CELL4a之主動區310A至310B對齊。
在一些方法中，單元中之第一導電類型的主動區及第二導電類型的主動區係佈置在同一層中，且在y方向上彼此分離。這些單元中之兩個相鄰單元中之相同導電類型的主動區在x方向上對齊。此外，沿y方向上之兩個相反方向，高計算效能之單元與正常效能之單元相比具有一半的單個單元高度差。由於單元高度差，當正常效能之單元 沿y方向鄰接高計算效能之單元時，在佈局圖中，在正常效能之單元與高計算效能之單元之間會產生為一半的單個單元高度之空格。因此，在這些方法中，積體電路的佈局由於這些空格而遭受面積損失。
與前述方法相比較，藉由本揭示案之配置，當單元沿y方向彼此鄰接時，不會引發空格。因此，本揭示案中提供了更大的單元密度以及更佳的佈局靈活性。
出於說明性目的，給出第4圖至第7圖之配置。各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，以單元CELL2a替代單元CELL3a至CELL3c，以便獲得高計算效能。
現參考第8圖。第8圖為根據各種實施例之積體電路800的部分之平面圖中的佈局圖。為了說明，積體電路800包括單元CELL1e、CELL3d及CELL5。在一些實施例中，單元CELL1e係關於(例如)第2B圖之單元CELL1配置的。單元CELL3d係關於(例如)第3C圖之單元CELL3配置的。
如第8圖中所示，單元CELL5包括第一導電類型(例如，N型)之多個第一主動區，及第二導電類型(例如，P型)之多個第二主動區。第一主動區及第二主動區在佈局圖中彼此重疊。在一些實施例中，第一主動區係關於(例如)第3B圖之主動區310A、310C及310E配置的。第二主動區係關於(例如)第3B圖之主動區310B、310D及310F配置的。
在一些實施例中，單元CELL5之第一主動區彼此靠近，且進一步與如第1圖的電晶體M2之對應元件一起操作。類似地，單元CELL5之第二主動區彼此靠近，且進一步與如第1圖的電晶體M1之對應元件一起操作。在一些實施例中，單元CELL5之第一主動區及第二主動區係佈置在積體電路800中之具有比寬度W1至W3大的寬度W4之部分中。
為了說明，單元CELL5具有沿y方向之單元高度H4。在一些實施例中，單元高度H4為單元高度H1的五倍大。出於說明性目的，給出單元CEL5的配置。單元CELL5之各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，單元高度H4為鄰接單元CELL5之單元的單元高度之總和。
藉由第8圖中之單元CELL5的配置，在一些實施例中，單元CELL5由於包括在單元中用於操作之更多主動區而提供比單元CELL1至CELL4更高效能的計算能力。
繼續參考第8圖。單元CELL1e沿x方向鄰接單元CELL5，且沿y方向鄰接單元CELL3d。單元CELL3d沿x方向鄰接單元CELL5。在一些實施例中，單元CELL1e之主動區110A至110B與單元CELL5之第一主動區中的一個主動區以及第二主動區中的一個主動區對齊。單元CELL3d之主動區310A至310B及310E至310F與單元CELL5之第一主動區中的兩個主動區以及 第二主動區中的兩個主動區對齊。
現參考第9圖。第9圖為根據各種實施例之積體電路900的部分之平面圖中的佈局圖。關於第8圖之實施例，為了易於理解，以相同元件符號表示第9圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第9圖中所示之元件的協作關係。
與第8圖之積體電路800的實施例相比較，為了說明，積體電路900進一步包括單元CELL3e且排除單元CELL3d。在一些實施例中，單元CELL3e係關於(例如)第3C圖之單元CELL3配置的。
為了說明，單元CEL3e沿x方向鄰接單元CELL5。在一些實施例中，單元CELL3e之主動區310A至310B與單元CELL5之第一主動區中的一個主動區、第二主動區中的一個主動區以及單元CELL1e之主動區110A至110B對齊。此外，單元CELL3e之主動區310E至310F與單元CELL5之第一主動區中的另一個主動區以及第二主動區中的另一個主動區對齊。
現參考第10圖。第10圖為根據各種實施例之積體電路1000的部分之平面圖中的佈局圖。關於第10圖之實施例，為了易於理解，以相同元件符號表示第8圖及第9圖中之相同元件。為了簡要起見，本文中省略已在以上段落中詳細論述之類似元件的特定操作，除非需要介紹與第10圖中所示之元件的協作關係。
與第9圖中之積體電路900的實施例相比較，積體電路1000進一步包括單元CELL3d、單元CELL1f、CELL3f及單元CELL3g。在一些實施例中，單元CELL1f係關於(例如)第2B圖之單元CELL1配置的。單元CELL3f及CELL3g係關於(例如)第3C圖之單元CELL3配置的。
為了說明，單元CELL3d沿x方向鄰接單元CELL5且沿y方向鄰接單元CELL3f。單元CELL3f沿x方向鄰接單元CELL5。單元CELL1f安置在單元CELL3e與單元CELL3g之間，且沿x方向鄰接單元CELL5。單元CELL3g沿y方向鄰接單元CELL1f，且沿x方向鄰接單元CELL5。
如第10圖中所示，單元CELL3e之主動區310E至310F與單元CELL5之第一主動區中的另一個主動區、第二主動區中的另一個主動區以及單元CELL3d之主動區310A至310B對齊。單元CELL1f之主動區110A至110B與CELL5之第一主動區中的又一者、CELL5之第二主動區中的又一者以及單元CELL3d之主動區310E至310F對齊。此外，主動區310A至310B與CELL5之第一主動區中的又一些主動區、CELL5之第二主動區中的又一者以及單元CELL3f之主動區310A至310B對齊。主動區310E至310F與CELL5之第一主動區中的又一些主動區、CELL5之第二主動區中的又一者以及單元CELL3f之主動區310E至310F對齊。換言之， 單元CELL5之第一主動區的第一部分及單元CELL5之第二主動區的第一部分與鄰接單元CELL5之單元中所包括的主動區對齊。單元CELL5之第一主動區的第二部分及單元CELL5之第二主動區的第二部分不與鄰接單元CELL5之單元中所包括的主動區對齊。
在一些實施例中，單元CELL5之第一主動區及第二主動區的總數大於單元CELL1e、CELL3d及CELL3f中所包括之主動區的總數。類似地，單元CELL5之第一主動區及第二主動區的總數大於單元CELL3e、CELL1f及CELL3g中所包括之主動區的總數。
在一些方法中，例如，高計算效能單元在一層中包括第一導電類型之主動區及第二導電類型之主動區，這些第二導電類型之主動區被佈置成在第一導電類型之主動區旁邊。當兩個高計算效能單元沿y方向彼此鄰接時，在第一導電類型之主動區與第二導電類型之主動區之間不存在空間來佈置額外的主動區。
與上述這些方法相反，藉由本揭示案之配置，當兩個高計算效能單元沿y方向彼此鄰接且具有與前述方法相同的總單元高度時，第一導電類型之額外主動區可被佈置成在第一層中的兩個高計算效能單元之為第一導電類型的主動區旁邊，且第二導電類型之額外主動區可被佈置成在第二層中的兩個高計算效能單元之為第二導電類型的主動區旁邊。換言之，與某些方法相比較，可將用於操作之更多主動區添加至積體電路。因此，本揭示案在積體電路中 提供了更佳的佈局靈活性及單元效能。
出於說明性目的，給出第8圖至第10圖之配置。各種實施皆在本揭示案之實施例預期範疇內。舉例而言，在一些實施例中，單元CELL5之第一主動區及第二主動區的數目彼此不同。
現參考第11圖。第11圖為根據本揭示案之一些實施例的產生用於製造積體電路100、300、400、500、600、700、800、900或1000的佈局設計之方法1100的流程圖。應理解，可在由第11圖所示之製程之前、在其期間及在其之後提供額外操作，且可替代或消除以下所述操作中的一些而獲得方法1100之額外實施例。方法1100包括以下參考第7圖所描述之操作S1110至S1113。
在步驟1110中，執行產生具有單元高度H1之單元CELL1a。在一些實施例中，單元CELL1a包括主動區110A及與主動區110A重疊之主動區110B，如第2B圖中所示。
在步驟1120中，執行產生具有單元高度H2之單元CELL3c。在一些實施例中，單元CELL3c包括主動區310A至310B，以及與主動區310A至310B重疊之主動區310E至310F。
在步驟1130中，執行將單元CELL1a佈置成鄰接單元CELL3c。在一些實施例中，主動區110A以及主動區310A至310B中之一者在第一列中延伸，及/或主動區110B以及主動區310A至310B中之一者在第一列中 延伸。
在一些實施例中，方法1100進一步包括產生鄰接單元CELL1a及單元CELL3c之單元CELL2a的操作。特定而言，單元CELL3c包括主動區310A、310C及310E，以及分別與主動區310A、310C及310E重疊之主動區310B、310D及310F。在一些實施例中，單元CELL2a之主動區310A、310C及310E的數目大於單元CELL3c之主動區310A及310E的數目。此外，單元CELL2a之主動區310A、310C及310E中的一者以及主動區310A及310E中之一者在與第一列不同的第二列中延伸。在各種實施例中，單元CELL2a及單元CELL3c具有相同的單元高度，例如，單元高度H2。
在一些實施例中，方法1100進一步包括產生單元CELL4a之步驟，其中單元CELL4a包括主動區310A、310C、310E、310G及310I，以及與主動區310A、310C、310E、310G及310I重疊之主動區310B、310D、310F、310H及310J。方法1100進一步包括將單元CELL4a佈置成鄰接單元CELL1a、CELL2a及CELL3c之操作。在一些實施例中，單元CELL4a包括比單元CELL2a中所包括之主動區數目更大的數目個主動區，且單元CELL2a包括比單元CELL3c中所包括之主動區數目更大的數目個主動區。
在一些實施例中，方法1100進一步包括基於經由上述操作所產生之佈局來製造積體電路100、300、400、 500、600、700、800、900或1000中之至少一個元件的操作。
現參考第12圖。第12圖為根據本揭示案之一些實施例的基於第11圖之方法1100所產生的佈局設計來製造積體電路100、300、400、500、600、700、800、900或1000之方法1200的流程圖。應理解，可在由第11圖所示之製程之前、在其期間及在其之後提供額外操作，且可替代或消除以下所述操作中的一些而獲得方法1200之額外實施例。方法1200包括以下參考第3A圖及第4圖所描述之步驟S1210至S1250。
在步驟1210中，形成單元CELL1a、CELL1b、CELL2a及CELL3a之電力導軌341a-342a及341c-342c，並將其安置在第一層中。
在步驟1220中，將閘極330a-330c形成為穿過第一層、第一層上方之第二層以及第二層上方之第三層。在一些實施例中，閘極330a-330c中之每一者包括介面層(未示出)及在介面層之上的多晶矽(或聚合物)層(未示出)。在一些實施例中，閘極330a-330c進一步包括閘極介電層(未示出)及安置在介面層與聚合物層之間的金屬閘極層(未示出)。在一些實施例中，閘極330a-330c包括替代聚合物層之一或更多個金屬層。在各種實施例中，介面層包括介電材料(例如，包括二氧化矽(SiO2)或氧氮化矽(SiON))，且能夠藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他適當方法形成。 在一些實施例中，多晶矽層係藉由適當的沉積製程形成的，包括(例如)低壓化學氣相沉積(LPCVD)及電漿增強CVD(PECVD)。在一些實施例中，閘極介電層使用高介電常數之介電材料，包括(例如)二氧化鉿(HfO2)、Al2O3、鑭系元素氧化物、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其組合或其他適當材料，且閘極介電層係藉由ALD及/或其他適當方法形成的。金屬閘極層包括p型功函數金屬或n型功函數金屬，且藉由CVD、PVD及/或其他適當製程沉積。例示性p型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他適當的p型功函數材料，或其組合。例示性n型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適當的n型功函數材料，或其組合。一或更多個金屬層使用鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)及/或其他適當材料；且藉由CVD、PVD、鍍敷及/或其他適當製程形成。出於說明性目的，給出與閘極330a-330c相關聯之形式及/或材料。與閘極330a-330c相關聯之各種形式及/或材料在本揭示案之預期範疇內。
在一些實施例中，藉由被包括在多層堆疊中來實施閘極330a-330c，這些多層堆疊(例如)包括圓形/正方形導線、奈米平板、奈米薄片、多橋通道、奈米環之結構或任何其他適當種類之奈米結構。
在步驟1230中，在第二層中形成第4圖之單元 的主動區311a-311c及導電區段321a-321c、322a-322c。在一些實施例中，導電區段321a-321c、322a-322c係在主動區311a-311c形成之後形成。
在一些實施例中，在主動區311a-311c及導電區段321a-321c、322a-322c形成之後，在主動區311a-311c及導電區段321a-321c、322a-322c的形成物上方形成隔離層，以便使第二層中及之後第三層中的導電元件電隔離。
在步驟1240中，在第二層中形成第4圖之單元的主動區311a-311c及導電區段321a-321c、322a-322c。在一些實施例中，導電區段321a-321c、322a-322c係在主動區311a-311c形成之後形成。
如上所述，在一些實施例中，高效能單元(亦即，第4圖之單元CELL2a)之主動區以及正常單元(亦即，單元CELL1a至CELL1b及CELL3a)之主動區係在同一程序中形成及/或圖案化。
在步驟1250中，形成金屬-零區段151-153。在一些實施例中，形成佈置在金屬-零區段上方之金屬-一區段。金屬-零區段、金屬-一區段及/或更多金屬層的佈置係基於積體電路之實際金屬佈線。
在一些實施例中，方法1200亦包括在導電元件之間形成通孔(亦即，耦接在電路導軌141與導電區段123之間的通孔161，等)，用於實施積體電路。
第13圖為根據本揭示案之一些實施例的用於設計 積體電路佈局設計之系統的方塊圖。根據一些實施例，可使用IC元件設計系統1300來實施如以上關於第11圖所論述之方法1100的一或更多個操作。
在一些實施例中，IC元件設計系統1300為計算裝置，此計算裝置包括硬體處理器1302及非暫時性電腦可讀儲存媒體1304。非暫時性電腦可讀儲存媒體1304(除了其他以外)編碼有(亦即，儲存)電腦程式碼，亦即，一組可執行指令1306。藉由硬體處理器1302來執行指令1306(至少部分地)表示實施(例如)以上關於第11圖所論述之方法1100(後文中，稱為所述製程及/或方法)的一部分或全部之IC元件設計系統。
處理器1302經由匯流排1308電耦接至非暫時性電腦可讀儲存媒體1304。處理器1302亦經由匯流排1308電耦接至I/O介面1310及製造工具1316。網路介面1313亦經由匯流排1308電連接至處理器1302。網路介面1313連接至網路1314，使得處理器1302及非暫時性電腦可讀儲存媒體1304能夠經由網路1314連接至外部元件。處理器1302用以執行編碼於非暫時性電腦可讀儲存媒體1304中之指令1306，以便使IC元件設計系統1300可用於執行所述製程及/或方法的一部分或全部。在一或更多個實施例中，處理器1302為中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)及/或適當的處理單元。
在一或更多個實施例中，非暫時性電腦可讀儲存媒 體1304為電子的、磁性的、光學的、電磁的、紅外線的及/或半導體的系統(或設備或裝置)。舉例而言，非暫時性電腦可讀儲存媒體1304包括半導體或固態之記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟之一或更多個實施例中，非暫時性電腦可讀儲存媒體1304包括壓縮光碟唯讀記憶體(CD-ROM)、壓縮光碟-讀取/寫入(CD-R/W)及/或數位視訊光碟(DVD)。
在一或更多個實施例中，非暫時性電腦可讀儲存媒體1304儲存指令1306，這些指令1306用以使IC元件設計系統1300可用於執行所述製程及/或方法的一部分或全部。在一或更多個實施例中，非暫時性電腦可讀儲存媒體1304亦儲存資訊，此資訊促進執行所述製程及/或方法之一部分或全部。在各種實施例中，非暫時性電腦可讀儲存媒體1304儲存至少一個IC佈局設計1320或至少一個設計規範1322(每一者在以上關於第2B圖、第3B圖至第10圖以及第11圖之方法1100進行了論述)中之一者或其組合。
IC元件設計系統1300包括I/O介面1310。I/O介面1310耦接至外部電路系統。在各種實施例中，I/O介面1310包括鍵盤、小鍵盤、滑鼠、跟蹤球、觸控板、顯示器、觸控式螢幕及/或遊標方向鍵中之一者或其組合，以用於將資訊及命令傳達至處理器1302及/或自處理器1302傳達資訊及命令。
IC元件設計系統1300亦包括耦接至處理器1302之網路介面1313。網路介面1313允許IC元件設計系統1300與連接了一或更多個其他電腦系統之網路1314通訊。網路介面1313包括無線網路介面，諸如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，以太網路、USB或IEEE-1364。在一或更多個實施例中，所述製程及/或方法的一部分或全部在兩個或更多個系統1300中實施。
IC元件設計系統1300亦包括耦接至處理器1302之製造工具1316。製造工具1316用以根據處理器1302所處理之設計檔案來製造積體電路(例如，第1圖中所繪示之積體電路100)。
IC元件設計系統1300用以經由I/O介面1310接收資訊。經由I/O介面1310接收之資訊包括至少一個設計規則指令、至少一個準則集合、至少一個設計規則、至少一個DRM及/或用於由處理器1302處理之其他參數中的一者或其組合。經由匯流排1308將資訊傳送至處理器1302。IC元件設計系統1300用以經由I/O介面1310傳輸及/或接收與使用者介面有關之資訊。
在一些實施例中，將所述製程及/或方法的一部分或全部實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為作為額外軟體應用程式的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為 軟體應用程式之插件。在一些實施例中，將所述製程及/或方法中之至少一者實施為作為EDA工具的一部分之軟體應用程式。在一些實施例中，使用諸如可購自CADENCE設計系統有限公司之VIRTUOSO®或另一適當佈局產生工具來產生IC佈局圖。
在一些實施例中，將製程實現為儲存在非暫時性電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部的/可移除的及/或內部的/內嵌式的儲存器或記憶體單元，例如，光碟(諸如，DVD)、磁碟(諸如，硬碟)、半導體記憶體(諸如，ROM、RAM、記憶卡)及其類似者中的一或更多者。
藉由可用以實施第11圖之方法1100的一或更多個操作，IC元件設計系統1300及非暫時性電腦可讀儲存媒體(例如，非暫時性電腦可讀儲存媒體1304)實現了以上關於第11圖中之方法1100所論述的益處。
第14圖為根據本揭示案之一些實施例的IC製造系統1400之方塊圖以及與其相關聯之IC製造流程。在一些實施例中，基於佈局圖，使用IC製造系統1400製造(A)一或更多個半導體遮罩或(B)半導體積體電路之層中的至少一個元件中的至少一者。
在第14圖中，IC製造系統1400包括在與製造IC元件1460有關的設計、開發及製造週期及/或服務中彼此交互的實體，諸如，設計室1420、遮罩室1430及IC製造商/製造廠(「晶圓廠」)1450。系統1400中之 實體藉由通訊網路進行連接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如，內部網路及網際網路。通訊網路包括有線的及/或無線的通訊頻道。每一實體與其他實體中之一或更多者交互，並向其他實體中之一或更多者提供服務及/或自其他實體中之一或更多者接收服務。在一些實施例中，設計室1420、遮罩室1430及IC晶圓廠1450中之兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室1420、遮罩室1430及IC晶圓廠1450中之兩者或更多者在共用設施中共存且使用共用資源。
設計室(或設計團隊)1420基於以上關於第2B圖、第3B圖至第10圖所論述之第11圖的方法1100來產生IC設計佈局圖(或設計)1422。IC設計佈局圖1422包括各種幾何圖案，這些幾何圖案對應於構成待製造之IC元件1460之各種元件的金屬、氧化物或半導體層之圖案。各種層相組合以形成各種IC特徵。舉例而言，IC設計佈局圖1422的一部分包括待形成在半導體基板(諸如，矽晶圓)中之各種IC特徵，諸如，主動區、閘電極、源極與汲極、層間互連的金屬接線或通孔，以及用於接合襯墊之開口；以及安置在半導體基板上之各種材料層。設計室1420實施包括第11圖之方法1100(以上關於第2B圖、第3B圖至第10圖所論述)的適當設計程序，以形成IC設計佈局圖1422。此設計程序包括邏輯設計、實體設計或放置與佈線中之一或更多者。IC設計佈局圖1422呈現在 具有幾何圖案之資訊的一或更多個資料檔案中。舉例而言，可以GDSII檔案格式或DFII檔案格式來表達IC設計佈局圖1422。
遮罩室1430包括資料準備1432及遮罩製造1444。遮罩室1430使用IC設計佈局圖1422來製造一或更多個遮罩1445，以用於根據IC設計佈局圖1422來製造IC元件1460之各個層。遮罩室1430執行遮罩資料準備1432，其中IC設計佈局圖1422被轉譯成代表性資料檔案(「RDF」)。遮罩資料準備1432將RDF提供給遮罩製造1444。遮罩製造1444包括遮罩寫入機。遮罩寫入機將RDF轉換為基板(諸如，遮罩(主光罩)1445或半導體晶圓1453)上的影像。遮罩資料準備1432操縱設計佈局圖1422以符合遮罩寫入機之特定特性及/或IC晶圓廠1450之要求。在第14圖中，將遮罩資料準備1432及遮罩製造1444繪示為單獨元件。在一些實施例中，將遮罩資料準備1432及遮罩製造1444共同稱作遮罩資料準備。
在一些實施例中，遮罩資料準備1432包括光學鄰近校正(OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由衍射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局圖1422。在一些實施例中，遮罩資料準備1432包括另外的解析度增強技術(RET)，諸如，離軸照射、次解析度輔助特徵、相轉移遮罩、其他適當技術，及其類似者或其組合。在一些實施例 中，亦使用反向微影技術(ILT)，其將OPC視為反向成像問題。
在一些實施例中，遮罩資料準備1432包括遮罩規則檢查器(MRC)，其藉由一組遮罩創建規則來檢查已經歷OPC中之處理的IC設計佈局圖1422，這些遮罩創建規則含有某些幾何形狀及/或連接性限制，以確保足夠的容限，解決半導體製造製程中的易變性，及其類似者。在一些實施例中，MRC修改IC設計佈局圖1422，以補償遮罩製造1444期間之限制，此可撤銷OPC所執行之修改的一部分以便符合遮罩創建規則。
在一些實施例中，遮罩資料準備1432包括微影製程檢查(LPC)，其模擬將由IC晶圓廠1450實施以製造IC元件1460的處理。LPC基於IC設計佈局圖1422來模擬此處理，以創建模擬製造的元件，諸如，IC元件1460。LPC模擬中之處理參數可包括與IC製造週期之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深(「DOF」)、遮罩誤差增強因素(「MEEF」)、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已創建了模擬製造的元件之後，若模擬元件之形狀不夠接近以滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1422。
應理解，出於清楚之目的，已簡化了遮罩資料準備1432之以上描述。在一些實施例中，資料準備1432包括 諸如邏輯運算(LOP)之額外特徵，以根據製造規則來修改IC設計佈局圖1422。另外，可以多種不同次序來執行在資料準備1432期間應用於IC設計佈局圖1422之處理。
在遮罩資料準備1432之後且在遮罩製造1444期間，基於經修改的IC設計佈局圖1422來製造遮罩1445或遮罩1445之群組。在一些實施例中，遮罩製造1444包括基於IC設計佈局圖1422來執行一或更多次微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束之機制基於經修改的IC設計佈局圖1422在遮罩(光罩或主光罩)1445上形成圖案。可以各種技術形成遮罩1445。在一些實施例中，使用二元技術形成遮罩1445。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用以曝光已塗佈在晶圓上之影像敏感材料層(例如，光阻劑)的輻射束(諸如，紫外線(UV)光束)被不透明區域阻擋並透射經過透明區域。在一個實例中，遮罩1445之二元遮罩版本包括透明基板(例如，熔融石英)及塗佈在二元遮罩的不透明區域中之不透明材料(例如，鉻)。在另一實例中，使用相轉移技術形成遮罩1445。在遮罩1445之相轉移遮罩(PSM)版本中，形成於相轉移遮罩上之圖案中的各種特徵用以具有合適的相位差，以便增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。藉由遮罩製造1444產生之(若干)遮罩用於多種製程中。舉例而言，此(這些)遮罩用於離子佈植製程中以在半導體晶圓1453中形成各種摻雜區域，用於蝕刻製程中以在 半導體晶圓1453中形成各種蝕刻區域，及/或用在其他適當製程中。
IC晶圓廠1450包括晶圓製造1452。IC晶圓廠1450為IC製造公司，其包括用於製造多種不同IC產品之一或更多個製造設施。在一些實施例中，IC晶圓廠1450為半導體代工廠。舉例而言，可能存在用於複數個IC產品之前端製造(前端工序(FEOL)製造)的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後端製造(後端工序(BEOL)製造)，且第三製造設施可為代工廠公司提供其他服務。
IC晶圓廠1450使用由遮罩室1430製造之(若干)遮罩1445來製造IC元件1460。因此，IC晶圓廠1450至少間接地使用IC設計佈局圖1422來製造IC元件1460。在一些實施例中，由IC晶圓廠1450使用(若干)遮罩1445來製造半導體晶圓1453以形成IC元件1460。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1422來執行一或更多次微影曝光。半導體晶圓1453包括矽基板或其上形成有材料層之其他合適基板。半導體晶圓1453進一步包括各種摻雜區域、介電特徵、多層級互連及其類似者(在後續製造步驟中形成)中之一或更多者。
如上所述，本揭示案中之積體電路包括不同單元高度之單元。藉由實施互補場效應電晶體結構，消除了正常單元與鄰接這些正常單元之高效能單元之間的空格。因此， 本揭示案提供了具有高單元密度及良好佈局靈活性之積體電路。
在一些實施例中，揭示一種積體電路，其包括具有第一高度之第一單元，及具有與第一高度不同之第二高度的第二單元。第一單元包括第一主動區及第二主動區。第一主動區及第二主動區在與第一方向上不同之第二方向上延伸，且第一主動區在佈局圖中與第二主動區重疊。第二單元包括彼此分離之第一複數個主動區及彼此分離之第二複數個主動區。第一複數個主動區及第二複數個主動區在第二方向上延伸，且第一複數個主動區在佈局圖中分別與第二複數個主動區重疊。第一單元鄰接第二單元，且第一主動區之最頂部邊界線在佈局圖中與第一複數個主動區中之一者的最頂部邊界線對齊。在一些實施例中，第一複數個主動區之數目及第二複數個主動區之數目相同且大於或等於三。在一些實施例中，此積體電路進一步包括具有第二單元高度之第三單元。第三單元包括彼此分離之第三複數個主動區及彼此分離之第四複數個主動區，其中第三複數個主動區及第四複數個主動區在第二方向上延伸，且第三複數個主動區在佈局圖中分別與第四複數個主動區重疊。第三複數個主動區之數目小於第一複數個主動區。第一單元鄰接第二單元及第三單元。在一些實施例中，此積體電路進一步包括第四單元，此第四單元具有與第一單元高度及第二單元高度不同之第三單元高度。第四單元包括彼此分離之第五複數個主動區及彼此分離之第六複數個主動區， 其中第五複數個主動區及第六複數個主動區在第二方向上延伸，且第五複數個主動區在佈局圖中分別與第六複數個主動區重疊。第一單元安置在第二單元與第三單元之間且鄰接第二單元，且第五複數個主動區中之一者的最頂部邊界線與第一主動區以及第一複數個主動區中之一者的最頂部邊界線對齊。在一些實施例中，第一複數個主動區及第二複數個主動區之總數大於包括在鄰接第一複數個主動區及第二複數個主動區的單元中之主動區的總數。在一些實施例中，此積體電路進一步包括具有第二單元高度之第三單元。第三單元包括至少三個第三主動區及至少三個第四主動區，其中此至少三個第三主動區及此至少三個第四主動區在第二方向上延伸，且此至少三個第三主動區與此至少三個第四主動區重疊。第三單元鄰接第一單元及第二單元。在一些實施例中，此至少三個第三主動區中之一者的最頂部邊界線與第一主動區之最頂部邊界線對齊。在一些實施例中，此至少三個第三主動區中之一者的最頂部邊界線及此至少三個第四主動區中之一者的最頂部邊界線與第一複數個主動區中之一者以及第二複數個主動區中之一者對齊。
在一些實施例中，亦揭示一種積體電路，此積體電路包括具有第一單元高度之至少一個第一單元、具有與第一單元高度不同之第二單元高度的至少一個第二單元，以及具有與第一單元高度及第二單元高度不同之第三單元高度的至少一個第三單元。此至少一個第一單元包括第一主 動區及第二主動區。此至少一個第二單元包括第一複數個主動區及第二複數個主動區。此至少一個第三單元包括第三複數個主動區及第四複數個主動區。第一主動區、第一複數個主動區及第三複數個主動區安置在第一層中，且第二主動區、第二複數個主動區及第四複數個主動區安置在第一層上方之第二層中。此至少一個第三單元安置在此至少一個第一單元與此至少一個第二單元之間，且鄰接此至少一個第一單元及此至少一個第二單元。在一些實施例中，第一單元高度小於第二單元高度，且第二單元高度小於第三單元高度。在一些實施例中，其中第一複數個主動區之數目小於第三複數個主動區之數目。在一些實施例中，此積體電路進一步包括具有第二單元高度之至少一個第四單元。此至少一個第四單元包括在第一層中之第五複數個主動區以及在第二層中之第六複數個主動區。此至少一個第一單元包括四個第一單元，此至少一個第二單元包括三個第二單元，此至少一個第三單元包括一個第三單元，且此至少一個第四單元包括一個第四單元。此一個第四單元沿第一方向安置在四個第一單元中之一個第一單元與四個第一單元中之另兩個相鄰的第一單元之間，且此第四單元沿第二方向在其一側上鄰接三個第二單元中之一個第二單元，且在其一相對側上鄰接此一個第三單元以及三個第二單元中之另一第二單元，其中此另一第二單元鄰接此一個第三單元。此另兩個相鄰的第一單元沿第二方向在其一側上鄰接此一個第三單元且在其一相對側上鄰接三個第二單元中 之另一第二單元。四個第一單元中之此另一個第一單元沿第一方向鄰接此一個第二單元，且沿第二方向鄰接此一個第一單元。在一些實施例中，此至少一個第一單元包括兩個第一單元，此至少一個第二單元包括四個第二單元，且此至少一個第三單元包括一個第三單元。兩個第一單元中之一個第一單元沿第一方向鄰接四個第二單元之兩個相鄰的第二單元，且沿第二方向在此一個第三單元之一側上鄰接此一個第三單元，其中兩個相鄰的第二單元在此一個第三單元之此側上鄰接此第三單元。兩個第一單元中之另一個第一單元安置在四個第二單元中之另兩個第二單元之間，且此另一個第一單元在此一個第三單元之相對側上鄰接此一個第三單元，其中另兩個第二單元在此一個第三單元之此相對側上鄰接此第三單元。在一些實施例中，此至少一個第二單元包括第一複數個第二單元，及鄰接第一複數個第二單元之第二複數個第二單元。第一複數個第二單元中之每一者中的主動區之數目與第二複數個第二單元中之每一者中的主動區之數目不同。在一些實施例中，此至少一個第一單元包括複數個第一單元。此至少一個第二單元沿第一方向鄰接這些第一單元且沿與第一方向不同之第二方向鄰接此至少一個第三單元。
在一些實施例中，亦揭示一種方法，此方法包括以下操作：產生積體電路之佈局，此包括產生具有第一單元高度之第一單元，其中第一單元包括第一主動區及與第一主動區重疊之第二主動區；產生具有與第一單元高度不同 之第二單元高度的第二單元，其中第二單元包括第一複數個主動區及與第一複數個主動區重疊之第二複數個主動區；以及將第一單元佈置成鄰接第二單元，其中第一主動區以及第一複數個主動區中之一者在第一列中延伸；以及基於此佈局製造積體電路之至少一個元件。在一些實施例中，產生積體電路之佈局進一步包括以下操作：產生鄰接第一單元及第二單元之第三單元，其中第三單元包括第三複數個主動區以及與第三複數個主動區重疊之第四複數個主動區。第三複數個主動區之數目大於第一複數個主動區之數目。第三複數個主動區中之一者及第一複數個主動區中之一者在與第一列不同之第二列中延伸。在一些實施例中，第二單元及第三單元具有相同的單元高度。在一些實施例中，第三複數個主動區之數目及第四複數個主動區之數目相同且等於三。在一些實施例中，產生積體電路之佈局進一步包括以下操作：產生第二單元高度之第三單元，其中此第三單元包括第三複數個主動區以及與第三複數個主動區重疊之第四複數個主動區；產生第三單元高度之第四單元，其中第四單元包括第五複數個主動區以及與第五複數個主動區重疊之第六複數個主動區；以及將第四單元佈置成鄰接第二單元及第三單元。第四單元包括比第三單元中所包括之主動區數目更大的數目個主動區，且第三單元包括比第二單元中所包括之主動區數目更大的數目個主動區。
前文概述了若干實施例之特徵，使得熟習此項技術 者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技術者亦應認識到，這些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文作出各種改變、代替及替換。
300:積體電路
310A:主動區
310B:主動區
310C:主動區
310D:主動區
310E:主動區
310F:主動區
311a:主動區域
311b:主動區域
311c:主動區域
312a:主動區域
312b:主動區域
312c:主動區域
313a:主動區域
313b:主動區域
313c:主動區域
314a:主動區域
314b:主動區域
314c:主動區域
321a:導電區段
321b:導電區段
321c:導電區段
322a:導電區段
322b:導電區段
322c:導電區段
323a:導電區段
323b:導電區段
323c:導電區段
324a:導電區段
324b:導電區段
324c:導電區段
330a:閘極
330b:閘極
330c:閘極
341a:電力導軌
341c:電力導軌
342a:電力導軌
342c:電力導軌

Claims (10)

  1. 一種積體電路，包括：一第一單元，具有沿一第一方向之一第一單元高度，包括一第一主動區及一第二主動區，其中該第一主動區及該第二主動區在與該第一方向不同之一第二方向上延伸，且該第一主動區在一佈局圖中與該第二主動區重疊；以及一第二單元，具有與該第一單元高度不同之一第二單元高度，其中該第二單元包括彼此分離之一第一複數個主動區及彼此分離之一第二複數個主動區，其中該第一複數個主動區及該第二複數個主動區在該第二方向上延伸，且該第一複數個主動區在該佈局圖中分別與該第二複數個主動區重疊；其中該第一單元鄰接該第二單元，且該第一主動區之一最頂部邊界線在該佈局圖中與該第一複數個主動區中之一者的一最頂部邊界線對齊。
  2. 如請求項1所述之積體電路，其中該第一複數個主動區之數目及該第二複數個主動區之數目相同且大於或等於三。
  3. 如請求項2所述之積體電路，進一步包括：一第三單元，具有與該第一單元高度及該第二單元高度不同之一第三單元高度，其中該第三單元包括彼此分離之一第三複數個主動區及彼此分離之一第四複數個主動區， 其中該第三複數個主動區及該第四複數個主動區在該第二方向上延伸，且該第三複數個主動區在該佈局圖中分別與該第四複數個主動區重疊；其中該第三複數個主動區之數目小於該第一複數個主動區；其中該第一單元鄰接該第二單元及該第三單元。
  4. 如請求項3所述之積體電路，進一步包括：一第四單元，具有該第三單元高度，其中該第四單元包括彼此分離之一第五複數個主動區及彼此分離之一第六複數個主動區，其中該第五複數個主動區及該第六複數個主動區在該第二方向上延伸，且該第五複數個主動區在該佈局圖中分別與該第六複數個主動區重疊；其中該第一單元安置在該第二單元與該第三單元之間且鄰接該第二單元、第三單元及該第四單元，以及該第五複數個主動區中之一者的一最頂部邊界線與該第一複數個主動區中之一者的一最頂部邊界線對齊。
  5. 如請求項1所述之積體電路，進一步包括：一第三單元，具有與該第一單元高度及該第二單元高度不同之一第三單元高度，其中該第三單元包括彼此分離之一第三複數個主動區及彼此分離之一第四複數個主動區，其中該第三複數個主動區及該第四複數個主動區在該第二方向上延伸，且該第三複數個主動區在該佈局圖中分別與 該第四複數個主動區重疊；其中該第二單元鄰接該第一單元及該第三單元；其中該第一複數個主動區及該第二複數個主動區之一總數大於包括在鄰接該第一複數個主動區及該第二複數個主動區的單元中之主動區的一總數。
  6. 如請求項1所述之積體電路，進一步包括：一第三單元，具有該第二單元高度，其中該第三單元包括至少三個第三主動區及至少三個第四主動區，其中該至少三個第三主動區及該至少三個第四主動區在該第二方向上延伸，且該至少三個第三主動區與該至少三個第四主動區重疊；其中該第三單元鄰接該第一單元及該第二單元。
  7. 如請求項6所述之積體電路，其中該至少三個第三主動區中之一者的一最頂部邊界線與該第一複數個主動區中之一者的一最頂部邊界線對齊。
  8. 一種積體電路，包括：至少一個第一單元，具有一第一單元高度，包括一第一主動區及一第二主動區；至少一個第二單元，具有與該第一單元高度不同之一第二單元高度，其中該至少一個第二單元包括一第一複數個主動區及一第二複數個主動區；以及 至少一個第三單元，具有與該第一單元高度及該第二單元高度不同之一第三單元高度，其中該至少一個第三單元包括一第三複數個主動區及一第四複數個主動區；其中該第一主動區、該第一複數個主動區及該第三複數個主動區安置在一第一層中，且該第二主動區、該第二複數個主動區及該第四複數個主動區安置在該第一層上方之一第二層中；其中該至少一個第三單元安置在該至少一個第一單元與該至少一個第二單元之間，且鄰接該至少一個第一單元及該至少一個第二單元。
  9. 一種產生積體電路的方法，包括：產生一積體電路之一佈局，包括：產生具有一第一單元高度之一第一單元，其中該第一單元包括一第一主動區及與該第一主動區重疊之一第二主動區；產生具有與該第一單元高度不同之一第二單元高度的一第二單元，其中該第二單元包括一第一複數個主動區及與該第一複數個主動區重疊之一第二複數個主動區；以及將該第一單元佈置成鄰接該第二單元，其中該第一主動區以及該第一複數個主動區中之一者在一第一列中延伸；以及基於該佈局製造該積體電路之至少一個元件。
  10. 如請求項9所述之產生積體電路的方法，其中產生該積體電路之該佈局進一步包括：產生一第三單元，其中該第三單元包括一第三複數個主動區以及與該第三複數個主動區重疊之一第四複數個主動區；其中該第三複數個主動區之數目與該第一複數個主動區之數目不同；其中該第三複數個主動區中之一者及該第一複數個主動區中之一者在與該第一列不同之一第二列中延伸。
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