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TWI730024B - 半導體裝置之形成方法 - Google Patents

半導體裝置之形成方法 Download PDF

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TWI730024B
TWI730024B TW105143315A TW105143315A TWI730024B TW I730024 B TWI730024 B TW I730024B TW 105143315 A TW105143315 A TW 105143315A TW 105143315 A TW105143315 A TW 105143315A TW I730024 B TWI730024 B TW I730024B
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嚴永松
劉如淦
林緯良
陳欣志
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例係關於製造半導體元件的方法。此方法包括形成第一可流動材料層於基板之上。第一區域中第一可流動材料層之上表面高於第二區域中第一可流動材料層之上表面。此方法亦包括在第一區域中形成犧牲插塞以覆蓋第一可流動材料層，在第一區域中犧牲插塞之上及第二區域中第一可流動材料層之上形成第二可流動材料層。執行第一下凹製程以致第一區域中之第二可流動材料層被移除。執行第二下凹製程於第二區域中之第二可流動材料層，此時第一可流動材料層被第一區域之犧牲插塞保護。

Description

半導體裝置之形成方法
本發明實施例係有關於一種半導體裝置之形成方法，且特別有關於一種平坦化膜層之方法。
半導體積體電路產業經歷快速成長。積體電路設計與材料的科技發展生產了數世代的積體電路，其中每個世代具備比上個世代更小及更複雜的電路。在積體電路發展的進程中，功能密度(即每一晶片面積上的內連線元件數目)逐漸增加，而幾何尺寸(即最小可由製造過程創造的零件(或線))則縮小。
通常上述尺寸縮小的製程可藉由增加生產效率及降低相關成本而提供效益，但尺寸的微縮化亦增加了積體電路製程及製造的困難度。為了實現這些進展，需要在積體電路製程及製造上有同樣的發展。雖然現有的製造積體電路元件的方法對於原目的來說已經足夠，其並非在各個面向皆令人滿意。舉例來說，平坦化膜層(planarizing a film layer)仍需被改善。
一種半導體裝置之形成方法，包括：形成第一可流動材料(flowable-material,FM)層於基板之上，上述基板具第 一區域及第二區域，其中第一區域中第一可流動材料層之上表面高於第二區域中第一可流動材料層之上表面；形成犧牲插塞(plug)以覆蓋第一區域中之第一可流動材料層；於第一區域中之犧牲插塞上，及第二區域中之第一可流動材料層上形成第二可流動材料層；執行第一下凹製程以移除第一區域中之第二可流動材料層；以及執行第二下凹製程於第二區域中之第二可流動層上，此時在第一區域中之第一可流動材料層受犧牲插塞保護。
100:方法
102、104、106、108、110、112、114、116:步驟
200:元件
210:基板
212:第一區域
214:第二區域
220:特徵
220T:特徵頂部
310:第一可流動材料層
310A、310B、310A’、310B’:第一可流動材料層之上表面
410:犧牲層
420:犧牲插塞
510:第二可流動材料層
510A、510B、510C:第二可流動材料層之上表面
HD1、HD2、HD3:高度差
h:高度
d:距離
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖係根據一些實施例繪示出製造一半導體元件的範例方法之流程圖。
第2、3、4、5、6、7、8A、8B、9A及9B圖係根據一些實施例繪示出一範例半導體元件之剖面圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接 觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
根據一些實施例，第1圖為方法100製造單一或多個半導體元件之流程圖。方法100於後詳述，參照如第2、3、4、5、6、7、8A、8B、9A及9B圖所示之半導體元件200。
如第1及2圖所示，方法100始於步驟102，提供基板210，其具多個特徵220突出於基板210上。基板210包括矽(silicon)。基板210可替換或附加地包括其他元素半導體，如鍺(germanium)。基板210亦可包括化合物半導體，如：碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)、及磷化銦(indium phosphide)。基板210可包括合金半導體，如：矽鍺(silicon germanium)、碳矽鍺(silicon germanium carbide)、砷磷化鎵(gallium arsenic phosphide)、銦磷化鎵(gallium indium phosphide)。在一實施例中，基板210包括磊晶(epitaxial)層。例如，基板210可具一磊晶層覆蓋於體半導體(bulk semiconductor)上。此外，基板210可包括絕緣層覆半導體(semiconductor-on-insulator,SOI)結構。例如，基板210可包括如以注氧隔離(separation by implanted oxygen,SIMOX)製程或其他合適技術，例如晶圓接合及研磨，形成之埋氧(buried oxide,BOX)層。
基板210亦可包括各種p型摻雜區域及/或n型摻雜區域，以例如離子佈植及/或擴散之製程形成。此摻雜區域包括：n型井區(n-well)、p型井區(p-well)、輕摻雜區(light doped region,LDD)、及各種通道摻雜輪廓(channel doping profile)被配置以形成各種積體電路元件，例如互補式金氧半電晶體(complementary metal-oxide-semiconductor field-effect transistor,CMOSFET)、影像感測器、及/或發光二極體(light emitting diode,LED)。基板210更可包括其他功能特徵，例如電阻或電容形成於基板中或上。
基板210亦可包括各種隔離區域。隔離區域分隔基板210中各種元件區域。隔離區域包括以不同製程技術形成之不同結構。舉例來說，隔離區域可包括淺溝槽隔離(shallow trench isolation,STI)區域。形成淺溝槽隔離可包括蝕刻一溝槽於基板210中，並以絕緣材料，例如：氧化矽(silicon oxide)、氮化矽(silicon nitride)、及/或氮氧化矽(silicon oxynitride)填充 此溝槽。被填充的溝槽可具多層結構，例如熱氧化襯層(thermal oxide liner)及氮化矽填充於溝槽。可執行化學機械研磨(chemical mechanical polishing,CMP)以研磨掉多餘的絕緣材料，及平坦化隔離元件的上表面。
基板210亦可包括複數層層間介電(inter-level dielectric,ILD)層，例如：氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、低介電常數(low-k)介電質、碳化矽(silicon carbide)、及/或其他合適膜層。層間介電層可由化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積製程(atomic layer deposition，ALD)、物理氣相沉積製程(physical vapor deposition，PVD)、熱氧化、或前述之組合、或其它合適技術沉積。
特徵220可包括由包含沉積、微影、及蝕刻程序而形成的鰭特徵(fin feature)。鰭特徵可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、GaSb、InSb、InGaAs、InAs、或其他合適的材料。沉積製程可包括磊晶成長製程，例如化學氣相沉積技術(例如：氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶(molecular beam epitaxy)、及/或其他合適製程。微影製程可包括塗佈光阻層，以微影曝光製程將光阻層曝光並顯影曝光後的光阻層。蝕刻製程可包括：如以氯基化學進行深反應離子蝕刻(deep reactive-ion etching,DRIE)之機制的非等向性乾蝕刻，其他乾蝕刻氣體包括CF4、NF3、SF6、及He。
特徵220可包括以介電層及電極層形成之閘極堆疊(gate stack)。介電層可包括界面層(interfacial層，IL)及高介電常數(high-k,HK)介電層，以合適技術沉積，例如：化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積製程(atomic層deposition，ALD)、物理氣相沉積製程(physical vapor deposition，PVD)、熱氧化、或前述之組合、或其餘合適技術。界面層可包括：氧化物、矽氧化鉿(HfSiO)、及氮氧化物(oxynitrides)。高介電常數介電層可包括：氧化鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、五氧化二鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3；STO)、鈦酸鋇(BaTiO3；BTO)、鋯氧化鋇(BaZrO)、鋯氧化鉿(HfZrO)、鑭氧化鉿(HfLaO)、矽氧化鉿(HfSiO)、矽氧化鑭(LaSiO)、矽氧化鋁(AlSiO)、鉭氧化鉿(HfTaO)、鈦氧化鉿(HfTiO)、鈦酸鍶鋇((Ba,Sr)TiO3,BST)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化矽(silicon oxynitride)，及/或其他合適材料。電極層可包括單層或替換為多層結構，例如各種具功函數以增強元件效能之金屬層組合(功函數金屬層、襯層、濕潤層、附著層、金屬導電層、金屬合金、或金屬矽化物)。電極層可包括：鈦(Ti)、銀(Ag)、鋁(Al)、鋁氮化鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、任意合適材料及/或前述之組合。
特徵220亦可包括源極/汲極(source/drain,S/D)特徵，包含：鍺(Ge)、矽(Si)、砷化鎵(GaAs)、鎵砷化鋁(AlGaAs)、 矽鍺(SiGe)、砷磷化鎵(GaAsP)、銻化鎵(GaSb)、銻化銦(InSb)、鎵砷化銦(InGaAs)、砷化銦(InAs)、或其他合適材料。源極/汲極特徵220可由磊晶成長製程形成，例如化學氣相沉積技術(例如：氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶(molecular beam epitaxy)、及/或其他合適製程。
特徵220亦可包括導電特徵，其與基板210中之層間介電層整合以形成內連線結構，以耦合各種p型及n型摻雜區域，及其他功能性特徵(如：閘極電極)，以得到功能性積體電路。在一例子中，特徵220可包括內連線結構的一部分，該內連線結構包括多層內連線(multi-layer interconnect,MLI)結構，於基板210之上的層間介電層與多層內連線結構整合，提供電子路由(routing)以耦合基板210中的各種元件至輸入/輸出電源及信號。內連線結構包括：各種金屬線、接點(contact)、及導孔(via)特徵(或導孔插塞(plug))。金屬線提供水平電子路由。接點提供於矽基板和金屬線之間的垂直連接，導孔特徵提供不同金屬層之金屬線之間的垂直連接。
特徵220的密度隨在基板210上不同的區域而改變。在本實施例中，基板210具第一區域212及第二區域214。特徵220在第一區域212之密度大體上高於在第二區域214之密度。在一實施例中，在第一區域212中密度約為50%，而在第二區域214中密度約為零。
如第1及3圖所示，方法100進行至步驟104，形成 第一可流動材料(flowable-material,FM)層310於基板210之上，包括於特徵220之上。第一可流動材料層310中包括一具流動本質的材料，填充於每一特徵220之間的空間。第一可流動材料層310可包括：光阻、聚醯亞胺(polyimide)、旋塗式玻璃(spin-on-glass,SOG)、旋塗式聚合物(spin-on-polymer,SOP)、或前述之組合、及/或其他合適材料。在一些實施例中，第一可流動材料層310不同於特徵220及基板210，以於後續蝕刻實現蝕刻選擇性。第一可流動材料層310可由旋轉塗佈(spin-on coating)、化學氣相沉積、及/或其他合適技術形成。通常第一可流動材料層310之形成製程為經常使用於元件製造中，單純的低成本沉積製程(如：旋轉塗佈)。
一般而言，第一可流動材料層310沉積後之表面形貌受下方材料層之表面形貌所影響(或作用)。在本實施例中，由於特徵220在第一區域212及第二區域214之密度不同，通常第一可流動材料層310在形成於具不同密度的特徵220的基板210之上時表面形貌不平坦(或表面形貌凹凸不平)。有時可稱之為塗層負載效應(coating loading effect)。在本實施例中，特徵220在第一區域212之密度高於在第二區域214之密度。第一可流動材料層310在第一區域212之第一上表面310A高於在第二區域214之第二上表面310B。第一高度差HD1定義為第一上表面310A的最高點及第二上表面310B的最低點之高度差。
如第1圖及第4圖所示，方法100進行至步驟106，下凹第一可流動材料層310以露出特徵220之頂部220T。如前所 述，挑選蝕刻製程以選擇性蝕刻第一可流動材料層310，但不蝕刻特徵220。蝕刻製程可包括選擇性濕蝕刻、選擇性乾蝕刻、及/或上述之組合。
下凹製程之後，上表面310A及310B各被降為新的上表面310A’及310B’。既然第一可流動材料層310於第一區域212及第二區域214同時被蝕刻，第一及第二上表面下凹/蝕刻的量類似。如此一來，新的上表面310A’的最高點及上表面310B’的高度差大體上類似(或等同於)第一高度差HD1。換句話說，下凹後的可流動材料層310的表面形貌與下凹製程前的表面形貌維持相同。一般來說，這並非後續製程所希望的。因此，本發明實施例提供一方法使第一區域的材料層之上表面下降/下凹更多，以改善基板中第一及第二區域上材料層的整體平坦度。
如第1圖及第5圖所示，方法100進行至步驟108，沉積保形的犧牲層410於下凹的可流動材料層310之上。在本實施例中，形成保形的(conformal)犧牲層410以完全(或完整)填充於第一區域220中特徵220相鄰頂部220T間的空間。保形的犧牲層410可包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化物(silicon oxynitride)、碳化矽(silicon carbide)、及/或其他合適材料。保形的犧牲層410可以原子層沉積製程(atomic層deposition，ALD)、化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition，PVD)及/或其他合適技術形成。在一些實施例中，保形的犧牲層410包 括和特徵220及第一可流動材料層310不同的材料，以於後續蝕刻實現蝕刻選擇性。
如第1圖及第6圖所示，方法100進行至步驟110，下凹保形的犧牲層410。在本實施例中，下凹深度受控制，因此在第二區域214的保形的犧牲層410被移除，此時餘留一部分覆蓋於(或位於上方)第一區域212中特徵220頂部220T間的下凹的可流動材料層310。保形的犧牲層410於頂部220T間的餘留部分稱為犧牲插塞420。犧牲插塞420以計畫中的高度h形成，以供後續平坦化製程使用，於後述明。
如前所述，挑選蝕刻製程以選擇性蝕刻保形的犧牲層410，而不蝕刻特徵220之頂部220T及第一可流動材料層310。蝕刻製程可包括選擇濕性蝕刻、選擇性乾蝕刻、及/或上述之組合。舉例來說，選擇性濕蝕刻溶液可包括可包括硝酸(HNO3)、氨水(NH4OH)、氫氧化鉀(KOH)、氟化氫(HF)、鹽酸(HCl)、氫氧化鈉(NaOH)、磷酸(H3PO4)、四甲基氫氧化銨(TMAH)、及/或其他合適的選擇性濕蝕刻溶液、及/或前述之組合。此外，選擇性乾蝕刻製程可使用含氯氣體(例如：氯氣(Cl2)、氯仿(CHCl3)、四氯化碳(CCl4)、三氯化硼(BCl3))、含溴氣體(例如：溴化氫(HBr)及/或三溴甲烷(CHBR3))、含碘氣體、含氟氣體(例如：四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、及/或六氟乙烷(C2F6))、及/或其他合適氣體、及/或電漿、及/或前述之組合。
如第1圖及第7圖，方法100進行至步驟112，形成 第二可流動材料層510於下凹的第一可流動材料層310及犧牲插塞420之上。在一些實施例中，第二可流動材料層510包括與特徵220及犧牲插塞420不同的材料，以於後續蝕刻實現蝕刻選擇性。在一些實施例中，形成第二可流動材料層510在許多方面類似於前述第3圖中形成第一可流動材料層310，包括其中討論的材料。
類似於第一可流動材料層310，由於塗層負載效應，第二可流動材料層510在第一區域212之第三上表面510A高於在第二區域214之第四上表面510B。第二高度差HD2定義為第三上表面510A的最高點及第四上表面510B的最低點之高度差。第二高度差HD2可能小於第一高度差HD1，但希望更進一步縮小第二高度差HD2。
如第1、8A及8B圖所示，方法100進行至步驟114，下凹第二可流動材料層510。如前所述，挑選蝕刻製程以選擇性蝕刻第二可流動材料層510，而不蝕刻特徵220及犧牲插塞420。蝕刻製程可包括選擇性濕蝕刻、選擇性乾蝕刻、及/或上述之組合。
在本實施例中，當第二可流動材料層510於第一區域212被移除，犧牲插塞420作為蝕刻停止層，因此保護犧牲插塞420下方之第一可流動材料層310。蝕刻亦導致第四上表面510B下降/下凹為第五上表面510C。由於犧牲插塞420保護第一可流動材料層310，第二可流動材料層510可個別下凹至選定的程度。在一些實施例中，如前所述，如第8A圖所示，藉由選擇 犧牲插塞420的高度h，第五上表面510C可比第一上表面310A’高出距離d。在一些實施例中，第二可流動材料層510下凹更多，以至於第五上表面510C接近或比第一上表面310A’低了第三高度差HD3。第三高度差HD3定義為第一上表面310A’的最高點及第五上表面510C的最低點之高度差。
如第1、9A、及9B圖所示，方法100進行至步驟116，移除犧牲插塞420。蝕刻製程可包括：選擇性濕蝕刻、選擇性乾蝕刻、及/或上述之組合。如前所述，挑選蝕刻製程以選擇性蝕刻犧牲插塞420，而不蝕刻特徵220及第一可流動材料層310及第二可流動材料層510。
如第9A圖所示，在第五上表面510C高於第一上表面310A’的狀況下(與第8A圖所示製程相關)，結果形成第一區域212中第一可流動材料層310及第二區域214中第二可流動材料層510中之表面形貌，以致在第二區域214(特徵220密度較低)之上表面(即第五上表面510C)高於一上表面(即第一上表面310A’)。換句話說，相較於原本的表面形貌，達到了相反的表面形貌，提供後續製程彈性。
如第9B圖所示，在第五上表面510C接近或低於第一上表面310A’的狀況下(與第8B圖所示製程相關)，結果第一區域212中第一可流動材料層310及第二區域214中第二可流動材料層510中之表面形貌較為平坦，以致第三高度差HD3遠小於第一高度差HD1。在一實施例中，第三高度差HD3約為第一高度差HD1的10%-60%。
於方法100之前，之中，之後可提供額外的步驟，在其他實施例中，前述有些步驟可替換或刪除。
根據以上，本發明實施例提供平坦化膜層及減少塗層負載效應之方法。此方法以形成犧牲插塞以達成個別蝕刻膜層的一部分，以改善膜層的平坦化。此方法亦調變犧牲插塞之高度以達到所想要的表面形貌隨不同的區域而改變。此方法展現一可行的、彈性的、低成本的可流動材料層平坦化方法。
本發明實施例提供許多製造半導體元件的不同實施例，提供一個或多個改進現有方法的方式。在一實施例中，製造半導體元件的方式包括形成第一可流動材料層於基板之上。該基板具第一區域及第二區域。第一區域中第一可流動材料層之上表面高於第二區域中第一可流動材料層之上表面。此方法亦包括形成犧牲插塞覆蓋第一區域中第一可流動材料層，形成第二可流動材料層於第一區域中的犧牲插塞之上，及第二區域中的第一可流動材料層上。執行第一下凹製程以致第一區域中之第二可流動材料層被移除。執行第二下凹製程於第二區域中之第二可流動材料層，此時第一可流動材料層被第一區域之犧牲插塞保護。
在另一實施例中，一方法包括：提供一基板具複數特徵突出於基板中的第一區域，並於第一區域的複數特徵上及基板第二區域上形成第一可流動材料層。第一區域中第一可流動材料層之上表面高於第二區域中第一可流動材料層之上表面。此方法亦包括於第一區域中第一可流動材料層上形成 犧牲插塞，於第一區域中犧牲插塞之上及第二區域中第一可流動材料層之上形成第二可流動材料層。移除第一區域中第一部分的第二可流動材料層，並移除第二區域中第二部分的第二可流動材料層，此時第一可流動材料層被第一區域中犧牲插塞保護。
在又另一個實施例中，一方法包括提供一具第一區域及第二區域的基板。第一區域包括複數個突出特徵。此方法亦包括形成第一可流動材料層於複數個突出特徵之上。第一區域中第一可流動材料層之上表面高於第二區域中第一可流動材料層之上表面。此方法亦包括在第一區域中第一可流動材料層之上形成犧牲插塞，在第一區域中犧牲插塞上及第二區域中第一可流動材料層上形成第二可流動材料層。下凹第二可流動材料層，將第二可流動材料層由第一區域移除，第二區域中下凹後的第二可流動材料層之上表面高於第一區域中第一可流動材料層之上表面。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。
200‧‧‧元件
210‧‧‧基板
212‧‧‧第一區域
214‧‧‧第二區域
220‧‧‧特徵
220T‧‧‧特徵頂部
310‧‧‧第一可流動材料層
310A’、310B’‧‧‧第一可流動材料層之上表面
510‧‧‧第二可流動材料層
510C‧‧‧第二可流動材料層之上表面
HD1、HD3‧‧‧高度差
h‧‧‧高度

Claims (9)

  1. 一種半導體裝置之形成方法，包括：形成一第一可流動材料(flowable-material,FM)層於一基板之上，該基板具一第一區域及一第二區域，該第一區域包括複數個突出特徵，其中該第一區域中該第一可流動材料層之一上表面高於該第二區域中該第一可流動材料層之一上表面，且該第一可流動材料層覆蓋該些突出特徵；形成一犧牲插塞(plug)以覆蓋該第一區域中之該第一可流動材料層，包括：在該第一可流動材料層上形成一犧牲層並覆蓋該些突出特徵；以及下凹該犧牲層以移除該第二區域中的該犧牲層以暴露出該第二區域中的該第一可流動材料層，並在該第一區域中留下該犧牲層的一部分並暴露出該些突出特徵；形成一第二可流動材料層於該第一區域中之該犧牲插塞上及該第二區域中之該第一可流動材料層上，其中該第二可流動材料層直接接觸該些突出特徵；執行一第一下凹製程以移除該第一區域中之該第二可流動材料層；以及執行一第二下凹製程於該第二區域中之該第二可流動材料層上，此時在該第一區域中之該第一可流動材料層受該犧牲插塞保護。
  2. 如申請專利範圍第1項所述之半導體裝置之形成方法，更包括在該第二區域中之該第二可流動材料層上執行該第二下 凹製程之後，移除該犧牲插塞。
  3. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中在該第二區域中之該第二可流動材料層上執行該第二下凹製程之後，在該第二區域中下凹後的該第二可流動材料層之一上表面高於該第一區域中之該第一可流動材料層之一上表面。
  4. 一種半導體裝置之形成方法，包括：提供一基板，具有複數個特徵自該基板的一第一區域中突出；在該第一區域中的該些特徵上及該基板的一第二區域上形成一第一可流動材料層，其中該第一區域中的該第一可流動材料層之一上表面高於該第二區域中的該第一可流動材料層之一上表面，其中在該第一區域的該些特徵上形成該第一可流動材料層包括下凹該第一可流動材料層以暴露出該些特徵的上部分；在該第一區域中的該第一可流動材料層上形成一犧牲插塞，其中形成該犧牲插塞的步驟包括：在該第一可流動材料層上形成一犧牲層；以及下凹該犧牲層以移除該第二區域中的該犧牲層，並在該第一區域中留下該犧牲層的一部分；在下凹該犧牲層之後，在該第一區域中的該犧牲插塞上及該第二區域中的該第一可流動材料層上形成一第二可流動材料層，其中該第二可流動材料層直接接觸該些特徵；移除該第一區域中的該第二可流動材料層的一第一部分； 以及移除該第二區域中的該第二可流動材料層的一第二部分，此時該第一可流動材料層受該第一區域中的該犧牲插塞保護。
  5. 如申請專利範圍第4項所述之半導體裝置之形成方法，其中在該第一可流動材料層受該第一區域中的該犧牲插塞保護的同時移除該第二區域中的該第二可流動材料層的該第二部分之後，在該第二區域中的該第二可流動材料層之一上表面高於該第一區域中的該第一可流動材料層之一上表面。
  6. 如申請專利範圍第4項所述之半導體裝置之形成方法，更包括在該第一可流動材料層受該第一區域中的該犧牲插塞保護的同時移除該第二區域中的該第二可流動材料層的該第二部分之後，移除該犧牲插塞。
  7. 一種半導體裝置之形成方法，包括：提供一基板，具有一第一區域及一第二區域，其中該第一區域包括複數個突出特徵；在該些突出特徵之上形成一第一可流動材料層，其中在該第一區域中的該第一可流動材料層之一上表面高於該第二區域中的該第一可流動材料層之一上表面；在該第一區域中的該第一可流動材料層之上形成一犧牲插塞，其中該犧牲插塞接觸該些突出特徵的一部分，且其中形成該犧牲插塞的步驟包括：在該第一可流動材料層上形成一犧牲層；以及 下凹該犧牲層以移除該第二區域中的該犧牲層以暴露出該第二區域中的該第一可流動材料層，並在該第一區域中留下該犧牲層的一部分；在該第一區域中的該犧牲插塞上及該第二區域中的該第一可流動材料層上形成一第二可流動材料層，其中該第二可流動材料層直接接觸該些突出特徵；以及下凹該第二可流動材料層，以自該第一區域移除該第二可流動材料層，且該第二區域中下凹後的該第二可流動材料層之一上表面高於該第一區域中的該第一可流動材料層之一上表面。
  8. 如申請專利範圍第7項所述之半導體裝置之形成方法，其中在該些突出特徵之上形成該第一可流動材料層包括下凹該第一可流動材料層以暴露出該些突出特徵的上部分。
  9. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中下凹該第一可流動材料層以及下凹該第二可流動材料層包括一蝕刻製程，其中選擇該蝕刻製程使得在大體上不下凹該些突出特徵的情況下，下凹該第一可流動材料層及該第二可流動材料層。
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