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TWI729411B - 積體電路封裝及其形成方法 - Google Patents

積體電路封裝及其形成方法 Download PDF

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TWI729411B
TWI729411B TW108120472A TW108120472A TWI729411B TW I729411 B TWI729411 B TW I729411B TW 108120472 A TW108120472 A TW 108120472A TW 108120472 A TW108120472 A TW 108120472A TW I729411 B TWI729411 B TW I729411B
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integrated circuit
die
circuit die
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stack
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陳明發
余振華
陳憲偉
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台灣積體電路製造股份有限公司
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Abstract

一種積體電路封裝及其形成方法。一種方法包括形成第 一晶粒結構。所述第一晶粒結構包括結合至載體的晶粒堆疊及堆疊式擬結構。形成第二晶粒結構。所述第二晶粒結構包括第一積體電路晶粒。藉由將所述晶粒堆疊的最頂部積體電路晶粒結合至所述第一積體電路晶粒來將所述第一晶粒結構結合至所述第二晶粒結構。所述晶粒堆疊的所述最頂部積體電路晶粒是所述晶粒堆疊中距所述載體最遠的積體電路晶粒。對所述第一晶粒結構執行單體化製程，以形成多個單獨的晶粒結構。所述單體化製程將所述堆疊式擬結構單體化成多個單獨的堆疊式擬結構。

Description

積體電路封裝及其形成方法
本發明的實施例是有關於一種積體電路封裝及其形成方法。
半導體裝置用於例如個人電腦、行動電話、數位照相機、及其他電子設備等各種電子應用中。半導體裝置通常是藉由以下步驟來製作：在半導體基底之上依序沈積絕緣材料層或介電材料層、導電材料層及半導電材料層，並使用微影將各種材料層圖案化以在所述半導體基底上形成電路組件及元件。通常在單個半導體晶圓上製造幾十個或幾百個積體電路。藉由沿切割道對積體電路進行鋸切(sawing)來單體化出單獨的晶粒。然後，將單獨的晶粒分別封裝成多晶片模組或其他類型的封裝。
半導體產業已因各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的整合密度持續提高而經歷快速增長。在很大程度上，整合密度的提高起因於最小特徵大小的反覆減小(例如，使半導體製程節點朝次20奈米(nm)節點縮小)，此使得能 夠將更多組件整合至給定區域中。隨著近來對小型化、更高速度、及更大頻寬、以及更低功率消耗及延時(latency)的需求日益增長，對用於半導體晶粒的更小且更有創意的封裝技術的需求亦已增長。
隨著半導體技術進一步發展，堆疊式半導體裝置(例如，三維積體電路(three dimensional integrated circuit，3DIC))已作為一種有效的替代方案而出現，以進一步減小半導體裝置的實體大小。在堆疊式半導體裝置中，例如邏輯電路、記憶體電路、處理器電路等主動電路製作於不同的半導體晶圓上。可將二或更多個半導體晶圓彼此上下安裝或堆疊，以進一步減小半導體裝置的外觀尺寸(form factor)。疊層封裝(package-on-package，POP)裝置是一種三維積體電路，其中晶粒被封裝且隨後與另一或另一些經封裝晶粒被封裝於一起。封裝上晶片(chip-on-package，COP)裝置是另一種三維積體電路，其中晶粒被封裝且然後與另一或另一些晶粒被封裝於一起。
本發明的一實施例提供一種形成積體電路封裝的方法，包括：形成第一晶粒結構，所述第一晶粒結構包括結合至載體的第一晶粒堆疊及堆疊式擬結構；形成第二晶粒結構，所述第二晶粒結構包括第一積體電路晶粒；藉由將所述第一晶粒堆疊的最頂部積體電路晶粒結合至所述第一積體電路晶粒來將所述第一 晶粒結構結合至所述第二晶粒結構，所述第一晶粒堆疊的所述最頂部積體電路晶粒是所述第一晶粒堆疊中距所述載體最遠的積體電路晶粒；以及對所述第一晶粒結構執行單體化製程，以形成多個單獨的晶粒結構，其中所述單體化製程將所述堆疊式擬結構單體化成多個單獨的堆疊式擬結構。
本發明的一實施例提供一種形成積體電路封裝的方法，包括：形成第一晶粒結構，所述第一晶粒結構包括結合至載體的晶粒堆疊；形成第二晶粒結構，所述第二晶粒結構包括第一積體電路晶粒；藉由將所述晶粒堆疊的最頂部積體電路晶粒結合至所述第一積體電路晶粒來將所述第一晶粒結構結合至所述第二晶粒結構，所述晶粒堆疊的所述最頂部積體電路晶粒是所述晶粒堆疊中距所述載體最遠的積體電路晶粒；將第一擬結構相鄰於所述第一晶粒結構結合至所述第二晶粒結構；將所述第一晶粒結構包封於第一包封體中；以及對所述第二晶粒結構執行單體化製程，以形成多個單獨的晶粒結構，其中所述單體化製程將所述第一擬結構單體化成多個單獨的擬結構。
本發明的一實施例提供一種積體電路封裝，包括：晶粒堆疊，結合至基礎結構，所述晶粒堆疊包括第一積體電路晶粒，所述第一積體電路晶粒是所述晶粒堆疊中距所述基礎結構最遠的積體電路晶粒；晶粒結構，結合至所述晶粒堆疊，所述晶粒結構包括第二積體電路晶粒，所述第一積體電路晶粒的第一側與所述第二積體電路晶粒的第二側實體接觸；散熱結構，相鄰於所述晶 粒堆疊結合至所述晶粒結構，所述散熱結構的側壁與所述晶粒結構的側壁實質上共面；以及包封體，沿所述晶粒堆疊的側壁延伸。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、2125、2211、2315、2405:積體電路封裝
101、501、901、1301:第一積體電路晶粒結構/積體電路晶粒結構
103:第二積體電路晶粒結構/晶粒結構/積體電路晶粒結構
105、1171、1172、1173、1174、1719、1807:積體電路晶粒
105b:背側表面
107、109、1231、1232、1233、1234、907:包封體
111:連接件
113:晶粒堆疊
115:基礎結構
119、203、303、403:堆疊式擬結構/散熱結構
1211、1212、1213、1214、2051、2052、2053、2054、3051、3052、3053、3054、4051、4052、4053、4054、21051、21052、21053、21054、2303:擬結構
201:第二積體電路晶粒結構/第二晶粒結構
301、401、503、601、701、801、903、1001、1101、1201、1303、1401、1501、1601:第二積體電路晶粒結構
4031、4032、2121:堆疊式擬結構
905、1003、1103、1203:擬結構/散熱結構
12031、12032:虛擬堆疊
1700、1800:晶圓
1701、21131、21132、21133、21134、23131、23132、23133、23134:晶粒區
1703、2109、2111、2309、2311:切割道
1705:基底
1707:內連結構
1709:穿孔
1711:介電層
1713:內連線
1715:接觸墊
1717、1801、1903、1907、2001、2103、21071、21072、21073、21074、21151、21152、21153、21154、21171、21172、21173、21174、2203、2205、2305:絕緣層
1803、2207:通孔
1805、2003、2209:結合墊
1900、2000、2100、2200、2300、2307、2400、2403:晶圓級晶粒結構
1901、2101、2201:載體
1905、1909:凹槽
1911、2005、2301、2401:積體電路晶粒結構
21191:層級1結構
21192:層級2結構
21193:層級3結構
21194:層級4結構
2123:導電柱凸塊
2127:焊料元件
2500、2600:方法
2501、2503、2505、2507、2509、2511、2513、2515、2517、2519、2521、2523、2601、2603、2605、2607、2609、2611、2613、 2615、2617、2619、2621:步驟
BB’:線
W1、W4、W6、W8、W9、W11、W14、W16、W18、W19:第一寬度/寬度
W2、W3、W5、W7、W12、W13、W15、W17:第二寬度/寬度
W10、W20:寬度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各態樣。應注意，根據本業界中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A及圖1B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖2A及圖2B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖3A及圖3B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖4A及圖4B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖5A及圖5B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖6A及圖6B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖7A及圖7B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖8A及圖8B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖9A及圖9B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖10A及圖10B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖11A及圖11B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖12A及圖12B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖13A及圖13B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖14A及圖14B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖15A及圖15B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖16A及圖16B示出根據一些實施例的積體電路封裝的俯視圖及剖視圖。
圖17A至圖17C示出根據一些實施例在製作積體電路晶粒期間的各種處理步驟的剖視圖。
圖18A及圖18B示出根據一些實施例在製作積體電路晶粒期間的各種處理步驟的剖視圖。
圖19A至圖19G示出根據一些實施例在製作積體電路晶粒結構期間的各種處理步驟的剖視圖。
圖20A及圖20B示出根據一些實施例在製作積體電路晶粒結構期間的各種處理步驟的剖視圖。
圖21A至圖21H示出根據一些實施例在製作積體電路封裝期間的各種處理步驟的俯視圖及剖視圖。
圖22A至圖22D示出根據一些實施例在製作積體電路封裝期間的各種處理步驟的剖視圖。
圖23A至圖23F示出根據一些實施例在製作積體電路封裝期間的各種處理步驟的俯視圖及剖視圖。
圖24A至圖24C示出根據一些實施例在製作積體電路封裝期間的各種處理步驟的剖視圖。
圖25是示出根據一些實施例形成積體電路封裝的方法的流程圖。
圖26是示出根據一些實施例形成積體電路封裝的方法的流程圖。
以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及構造的具體實例以簡化本發明。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中 第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...下方(beneath)」、「在...下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示出的一個元件或特徵與另一(些)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或其他定向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
將參照具體背景(即，積體電路封裝(例如三維積體電路封裝)及其形成方法)中的實施例來闡述各實施例。然而，其他實施例亦可應用於其他被電性連接的組件(包括但不限於疊層封裝總成、晶粒-晶粒(die-to-die)總成、晶圓-晶圓(wafer-to-wafer)總成、晶粒-基底總成)，應用於組裝封裝、處理基底、中介物等，或應用於安裝輸入組件、板、晶粒或其他組件，或者應用於對任何類型的積體電路或電性組件的組合進行連接封裝或安裝。本文中所述的各種實施例使得能夠藉由將積體電路晶粒彼此直接結合而形成積體電路封裝。本文中所述的各種實施例更使得能夠將散 熱結構嵌置於積體電路封裝內並縮短散熱結構及積體電路封裝的形成時間。因此，在生產積體電路封裝期間，每小時晶圓(wafer per hour，WPH)產量可提高，且生產成本可降低。
圖1A及圖1B示出根據一些實施例的積體電路封裝100的俯視圖及剖視圖。圖1A示出俯視圖，而圖1B示出沿圖1A所示線BB’的剖視圖。在一些實施例中，積體電路封裝100包括結合至第二積體電路晶粒結構103的第一積體電路晶粒結構101。在一些實施例中，第一積體電路晶粒結構101電性連接至第二積體電路晶粒結構103。第一積體電路晶粒結構101包括包封於包封體107及109中的積體電路晶粒105。在一些實施例中，積體電路晶粒105可包括邏輯晶粒、記憶體晶粒、中央處理單元(central processing unit，CPU)、圖形處理單元(graphic processing unit，GPU)、x處理單元(xPU)、微機電系統(micro-electromechanical system，MEMS)晶粒、系統晶片(system-on-chip，SoC)晶粒等。在一些實施例中，可使用以下參照圖17A至圖17C所述的方法來形成積體電路晶粒105，且到時會提供對積體電路晶粒105的詳細說明。包封體107及109可包含適合的絕緣材料。在一些實施例中，包封體107與109可包含相同的材料。在其他實施例中，包封體107與109可包含不同的材料。在一些實施例中，第一積體電路晶粒結構101更包括位於積體電路晶粒105的前側上的多個連接件111，以將積體電路封裝100電性連接至與連接件111結合的外部組件。在一些實施例中，可使用以下參照圖20A及圖20B 所述的方法來形成第一積體電路晶粒結構101，且到時會提供對第一積體電路晶粒結構101的詳細說明。
第二積體電路晶粒結構103包括結合至基礎結構(base structure)115的晶粒堆疊113。在一些實施例中，晶粒堆疊113包括以成對方式彼此結合的積體電路晶粒1171至1174，使得一對晶粒中的一個積體電路晶粒的背側結合至所述一對晶粒中的另一晶粒的前側。此外，晶粒堆疊113的積體電路晶粒1171的前側結合至基礎結構115，且積體電路晶粒1174的背側結合至積體電路晶粒105的背側。在一些實施例中，積體電路晶粒1171至1174可包括邏輯晶粒、記憶體晶粒、中央處理單元、圖形處理單元、x處理單元、微機電系統晶粒、系統晶片晶粒等。在一些實施例中，可使用以下參照圖17A至圖17C、圖18A及圖18B所述的方法來形成積體電路晶粒1171至1174,，且到時會提供對積體電路晶粒1171至1174的詳細說明。基礎結構115可包含半導體材料、絕緣材料、其組合等。在一些實施例中，基礎結構115可包含與積體電路晶粒105及1171至1174的基底相同的材料。在此類實施例中，基礎結構115與積體電路晶粒105及1171至1174可具有實質上相似的熱膨脹係數(coefficient of thermal expansion，CTE)，此可防止積體電路封裝100因熱膨脹係數失配而受損壞。在一些實施例中，基礎結構115可不包括位於基礎結構115上或基礎結構115內的主動裝置及/或被動裝置。在一些實施例中，積體電路晶粒1171至1174分別包封於包封體1231至1234中。在一些實施例中，包封 體1231至1234可包含適合的絕緣材料。在一些實施例中，包封體1231至1234可包含相同的材料。在其他實施例中，包封體1231至1234可包含不同的材料。在一些實施例中，晶粒結構103更包括堆疊式擬結構(dummy structure)119，使得晶粒堆疊113夾置於相鄰的堆疊式擬結構119之間。在一些實施例中，每一堆疊式擬結構119包括由擬結構1211至1214形成的堆疊，使得包封體1231至1234分別夾置於擬結構1211至1214與積體電路晶粒1171至1174之間。擬結構1211至1214可包含半導體材料、絕緣材料、其組合等。在一些實施例中，擬結構1211至1214可包含與積體電路晶粒105及1171至1174的基底相同的材料。在此類實施例中，擬結構1211至1214與積體電路晶粒105及1171至1174可具有實質上相似的熱膨脹係數，此可防止積體電路封裝100因熱膨脹係數失配而受損壞。在一些實施例中，擬結構1211至1214可不包括主動裝置及/或被動裝置，且可不為積體電路封裝100提供附加電性功能。在一些實施例中，堆疊式擬結構119可被配置為將熱量遠離第一積體電路晶粒結構101的積體電路晶粒105傳遞的散熱結構。因此，堆疊式擬結構119亦可被稱為散熱結構119。
進一步參照圖1A及圖1B，在俯視圖中，堆疊式擬結構119及基礎結構115可具有矩形形狀。在一些實施例中，每一堆疊式擬結構119的三個側壁與基礎結構115的相應的三個側壁實質上共面，使得堆疊式擬結構119的第一寬度實質上等於基礎結構115的第一寬度W1且基礎結構115的第二寬度W2大於堆疊式擬 結構119的第二寬度W3。在一些實施例中，寬度W1可介於約5毫米(mm)與約10毫米之間。在一些實施例中，寬度W2可介於約7毫米與約15毫米之間。在一些實施例中，寬度W3可介於約1毫米與約4毫米之間。在一些實施例中，比率W1/W2可介於約0.7與約0.6之間。在一些實施例中，比率W1/W3可介於約5與約2.5之間。在一些實施例中，比率W2/W3可介於約7與約3.75之間。
在圖1A及圖1B所示的實施例中，第一積體電路晶粒結構101包括單個積體電路晶粒(例如積體電路晶粒105)，且第二積體電路晶粒結構103包括：單個晶粒堆疊(例如晶粒堆疊113)，包括四個積體電路晶粒(例如積體電路晶粒1171至1174)；以及兩個擬結構(例如堆疊式擬結構119)，各自包括由四個擬結構(例如擬結構1211至1214)形成的堆疊。在其他實施例中，視積體電路封裝100的設計要求而定，第一積體電路晶粒結構101可包括多於一個積體電路晶粒，且第二積體電路晶粒結構103可包括：多於一個晶粒堆疊，包括多於或少於四個積體電路晶粒；以及多於或少於兩個擬結構，包括由多於或少於四個擬結構形成的堆疊。在一些實施例中，可使用以下參照圖21A至圖21H所述的方法來形成積體電路封裝100，且到時會提供對積體電路封裝100的詳細說明。
圖2A及圖2B示出根據一些實施例的積體電路封裝200的俯視圖及剖視圖。圖2A示出俯視圖，而圖2B示出沿圖2A所 示線BB’的剖視圖。為突出積體電路封裝200與積體電路封裝100(參見圖1A及圖1B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝200包括結合至第二積體電路晶粒結構201的第一積體電路晶粒結構101。在一些實施例中，第一積體電路晶粒結構101電性連接至第二積體電路晶粒結構201。第二積體電路晶粒結構201包括結合至基礎結構115的晶粒堆疊113。在一些實施例中，晶粒堆疊113包括分別包封於包封體1231至1234中的積體電路晶粒1171至1174。在一些實施例中，第二晶粒結構201更包括堆疊式擬結構203，使得晶粒堆疊113夾置於相鄰的堆疊式擬結構203之間。在一些實施例中，每一堆疊式擬結構203包括由擬結構2051至2054形成的堆疊，使得包封體1231至1234分別夾置於擬結構2051至2054與積體電路晶粒1171至1174之間。在一些實施例中，可使用與以上參照圖1A及圖1B所述的擬結構1211至1214相似的材料及方法來形成擬結構2051至2054，且本文中不再重複說明。在一些實施例中，堆疊式擬結構203可被配置為將熱量遠離第一積體電路晶粒結構101的積體電路晶粒105傳遞的散熱結構。因此，堆疊式擬結構203亦可被稱為散熱結構203。
進一步參照圖2A及圖2B，在俯視圖中，堆疊式擬結構203及基礎結構115可具有矩形形狀。在一些實施例中，每一堆疊式擬結構203的兩個側壁與基礎結構115的相應的兩個側壁實質上共面。在一些實施例中，堆疊式擬結構203的第一寬度W4小 於基礎結構115的第一寬度W1，且堆疊式擬結構203的第二寬度W5小於基礎結構115的第二寬度W2。在一些實施例中，寬度W4可介於約4.0毫米與約9.5毫米之間。在一些實施例中，寬度W5可介於約1毫米與約4毫米之間。在一些實施例中，比率W1/W4可介於約1.25與約1.05之間。在一些實施例中，比率W1/W5可介於約5與約2.5之間。在一些實施例中，比率W2/W4可介於約1.75與約1.5之間。在一些實施例中，比率W2/W5可介於約7與約3.75之間。在一些實施例中，比率W4/W5可介於約5與約2.5之間。在一些實施例中，可使用以下參照圖21A至圖21H所述的方法來形成積體電路封裝200，且到時會提供對積體電路封裝200的詳細說明。
圖3A及圖3B示出根據一些實施例的積體電路封裝300的俯視圖及剖視圖。圖3A示出俯視圖，而圖3B示出沿圖3A所示線BB’的剖視圖。為突出積體電路封裝300與積體電路封裝100(參見圖1A及圖1B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝300包括結合至第二積體電路晶粒結構301的第一積體電路晶粒結構101。在一些實施例中，第一積體電路晶粒結構101電性連接至第二積體電路晶粒結構301。第二積體電路晶粒結構301包括結合至基礎結構115的晶粒堆疊113。在一些實施例中，晶粒堆疊113包括分別包封於包封體1231至1234中的積體電路晶粒1171至1174。在一些實施例中，晶粒結構103更包括 堆疊式擬結構303，使得晶粒堆疊113夾置於相鄰的堆疊式擬結構303之間。在一些實施例中，每一堆疊式擬結構303包括由擬結構3051至3054形成的堆疊，使得包封體1231至1234分別夾置於擬結構3051至3054與積體電路晶粒1171至1174之間。在一些實施例中，可使用與以上參照圖1A及圖1B所述的擬結構1211至1214相似的材料及方法來形成擬結構3051至3054，且本文中不再重複說明。在一些實施例中，堆疊式擬結構303可被配置為將熱量遠離第一積體電路晶粒結構101的積體電路晶粒105傳遞的散熱結構。因此，堆疊式擬結構303亦可被稱為散熱結構303。
進一步參照圖3A及圖3B，在俯視圖中，堆疊式擬結構303及基礎結構115可具有矩形形狀。在一些實施例中，每一堆疊式擬結構303的一個側壁與基礎結構115的相應的側壁實質上共面。在一些實施例中，堆疊式擬結構303的第一寬度W6小於基礎結構115的第一寬度W1，且堆疊式擬結構303的第二寬度W7小於基礎結構115的第二寬度W2。在一些實施例中，寬度W6可介於約3毫米與約9毫米之間。在一些實施例中，寬度W7可介於約1毫米與約4毫米之間。在一些實施例中，比率W1/W6可介於約1.6與約1.1之間。在一些實施例中，比率W1/W7可介於約5與約2.5之間。在一些實施例中，比率W2/W6可介於約2.3與約1.6之間。在一些實施例中，比率W2/W7可介於約7.0與約375之間。在一些實施例中，比率W6/W7可介於約3與約2.25之間。在一些實施例中，可使用以下參照圖21A至圖21H所述的方法來 形成積體電路封裝300，且到時會提供對積體電路封裝300的詳細說明。
圖4A及圖4B示出根據一些實施例的積體電路封裝400的俯視圖及剖視圖。圖4A示出俯視圖，而圖4B示出沿圖4A所示線BB’的剖視圖。為突出積體電路封裝400與積體電路封裝100(參見圖1A及圖1B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝400包括結合至第二積體電路晶粒結構401的第一積體電路晶粒結構101。在一些實施例中，第一積體電路晶粒結構101電性連接至第二積體電路晶粒結構401。第二積體電路晶粒結構401包括結合至基礎結構115的晶粒堆疊113。在一些實施例中，晶粒堆疊113包括分別包封於包封體1231至1234中的積體電路晶粒1171至1174。在一些實施例中，第二積體電路晶粒結構401更包括堆疊式擬結構403，使得晶粒堆疊113夾置於相鄰的堆疊式擬結構403之間。在一些實施例中，每一堆疊式擬結構403包括由擬結構4051至4054形成的堆疊，使得包封體1231至1234分別夾置於擬結構4051至4054與積體電路晶粒1171至1174之間。在一些實施例中，可使用與以上參照圖1A及圖1B所述的擬結構1211至1214相似的材料及方法來形成擬結構4051至4054，且本文中不再重複說明。在一些實施例中，堆疊式擬結構403可被配置為將熱量遠離第一積體電路晶粒結構101的積體電路晶粒105傳遞的散熱結構。因此，堆疊式擬結構403亦可被稱為散熱結構403。
更參照圖4A及圖4B，在俯視圖中，堆疊式擬結構403及基礎結構115可具有矩形形狀。在一些實施例中，每一堆疊式擬結構403的兩個側壁與基礎結構115的相應的兩個側壁實質上共面。在一些實施例中，設置於基礎結構115的兩個相對隅角處的堆疊式擬結構403(例如堆疊式擬結構4031及4032)具有不同的尺寸。在一些實施例中，堆疊式擬結構4031的第一寬度W9小於基礎結構115的第一寬度W1。在一些實施例中，堆疊式擬結構4032的第一寬度W8小於基礎結構115的第一寬度W1。在一些實施例中，寬度W8不同於寬度W9。在其他實施例中，寬度W8可實質上等於寬度W9。在一些實施例中，堆疊式擬結構4031的第二寬度可等於堆疊式擬結構4032的第二寬度且可等於寬度W10。在一些實施例中，寬度W10小於基礎結構115的第二寬度W2。在某一實施例中，寬度W8與W9之和小於寬度W1。在一些實施例中，寬度W8可介於約2毫米與約4.5毫米之間。在一些實施例中，寬度W9可介於約2毫米與約4.5毫米之間。在一些實施例中，寬度W10可介於約1毫米與約4毫米之間。在一些實施例中，比率W1/W8可介於約2.5與約2之間。在一些實施例中，比率W1/W9可介於約2.5與約2之間。在一些實施例中，比率W1/W10可介於約5與約2.5之間。在一些實施例中，比率W2/W8可介於約3.5與約3之間。在一些實施例中，比率W2/W9可介於約3.5與約3之間。在一些實施例中，比率W2/W10可介於約7與約3.75之間。在一些實施例中，比率W8/W9可介於約1與約2.5之間。在一些 實施例中，比率W8/W10可介於約2與約1之間。在一些實施例中，比率W9/W10可介於約2與約1之間。在一些實施例中，可使用以下參照圖21A至圖21H所述的方法來形成積體電路封裝400，且到時會提供對積體電路封裝400的詳細說明。
圖5A及圖5B示出根據一些實施例的積體電路封裝500的俯視圖及剖視圖。圖5A示出俯視圖，而圖5B示出沿圖5A所示線BB’的剖視圖。為突出積體電路封裝500與積體電路封裝100(參見圖1A及圖1B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝500包括結合至第二積體電路晶粒結構503的第一積體電路晶粒結構501。在一些實施例中，第一積體電路晶粒結構501電性連接至第二積體電路晶粒結構501。在某一實施例中，第一積體電路晶粒結構501與第一積體電路晶粒結構101(參見圖1A及圖1B)相似，區別在於第一積體電路晶粒結構501與第一積體電路晶粒結構101具有不同的背側結構。在一些實施例中，可使用以下參照圖19A至圖19G所述的方法來形成積體電路晶粒結構501，且到時會提供對積體電路晶粒結構501的詳細說明。在一些實施例中，第二積體電路晶粒結構503與第二積體電路晶粒結構103(參見圖1A及圖1B)相似，區別在於包括晶粒堆疊113、堆疊式擬結構119及包封體1231至1234的結構被垂直翻轉，使得晶粒堆疊113的積體電路晶粒1174的背側及堆疊式擬結構119的擬結構1214的背側結合至基礎結構115。此外，晶粒堆 疊113的積體電路晶粒1171的前側結合至積體電路晶粒105的背側。在一些實施例中，可使用以下參照圖22A至圖22D所述的方法來形成積體電路封裝500，且到時會提供對積體電路封裝500的詳細說明。
圖6A及圖6B示出根據一些實施例的積體電路封裝600的俯視圖及剖視圖。圖6A示出俯視圖，而圖6B示出沿圖6A所示線BB’的剖視圖。為突出積體電路封裝600與積體電路封裝200(參見圖2A及圖2B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝600包括結合至第二積體電路晶粒結構601的第一積體電路晶粒結構501。在一些實施例中，第一積體電路晶粒結構501電性連接至第二積體電路晶粒結構601。在某一實施例中，第一積體電路晶粒結構501與第一積體電路晶粒結構101(參見圖2A及圖2B)相似，區別在於第一積體電路晶粒結構501與第一積體電路晶粒結構101具有不同的背側結構。在一些實施例中，可使用以下參照圖19A至圖19G所述的方法來形成積體電路晶粒結構501，且到時會提供對積體電路晶粒結構501的詳細說明。在一些實施例中，第二積體電路晶粒結構601與第二積體電路晶粒結構201(參見圖2A及圖2B)相似，區別在於包括晶粒堆疊113、堆疊式擬結構203及包封體1231至1234的結構被垂直翻轉，使得晶粒堆疊113的積體電路晶粒1174的背側及堆疊式擬結構203的擬結構2054的背側結合至基礎結構115。此外，晶粒堆 疊113的積體電路晶粒1171的前側結合至積體電路晶粒105的背側。在一些實施例中，可使用以下參照圖22A至圖22D所述的方法來形成積體電路封裝600，且到時會提供對積體電路封裝600的詳細說明。
圖7A及圖7B示出根據一些實施例的積體電路封裝700的俯視圖及剖視圖。圖7A示出俯視圖，而圖7B示出沿圖7A所示線BB’的剖視圖。為突出積體電路封裝700與積體電路封裝300(參見圖3A及圖3B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝700包括結合至第二積體電路晶粒結構701的第一積體電路晶粒結構501。在一些實施例中，第一積體電路晶粒結構501電性連接至第二積體電路晶粒結構701。在某一實施例中，第一積體電路晶粒結構501與第一積體電路晶粒結構101(參見圖3A及圖3B)相似，區別在於第一積體電路晶粒結構501與第一積體電路晶粒結構101具有不同的背側結構。在一些實施例中，可使用以下參照圖19A至圖19G所述的方法來形成積體電路晶粒結構501，且到時會提供對積體電路晶粒結構501的詳細說明。在一些實施例中，第二積體電路晶粒結構701與第二積體電路晶粒結構301(參見圖3A及圖3B)相似，區別在於包括晶粒堆疊113、堆疊式擬結構303及包封體1231至1234的結構被垂直翻轉，使得晶粒堆疊113的積體電路晶粒1174的背側及堆疊式擬結構303的擬結構3054的背側結合至基礎結構115。此外，晶粒堆 疊113的積體電路晶粒1171的前側結合至積體電路晶粒105的背側。在一些實施例中，可使用以下參照圖22A至圖22D所述的方法來形成積體電路封裝700，且到時會提供對積體電路封裝700的詳細說明。
圖8A及圖8B示出根據一些實施例的積體電路封裝800的俯視圖及剖視圖。圖8A示出俯視圖，而圖8B示出沿圖8A所示線BB’的剖視圖。為突出積體電路封裝800與積體電路封裝400(參見圖4A及圖4B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝800包括結合至第二積體電路晶粒結構801的第一積體電路晶粒結構501。在一些實施例中，第一積體電路晶粒結構501電性連接至第二積體電路晶粒結構801。在某一實施例中，第一積體電路晶粒結構501與第一積體電路晶粒結構101(參見圖4A及圖4B)相似，區別在於第一積體電路晶粒結構501與第一積體電路晶粒結構101具有不同的背側結構。在一些實施例中，可使用以下參照圖19A至圖19G所述的方法來形成積體電路晶粒結構501，且到時會提供對積體電路晶粒結構501的詳細說明。在一些實施例中，第二積體電路晶粒結構801與第二積體電路晶粒結構401(參見圖4A及圖4B)相似，區別在於包括晶粒堆疊113、堆疊式擬結構403及包封體1231至1234的結構被垂直翻轉，使得晶粒堆疊113的積體電路晶粒1174的背側及堆疊式擬結構403的擬結構4054的背側結合至基礎結構115。此外，晶粒堆 疊113的積體電路晶粒1171的前側結合至積體電路晶粒105的背側。在一些實施例中，可使用以下參照圖22A至圖22D所述的方法來形成積體電路封裝800，且到時會提供對積體電路封裝800的詳細說明。
圖9A及圖9B示出根據一些實施例的積體電路封裝900的俯視圖及剖視圖。圖9A示出俯視圖，而圖9B示出沿圖9A所示線BB’的剖視圖。為突出積體電路封裝900與積體電路封裝100(參見圖1A及圖1B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝900包括結合至第二積體電路晶粒結構903的第一積體電路晶粒結構901。在一些實施例中，第一積體電路晶粒結構901電性連接至第二積體電路晶粒結構903。在一些實施例中，第一積體電路晶粒結構901與第一積體電路晶粒結構101(參見圖1A及圖1B)相似，區別在於積體電路晶粒105僅包封於包封體107中且包封體109被省略。在一些實施例中，可使用以下參照圖20A及圖20B所述的方法來形成積體電路晶粒結構901，且到時會提供對積體電路晶粒結構901的詳細說明。
第二積體電路晶粒結構903包括結合至基礎結構115的晶粒堆疊113。在一些實施例中，晶粒堆疊113包括分別包封於包封體1231至1234中的積體電路晶粒1171至1174。在一些實施例中，第二積體電路晶粒結構903更包括包封基礎結構115、晶粒堆疊113及包封體1231至1234的包封體907。在一些實施例中，包 封體907可包含適合的絕緣材料。在一些實施例中，包封體907與包封體1231至1234可包含相同的材料。在其他實施例中，包封體907與包封體1231至1234可包含不同的材料。在一些實施例中，第二積體電路晶粒結構903更包括擬結構905，使得晶粒堆疊113夾置於相鄰的擬結構905之間。在一些實施例中，可使用與以上參照圖1A及圖1B所述的擬結構1211至1214相似的材料及方法來形成擬結構905，且本文中不再重複說明。在一些實施例中，擬結構905可被配置為將熱量遠離第一積體電路晶粒結構901的積體電路晶粒105傳遞的散熱結構。因此，擬結構905亦可被稱為散熱結構905。
更參照圖9A及圖9B，在俯視圖中，擬結構905及第一積體電路晶粒結構901可具有矩形形狀。在一些實施例中，每一擬結構905的三個側壁與第一積體電路晶粒結構901的相應的三個側壁實質上共面。在一些實施例中，擬結構905的第一寬度實質上等於第一積體電路晶粒結構901的第一寬度W11，且擬結構905的第二寬度W13小於第一積體電路晶粒結構901的第二寬度W12。在一些實施例中，寬度W11可介於約5毫米與約10毫米之間。在一些實施例中，寬度W12可介於約7毫米與約15毫米之間。在一些實施例中，寬度W13可介於約1毫米與約4毫米之間。在一些實施例中，比率W11/W12可介於約0.7與約0.6之間。在一些實施例中，比率W11/W13可介於約5與約2.5之間。在一些實施例中，比率W12/W13可介於約7與約3.75之間。在一些實 施例中，可使用以下參照圖23A至圖23F所述的方法來形成積體電路封裝900，且到時會提供對積體電路封裝900的詳細說明。
圖10A及圖10B示出根據一些實施例的積體電路封裝1000的俯視圖及剖視圖。圖10A示出俯視圖，而圖10B示出沿圖10A所示線BB’的剖視圖。為突出積體電路封裝1000與積體電路封裝900(參見圖9A及圖9B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝1000包括結合至第二積體電路晶粒結構1001的第一積體電路晶粒結構901。在一些實施例中，第一積體電路晶粒結構901電性連接至第二積體電路晶粒結構1001。
在一些實施例中，第二積體電路晶粒結構1001包括結合至基礎結構115的晶粒堆疊113。在一些實施例中，晶粒堆疊113包括分別包封於包封體1231至1234中的積體電路晶粒1171至1174。在一些實施例中，第二積體電路晶粒結構1001更包括包封基礎結構115、晶粒堆疊113及包封體1231至1234的包封體907。在一些實施例中，第二積體電路晶粒結構1001更包括擬結構1003，使得晶粒堆疊113夾置於相鄰的擬結構1003之間。在一些實施例中，可使用與以上參照圖9A及圖9B所述的擬結構905相似的材料及方法來形成擬結構1003，且本文中不再重複說明。在一些實施例中，擬結構1003可被配置為將熱量遠離第一積體電路晶粒結構901的積體電路晶粒105傳遞的散熱結構。因此，擬結構1003亦可被稱為散熱結構1003。
進一步參照圖10A及圖10B，在俯視圖中，擬結構1003及第一積體電路晶粒結構901可具有矩形形狀。在一些實施例中，每一擬結構1003的兩個側壁與第一積體電路晶粒結構901的相應的兩個側壁實質上共面。在一些實施例中，擬結構1003的第一寬度W14小於第一積體電路晶粒結構901的第一寬度W11，且擬結構1003的第二寬度W15小於第一積體電路晶粒結構901的第二寬度W12。在一些實施例中，寬度W14可介於約4毫米與約9.5毫米之間。在一些實施例中，寬度W15可介於約1毫米與約4毫米之間。在一些實施例中，比率W11/W14可介於約1.25與約1.05之間。在一些實施例中，比率W11/W15可介於約5與約2.5之間。在一些實施例中，比率W12/W14可介於約1.75與約1.5之間。在一些實施例中，比率W12/W15可介於約7與約3.75之間。在一些實施例中，比率W14/W15可介於約5與約2.5之間。在一些實施例中，可使用以下參照圖23A至圖23F所述的方法來形成積體電路封裝1000，且到時會提供對積體電路封裝1000的詳細說明。
圖11A及圖11B示出根據一些實施例的積體電路封裝1100的俯視圖及剖視圖。圖11A示出俯視圖，而圖11B示出沿圖11A所示線BB’的剖視圖。為突出積體電路封裝1100與積體電路封裝900(參見圖9A及圖9B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝1100包括結合至第二積體電路晶粒結構1101的第一積體電路晶粒結構901。在一些實施例中，第一 積體電路晶粒結構901電性連接至第二積體電路晶粒結構1101。
在一些實施例中，第二積體電路晶粒結構1101包括結合至基礎結構115的晶粒堆疊113。在一些實施例中，晶粒堆疊113包括分別包封於包封體1231至1234中的積體電路晶粒1171至1174。在一些實施例中，第二積體電路晶粒結構1101更包括包封基礎結構115、晶粒堆疊113及包封體1231至1234的包封體907。在一些實施例中，第二積體電路晶粒結構1101更包括擬結構1103，使得晶粒堆疊113夾置於相鄰的擬結構1103之間。在一些實施例中，可使用與以上參照圖9A及圖9B所述的擬結構905相似的材料及方法來形成擬結構1103，且本文中不再重複說明。在一些實施例中，擬結構1103可被配置為將熱量遠離第一積體電路晶粒結構901的積體電路晶粒105傳遞的散熱結構。因此，擬結構1103亦可被稱為散熱結構1103。
進一步參照圖11A及圖11B，在俯視圖中，擬結構1103及第一積體電路晶粒結構901可具有矩形形狀。在一些實施例中，每一擬結構1103的一個側壁與第一積體電路晶粒結構901的相應的側壁實質上共面。在一些實施例中，擬結構1103的第一寬度W16小於第一積體電路晶粒結構901的第一寬度W11，且擬結構1103的第二寬度W17小於第一積體電路晶粒結構901的第二寬度W12。在一些實施例中，寬度W16可介於約3毫米與約9毫米之間。在一些實施例中，寬度W17可介於約1毫米與約4毫米之間。在一些實施例中，比率W11/W16可介於約1.6與約1.1之間。在 一些實施例中，比率W11/W17可介於約5與約2.5之間。在一些實施例中，比率W12/W16可介於約2.3與約1.6之間。在一些實施例中，比率W12/W17可介於約7與約3.75之間。在一些實施例中，比率W16/W17可介於約3與約2.25之間。在一些實施例中，可使用以下參照圖23A至圖23F所述的方法來形成積體電路封裝1100，且到時會提供對積體電路封裝1000的詳細說明。
圖12A及圖12B示出根據一些實施例的積體電路封裝1200的俯視圖及剖視圖。圖12A示出俯視圖，而圖12B示出沿圖12A所示線BB’的剖視圖。為突出積體電路封裝1200與積體電路封裝900(參見圖9A及圖9B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝1200包括結合至第二積體電路晶粒結構1201的第一積體電路晶粒結構901。在一些實施例中，第一積體電路晶粒結構901電性連接至第二積體電路晶粒結構1201。
在一些實施例中，第二積體電路晶粒結構1201包括結合至基礎結構115的晶粒堆疊113。在一些實施例中，晶粒堆疊113包括分別包封於包封體1231至1234中的積體電路晶粒1171至1174。在一些實施例中，第二積體電路晶粒結構1201更包括包封基礎結構115、晶粒堆疊113及包封體1231至1234的包封體907。在一些實施例中，第二積體電路晶粒結構1201更包括擬結構1203，使得晶粒堆疊113夾置於相鄰的擬結構1203之間。在一些實施例中，可使用與以上參照圖9A及圖9B所述的擬結構905相 似的材料及方法來形成擬結構1203，且本文中不再重複說明。在一些實施例中，擬結構1203可被配置為將熱量遠離第一積體電路晶粒結構901的積體電路晶粒105傳遞的散熱結構。因此，擬結構1203亦可被稱為散熱結構1203。
更參照圖12A及圖12B，在俯視圖中，擬結構1203及第一積體電路晶粒結構901可具有矩形形狀。在一些實施例中，每一擬結構1203的兩個側壁與第一積體電路晶粒結構901的相應的兩個側壁實質上共面。在一些實施例中，設置於第一積體電路晶粒結構901的兩個相對隅角處的擬結構1203(例如擬結構12031及12032)具有不同的尺寸。在一些實施例中，擬結構12031的第一寬度W19小於第一積體電路晶粒結構901的第一寬度W11。在一些實施例中，擬結構12032的第一寬度W18小於第一積體電路晶粒結構901的第一寬度W11。在一些實施例中，寬度W18不同於寬度W19。在其他實施例中，寬度W18可實質上等於寬度W19。在一些實施例中，虛擬堆疊12031的第二寬度可等於虛擬堆疊12032的第二寬度且可等於寬度W20。在一些實施例中，寬度W20小於第一積體電路晶粒結構901的第二寬度W12。在某一實施例中，寬度W18與W19之和小於寬度W11。在一些實施例中，寬度W18可介於約2毫米與約4.5毫米之間。在一些實施例中，寬度W19可介於約2毫米與約4.5毫米之間。在一些實施例中，寬度W20可介於約1毫米與約4毫米之間。在一些實施例中，比率W11/W18可介於約2.5與約2之間。在一些實施例中，比率 W11/W19可介於約2.5與約2之間。在一些實施例中，比率W11/W20可介於約5與約2.5之間。在一些實施例中，比率W12/W18可介於約3.5與約3之間。在一些實施例中，比率W12/W19可介於約3.5與約3之間。在一些實施例中，比率W12/W20可介於約7與約3.75之間。在一些實施例中，比率W18/W19可介於約1與約2.5之間。在一些實施例中，比率W18/W20可介於約2與約1之間。在一些實施例中，比率W19/W20可介於約2與約1之間。在一些實施例中，可使用以下參照圖23A至圖23F所述的方法來形成積體電路封裝1200，且到時會提供對積體電路封裝1200的詳細說明。
圖13A及圖13B示出根據一些實施例的積體電路封裝1300的俯視圖及剖視圖。圖13A示出俯視圖，而圖13B示出沿圖13A所示線BB’的剖視圖。為突出積體電路封裝1300與積體電路封裝900(參見圖9A及圖9B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝1300包括結合至第二積體電路晶粒結構1303的第一積體電路晶粒結構1301。在一些實施例中，第一積體電路晶粒結構1301電性連接至第二積體電路晶粒結構1303。在某一實施例中，第一積體電路晶粒結構1301與第一積體電路晶粒結構901(參見圖9A及圖9B)相似，區別在於第一積體電路晶粒結構1301與第一積體電路晶粒結構901具有不同的背側結構。在一些實施例中，可使用以下參照圖19A至圖19G所述的 方法來形成第一積體電路晶粒結構1301，且到時會提供對第一積體電路晶粒結構1301的詳細說明。在一些實施例中，第二積體電路晶粒結構1303與第二積體電路晶粒結構903(參見圖9A及圖9B)相似，區別在於所述包括晶粒堆疊113及包封體1231至1234的結構被垂直翻轉，使得晶粒堆疊113的積體電路晶粒1174的背側結合至基礎結構115。此外，晶粒堆疊113的積體電路晶粒1171的前側結合至積體電路晶粒105的背側。在一些實施例中，可使用以下參照圖24A至圖24C所述的方法來形成積體電路封裝1300，且到時會提供對積體電路封裝1300的詳細說明。
圖14A及圖14B示出根據一些實施例的積體電路封裝1400的俯視圖及剖視圖。圖14A示出俯視圖，而圖14B示出沿圖14A所示線BB’的剖視圖。為突出積體電路封裝1400與積體電路封裝1000(參見圖10A及圖10B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝1400包括結合至第二積體電路晶粒結構1401的第一積體電路晶粒結構1301。在一些實施例中，第一積體電路晶粒結構1301電性連接至第二積體電路晶粒結構1401。在某一實施例中，第一積體電路晶粒結構1301與第一積體電路晶粒結構901(參見圖10A及圖10B)相似，區別在於第一積體電路晶粒結構1301與第一積體電路晶粒結構901具有不同的背側結構。在一些實施例中，可使用以下參照圖19A至圖19G所述的方法來形成第一積體電路晶粒結構1301，且到時會提供對第 一積體電路晶粒結構1301的詳細說明。在一些實施例中，第二積體電路晶粒結構1401與第二積體電路晶粒結構1001(參見圖10A及圖10B)相似，區別在於所述包括晶粒堆疊113及包封體1231至1234的結構被垂直翻轉，使得晶粒堆疊113的積體電路晶粒1174的背側結合至基礎結構115。此外，晶粒堆疊113的積體電路晶粒1171的前側結合至積體電路晶粒105的背側。在一些實施例中，可使用以下參照圖24A至圖24C所述的方法來形成積體電路封裝1400，且到時會提供對積體電路封裝1400的詳細說明。
圖15A及圖15B示出根據一些實施例的積體電路封裝1500的俯視圖及剖視圖。圖15A示出俯視圖，而圖15B示出沿圖15A所示線BB’的剖視圖。為突出積體電路封裝1500與積體電路封裝1100(參見圖11A及圖11B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝1500包括結合至第二積體電路晶粒結構1501的第一積體電路晶粒結構1301。在一些實施例中，第一積體電路晶粒結構1301電性連接至第二積體電路晶粒結構1501。在某一實施例中，第一積體電路晶粒結構1301與第一積體電路晶粒結構901(參見圖11A及圖11B)相似，區別在於第一積體電路晶粒結構1301與第一積體電路晶粒結構901具有不同的背側結構。在一些實施例中，可使用以下參照圖19A至圖19G所述的方法來形成第一積體電路晶粒結構1301，且到時會提供對第一積體電路晶粒結構1301的詳細說明。在一些實施例中，第二積 體電路晶粒結構1501與第二積體電路晶粒結構1101(參見圖11A及圖11B)相似，區別在於所述包括晶粒堆疊113及包封體1231至1234的結構被垂直翻轉，使得晶粒堆疊113的積體電路晶粒1174的背側結合至基礎結構115。此外，晶粒堆疊113的積體電路晶粒1171的前側結合至積體電路晶粒105的背側。在一些實施例中，可使用以下參照圖24A至圖24C所述的方法來形成積體電路封裝1500，且到時會提供對積體電路封裝1500的詳細說明。
圖16A及圖16B示出根據一些實施例的積體電路封裝1600的俯視圖及剖視圖。圖16A示出俯視圖，而圖16B示出沿圖16A所示線BB’的剖視圖。為突出積體電路封裝1600與積體電路封裝1200(參見圖12A及圖12B)之間的差異，該些封裝的共同特徵由相同元件符號標示，且本文中不再重複對共同特徵的說明。在一些實施例中，積體電路封裝1600包括結合至第二積體電路晶粒結構1601的第一積體電路晶粒結構1301。在一些實施例中，第一積體電路晶粒結構1301電性連接至第二積體電路晶粒結構1601。在某一實施例中，第一積體電路晶粒結構1301與第一積體電路晶粒結構901(參見圖12A及圖12B)相似，區別在於第一積體電路晶粒結構1301與第一積體電路晶粒結構901具有不同的背側結構。在一些實施例中，可使用以下參照圖19A至圖19G所述的方法來形成第一積體電路晶粒結構1301，且到時會提供對第一積體電路晶粒結構1301的詳細說明。在一些實施例中，第二積體電路晶粒結構1601與第二積體電路晶粒結構1201(參見圖12A 及圖12B)相似，區別在於所述包括晶粒堆疊113及包封體1231至1234的結構被垂直翻轉，使得晶粒堆疊113的積體電路晶粒1174的背側結合至基礎結構115。此外，晶粒堆疊113的積體電路晶粒1171的前側結合至積體電路晶粒105的背側。在一些實施例中，可使用以下參照圖24A至圖24C所述的方法來形成積體電路封裝1600，且到時會提供對積體電路封裝1600的詳細說明。
圖17A至圖17C示出根據一些實施例在製作積體電路晶粒(例如，圖1B至圖16B中所示的積體電路晶粒105及1171)期間的各種處理步驟的剖視圖。參照圖17A，示出晶圓1700的一部分，晶圓1700具有藉由切割道1703(亦被稱為切分道(dicing line)或切分跡道(dicing street))分隔開的多個晶粒區1701。如以下更詳細所述，將沿切割道1703切分晶圓1700，以形成單獨的積體電路晶粒(例如圖17C中所示的積體電路晶粒1719)。在一些實施例中，晶圓1700包括基底1705、位於基底1705上的一或多個主動裝置及/或被動裝置(圖中未示出)、以及位於基底1705及所述一或多個主動裝置及/或被動裝置之上的內連結構1707。在一些實施例中，基底1705可由矽形成，但其亦可由其他III族元素、IV族元素及/或V族元素(例如矽、鍺、鎵、砷、及其組合)形成。基底1705亦可呈絕緣體上矽(silicon-on-insulator，SOI)的形式。絕緣體上矽基底可包括形成於絕緣體層(例如，隱埋氧化物等)之上的半導體材料層(例如，矽、鍺等)，所述絕緣體層形成於矽基底上。另外，可使用的其他基底包括多層式基底、緩 變式基底(gradient substrate)、混合定向基底(hybrid orientation substrate)、其任何組合等。
在一些實施例中，基底1705可包括穿孔(through vias，TV)1709，穿孔1709自基底1705的前表面朝基底1705的背側表面延伸。在一些實施例中，可藉由在基底1705中形成開口並以適合的導電材料填充所述開口來形成穿孔1709。在一些實施例中，可使用適合的微影及蝕刻方法來形成所述開口。在一些實施例中，可使用物理氣相沈積(physical vapor deposition，PVD)、原子層沈積(atomic layer deposition，ALD)、電化學鍍覆、無電鍍覆、或其組合等來以銅、銅合金、銀、金、鎢、鉭、鋁、其組合等填充所述開口。在一些實施例中，可在以適合的導電材料填充開口之前在開口中形成襯裡層及/或黏合層/障壁層。在一些實施例中，可對穿孔1709的導電材料執行平坦化製程，使得穿孔1709的最頂部表面與基底1705的前表面實質上齊平或共面。平坦化製程可包括化學機械拋光(chemical mechanical polishing，CMP)製程、研磨製程、蝕刻製程、其組合等。
在一些實施例中，所述一或多個主動裝置及/或被動裝置可包括各種n型金屬氧化物半導體(n-type metal-oxide semiconductor，NMOS)裝置及/或p型金屬氧化物半導體半導體(p-type metal-oxide semiconductor，PMOS)裝置，例如電晶體、電容器、電阻器、二極體、光電二極體、熔絲等。
內連結構1707可包括多個介電層1711(例如層間電介 質(inter-layer dielectric，ILD)/金屬間介電層(inter-metal dielectric layer，IMD))以及位於介電層1711內的內連線1713(例如導電線及通孔)。可例如藉由此項技術中已知的任何適合的方法(例如旋轉塗佈(spin-on coating)方法、化學氣相沈積(chemical vapor deposition，CVD)、電漿增強化學氣相沈積(plasma enhanced CVD，PECVD)、其組合等)而由例如以下等低介電常數介電材料(low-K material)來形成介電層1711：磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、SiOxCy、旋塗玻璃(Spin-On-Glass)、旋塗聚合物(Spin-On-Polymer)、矽碳材料、其化合物、其複合物、其組合等。在一些實施例中，可使用例如鑲嵌製程(damascene process)、雙重鑲嵌製程(dual damascene process)、其組合等在介電層1711中形成內連線1713。在一些實施例中，內連線1713可包含銅、銅合金、銀、金、鎢、鉭、鋁、其組合等。在一些實施例中，內連線1713可在形成於基底1705上的所述一或多個主動裝置及/或被動裝置之間提供電性連接。
進一步參照圖17A，在內連結構1707之上形成接觸墊1715。接觸墊1715可經由內連線1713電性耦合至所述一或多個主動裝置及/或被動裝置。在一些實施例中，接觸墊1715可包含導電材料，例如鋁、銅、鎢、銀、金、其組合等。在一些實施例中，可使用例如物理氣相沈積、原子層沈積、電化學鍍覆、無電鍍覆、 其組合等在內連結構1707之上形成導電材料。隨後，將導電材料圖案化，以形成接觸墊1715。在一些實施例中，可使用適合的微影及蝕刻方法將導電材料圖案化。
參照圖17B，在內連結構1707及接觸墊1715之上形成絕緣層1717。在一些實施例中，絕緣層1717可包含一或多層的非光可圖案化絕緣材料(例如氮化矽、氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、其組合等)，且可使用化學氣相沈積、物理氣相沈積、原子層沈積、旋轉塗佈製程、其組合等來形成。在其他實施例中，絕緣層1717可包含一或多層的光可圖案化絕緣材料(例如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺(polyimide，PI)、苯環丁烷(benzocyclobutene，BCB)、其組合等)，且可使用旋轉塗佈製程等來形成。可使用與光阻材料相似的微影方法將此類光可圖案化絕緣材料圖案化。在一些實施例中，使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等將絕緣層1717平坦化。
參照圖17C，沿切割道1703(參見圖17B)將晶圓1700單體化，以形成單獨的積體電路晶粒1719。在一些實施例中，可例如藉由鋸切、雷射燒蝕(laser ablation)、蝕刻、其組合等將晶圓1700單體化成單獨的積體電路晶粒1719。
圖18A及圖18B示出根據一些實施例在製作積體電路晶粒(例如，圖1B至圖16B中所示的積體電路晶粒1172至1174) 期間的各種處理步驟的剖視圖。圖18A示出根據一些實施例在對圖17B所示晶圓1700執行各種處理步驟之後的晶圓1800。在一些實施例中，在絕緣層1717之上形成絕緣層1801。在一些實施例中，可使用與以上參照圖17B所述的絕緣層1717相似的材料及方法來形成絕緣層1801，且本文中不再重複說明。在一些實施例中，使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等將絕緣層1801平坦化。在一些實施例中，絕緣層1801與絕緣層1717可包含相同的材料。在其他實施例中，絕緣層1801與絕緣層1717可包含不同的材料。
更參照圖18A，在絕緣層1717及1801中形成結合墊1805及對應的通孔1803。在一些實施例中，在絕緣層1801中形成結合墊1805，且在絕緣層1717中形成通孔1803。在一些實施例中，可使用與以上參照圖17A所述的內連線1713相似的材料及方法來形成結合墊1805及通孔1803，且本文中不再重複說明。在一些實施例中，將結合墊1805及絕緣層1801平坦化，使得結合墊1805的最頂部表面與絕緣層1801的最頂部表面實質上齊平或共面。在一些實施例中，通孔1803與內連線1713直接電性接觸。在其他實施例中，通孔1803可與接觸墊1715直接電性接觸，且可經由接觸墊1715電性連接至內連線1713。
參照圖18B，沿切割道1703(參見圖18A)將晶圓1800單體化，以形成單獨的積體電路晶粒1807。在一些實施例中，可例如藉由鋸切、雷射燒蝕、蝕刻、其組合等將晶圓1800單體化成 單獨的積體電路晶粒1807。
圖19A至圖19G示出根據一些實施例在製作積體電路晶粒結構(例如，圖5B至圖8B及圖13B至圖16B中分別所示的積體電路晶粒結構501及1301)期間的各種處理步驟的剖視圖。參照圖19A，將積體電路晶粒105結合至載體1901，以開始形成晶圓級晶粒結構1900。在一些實施例中，載體1901可包含與以上參照圖17A所述的基底1705相似的材料，且本文中不再重複說明。在其他實施例中，載體1901可包含適合的絕緣材料。在一些實施例中，積體電路晶粒105可與積體電路晶粒1719相似，且可使用以上參照圖17A至圖17C所述的方法來形成，其中積體電路晶粒1719及105的相似特徵是以相似的元件符號來指代。
進一步參照圖19A，在載體1901之上形成絕緣層1903。在一些實施例中，可使用與以上參照圖17B所述的絕緣層1717相似的材料及方法來形成絕緣層1903，且本文中不再重複說明。在一些實施例中，使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等將絕緣層1903平坦化。在一些實施例中，藉由將積體電路晶粒105的絕緣層1717結合至絕緣層1903來將積體電路晶粒105結合至載體1901。在一些實施例中，可使用直接結合方法(direct bonding method)(例如熔融結合方法(fusion bonding method))將絕緣層1717結合至絕緣層1903。在一些實施例中，可在將絕緣層1717結合至絕緣層1903之前對絕緣層1717及絕緣層1903執行表面處理製程。在其他實施例中，可使用其他適合的 結合方法或使用黏合劑將絕緣層1717結合至絕緣層1903。在一些實施例中，可在將積體電路晶粒105結合至載體1901之後執行退火製程，以強化所述結合。
參照圖19B，在積體電路晶粒105之上且環繞積體電路晶粒105形成包封體107。在一些實施例中，可使用與以上參照圖17B所述的絕緣層1717相似的材料及方法來形成包封體107，且本文中不再重複說明。在其他實施例中，包封體107可包含模製化合物，例如環氧樹脂、樹脂、可模製聚合物、其組合等。模製化合物可在呈實質上液體時被施加，且然後可藉由化學反應而固化，例如環氧樹脂或樹脂。在其他實施例中，模製化合物可為紫外線(ultraviolet，UV)固化聚合物或熱固化聚合物，其是作為能夠被設置於積體電路晶粒105周圍及之間的凝膠或延展性固體而被施加。
參照圖19C，將包封體107及積體電路晶粒105平坦化，使得積體電路晶粒105的背側表面105b與包封體107的最頂部表面實質上齊平或共面。在一些實施例中，平坦化製程可包括化學機械拋光製程、研磨製程、蝕刻製程、其組合等。在某一實施例中，平坦化製程暴露出積體電路晶粒105的穿孔1709，使得穿孔1709的經暴露表面與積體電路晶粒105的背側表面105b及包封體107的最頂部表面實質上齊平或共面。
參照圖19D，使積體電路晶粒105的背側表面105b凹陷於包封體107的最頂部表面下面，以形成凹槽1905。在一些實 施例中，可使用適合的蝕刻製程(例如對積體電路晶粒105的基底1705的材料具有選擇性的選擇性乾式蝕刻製程或濕式蝕刻製程)來使積體電路晶粒105的背側表面105b凹陷。在一些實施例中，在凹槽1905內暴露出積體電路晶粒105的穿孔1709的側壁。
參照圖19E，在凹槽1905(參見圖19D)中形成絕緣層1907。在一些實施例中，可使用與以上參照圖17B所述的絕緣層1717相似的材料及方法來形成絕緣層1907，且本文中不再重複說明。在一些實施例中，在凹槽1905中及在包封體107之上沈積絕緣層1907的絕緣材料。隨後，移除絕緣材料的對凹槽1905進行過填充的部分，以形成絕緣層1907，使得絕緣層1907的最頂部表面與包封體107的最頂部表面實質上齊平或共面。在一些實施例中，可使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等來移除絕緣材料的對凹槽1905進行過填充的部分。在某一實施例中，移除製程暴露出積體電路晶粒105的穿孔1709，使得穿孔1709的經暴露表面與絕緣層1907的最頂部表面及包封體107的最頂部表面實質上齊平或共面。
參照圖19F及圖19G，將晶圓級晶粒結構1900單體化，以形成單獨的(晶片級或晶粒級)積體電路晶粒結構1911，(晶片級或晶粒級)積體電路晶粒結構1911是根據一些實施例在形成積體電路晶粒結構501及1301(分別參見圖5B至圖8B及圖13B至圖16B)時的中間結構。首先參照圖19F，將包封體107、絕緣層1903及載體1901圖案化，以形成凹槽1909。凹槽1909夾置於相 鄰的積體電路晶粒105之間，且局部地延伸至載體1901中，使得凹槽1909將載體1901局部地單體化。在一些實施例中，用於形成凹槽1909的圖案化製程可包括適合的微影及蝕刻方法。
參照圖19G，將載體1901薄化，以移除載體1901的未經單體化部分，藉此將載體1901完全單體化並形成單獨的積體電路晶粒結構1911。在一些實施例中，可使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等將載體1901薄化。在其他實施例中，單體化製程可包括鋸切、雷射燒蝕、蝕刻、其組合等。
圖20A及圖20B示出根據一些實施例在製作積體電路晶粒結構(例如，圖1B至圖4B及圖9B至圖12B中分別所示的積體電路晶粒結構101及901)期間的各種處理步驟的剖視圖。圖20A示出根據一些實施例在對圖19E所示晶圓級晶粒結構1900執行各種處理步驟之後的晶圓級晶粒結構2000。在一些實施例中，在積體電路晶粒105及包封體107之上形成絕緣層2001。在一些實施例中，可使用與以上參照圖17B所述的絕緣層1717相似的材料及方法來形成絕緣層2001，且本文中不再重複說明。在一些實施例中，絕緣層2001與絕緣層1907可包含相同的材料。在其他實施例中，絕緣層2001與絕緣層1907可包含不同的材料。在一些實施例中，在絕緣層2001中形成與積體電路晶粒105的相應的穿孔1709電性接觸的結合墊2003。在一些實施例中，可使用與以上參照圖17A所述的內連線1713相似的材料及方法來形成結合墊2003，且本文中不再重複說明。在一些實施例中，將結合墊2003 平坦化，使得結合墊2003的最頂部表面與絕緣層2001的最頂部表面實質上齊平或共面。在一些實施例中，平坦化製程可包括化學機械拋光製程、研磨製程、蝕刻製程、其組合等。
參照圖20B，將晶圓級晶粒結構2000單體化，以形成單獨的(晶片級或晶粒級)積體電路晶粒結構2005，(晶片級或晶粒級)積體電路晶粒結構2005是根據一些實施例在形成積體電路晶粒結構101及901(分別參見圖1B至圖4B及圖9B至圖12B)時的中間結構。在一些實施例中，可使用以上參照圖19F及圖19G所述的方法來將晶圓級晶粒結構2000單體化，且本文中不再重複說明。
圖21A至圖21H示出根據一些實施例在製作積體電路封裝(例如，圖1A及圖1B、圖2A及圖2B、圖3A及圖3B、以及圖4A及圖4B中分別所示的積體電路封裝100至400)期間的各種處理步驟的俯視圖及剖視圖。參照圖21A，形成晶圓級晶粒結構2100的方法以在載體2101之上形成絕緣層2103開始。在一些實施例中，可使用與以上參照圖19A所述的載體1901相似的材料及方法來形成載體2101，且本文中不再重複說明。在一些實施例中，可使用與以上參照圖19A所述的絕緣層1903相似的材料及方法來形成絕緣層2103，且本文中不再重複說明。在一些實施例中，將積體電路晶粒1171結合至絕緣層2103。在一些實施例中，積體電路晶粒1171可與積體電路晶粒1719相似，且可使用以上參照圖17A至圖17C所述的方法來形成，其中積體電路晶粒1171及 1719的相似特徵是以相似的元件符號來指代。
在一些實施例中，藉由將積體電路晶粒1171的絕緣層1717結合至絕緣層2103來將積體電路晶粒1171結合至絕緣層2103。在一些實施例中，可使用直接結合方法(例如熔融結合方法)將絕緣層1717結合至絕緣層2103。在一些實施例中，可在將絕緣層1717結合至絕緣層2103之前對絕緣層1717及絕緣層2103執行表面處理製程。在其他實施例中，可使用其他適合的結合方法或使用黏合劑將絕緣層1717結合至絕緣層2103。在一些實施例中，可在將積體電路晶粒1171結合至載體2101之後執行退火製程，以強化所述結合。在一些實施例中，絕緣層1717與絕緣層2103可包含相同的材料。在其他實施例中，絕緣層1717與絕緣層2103可包含不同的材料。
更參照圖21A，將擬結構21051結合至絕緣層2103，使得每一積體電路晶粒1171夾置於相鄰的擬結構21051之間。在一些實施例中，擬結構21051可包含與積體電路晶粒1171的基底1705相同的材料。在一些實施例中，擬結構21051可不包括主動裝置及/或被動裝置，且可不為所得的積體電路封裝提供附加電性功能。在一些實施例中，每一擬結構21051可在一側上包括絕緣層21071。在一些實施例中，可使用與以上參照圖17B所述的絕緣層1717相似的材料及方法來形成絕緣層21071，且本文中不再重複說明。在一些實施例中，絕緣層21071與絕緣層2103可包含相同的材料。在其他實施例中，絕緣層21071與絕緣層2103可包含不同 的材料。
在一些實施例中，藉由將擬結構21051的絕緣層21071結合至絕緣層2103來將擬結構21051結合至絕緣層2103。在一些實施例中，可使用直接結合方法(例如熔融結合方法)將絕緣層21071結合至絕緣層2103。在一些實施例中，可在將絕緣層21071結合至絕緣層2103之前對絕緣層21071及絕緣層2103執行表面處理製程。在其他實施例中，可使用其他適合的結合方法或使用黏合劑將絕緣層21071結合至絕緣層2103。在一些實施例中，可在將擬結構21051結合至載體2101之後執行退火製程，以強化所述結合。
圖21B示出根據一些實施例的圖21A所示晶圓級晶粒結構2100的俯視圖。在一些實施例中，載體2101藉由切割道2109及2111被分隔成多個晶粒區2113i(其中i=1、...、N，其中N為晶粒區的總數)。在一些實施例中，切割道2109垂直於切割道2111。在此類實施例中，在俯視圖中，晶粒區2113i(其中i=1、...、N)具有矩形形狀。在其他實施例中，切割道2109與切割道2111形成不同於90度的夾角。在此類實施例中，在俯視圖中，晶粒區2113i(其中i=1、...、N)具有平行四邊形的形狀。在一些實施例中，在俯視圖中，擬結構21051具有矩形形狀。在一些實施例中，擬結構21051與相應的切割道2111交疊，使得擬結構21051在藉由相應的切割道2111分隔開的晶粒區2113i(其中i=1、...、N)的子集之間被共用。在一些實施例中，擬結構21051可形成沿載體 2101的可用部分(例如包含晶粒區2113i的部分)的整體延伸的連續結構，使得每一切割道2111與相應的單個連續擬結構21051交疊。如以下更詳細所述，沿切割道2109及2111將晶圓級晶粒結構2100單體化，以形成單獨的封裝。此種單體化製程亦將擬結構21051單體化，並為相應的單獨封裝形成單獨的(晶片級或晶粒級)擬結構。在一些實施例中，藉由形成與切割道2111交疊的擬結構21051，單獨積體電路封裝的形成時間可縮短。舉例而言，單獨積體電路封裝的形成時間可以縮短在執行單體化製程之前於載體2101的每一晶粒區內放置及結合單獨的(晶片級或晶粒級)擬結構所需要的時間被縮短。因此，在生產積體電路封裝期間，每小時晶圓產量可提高，且生產成本可降低。
圖21C示出根據替代實施例的圖21A所示晶圓級晶粒結構2100的俯視圖。圖21C所示實施例與圖21B所示實施例相似，其中相同的元件以相同的元件符號來標示，且本文中不再重複詳細說明。在圖21C所示實施例中，擬結構21051不形成沿載體2101的可用部分的整體延伸的連續結構。而是，每一切割道2111與長度不同的多個不連續擬結構21051交疊。
參照圖21D，將積體電路晶粒1171及擬結構21051包封於包封體1231中。隨後，在積體電路晶粒1171之上形成絕緣層21151，且在擬結構21051之上形成絕緣層21171。在一些實施例中，絕緣層21151的最頂部表面及絕緣層21171的最頂部表面與包封體1231的最頂部表面實質上齊平或共面。在一些實施例中，可使用 與以上參照圖19B及圖19C所述的包封體107相似的材料及方法來形成包封體1231，且本文中不再重複說明。在一些實施例中，可使用與以上參照圖19D及圖19E所述的絕緣層1907相似的材料及方法來形成絕緣層21151及絕緣層21171，且本文中不再重複說明。在一些實施例中，絕緣層21151與絕緣層21171可包含相同的材料。在其他實施例中，絕緣層21151與絕緣層21171可包含不同的材料。積體電路晶粒1171與對應的絕緣層21151、擬結構21051與對應的絕緣層21071及21171、以及包封體1231在載體2101之上形成層級1結構(tier 1 structure)21191。
參照圖21E，將積體電路晶粒1172結合至積體電路晶粒1171。在一些實施例中，積體電路晶粒1172可與積體電路晶粒1807相似，且可使用以上參照圖18A及圖18B所述的方法來形成，其中積體電路晶粒1172及積體電路晶粒1807的相似特徵是以相似的元件符號來指代。在一些實施例中，使用直接結合方法(例如混合結合方法(hybrid bonding method))將積體電路晶粒1172結合至積體電路晶粒1171。在此類實施例中，積體電路晶粒1171的穿孔1709直接結合至積體電路晶粒1172的結合墊1805，且積體電路晶粒1171的絕緣層21151直接結合至積體電路晶粒1172的絕緣層1801。在一些實施例中，在將積體電路晶粒1172結合至積體電路晶粒1171之後，可執行退火製程，以強化積體電路晶粒1171與積體電路晶粒1172之間的結合。積體電路晶粒1171的穿孔1709與積體電路晶粒1172的結合墊1805之間的結合在積體電路晶粒 1171與積體電路晶粒1172之間提供電性連接。在一些實施例中，積體電路晶粒1171的穿孔1709與積體電路晶粒1172的結合墊1805可包含相同的材料。在其他實施例中，積體電路晶粒1171的穿孔1709與積體電路晶粒1172的結合墊1805可包含不同的材料。在一些實施例中，積體電路晶粒1171的絕緣層21151與積體電路晶粒1172的絕緣層1801可包含相同的材料。在其他實施例中，積體電路晶粒1171的絕緣層21151與積體電路晶粒1172的絕緣層1801可包含不同的材料。
在一些實施例中，將擬結構21052結合至擬結構21051。在一些實施例中，可使用與以上參照圖21D所述的擬結構21051相似的材料及方法來形成擬結構21052，且本文中不再重複說明。在一些實施例中，可藉由將擬結構21052的絕緣層21072結合至擬結構21051的絕緣層21171來將擬結構21052結合至擬結構21051。在一些實施例中，可使用直接結合方法(例如熔融結合方法)將絕緣層21072結合至絕緣層21171。在一些實施例中，可在將絕緣層21072結合至絕緣層21171之前對絕緣層21072及絕緣層21171執行表面處理製程。隨後，可執行退火製程，以強化擬結構21052與擬結構21051之間的結合。在一些實施例中，絕緣層21072與絕緣層21171可包含相同的材料。在其他實施例中，絕緣層21072與絕緣層21171可包含不同的材料。在一些實施例中，在俯視圖中，擬結構21052可具有與圖21B及圖21C所示的相應的擬結構21051相同的形狀，且本文中不再重複說明。
隨後，將積體電路晶粒1172及擬結構21052包封於包封體1232中，在積體電路晶粒1172之上形成絕緣層21152，且在擬結構21052之上形成絕緣層21172。在一些實施例中，可使用與以上參照圖21D所述的包封體1231相似的材料及方法來形成包封體1232，且本文中不再重複說明。在一些實施例中，可使用分別與以上參照圖21D所述的絕緣層21151及絕緣層21171相似的材料及方法來形成絕緣層21152及絕緣層21172，且本文中不再重複說明。在一些實施例中，絕緣層21152與絕緣層21172可包含相同的材料。在其他實施例中，絕緣層21152與絕緣層21172可包含不同的材料。積體電路晶粒1172與對應的絕緣層21152、擬結構21052與對應的絕緣層21072及21172、以及包封體1232在層級1結構21191之上形成層級2結構21192。
進一步參照圖21E，在層級2結構21192之上形成層級3結構21193，層級3結構21193包括積體電路晶粒1173與對應的絕緣層21153、擬結構21053與對應的絕緣層21073及21173、以及在層級2結構21192之上形成的包封體1233。在一些實施例中，積體電路晶粒1173可與積體電路晶粒1807相似，且可使用以上參照圖18A及圖18B所述的方法來形成，其中積體電路晶粒1173及積體電路晶粒1807的相似特徵是以相似的元件符號來指代。在一些實施例中，可使用與以上參照圖21D所述的擬結構21051相似的材料及方法來形成擬結構21053，且本文中不再重複說明。在一些實施例中，可使用與以上所述的層級2結構21192相似的方法來形成 層級3結構21193，且本文中不再重複說明。隨後，在層級3結構21193之上形成層級4結構21194，層級4結構21194包括積體電路晶粒1174與對應的絕緣層21154、擬結構21054與對應的絕緣層21074及21174、以及在層級2結構21192之上形成的包封體1234。在一些實施例中，積體電路晶粒1174可與積體電路晶粒1807相似，且可使用以上參照圖18A及圖18B所述的方法來形成，其中積體電路晶粒1174及積體電路晶粒1807的相似特徵是以相似的元件符號來指代。在一些實施例中，可使用與以上參照圖21D所述的虛擬結構21051相似的材料及方法來形成擬結構21054，且本文中不再重複說明。在一些實施例中，可使用與以上所述的層級2結構21192相似的方法來形成層級4結構21194，且本文中不再重複說明。在一些實施例中，在俯視圖中，擬結構21053及21054可具有與圖21B及圖21C中所示的相應的擬結構21051相同的形狀，且本文中不再重複說明。由擬結構21051至21054形成的堆疊亦可被稱為堆疊式擬結構2121，且由積體電路晶粒1171至1174形成的堆疊亦可被稱為晶粒堆疊113。
參照圖21F，將積體電路晶粒結構2005(參見圖20B)結合至晶粒堆疊113的積體電路晶粒1174。在一些實施例中，使用直接結合方法(例如混合結合方法)將積體電路晶粒結構2005結合至積體電路晶粒1174。在此類實施例中，積體電路晶粒1174的穿孔1709直接結合至積體電路晶粒結構2005的結合墊2003，且積體電路晶粒1174的絕緣層21154直接結合至積體電路晶粒結 構2005的絕緣層2001。此外，積體電路晶粒結構2005的絕緣層2001可直接結合至形成於擬結構21054之上的絕緣層21174。在一些實施例中，在將積體電路晶粒結構2005結合至積體電路晶粒1174及擬結構21054之後，可執行退火製程，以強化所述結合。積體電路晶粒1174的穿孔1709與積體電路晶粒結構2005的結合墊2003之間的結合在積體電路晶粒結構2005與積體電路晶粒1174之間提供電性連接。在一些實施例中，積體電路晶粒1174的穿孔1709與積體電路晶粒結構2005的結合墊2003可包含相同的材料。在其他實施例中，積體電路晶粒1174的穿孔1709與積體電路晶粒結構2005的結合墊2003可包含不同的材料。在一些實施例中，積體電路晶粒結構2005的絕緣層2001與積體電路晶粒1174的絕緣層21154可包含相同的材料。在其他實施例中，積體電路晶粒結構2005的絕緣層2001與積體電路晶粒1174的絕緣層21154可包含不同的材料。在一些實施例中，絕緣層2001與絕緣層21174可包含相同的材料。在其他實施例中，絕緣層2001與絕緣層21174可包含不同的材料。
參照圖21G，在積體電路晶粒結構2005之上及之間形成包封體109。在一些實施例中，可使用與以上參照圖19B所述的包封體107相似的材料及方法來形成包封體109，且本文中不再重複說明。在一些實施例中，移除積體電路晶粒結構2005的載體1901及絕緣層1903(參見圖21F)並移除包封體109的部分，以暴露出積體電路晶粒105的絕緣層1717，使得絕緣層1717的經暴 露表面與包封體109的最頂部表面實質上齊平或共面。在一些實施例中，可使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等來移除載體1901、絕緣層1903、及包封體109的部分。
參照圖21H，在積體電路晶粒105的相應的接觸墊1715之上形成與所述相應的接觸墊1715電性耦合的連接件111。在一些實施例中，連接件111中的每一者可包括導電柱凸塊2123及位於導電柱凸塊2123之上的焊料元件2127。在一些實施例中，導電柱凸塊2123可包含導電材料，例如銅、鎢、鋁、銀、金、其組合等。在一些實施例中，焊料元件2127可包含：鉛系焊料，例如鉛錫(PbSn)組成物；無鉛焊料，包括InSb；錫、銀及銅(「tin,silver,and copper，SAC」)組成物；以及具有共同熔點且在電性應用中形成導電焊料連接的其他共熔(eutectic)材料。對於無鉛焊料，可使用組成不同的SAC焊料，例如，作為實例：SAC 105(Sn 98.5%、Ag 1.0%、Cu 0.5%)、SAC 305及SAC 405。無鉛焊料亦包括不使用銀(Ag)的SnCu化合物及不使用銅(Cu)的SnAg化合物。
在一些實施例中，形成導電柱凸塊2123的方法可包括：在絕緣層1717中形成開口，以暴露出相應的接觸墊1715；在絕緣層1717之上及在絕緣層1717的開口中形成導電晶種層；在導電晶種層之上形成犧牲材料(例如光阻材料)；將犧牲材料圖案化，以在犧牲層中形成開口，使得犧牲層的開口與絕緣層1717的相應的開口對準並形成組合開口；使用電化學鍍覆製程、無電鍍覆製 程、原子層沈積、物理氣相沈積、其組合等在組合開口中沈積導電材料，以形成導電柱凸塊2123；移除犧牲層；以及移除導電晶種層的經暴露部分。在一些實施例中，在移除犧牲層之前，使用蒸鍍、電化學鍍覆製程、無電鍍覆製程、印刷、焊料轉移、其組合等在組合開口中於導電柱凸塊2123的導電材料之上形成焊料材料，以形成焊料元件2127。在其他實施例中，連接件111可為焊料球、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、球柵陣列封裝(ball grid array，BGA)球、微凸塊、由無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊等。在其中連接件111包含焊料材料的一些實施例中，可執行回焊製程，以將焊料材料成形為所需的凸塊形狀。
進一步參照圖21H，在形成連接件111之後，沿切割道2109及2111(參見圖21B及圖21C)將晶圓級晶粒結構2100單體化成單獨的積體電路封裝2125，使得每一積體電路封裝2125包括積體電路晶粒105與相應的晶粒堆疊113、及堆疊式擬結構2121的部分。在一些實施例中，單體化製程可包括鋸切、雷射燒蝕、蝕刻、其組合等。在一些實施例中，與晶粒區21131(參見圖21B及圖21C)對應的積體電路封裝2125形成積體電路封裝200(參見圖2A及圖2B)。在一些實施例中，與晶粒區21132(參見圖21B及圖21C)對應的積體電路封裝2125形成積體電路封裝100(參見圖1A及圖1B)。在一些實施例中，與晶粒區21133(參見 圖21C)對應的積體電路封裝2125形成積體電路封裝400(參見圖4A及圖4B)。在一些實施例中，與晶粒區21134(參見圖21C)對應的積體電路封裝2125形成積體電路封裝300(參見圖3A及圖3B)。
圖22A至圖22D示出根據一些實施例在製作積體電路封裝(例如，圖5A及圖5B、圖6A及圖6B、圖7A及圖7B、以及圖8A及圖8B中分別所示的積體電路封裝500至800)期間的各種處理步驟的剖視圖。為突出圖22A至圖22D所示實施例與圖21A至圖21H所示實施例之間的差異，該些實施例的共同特徵由相同元件符號標示。此外，本文中不再重複對共同特徵(以上已參照圖21A至圖21H闡述)的詳細說明。
參照圖22A，在形成絕緣層21154及21174之前，將圖21E所示晶圓級晶粒結構2100結合至載體2201，以開始形成晶圓級晶粒結構2200。在一些實施例中，在載體2201之上形成絕緣層2203，且例如使用直接結合方法(例如熔融結合方法)將晶圓級晶粒結構2100結合至絕緣層2203。在其他實施例中，絕緣層2203可被省略，且可例如使用直接結合方法(例如熔融結合方法)將晶圓級晶粒結構2100結合至載體2201。在一些實施例中，可使用與以上參照圖21A所述的載體2101相似的材料及方法來形成載體2201，且本文中不再重複說明。在一些實施例中，可使用與以上參照圖21A所述的絕緣層2103相似的材料及方法來形成絕緣層2203，且本文中不再重複說明。
參照圖22B，移除載體2101及絕緣層2103，以暴露出積體電路晶粒1171的絕緣層1717。在一些實施例中，可使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等來移除載體2101及絕緣層2103。在一些實施例中，在晶粒堆疊113及堆疊式擬結構2121之上形成絕緣層2205，且在絕緣層1717及2205中形成結合墊2209及對應的通孔2207。在一些實施例中，在絕緣層2205中形成結合墊2209，且在絕緣層1717中形成通孔2207。在一些實施例中，可使用與以上參照圖18A所述的絕緣層1801相似的材料及方法來形成絕緣層2205，且本文中不再重複說明。在一些實施例中，可使用分別與以上參照圖18A所述的結合墊1805及通孔1803相似的材料及方法來形成結合墊2209及通孔2207，且本文中不再重複說明。在一些實施例中，通孔2207與積體電路晶粒1171的相應的內連線1713直接電性接觸。在其他實施例中，通孔2207可與積體電路晶粒1171的相應的接觸墊1715直接電性接觸，且可經由積體電路晶粒1171的相應的接觸墊1715電性連接至積體電路晶粒1171的相應的內連線1713。
參照圖22C，將積體電路晶粒結構1911(參見圖19G)結合至晶粒堆疊113的積體電路晶粒1171。在一些實施例中，使用直接結合方法(例如混合結合方法)將積體電路晶粒結構1911結合至相應的積體電路晶粒1171。在此類實施例中，結合墊2209直接結合至積體電路晶粒結構1911的積體電路晶粒105的相應的穿孔1709，且絕緣層2205直接結合至積體電路晶粒結構1911的 積體電路晶粒105的絕緣層1907。在一些實施例中，在將積體電路晶粒結構1911結合至相應的晶粒堆疊113之後，可執行退火製程，以強化所述結合。積體電路晶粒105的穿孔1709與結合墊2209之間的結合在積體電路晶粒結構1911與晶粒堆疊113之間提供電性連接。在一些實施例中，積體電路晶粒105的穿孔1709與結合墊2209可包含相同的材料。在其他實施例中，積體電路晶粒105的穿孔1709與結合墊2209可包含不同的材料。在一些實施例中，絕緣層2205與積體電路晶粒結構1911的絕緣層1907可包含相同的材料。在其他實施例中，絕緣層2205與積體電路晶粒結構1911的絕緣層1907可包含不同的材料。
參照圖22D，在積體電路晶粒結構1911之上及之間形成包封體109。在一些實施例中，可使用與以上參照圖19B所述的包封體107相似的材料及方法來形成包封體109，且本文中不再重複說明。在一些實施例中，移除積體電路晶粒結構1911的載體1901及絕緣層1903(參見圖22C)並移除包封體109的部分，以暴露出積體電路晶粒105的絕緣層1717，使得絕緣層1717的經暴露表面與包封體109的最頂部表面實質上齊平或共面。在一些實施例中，可使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等來移除載體1901、絕緣層1903、及包封體109的部分。
在一些實施例中，在移除載體1901及絕緣層1903之後，如以上參照圖21H所述般在積體電路晶粒105的相應的接觸墊1715之上形成與所述相應的接觸墊1715電性耦合的連接件 111，且本文中不再重複說明。在一些實施例中，在形成連接件111之後，沿切割道2109及2111(參見圖21B及圖21C)將晶圓級晶粒結構2200單體化成單獨的積體電路封裝2211，使得每一積體電路封裝2211包括積體電路晶粒105與相應的晶粒堆疊113、及堆疊式擬結構2121的部分。在一些實施例中，單體化製程可包括鋸切、雷射燒蝕、蝕刻、其組合等。在一些實施例中，與晶粒區21131(參見圖21B及圖21C)對應的積體電路封裝2211形成積體電路封裝600(參見圖6A及圖6B)。在一些實施例中，與晶粒區21132(參見圖21B及圖21C)對應的積體電路封裝2211形成積體電路封裝500(參見圖5A及圖5B)。在一些實施例中，與晶粒區21133(參見圖21C)對應的積體電路封裝2211形成積體電路封裝800(參見圖8A及圖8B)。在一些實施例中，與晶粒區21134(參見圖21C)對應的積體電路封裝2211形成積體電路封裝700(參見圖7A及圖7B)。
圖23A至圖23F示出根據一些實施例在製作積體電路封裝(例如，圖9A及圖9B、圖10A及圖10B、圖11A及圖11B、以及圖12A及圖12B中分別所示的積體電路封裝900至1200)期間的各種處理步驟的俯視圖及剖視圖。為突出圖23A至圖23F所示實施例與圖21A至圖21H所示實施例之間的差異，該些實施例的共同特徵由相同元件符號標示。此外，本文中不再重複對共同特徵(以上已參照圖21A至圖21H闡述)的詳細說明。在圖21A至圖21H所示的實施例中，將積體電路晶粒105結合至相應的晶 粒堆疊113，使得晶粒堆疊113是未經單體化晶圓級晶粒結構2100的一部分(例如，參見圖21F)，而積體電路晶粒105是經單體化積體電路晶粒結構2005的一部分(例如，參見圖21F)。如以下更詳細所述，在圖23A至圖23F所示的實施例中，將積體電路晶粒105結合至晶粒堆疊113，使得晶粒堆疊113是經單體化晶粒結構的一部分(例如，參見圖23B)，而積體電路晶粒105是未經單體化晶圓級晶粒結構的一部分(例如，參見圖23B)。
參照圖23A，示出晶圓級晶粒結構2300。在一些實施例中，晶圓級晶粒結構2300與圖21E所示晶圓級晶粒結構2100相似，其中以相同的元件符號來標示相同的特徵，且區別在於堆疊式擬結構2121已被省略。在一些實施例中，可如以上參照圖21A至圖21E所述般來形成晶圓級晶粒結構2300，但不形成堆疊式擬結構2121，且本文中不再重複說明。在一些實施例中，將晶圓級晶粒結構2300單體化成單獨的(晶片級或晶粒級)積體電路晶粒結構2301。在一些實施例中，單體化製程可包括鋸切、雷射燒蝕、蝕刻、其組合等。
參照圖23B，在一些實施例中，在積體電路晶粒105仍是未經單體化晶圓級晶粒結構2000的一部分(參見圖20A)的同時，將積體電路晶粒結構2301結合至相應的積體電路晶粒105，以開始形成晶圓級晶粒結構2307。在一些實施例中，如以上參照圖21F所述般將積體電路晶粒結構2301結合至相應的積體電路晶粒105，且本文中不再重複說明。在一些實施例中，將擬結構2303 結合至晶圓級晶粒結構2000的絕緣層2001，使得每一積體電路晶粒結構2301夾置於相鄰的擬結構2303之間。在一些實施例中，可使用與以上參照圖21A所述的擬結構21051相似的材料及方法來形成擬結構2303，且本文中不再重複說明。在一些實施例中，每一擬結構2303可在一側上包括絕緣層2305。在一些實施例中，可使用與以上參照圖21A所述的絕緣層21071相似的材料及方法來形成絕緣層2305，且本文中不再重複說明。在一些實施例中，絕緣層2305與絕緣層2001可包含相同的材料。在其他實施例中，絕緣層2305與絕緣層2001可包含不同的材料。在一些實施例中，可藉由將擬結構2303的絕緣層2305結合至絕緣層2001來將擬結構2303結合至絕緣層2001。在一些實施例中，可使用直接結合方法(例如熔融結合方法)將絕緣層2305結合至絕緣層2001。在一些實施例中，可在將絕緣層2305結合至絕緣層2001之前對絕緣層2305及絕緣層2001執行表面處理製程。隨後，可執行退火製程，以強化擬結構2303與晶圓級晶粒結構2000之間的結合。
圖23C示出根據一些實施例的圖23B所示晶圓級晶粒結構2307的俯視圖。在一些實施例中，晶圓級晶粒結構2000藉由切割道2309及2311被分隔成多個晶粒區2313i(其中i=1、...、N，其中N等於晶粒區的總數)。在一些實施例中，切割道2309垂直於切割道2311。在此類實施例中，在俯視圖中，晶粒區2313i(其中i=1、...、N)具有矩形形狀。在其他實施例中，切割道2309與切割道2311可形成不同於90度的夾角。在此類實施例中，在俯 視圖中，晶粒區2313i(其中i=1、...、N)具有平行四邊形的形狀。在一些實施例中，在俯視圖中，擬結構2303具有矩形形狀。在一些實施例中，擬結構2303與相應的切割道2311交疊，使得擬結構2303在藉由相應的切割道2311分隔開的晶粒區2113i(其中i=1、...、N)的子集之間被共用。在一些實施例中，擬結構2303可形成沿晶圓級晶粒結構2000的可用部分(例如包含晶粒區2113i的部分)的整體延伸的連續結構，使得每一切割道2311與相應的單個連續擬結構2303交疊。如以下更詳細所述，沿切割道2309及2311將晶圓級晶粒結構2307單體化，以形成單獨的積體電路封裝。此種單體化製程亦將擬結構2303單體化，並為相應的單獨積體電路封裝形成單獨的(晶片級或晶粒級)擬結構。在一些實施例中，藉由形成與切割道2311交疊的擬結構2303，單獨積體電路封裝的形成時間可縮短。舉例而言，單獨積體電路封裝的形成時間可以縮短在執行單體化製程之前於晶圓級晶粒結構2000的每一晶粒區內放置及結合單獨的(晶片級或晶粒級)擬結構所需要的時間被縮短。因此，在生產積體電路封裝期間，每小時晶圓產量可提高，且生產成本可降低。
圖23D示出根據替代實施例的圖23B所示晶圓級晶粒結構2307的俯視圖。圖23D所示實施例與圖23C所示實施例相似，其中相同的元件以相同的元件符號來標示，且本文中不再重複詳細說明。在圖23D所示的實施例中，擬結構2303不形成沿晶圓級晶粒結構2000的可用部分的整體延伸的連續結構。而是，每一切 割道2311與長度不同的多個不連續擬結構2303交疊。
參照圖23E，在積體電路晶粒結構2301及擬結構2303之上且環繞積體電路晶粒結構2301及擬結構2303形成包封體907。在一些實施例中，可使用與以上參照圖19B所述的包封體107相似的材料及方法來形成包封體907，且本文中不再重複說明。隨後，將包封體907、積體電路晶粒結構2301及擬結構2303平坦化，使得積體電路晶粒結構2301的最頂部表面與擬結構2303的最頂部表面及包封體907的最頂部表面實質上齊平或共面。在一些實施例中，平坦化製程可包括化學機械拋光製程、研磨製程、蝕刻製程、其組合等。
參照圖23F，在一些實施例中，自晶圓級晶粒結構2000移除載體1901及絕緣層1903(參見圖23E)，以暴露出積體電路晶粒105的絕緣層1717及包封體107，使得絕緣層1717的經暴露表面與包封體107的經暴露表面實質上齊平或共面。在一些實施例中，可使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等來移除載體1901及絕緣層1903。
進一步參照圖23F，如以上參照圖21H所述般在積體電路晶粒105的相應的接觸墊1715之上形成與所述相應的接觸墊1715電性耦合的連接件111，且本文中不再重複說明。在形成連接件111之後，沿切割道2309及2311(參見圖23C及圖23D)將晶圓級晶粒結構2307單體化成單獨的積體電路封裝2315，使得每一積體電路封裝2315包括積體電路晶粒105與相應的晶粒堆疊 113、及相應擬結構2303的部分。在一些實施例中，單體化製程可包括鋸切、雷射燒蝕、蝕刻、其組合等。在一些實施例中，與晶粒區23131(參見圖23C及圖23D)對應的積體電路封裝2315形成積體電路封裝1000(參見圖10A及圖10B)。在一些實施例中，與晶粒區23132(參見圖23C及圖23D)對應的積體電路封裝2315形成積體電路封裝900(參見圖9A及圖9B)。在一些實施例中，與晶粒區23133(參見圖23D)對應的積體電路封裝2315形成積體電路封裝1200(參見圖12A及圖12B)。在一些實施例中，與晶粒區23134(參見圖23D)對應的積體電路封裝2315形成積體電路封裝1100(參見圖11A及圖11B)。
圖24A至圖24C示出根據一些實施例在製作積體電路封裝(例如，圖13A及圖13B、圖14A及圖14B、圖15A及圖15B、以及圖16A及圖16B中分別所示的積體電路封裝1300至1600)期間的各種處理步驟的剖視圖。為突出圖24A至圖24C所示實施例與圖23A至圖23F所示實施例之間的差異，該些實施例的共同特徵由相同元件符號標示。此外，本文中不再重複對共同特徵(以上已參照圖23A至圖23F闡述)的詳細說明。
參照圖24A，示出晶圓級晶粒結構2400。在一些實施例中，晶圓級晶粒結構2400與圖22B所示晶圓級晶粒結構2200相似，其中以相同的元件符號來標示相同的特徵，且區別在於堆疊式擬結構2121已被省略。在一些實施例中，可如以上參照圖22A及圖22B所述般來形成晶圓級晶粒結構2400，但不形成堆疊式擬 結構2121，且本文中不再重複說明。在一些實施例中，將晶圓級晶粒結構2400單體化成單獨的(晶片級或晶粒級)積體電路晶粒結構2401。在一些實施例中，單體化製程可包括鋸切、雷射燒蝕、蝕刻、其組合等。
參照圖24B，在一些實施例中，在積體電路晶粒105仍是未經單體化晶圓級晶粒結構1900的一部分(參見圖19E)的同時，將積體電路晶粒結構2401結合至相應的積體電路晶粒105，以開始形成晶圓級晶粒結構2403。在一些實施例中，如以上參照圖22C所述般將積體電路晶粒結構2401結合至晶圓級晶粒結構1900的相應的積體電路晶粒105，且本文中不再重複說明。在一些實施例中，將擬結構2303結合至晶圓級晶粒結構1900，使得每一積體電路晶粒結構2401夾置於相鄰的擬結構2303之間。在一些實施例中，可藉由將擬結構2303的絕緣層2305結合至晶圓級晶粒結構1900來將擬結構2303結合至晶圓級晶粒結構1900。在一些實施例中，可使用直接結合方法(例如熔融結合方法)將絕緣層2305結合至晶圓級晶粒結構1900。隨後，可執行退火製程，以強化擬結構2303與晶圓級晶粒結構1900之間的結合。
更參照圖24B，在積體電路晶粒結構2401及擬結構2303之上且環繞積體電路晶粒結構2401及擬結構2303形成包封體907。隨後，將包封體907、積體電路晶粒結構2401及擬結構2303平坦化，使得積體電路晶粒結構2401的最頂部表面與擬結構2303的最頂部表面及包封體907的最頂部表面實質上齊平或共面。在 一些實施例中，平坦化製程可包括化學機械拋光製程、研磨製程、蝕刻製程、其組合等。
參照圖24C，移除晶圓級晶粒結構1900的載體1901及絕緣層1903(參見圖24B)，以暴露出積體電路晶粒105的絕緣層1717及包封體107，使得絕緣層1717的經暴露表面與包封體107的經暴露表面實質上齊平或共面。在一些實施例中，可使用化學機械拋光製程、研磨製程、蝕刻製程、其組合等來移除載體1901及絕緣層1903。
更參照圖24C，如以上參照圖21H所述般在積體電路晶粒105的相應的接觸墊1715之上形成與所述相應的接觸墊1715電性耦合的連接件111，且本文中不再重複說明。在形成連接件111之後，沿切割道2309及2311(參見圖23C及圖23D)將晶圓級晶粒結構2403單體化成單獨的積體電路封裝2405，使得每一積體電路封裝2405包括積體電路晶粒105與相應的晶粒堆疊113、及相應的擬結構2303的部分。在一些實施例中，單體化製程可包括鋸切、雷射燒蝕、蝕刻、其組合等。在一些實施例中，與晶粒區23131(參見圖23C及圖23D)對應的積體電路封裝2405形成積體電路封裝1400(參見圖14A及圖14B)。在一些實施例中，與晶粒區23132(參見圖23C及圖23D)對應的積體電路封裝2405形成積體電路封裝1300(參見圖13A及圖13B)。在一些實施例中，與晶粒區23133(參見圖23D)對應的積體電路封裝2405形成積體電路封裝1600(參見圖16A及圖16B)。在一些實施例中，與晶 粒區23134(參見圖23D)對應的積體電路封裝2405形成積體電路封裝1500(參見圖15A及圖15B)。
圖25是示出根據一些實施例形成積體電路封裝(例如，圖1A及圖1B、圖2A及圖2B、圖3A及圖3B、圖4A及圖4B、圖5A及圖5B、圖6A及圖6B、圖7A及圖7B、圖8A及圖8B中分別所示的積體電路封裝100至800及200)的方法2500的流程圖。方法以步驟2501開始，在步驟2501中，如以上參照圖21A至圖21E所述般形成第一晶粒結構(例如，圖1A及圖1B所示積體電路晶粒結構103)。在步驟2521中，如以上參照圖20A及圖20B所述般形成第二晶粒結構(例如，圖1A及圖1B所示積體電路晶粒結構101)。在步驟2523中，如以上參照圖21F所述般將第一晶粒結構結合至第二晶粒結構。形成第一晶粒結構的方法以步驟2503開始，在步驟2503中，如以上參照圖21A所述般將第一積體電路晶粒(例如，圖21A所示的積體電路晶粒1171)結合至載體(例如，圖21A所示的載體2101)。在步驟2505中，如以上參照圖21A所述般將第一擬結構(例如，圖21A所示的擬結構21051)結合至載體。在步驟2507中，如以上參照圖21D所述般環繞第一積體電路晶粒及第一擬結構形成第一包封體(例如，圖21D所示的包封體1231)。在步驟2509中，如以上參照圖21E所述般將第二積體電路晶粒(例如，圖21E所示的積體電路晶粒1172)結合至第一積體電路晶粒。在步驟2511中，如以上參照圖21E所述般將第二擬結構(例如，圖21E所示的擬結構21052)結 合至第一擬結構。在步驟2513中，如以上參照圖21E所述般環繞第二積體電路晶粒及第二擬結構形成第二包封體(例如，圖21E所示的包封體1232)。在一些實施例中，堆疊製程可持續至所需數目的積體電路晶粒及所需數目的擬結構結合至載體為止。在步驟2515中，如以上參照圖21E所述般將最頂部積體電路晶粒(例如，圖21E所示的積體電路晶粒1174)結合至前一積體電路晶粒(例如，圖21E所示的積體電路晶粒1173)。在步驟2517中，如以上參照圖21E所述般將最頂部擬結構(例如，圖21E所示的虛擬結構21054)結合至前一擬結構(例如，圖21E所示的擬結構21053)。在步驟2519中，如以上參照圖21E所述般環繞最頂部積體電路晶粒及最頂部擬結構形成最頂部包封體(例如，圖21E所示的包封體1234)。
圖26是示出根據一些實施例形成積體電路封裝(例如，圖9A及圖9B、圖10A及圖10B、圖11A及圖11B、圖12A及圖12B、圖13A及圖13B、圖14A及圖14B、圖15A及圖15B、圖16A及圖16B中分別所示的積體電路封裝900至1600)的方法2600的流程圖。方法以步驟2601開始，在步驟2601中，如以上參照圖23A所述般形成第一晶粒結構(例如，圖23A所示的積體電路晶粒結構2301)。在步驟2615中，如以上參照圖20A及圖20B所述般形成第二晶粒結構(例如，圖23B所示的晶圓級晶粒結構2000)。在步驟2617中，如以上參照圖23B所述般將第一晶粒結構結合至第二晶粒結構。在步驟2619中，如以上參照圖23B所述 般將擬結構(例如，圖23B所示的擬結構2303)結合至第二晶粒結構。在步驟2621中，如以上參照圖23E所述般環繞第一晶粒結構及擬結構形成第一包封體(例如，圖23E所示的包封體907)。形成第一晶粒結構的方法以步驟2603開始，在步驟2603中，如以上參照圖23A所述般將第一積體電路晶粒(例如，圖23A所示的積體電路晶粒1171)結合至載體(例如，圖23A所示的載體2101)。在步驟2605中，如以上參照圖23A所述般環繞第一積體電路晶粒形成第二包封體(例如，圖23A所示的包封體1231)。在步驟2607中，如以上參照圖23A所述般將第二積體電路晶粒(例如，圖23A所示的積體電路晶粒1172)結合至第一積體電路晶粒。在步驟2609中，如以上參照圖23A所述般環繞第二積體電路晶粒形成第三包封體(例如，圖23A所示的包封體1232)。在一些實施例中，堆疊製程可持續至所需數目的積體電路晶粒結合至載體為止。在步驟2611中，如以上參照圖23A所述般將最頂部積體電路晶粒(例如，圖23A所示的積體電路晶粒1174)結合至前一積體電路晶粒(例如，圖23A所示的積體電路晶粒1173)。在步驟2613中，如以上參照圖23A所述般環繞最頂部積體電路晶粒形成最頂部包封體(例如，圖23A所示的包封體1234)。
根據實施例，一種形成積體電路封裝的方法包括：形成第一晶粒結構，所述第一晶粒結構包括結合至載體的第一晶粒堆疊及堆疊式擬結構；形成第二晶粒結構，所述第二晶粒結構包括第一積體電路晶粒；藉由將所述第一晶粒堆疊的最頂部積體電路 晶粒結合至所述第一積體電路晶粒來將所述第一晶粒結構結合至所述第二晶粒結構，所述第一晶粒堆疊的所述最頂部積體電路晶粒是所述第一晶粒堆疊中距所述載體最遠的積體電路晶粒；以及對所述第一晶粒結構執行單體化製程，以形成多個單獨的晶粒結構，其中所述單體化製程將所述堆疊式擬結構單體化成多個單獨的堆疊式擬結構。在實施例中，形成所述第一晶粒結構包括：將第二積體電路晶粒的前側結合至所述載體；將第一擬結構相鄰於所述第二積體電路晶粒結合至所述載體；將所述第二積體電路晶粒及所述第一擬結構包封於第一包封體中；將第三積體電路晶粒的前側結合至所述第二積體電路晶粒的背側，所述第二積體電路晶粒的所述背側與所述第二積體電路晶粒的所述前側相對；將第二擬結構結合至所述第一擬結構；以及將所述第三積體電路晶粒及所述第二擬結構包封於第二包封體中。在實施例中，所述第二積體電路晶粒的所述前側是使用熔融結合方法結合至所述載體。在實施例中，所述第三積體電路晶粒的所述前側是使用混合結合方法結合至所述第二積體電路晶粒的所述背側。在實施例中，所述第二擬結構是使用熔融結合方法結合至所述第一擬結構。在實施例中，所述第一晶粒堆疊的所述最頂部積體電路晶粒是使用混合結合方法結合至所述第一積體電路晶粒。在實施例中，所述堆疊式擬結構被配置為散熱結構。在實施例中，所述第一晶粒結構更包括結合至所述載體的第二晶粒堆疊，且所述堆疊式擬結構設置在所述第一晶粒堆疊與所述第二晶粒堆疊之間設置於所述載體 的切割道之上。
根據另一實施例，一種形成積體電路封裝的方法包括：形成第一晶粒結構，所述第一晶粒結構包括結合至載體的晶粒堆疊；形成第二晶粒結構，所述第二晶粒結構包括第一積體電路晶粒；藉由將所述晶粒堆疊的最頂部積體電路晶粒結合至所述第一積體電路晶粒來將所述第一晶粒結構結合至所述第二晶粒結構，所述晶粒堆疊的所述最頂部積體電路晶粒是所述晶粒堆疊中距所述載體最遠的積體電路晶粒；將第一擬結構相鄰於所述第一晶粒結構結合至所述第二晶粒結構；將所述第一晶粒結構包封於第一包封體中；以及對所述第二晶粒結構執行單體化製程，以形成多個單獨的晶粒結構，其中所述單體化製程將所述第一擬結構單體化成多個單獨的擬結構。在實施例中，形成所述第一晶粒結構包括：將第二積體電路晶粒的前側結合至所述載體；將所述第二積體電路晶粒包封於第二包封體中；將第三積體電路晶粒的前側結合至所述第二積體電路晶粒的背側，所述第二積體電路晶粒的所述背側與所述第二積體電路晶粒的所述前側相對；以及將所述第三積體電路晶粒包封於第三包封體中。在實施例中，所述晶粒堆疊的所述最頂部積體電路晶粒是使用混合結合方法結合至所述第一積體電路晶粒。在實施例中，所述第一擬結構是使用熔融結合方法結合至所述第二晶粒結構。在實施例中，形成所述第二晶粒結構包括將所述第一積體電路晶粒包封於第二包封體中。在實施例中，所述第一擬結構被配置為散熱結構。在實施例中，所述方 法更包括將第二擬結構結合至所述第二晶粒結構，所述第一晶粒結構夾置於所述第一擬結構與所述第二擬結構之間。
根據又一實施例，一種積體電路封裝包括：晶粒堆疊，結合至基礎結構，所述晶粒堆疊包括第一積體電路晶粒，所述第一積體電路晶粒是所述晶粒堆疊中距所述基礎結構最遠的積體電路晶粒；晶粒結構，結合至所述晶粒堆疊，所述晶粒結構包括第二積體電路晶粒，所述第一積體電路晶粒的第一側與所述第二積體電路晶粒的第二側實體接觸；散熱結構，相鄰於所述晶粒堆疊結合至所述晶粒結構，所述散熱結構的側壁與所述晶粒結構的側壁實質上共面；以及包封體，沿所述晶粒堆疊的側壁延伸。在實施例中，所述散熱結構包括由擬結構形成的堆疊。在實施例中，所述散熱結構的所述側壁不被所述包封體包封。在實施例中，所述基礎結構的最頂部表面與所述散熱結構的最頂部表面實質上齊平，所述基礎結構的所述最頂部表面是所述基礎結構的距所述晶粒結構最遠的表面，所述散熱結構的所述最頂部表面是所述散熱結構的距所述晶粒結構最遠的表面。在實施例中，所述散熱結構的最頂部表面與所述包封體的最頂部表面實質上齊平，所述散熱結構的所述最頂部表面是所述散熱結構的距所述晶粒結構最遠的表面，所述包封體的所述最頂部表面是所述包封體的距所述晶粒結構最遠的表面。
本發明亦可包括其他特徵及製程。舉例而言，可包括測試結構，以幫助對三維封裝或三維積體電路裝置進行驗證測試。 測試結構可例如包括測試墊，所述測試墊在重佈線層中形成或者在容許對三維封裝或三維積體電路進行測試、容許使用探針及/或探針卡等的基底上形成。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可與包括對已知良好晶粒的中間驗證的測試方法一起使用，以提高良率並降低成本。
以上內容概述了若干實施例的特徵以使熟習此項技術者可更好地理解本發明的各態樣。熟習此項技術者應瞭解，他們可易於使用本發明作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例的相同目的及/或達成本文所介紹實施例的相同優點。熟習此項技術者亦應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文作出各種改變、替代及變更。
100:積體電路封裝
101:第一積體電路晶粒結構/積體電路晶粒結構
103:第二積體電路晶粒結構/晶粒結構/積體電路晶粒結構
105、1171、1172、1173、1174:積體電路晶粒
107、109、1231、1232、1233、1234:包封體
111:連接件
113:晶粒堆疊
115:基礎結構
119:堆疊式擬結構/散熱結構
1211、1212、1213、1214:擬結構

Claims (10)

  1. 一種形成積體電路封裝的方法，包括：形成第一晶粒結構，所述第一晶粒結構包括結合至載體的第一晶粒堆疊及堆疊式擬結構；形成第二晶粒結構，所述第二晶粒結構包括第一積體電路晶粒；藉由將所述第一晶粒堆疊的最頂部積體電路晶粒結合至所述第一積體電路晶粒來將所述第一晶粒結構結合至所述第二晶粒結構，所述第一晶粒堆疊的所述最頂部積體電路晶粒是所述第一晶粒堆疊中距所述載體最遠的積體電路晶粒；以及對所述第一晶粒結構執行單體化製程，以形成多個單獨的晶粒結構，其中所述單體化製程將所述堆疊式擬結構單體化成多個單獨的堆疊式擬結構。
  2. 如申請專利範圍第1項所述的方法，其中形成所述第一晶粒結構包括：將第二積體電路晶粒的前側結合至所述載體；將第一擬結構相鄰於所述第二積體電路晶粒結合至所述載體；將所述第二積體電路晶粒及所述第一擬結構包封於第一包封體中；將第三積體電路晶粒的前側結合至所述第二積體電路晶粒的背側，所述第二積體電路晶粒的所述背側與所述第二積體電路晶 粒的所述前側相對；將第二擬結構結合至所述第一擬結構；以及將所述第三積體電路晶粒及所述第二擬結構包封於第二包封體中。
  3. 如申請專利範圍第1項所述的方法，其中所述堆疊式擬結構被配置為散熱結構。
  4. 如申請專利範圍第1項所述的方法，其中所述第一晶粒結構更包括結合至所述載體的第二晶粒堆疊，且其中所述堆疊式擬結構設置在所述第一晶粒堆疊與所述第二晶粒堆疊之間設置於所述載體的切割道之上。
  5. 一種形成積體電路封裝的方法，包括：形成第一晶粒結構，所述第一晶粒結構包括結合至載體的晶粒堆疊；形成第二晶粒結構，所述第二晶粒結構包括第一積體電路晶粒；藉由將所述晶粒堆疊的最頂部積體電路晶粒結合至所述第一積體電路晶粒來將所述第一晶粒結構結合至所述第二晶粒結構，所述晶粒堆疊的所述最頂部積體電路晶粒是所述晶粒堆疊中距所述載體最遠的積體電路晶粒；將第一擬結構相鄰於所述第一晶粒結構結合至所述第二晶粒結構；將所述第一晶粒結構包封於第一包封體中；以及 對所述第二晶粒結構執行單體化製程，以形成多個單獨的晶粒結構，其中所述單體化製程將所述第一擬結構單體化成多個單獨的擬結構。
  6. 如申請專利範圍第5項所述的方法，其中形成所述第一晶粒結構包括：將第二積體電路晶粒的前側結合至所述載體；將所述第二積體電路晶粒包封於第二包封體中；將第三積體電路晶粒的前側結合至所述第二積體電路晶粒的背側，所述第二積體電路晶粒的所述背側與所述第二積體電路晶粒的所述前側相對；以及將所述第三積體電路晶粒包封於第三包封體中。
  7. 如申請專利範圍第5項所述的方法，更包括將第二擬結構結合至所述第二晶粒結構，所述第一晶粒結構夾置於所述第一擬結構與所述第二擬結構之間。
  8. 一種積體電路封裝，包括：晶粒堆疊，結合至基礎結構，所述晶粒堆疊包括第一積體電路晶粒，所述第一積體電路晶粒是所述晶粒堆疊中距所述基礎結構最遠的積體電路晶粒；晶粒結構，結合至所述晶粒堆疊，所述晶粒結構包括第二積體電路晶粒，所述第一積體電路晶粒的第一側與所述第二積體電路晶粒的第二側實體接觸；散熱結構，相鄰於所述晶粒堆疊結合至所述晶粒結構，所述 散熱結構的側壁與所述晶粒結構的側壁實質上共面；以及包封體，沿所述晶粒堆疊的側壁延伸。
  9. 如申請專利範圍第8項所述的積體電路封裝，其中所述基礎結構的最頂部表面與所述散熱結構的最頂部表面實質上齊平，所述基礎結構的所述最頂部表面是所述基礎結構的距所述晶粒結構最遠的表面，所述散熱結構的所述最頂部表面是所述散熱結構的距所述晶粒結構最遠的表面。
  10. 如申請專利範圍第8項所述的積體電路封裝，其中所述散熱結構的最頂部表面與所述包封體的最頂部表面實質上齊平，所述散熱結構的所述最頂部表面是所述散熱結構的距所述晶粒結構最遠的表面，所述包封體的所述最頂部表面是所述包封體的距所述晶粒結構最遠的表面。
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