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TWI729216B - 半導體裝置 - Google Patents

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TWI729216B
TWI729216B TW106132920A TW106132920A TWI729216B TW I729216 B TWI729216 B TW I729216B TW 106132920 A TW106132920 A TW 106132920A TW 106132920 A TW106132920 A TW 106132920A TW I729216 B TWI729216 B TW I729216B
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南志昌
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日商艾普凌科有限公司
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Abstract

在保護具有高耐壓的半導體裝置不受雜訊或突波影響的ESD保護元件中，在形成於閘極電極兩端的LOCOS氧化膜下設置第1 N型低濃度擴散層作為電場緩和的偏移層，進而在汲極側的N型高濃度擴散層下設置第2 N型低濃度擴散層及第3低濃度擴散層，將崩潰點由基板表面設置為基板深處，藉此使保持電壓上升至動作電壓以上為止，從而即使在Vdd電源端子被施加有大的正電荷的雜訊的情況下，即便不加大ESD保護元件的元件尺寸，亦可使雜訊逃逸。

Description

半導體裝置
本發明是有關於一種靜電放電(ElectroStatic Discharge，ESD)保護元件，該ESD保護元件防止具有高耐壓的半導體裝置受到以靜電放電等為代表的突波(surge)或雜訊(noise)影響而被破壞。
於半導體裝置中，為了保護內部元件不受以靜電放電(ElectroStatic Discharge，以下簡稱為ESD)為代表的各種突波或雜訊影響，而設有ESD保護元件。作為ESD保護元件的示例，可列舉獨立或者寄生地構成的二極體(diode)元件、雙極(bipolar)元件、閘流體(thyristor)元件。對該些元件所要求的功能是：在穩定狀態下始終斷開(off)，當有突波或雜訊施加至半導體裝置時，在造成內部元件破壞之前動作，放出因突波或雜訊而產生的大電流，並再次恢復為斷開狀態。
作為其他的一般的ESD保護元件，可列舉N通道金屬氧化物半導體(N-channel Metal Oxide Semiconductor，NMOS)截止電晶體(off transistor)。圖2表示以往的NMOS截止電晶體。其是形成於P型半導體基板11的NMOS截止電晶體，在形成於P型半導體基板11上的閘極絕緣膜22上具有閘極電極33。在汲極(drain)電極31上連接有N型高濃度擴散層15a，在源極(source) /基板電極32上，連接有成為源極的N型高濃度擴散層15b及用於取P型半導體基板11的電位的P型高濃度擴散層16，在N型高濃度擴散層15b及P型高濃度擴散層16上，進而電性接合有閘極電極33，且接線至Vss電位。汲極電極31接線至Vdd電源端子或輸入/輸出端子等。
以往的NMOS截止電晶體呈如下所述的結構：在汲極電極31被施加有負極性的突波或雜訊時，在N型高濃度擴散層15a與P型半導體基板11的PN接面處成為順向偏壓，使電荷逃向Vss，在汲極電極31被施加有正極性的突波或雜訊時，藉由逆向偏壓引起表面崩潰(breakdown)，藉由流經P型半導體基板11的電流而源極-基板-汲極間的寄生性的NPN雙極電晶體動作，使大電流逃向Vss。在所述寄生NPN雙極動作中，為了在放出突波或雜訊後切實地使NMOS截止電晶體斷開，關鍵在於將保持電壓設定為對半導體裝置施加的最大動作電壓以上。以往結構中，藉由調節NMOS截止電晶體的通道長度即L長度，可設定保持電壓。
在應保護的半導體裝置的耐壓高的情況下，當然對於NMOS截止電晶體的表面崩潰電壓及保持電壓也要求高電壓。圖3表示汲極電極為高耐壓結構的一般的NMOS截止電晶體。其是形成於P型半導體基板11上的NMOS截止電晶體，在形成於P型半導體基板11上的閘極絕緣膜22上具有閘極電極33。且為矽局部氧化(Local Oxidation Of Silicon，LOCOS)偏移(offset)結構，即，在閘極電極33的兩端形成有LOCOS氧化膜21a、21b及作為 偏移層的N型低濃度擴散層13a、13b。在汲極電極31上，連接有N型高濃度擴散層15a。在源極/基板電極32上，連接有成為源極的N型高濃度擴散層15b及用於取P型半導體基板11的電位的P型高濃度擴散層16，N型高濃度擴散層15b、P型高濃度擴散層16及閘極電極33電性接合，且接線至Vss電位。汲極電極31接線至Vdd電源端子或輸入/輸出端子。在NMOS截止電晶體的外周部分，配置有用於元件分離的LOCOS氧化膜21c、21d，在所述LOCOS氧化膜21c、21d下形成有N型低濃度擴散層13c與P型低濃度擴散層14(例如參照專利文獻1)。
現有技術文獻
專利文獻
專利文獻1：日本專利特開2004-031805號公報
由於必須使從汲極電極所見的表面崩潰耐壓或與半導體基板的接合耐壓上升，因此半導體基板濃度無法太濃。所要求的耐壓越高，該傾向越強。圖3的NMOS截止電晶體亦為高耐壓用保護元件，因此P型半導體基板11的濃度非常薄。即，由於為高電阻，因此當汲極電極31被施加有正極性的突波或雜訊時，因表面崩潰而產生的電子，容易引起N型高濃度擴散層15b及N型低濃度擴散層13b下的P型半導體基板11的電位上升，容易引起寄生NPN雙極電晶體動作，結果，保持電壓變得極低。
作為抑制保持電壓下降的對策，可如圖4般在汲極側的N型高濃度擴散層15a中設置N型阱(well)擴散層12，從通道端朝向汲極側的N型高濃度擴散層15a設置濃度梯度，緩和N型高濃度擴散層15a中的電場集中，藉此可防止P型半導體基板11的電位上升。該N型阱擴散層12一般是與內部元件的PMOS電晶體的阱共用，會形成阱擴散，因此P型半導體基板11表面附近相對較濃，越往P型半導體基板11的內部前進則越薄。
此種結構中，當有非常強的正極性的突波或雜訊施加於VDD端子時，即使在汲極側的N型高濃度擴散層15a及LOCOS下設置N型阱擴散層12來緩和電場，以抑制P型半導體基板11的電位上升，而暫時將保持電壓確保為動作電壓以上(以下將此時產生的崩潰稱作一次崩潰)，但在一次崩潰時產生的電子會通過加上LOCOS下的N型阱擴散層12的、N型低濃度擴散層13a表面的濃度最濃的區域，因此電子集中的點(point)容易移動至N型低濃度擴散層13a表面的濃度濃的區域與N型高濃度擴散層15a的邊界處。
其結果，在汲極側的N型高濃度擴散層15a與N型低濃度擴散層13a表面的濃度濃的區域的邊界處產生崩潰(以下將此時產生的崩潰稱作二次崩潰)，與電子的集中相應地，引起比一次崩潰時更大的P型半導體基板11的電位上升。其結果，容易引起寄生NPN雙極電晶體動作，即使設為圖4的結構，結果仍會發生保持電壓極端變低的現象。此時的電流電壓波形示於圖6。
圖6表示以往的半導體裝置的基於傳輸線脈波(Transmission Line Pulse，TLP)法的電流電壓波形。圖6的波形是將對NMOS截止電晶體的汲極電極注入有電流時，即在所述VDD端子施加有非常強的正極性的突波或雜訊時的、NMOS截止電晶體的狀態藉由汲極電流來表示者。而且，如相同的圖6所示，即使為了增大流經的電流而加長NMOS截止電晶體的W長度，一次崩潰後的保持電壓仍得以維持，但NMOS截止電晶體的尺寸將增大。
除此以外，如以往方法般，對於保持電壓的調整，可利用NMOS截止電晶體的通道長度即L長度或者LOCOS偏移長度來調整保持電壓，但這亦會造成NMOS截止電晶體的尺寸增大。
為此，提供一種ESD保護元件，其在具有高耐壓的半導體裝置中，不會增大元件尺寸而可滿足所要求的功能。
為了解決所述問題，本發明使用如下所述的手段。
一種半導體裝置，其包括：閘極絕緣膜，配置於P型半導體區域的表面；閘極電極，配置於閘極絕緣膜之上；LOCOS氧化膜，配置於閘極電極的兩端的P型半導體區域的表面；第1N型低濃度擴散層，配置於LOCOS氧化膜下部；N型高濃度擴散層，與第1N型低濃度擴散層相接地配置； 第2N型低濃度擴散層，配置於單側的第1N型低濃度擴散層及單側的N型高濃度擴散層的下部；以及第3N型低濃度擴散層，配置於第2N型低濃度擴散層下部。
所述半導體裝置的特徵在於，第3N型低濃度擴散層的濃度濃於第1N型低濃度擴散層及第2N型低濃度擴散層的濃度，第2N型低濃度擴散層的濃度濃於第1N型低濃度擴散層或者為同等的濃度。
所述半導體裝置的特徵在於，第3N型低濃度擴散層的深度為第1N型低濃度擴散層的長度的1/4左右。
在保護具有高耐壓的半導體裝置不受雜訊或突波影響的ESD保護元件中，在形成於閘極電極兩端的LOCOS氧化膜下設置第1N型低濃度擴散層作為電場緩和的偏移層，進而在汲極側的N型高濃度擴散層下設置第2N型低濃度擴散層及第3低濃度擴散層，將崩潰點由基板表面設定為基板深處，藉此將保持電壓設定為動作電壓以上，從而即使在Vdd電源端子被施加有大的正電荷的雜訊的情況下，即便不加大元件尺寸，亦可使雜訊逃逸。
11:P型半導體基板
12:N型阱擴散層
13a、13b、13c:第1N型低濃度擴散層
14:P型低濃度擴散層
15a、15b:N型高濃度擴散層
16:P型高濃度擴散層
17:第2N型低濃度擴散層
18:第3N型低濃度擴散層
21a、21b、21c、21d:LOCOS氧化膜
22:閘極絕緣膜
31:汲極電極
32:源極/基板電極
33:閘極電極
W:長度
圖1是表示本發明的實施例的半導體裝置的示意剖面圖。
圖2是表示以往的半導體裝置的示意剖面圖。
圖3是表示以往的半導體裝置的示意剖面圖。
圖4是表示以往的半導體裝置的示意剖面圖。
圖5是本發明的實施例的半導體裝置的基於TLP法的電流電壓波形。
圖6是以往的半導體裝置的基於TLP法的電流電壓波形。
以下，基於圖式來說明本發明的實施形態。圖1表示本發明的半導體裝置。如圖1所示，在形成於P型半導體基板11之上的閘極絕緣膜22上具有閘極電極33，在閘極電極33的兩端形成有LOCOS氧化膜21a、21b。將形成於LOCOS氧化膜21a之下的汲極的第1N型低濃度擴散層13a作為電場緩和的偏移層，且以與汲極的第1N型低濃度擴散層13a鄰接的方式而形成有汲極的N型高濃度擴散層15a。汲極的N型高濃度擴散層15a連接於汲極電極31。形成於LOCOS氧化膜21b下的源極的偏移層即源極的第1N型低濃度擴散層13b是與源極的N型高濃度擴散層15b鄰接地配置。
在汲極的N型高濃度擴散層15a的下部，形成有第2N型低濃度擴散層17，進而，在第2N型低濃度擴散層17下部，形成有第3N型低濃度擴散層18。第2N型低濃度擴散層17及第3N型低濃度擴散層18亦可以在俯視時重合的方式，相對於與汲極的N型高濃度擴散層15a相接的第1N型低濃度擴散層13a、第1N型低濃度擴散層13c而重疊(overlap)。圖1所示的實施例中，描繪了第2N型低濃度擴散層17及第3N型低濃度擴散層18是 相對於與汲極的N型高濃度擴散層15a相接的第1N型低濃度擴散層13a而重疊者。
並且，呈下述結構，即，在源極/基板電極32上，連接有成為源極的N型高濃度擴散層15b、作為偏移層的第1N型低濃度擴散層13b及用於取P型半導體基板11的電位的P型高濃度擴散層16。此處，形成於LOCOS氧化膜21a下的第1N型低濃度擴散層13a是在LOCOS氧化膜的形成前藉由離子注入而形成，離子注入的摻雜(doze)量及能量(power)為4E12/cm2、40keV左右，亦可與用於內部元件間的元件分離的條件兼用。
理想的是，第2N型低濃度擴散層17及第3N型低濃度擴散層18是在LOCOS氧化膜的形成後進行離子注入，以使濃度濃於第1N型低濃度擴散層13a，且用於形成第2N型低濃度擴散層17的離子注入的摻雜量及能量理想的是1E12/cm2~4E12/cm2左右、300keV~500keV。而且，第3N型低濃度擴散層18的摻雜量設為5E12/cm2~1E13/cm2左右，為了使所注入的離子的深度成為第1N型低濃度擴散層13a的長度(水平方向的長度)的1/4左右，理想的是800keV~1000keV。在所述結構的元件中，N型高濃度擴散層15b、P型高濃度擴散層16及閘極電極33電性接合，且接線至Vss電位。汲極電極31接線至Vdd電源端子。
當在Vdd電源端子施加有負電荷的雜訊時，汲極電極31與P型半導體基板11的PN接面成為順向偏壓，使雜訊逃逸至Vss電位，藉此來保護內部元件。
相反地，當在Vdd電源端子施加有正電荷的雜訊時，在與閘極電極33端下的通道相接的第1N型低濃度擴散層13a與P型半導體基板11的PN接面處，產生一次崩潰，開始在P型半導體基板11內產生電子。然後，在P型半導體基板11內產生的電子通過N型的濃度最濃的區域。最先通過形成於LOCOS氧化膜21a下的第1N型低濃度擴散層13a，但由於將第3N型低濃度擴散層18的濃度設定為濃於第1N型低濃度擴散層13a的濃度，因此，隨後電子朝向汲極電極31的通路從第1N型低濃度擴散層13a的表面附近遷移至形成於P型半導體基板11深處的第3N型低濃度擴散層18。
其結果，朝向第1N型低濃度擴散層13a表面的濃度濃的區域與N型高濃度擴散層15a的邊界處的電子集中得到抑制，可在第3N型低濃度擴散層18與P型半導體基板11的PN接面處，以較第1N型低濃度擴散層13a與N型高濃度擴散層15a的邊界而電場得到緩和的狀態產生二次崩潰。因此，藉由設置第3N型低濃度擴散層18，再無保持電壓極端變低的問題，可將保持電壓維持為動作電壓以上。而且，藉由設置第3N型低濃度擴散層18，再無維持一次崩潰後的保持電壓的必要，因此無增大W長度的必要。即，亦有抑制元件尺寸的效果。
而且，使第2N型低濃度擴散層17濃於第1N型低濃度擴散層13a或設為相同，是為了使電子從第3N型低濃度擴散層18朝向汲極電極的移動較電子從第1N型低濃度擴散層13a朝 向汲極電極的移動而成為支配性。與圖6所示的以往的半導體裝置的基於TLP法的電流電壓波形同樣地，在圖5中表示本發明的實施例的半導體裝置的基於TLP法的電流電壓波形的結果。如上所述，與以往的半導體裝置的結構相比，可說是如下所述的結構，即：使保持電壓上升至動作電壓以上，從而即使在Vdd電源端子被施加有大的正電荷的雜訊的情況下，亦無須加大元件尺寸，而可使雜訊逃逸。
11‧‧‧P型半導體基板
13a、13b、13c‧‧‧第1 N型低濃度擴散層
14‧‧‧P型低濃度擴散層
15a、15b‧‧‧N型高濃度擴散層
16‧‧‧P型高濃度擴散層
17‧‧‧第2 N型低濃度擴散層
18‧‧‧第3 N型低濃度擴散層
21a、21b、21c、21d‧‧‧LOCOS氧化膜
22‧‧‧閘極絕緣膜
31‧‧‧汲極電極
32‧‧‧源極/基板電極
33‧‧‧閘極電極

Claims (3)

  1. 一種半導體裝置，包括：半導體基板；P型半導體區域，設於所述半導體基板；閘極絕緣膜，配置於所述P型半導體區域的表面；閘極電極，配置於所述閘極絕緣膜之上；矽局部氧化氧化膜，分別配置於所述閘極電極的兩端的所述P型半導體區域的表面；源極的第1N型低濃度擴散層及汲極的第1N型低濃度擴散層，配置於所述矽局部氧化氧化膜之下；源極的N型高濃度擴散層及汲極的N型高濃度擴散層，所述源極的N型高濃度擴散層與所述源極的第1N型低濃度擴散層相接，且配置於跟所述閘極絕緣膜相反的一側，所述汲極的N型高濃度擴散層與所述汲極的第1N型低濃度擴散層相接，且配置於與所述閘極絕緣膜相反的一側；第2N型低濃度擴散層，相接並配置於所述汲極的第1N型低濃度擴散層及所述汲極的N型高濃度擴散層的下部；以及第3N型低濃度擴散層，配置於所述第2N型低濃度擴散層的下部。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第3N型低濃度擴散層的濃度濃於所述汲極的第1N型低濃度擴散層的濃度及所述第2N型低濃度擴散層的濃度，且所 述第2N型低濃度擴散層的濃度濃於所述汲極的第1N型低濃度擴散層的濃度或具有同等的濃度。
  3. 如申請專利範圍第1項或第2項所述的半導體裝置，其中所述第3N型低濃度擴散層的深度為所述汲極的第1N型低濃度擴散層的水平方向的長度的1/4。
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