TWI729046B

TWI729046B - 連接件結構及其形成方法

Info

Publication number: TWI729046B
Application number: TW105140758A
Authority: TW
Inventors: 陳承先; 莊其達; 李明機; 吳勝郁
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2015-12-31
Filing date: 2016-12-09
Publication date: 2021-06-01
Also published as: US20190279953A1; US20210118833A1; CN110379717A; US11824026B2; TW201725636A; US9646943B1; US20170243846A1; US10861811B2; US10388620B2; CN110379717B; CN107017170A

Abstract

本發明實施例提供連接件結構及其形成方法。此方法包括將第一圖案化的鈍化層形成於工件上，第一圖案化的鈍化層具有暴露工件的導電特徵的第一開口。將晶種層形成於第一圖案化的鈍化層之上以及第一開口中。將圖案化的罩幕層形成於晶種層之上，圖案化的罩幕層具有暴露晶種層的第二開口，第二開口與第一開口交疊。將連接件形成於第二開口中。部分地移除圖案化的罩幕層，圖案化的罩幕層的未移除部分留存於第一開口中。使用圖案化的罩幕層的未移除部分做為罩幕來圖案化晶種層。

Description

連接件結構及其形成方法

本發明實施例是有關於一種連接件結構及其形成方法。

現代積體電路是由數以百萬計的主動元件（例如電晶體及電容器）所組成。這些元件最初彼此隔離，但其後內連在一起，以形成功能電路（functional circuit）。典型的內連結構（interconnect structure）包括的橫向內連件（例如金屬線（佈線））以及垂直內連件（例如介層窗（via）及接觸窗（contact））。內連件更決定了現代積體電路的效能極限與密度。在內連結構的頂部上，接合墊（bond pad）形成於各晶片的表面上並暴露出來。經由接合墊進行電性連接，以將晶片連接至封裝基底（package substrate）或另一晶粒。接合墊可用於打線接合（wire bonding）或覆晶接合（flip-chip bonding）。覆晶封裝利用凸塊，以在晶片的輸入/輸出（input/output；I/O）墊與封裝件的基底之間，或與引線框架（lead frame）之間建立電性接觸。在結構上，凸塊實際上含有凸塊自身以及位於凸塊與輸入/輸出墊之間的「凸塊下金屬」（under bump metallurgy；UBM）。在一些封裝製程期間，亦使用較小尺寸的凸塊，以在晶片的輸入/輸出墊與其他晶片（例如小型晶片或離散元件）的輸入/輸出墊之間建立電性接觸。

根據一些實施例，本發明提出一種連接件結構的形成方法，包括將第一圖案化的鈍化層形成於工件上，第一圖案化的鈍化層具有暴露工件的導電特徵的第一開口。將晶種層形成於第一圖案化的鈍化層之上以及第一開口中。將圖案化的罩幕層形成於晶種層之上，圖案化的罩幕層具有暴露晶種層的第二開口，第二開口與第一開口交疊。將連接件形成於第二開口中。部分地移除圖案化的罩幕層，圖案化的罩幕層的未移除部分留存於第一開口中。使用圖案化的罩幕層的未移除部分做為罩幕來圖案化晶種層。

以下揭露內容提供許多不同的實施例或實例，用於實現所提供標的之不同特徵。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的部件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。

另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在…下」、「在…下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地做出解釋。

關於特定上下文中的各種實施例（即，積體電路晶粒的連接件結構及其形成方法）將說明如下。另外，下文亦提供使用連接件結構而將一個或多個離散元件接合至積體電路晶粒的方法。在具體地闡述所說明的實施例之前，將大體上闡述所揭露的實施例的某些有利特徵及態樣。下文所描述的各種實施例允許最小化或消除積體電路晶粒的連接件結構與對應接觸墊之間的底切部形成（undercut formation）。藉由控制底切部形成，可減少或避免連接件結構發生故障（例如積體電路晶粒的連接件結構與對應接觸墊之間的形成裂縫）。下文所描述的各種實施例特別有利於形成具有精細間距及大小的連接件結構，這是因為具有精細間距及大小的連接件結構更容易因為底切部形成而發生故障。

圖1A至圖7B是根據一些實施例在積體電路晶粒上製造連接件結構期間的各種製程步驟的俯視圖及橫截面圖，其中「A」圖表示俯視圖，而「B」圖表示沿著各別「A」圖的B-B'線的橫截面圖。

首先參看圖1A及圖1B，繪示具有由切割道（scribe line）103（亦被稱作分割道（dicing line）或分割路（dicing street））分離的晶粒區域（die region）101的工件100的一部分。如下文所更詳細地描述，沿著切割道103分割工件100，以形成個別積體電路晶粒（例如圖7A及圖7B所繪示的積體電路晶粒701）。在一些實施例中，工件100包括基底105、在基底105上的一個或多個主動及/或被動元件107，以及在基底105以及一個或多個主動及/或被動元件107之上的一個或多個金屬化層（metallization layer）109。在一些實施例中，基底105可由矽形成，但其亦可由其他第III族、第IV族及/或第V族元素（例如矽、鍺、鎵、砷以及其組合）形成。基底105亦可呈絕緣層上有矽（silicon-on-insulator；SOI）的形式。絕緣層上有矽基底可包括形成於絕緣層（例如，內埋氧化物及/或類似者）之上的一層半導體材料（例如，矽、鍺及/或類似者），而所述的絕緣層形成於矽基底上。另外，可被使用的其他的基底包括多層基底（multi-layered substrate）、梯度基底（gradient substrate）、混合定向基底（hybrid orientation substrate）、其任何組合及/或類似者。在其他實施例中，基底105可包括介電材料，例如氧化矽、氧化鋁、類似者或其組合。

在一些實施例中，一個或多個主動及/或被動元件107可包括各種n型金氧半導體（NMOS）元件及/或p型金氧半導體（PMOS）元件，例如電晶體、電容器、電阻器、二極體、光電二極體、保險絲及/或類似者。一個或多個金屬化層109可包括形成於基底105之上的層間介電層（inter-layer dielectric layer；ILD）/金屬間介電層（inter-metal dielectric layer；IMD）（未個別地圖示）。層間介電層/金屬間介電層可藉由本領域中所知的任何合適方法來形成（例如旋塗式塗佈方法（spin-on coating method）、化學氣相沈積（CVD）、電漿增強型化學氣相沈積（PECVD）、類似者或其組合）而由（例如）低介電常數（低K）介電材料（例如磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、FSG、SiO_x C_y 、旋塗式玻璃（Spin-On-Glass）、旋塗式聚合物（Spin-On-Polymer）、矽碳材料（silicon carbon material）、其化合物、其複合物、其組合或類似者）形成。在一些實施例中，可使用（例如）金屬鑲嵌製程（damascene process）、雙金屬鑲嵌製程（dual damascene process）或類似者而將內連結構（例如導線及介層窗）形成於層間介電層/金屬間介電層中。在一些實施例中，內連結構可包括銅、銅合金、銀、金、鎢、鉭、鋁或類似者。在一些實施例中，內連結構可提供形成於基底105上的一個或多個主動及/或被動元件107之間的電性連接。

在一些實施例中，將多個導電特徵（conductive feature）111形成於一個或多個金屬化層109之上。在所說明的實施例中，導電特徵111是如圖1B所繪示的一個或多個金屬化層109的最頂部的導線（conductive line）及/或介層窗（via）。在其他實施例中，導電特徵111可為形成於一個或多個金屬化層109上的接觸墊，且可經由一個或多個金屬化層109的各種內連結構而電性耦接至一個或多個主動及/或被動元件107。在一些實施例中，接觸墊可包括導電材料，例如鋁、銅、鎢、銀、金、鎳、類似者或其組合。在一些實施例中，導電材料可使用（例如）物理氣相沈積（physical vapor deposition；PVD）、原子層沈積（atomic layer deposition；ALD）、電化學鍍覆（electro-chemical plating）、無電式鍍覆（electroless plating）、類似者或其組合形成於一個或多個金屬化層109之上。隨後，圖案化導電材料，以形成接觸墊。在一些實施例中，導電材料可使用合適的微影及蝕刻技術來圖案化。如下文所更詳細地描述，連接件結構將形成於導電特徵111上且電性耦接至導電特徵111。

進一步參看圖1A及圖1B，在一些實施例中，將第一鈍化層（passivation layer）113形成於基底105以及導電特徵111之上。在一些實施例中，第一鈍化層113可包括一個或多個光可圖案化介電材料層，例如聚苯并噁唑（polybenzoxazole；PBO）、聚醯亞胺（polyimide；PI）、苯并環丁烯（benzocyclobutene；BCB）或類似者，且可使用旋塗式塗佈製程（spin-on coating process）或類似者予以形成。此種做為光阻材料的光可圖案化介電材料易使用類似微影方法來進行圖案化。在其他實施例中，第一鈍化層113可包括例如氮化矽、氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass；BPSG）或類似者的一個或多個非光可圖案化介電材料層，且可使用化學氣相沈積、物理氣相沈積、原子層沈積、旋塗式塗佈製程、類似者或其組合予以形成。

將開口形成於第一鈍化層113中，以暴露導電特徵111。在第一鈍化層113是由光可圖案化介電材料形成的一些實施例中，做為光阻材料的第一鈍化層113可使用類似微影方法來進行圖案化。在第一鈍化層113是由非光可圖案化介電材料形成的其他實施例中，將光阻材料（未圖示）形成於第一鈍化層113之上。隨後輻照（曝光）及顯影光阻材料，以移除光阻材料的一部分。其後，使用（例如）合適的蝕刻製程來移除第一鈍化層113的經暴露部分，以形成開口。在第一鈍化層113是由氧化矽形成的一些實施例中，使用（例如）緩衝氫氟酸（HF）來蝕刻第一鈍化層113。在第一鈍化層113是由氮化矽形成的一些實施例中，使用（例如）熱磷酸（H₃ PO₄ ）來蝕刻第一鈍化層113。隨後，可使用（例如）灰化製程（ashing process），緊接著以濕式清潔製程（wet clean process）來移除光阻材料。在一些實施例中，第一鈍化層113的厚度介於約0.6微米與約1.2微米之間。

在一些實施例中，將保護層（protective layer）115形成於第一鈍化層113之上以及第一鈍化層113的開口中。保護層115可以保護導電特徵111，使其免於諸如（例如）氧化的有害製程。在一些實施例中，保護層115可包括金屬氮化物，諸如（例如）TaN，且可使用化學氣相沈積、物理氣相沈積、原子層沈積、類似者或其組合予以形成。在一些實施例中，保護層115的厚度介於約0.06微米與約0.2微米之間。在一些實施例中，保護層115可被圖案化，以避免導電特徵111短路。在這些實施例中，在導電特徵111之上的保護層115的一部分（如圖1B所繪示者），並未與在其他導電特徵111之上的保護層115的其他部分（如形成於圖1A所繪示者）電性接觸。因此，圖案化的保護層115未使導電特徵111彼此電性耦合。在一些實施例中，保護層115可使用合適的微影方法來圖案化。

在一些實施例中，將第二鈍化層117形成於保護層115之上，且第二鈍化層117被圖案化，以暴露形成於第一鈍化層113中的開口的底部及側壁上的保護層115的部分。在一些實施例中，第二鈍化層117可使用與第一鈍化層113的材料及方法相似的材料及方法來形成及圖案化，本文中不再重複描述。如圖1A及圖1B所說明，在第一鈍化層113中的開口與在第二鈍化層117中的開口形成組合式開口119，組合式開口119部分地襯以保護層115。在一些實施例中，開口119可具有介於約3微米與約4微米之間的高度H₁ 以及介於約20微米與約30微米之間的寬度W₁ 。在所說明的實施例中，第二鈍化層117中的開口的側壁對準第一鈍化層113中的開口的對應側壁。在其他實施例中，第二鈍化層117中的開口的側壁可相對於第一鈍化層113中的開口的對應側壁偏移。

在一些實施例中，在對工件100執行後續製程步驟之前，清潔保護層115的經暴露表面以及第二鈍化層117的經暴露表面。表面清潔製程可包括採用與保護層115的經暴露表面以及第二鈍化層117的經暴露表面的直接接觸以及非直接接觸的方法，例如：RCA清潔；低溫清潔（cryogenic cleaning）；機械擦拭及洗滌（mechanical wiping and scrubbing）；在氣體、電漿或液體中蝕刻；超音波及超高頻音波清潔（ultrasonic and megasonic cleaning）；雷射清潔（laser cleaning）；及類似者。

參看圖2A及圖2B，將晶種層（seed layer）201形成於第二鈍化層117之上以及開口119的底部及側壁上。晶種層201可包括一層或多層的銅、鈦、鎳、金、類似者或其組合，且可使用電化學鍍覆製程、原子層沈積、物理氣相沈積、濺鍍、類似者或其組合予以形成。在一些實施例中，晶種層201可包括厚度介於約0.05微米與約0.5微米之間的銅層，銅層形成於厚度介於約0.05微米與約0.5微米之間的鈦層之上。如下文所更詳細地描述，連接件形成於開口119中的晶種層201上且電性耦接至開口119中的晶種層201。

參看圖3A及圖3B，在一些實施例中，將光阻層301形成於晶種層201之上，並圖案化光阻層301，以在對應開口119內形成開口303。替代地，可使用其他合適遮蔽材料來代替光阻層301。在一些實施例中，光阻層301可使用旋塗式塗佈方法或類似者來形成。由於不均勻的構形，光阻層301的厚度隨著位置而改變。在一些實施例中，光阻層301具有在第二鈍化層117之上的第一厚度T₁ 以及在開口119內的第二厚度T₂ ，使得第二厚度T₂ 大於第一厚度T₁ 。在一些實施例中，第一厚度T₁ 介於約0.5微米與2微米之間或大於2微米，且第二厚度T₂ 介於約4.5微米與約6微米之間或大於6微米。隨後，輻照（曝光）及顯影光阻層301，以移除部分的光阻層301，並在光阻層301中形成開口303。開口303暴露出在開口119中的部分的晶種層201。

參看圖4A及圖4B，將連接件401形成於光阻層301的開口303中。連接件401可包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、銦、類似者或其組合。在連接件401為焊料凸塊（solder bump）的一些實施例中，連接件401可藉由最初經由常用方法（例如蒸鍍、電鍍、印刷、焊料轉移、植球或類似者）形成焊料層而形成。在其他實施例中，連接件401可為藉由濺鍍、印刷、電化學鍍覆、無電式鍍覆、物理氣相沈積或類似者而形成的支柱。支柱可無焊料且具有實質上垂直側壁。在所說明的實施例中，連接件401具有由鎳形成的第一部分401A以及由銦形成的第二部分401B。在一些實施例中，連接件401具有介於約0.2微米與約2微米之間的高度H₂ ，以及介於約2微米與約5微米之間的寬度W₂ 。如下文所更詳細地描述，連接件401用以將離散元件（例如圖8A及圖8B所說明的離散元件801）機械性及電性接合至由工件100所形成的積體電路晶粒。

參看圖5A及圖5B，移除沈積於第二鈍化層117之上的部分的光阻層301，且光阻層301的未移除部分301u留存於開口119中。如下文所更詳細地描述，光阻層301的未移除部分301u可以保護開口119中的晶種層201的部分免於後續蝕刻製程。在一些實施例中，部分地移除光阻層301可使用例如（例如）反應性離子蝕刻（reactive ion etching；RIE）製程或類似者的乾式蝕刻製程。替代地，亦可使用其他光阻剝離方法。乾式蝕刻製程可執行達特定持續時間，以自光阻層301移除厚度T₁ 的層（參見圖3B）。因此，光阻層301的未移除部分301u（其厚度T₃ 等於T₂ -T₁ ）未移除留存於開口119中。在所說明的實施例中，連接件401的高度H₂ 大於光阻層301的未移除部分301u的厚度T₃ 。在其他實施例中，連接件401的高度H₂ 可小於或等於光阻層301的未移除部分301u的厚度T₃ 。在一些實施例中，光阻層301的未移除部分301u的寬度W₃ 介於約10微米與約20微米之間或大於20微米。

參看圖6A及圖6B，將部分的晶種層201（未受到光阻層301的未移除部分301u保護）移除。在一些實施例中，晶種層201的未受保護部分可以使用合適的蝕刻製程來移除。在晶種層201包括形成於鈦層之上的銅層的一些實施例中，可使用（例如）FeCl₃ 、HCl與H₂ O的混合物（用於蝕刻銅）以及H₂ O₂ 、HF與H₂ O的混合物（用於蝕刻鈦）來蝕刻晶種層201。在一些實施例中，可過度蝕刻晶種層201，且可形成底切部601。底切部601形成於光阻層301的未移除部分301u下方，在光阻層301的未移除部分301u的邊緣301e附近。在一些實施例中，底切部601的寬度W₄ 可介於約0.5微米與1微米之間。為了避免底切部形成於連接件401下方，在一些實施例中，光阻層301的未移除部分301u的寬度W₃ 可選擇為大於或等於連接件401的寬度W₂ 與底切部601的寬度W₄ 的兩倍的總和（W₃ ³ W₂ ＋2W₄ ）。藉由選擇這些尺寸，如圖6B中所繪示者，連接件401與對應導電特徵111之間未形成底切部。

參看圖7A及圖7B，移除光阻層301的未移除部分301u。在一些實施例中，光阻層301的未移除部分301u可使用例如蝕刻、灰化或類似者的任何合適剝離製程來移除。晶種層201的剩餘部分充當用於對應連接件401的凸塊下金屬化物（underbump metallization；UBM），且其亦可被稱作凸塊下金屬化物201。隨後，沿著切割道103分割工件100以形成個別積體電路晶粒701。在一些實施例中，工件100可使用（例如）蝕刻、切割、雷射剝蝕、類似者或其組合來分割。隨後，可測試積體電路晶粒701中的每一者，以識別良裸晶粒（known good die；KGD）以供進一步處理。在一些實施例中，積體電路晶粒701具有約32毫米的第一寬度W₅ 以及約26毫米的第二寬度W₆ 。如下文所詳細地描述，以對應連接件401將多個離散元件801接合至積體電路晶粒701的每一者。

圖8A及圖8B是根據一些實施例以連接件401而耦接至積體電路晶粒701的多個離散元件801的俯視圖及橫截面圖。在一些實施例中，離散元件801包括經組態以接合至各別連接件401的接觸墊803。離散元件801可形成於晶圓上，晶圓隨後被單一化成個別離散元件。接觸墊803可包括導電材料（例如鋁、銅、鎢、銀、金、類似者或其組合），且可經由使用（例如）物理氣相沈積（PVD）、原子層沈積（ALD）、電化學鍍覆、無電式鍍覆、類似者或其組合予以形成。在一些實施例中，離散元件801可為例如發光二極體（LED）、光敏二極體（photo-sensitive diode）、微型驅動器（micro driver）或其他微型電組件的離散組件。在一些實施例中，離散元件801的寬度W₇ 介於約10微米與約20微米之間。在一些實施例中，離散元件801的寬度W₇ 可大於連接件401的寬度W₂ 。在一些實施例中，接觸墊803與對應連接件401可經由例如回焊製程（reflow process）、共晶合金接合（eutectic alloy bonding）、瞬間液相接合（transient liquid phase bonding）、固態擴散接合（solid state diffusion bonding）或類似者的接合機制而接合。在所說明的實施例中，在將工件100分割成積體電路晶粒701之後，將離散元件801接合至積體電路晶粒701。在其他實施例中，可在將工件100分割成積體電路晶粒701之前，將離散元件801接合至積體電路晶粒701。

此後，在一些實施例中，可對積體電路晶粒701執行另外製造步驟。在離散元件801是發光二極體的一些實施例中，另外製造步驟形成發光二極體顯示器。在一些實施例中，另外製造步驟可包括將接觸層形成於發光二極體之上、將一個或多個重佈層（redistribution layer；RDL）形成於積體電路晶粒701的前側及/或後側上、將凸塊下金屬形成於RLD之上，以及將連接件形成於凸塊下金屬之上。隨後，可使用連接件而將積體電路晶粒701貼合至封裝基底或印刷電路板。

圖9是根據一些實施例的說明將連接件結構形成於積體電路晶粒上的方法900的流程圖。方法900始於步驟901，其將一個或多個圖案化的鈍化層（例如第一鈍化層113以及第二鈍化層117）形成於工件（例如工件100）之上，如上文參考圖1A及圖1B所描述。在一個或多個鈍化層中的第一開口（例如開口）暴露出工件的導電特徵（例如導電特徵111），如上文參考圖1A及圖1B所描述。在步驟903中，將晶種層（例如晶種層201）形成於第一開口的底部及側壁上，如上文參考圖2A及圖2B所描述。在步驟905中，將圖案化的光阻層（例如光阻層301）形成於一個或多個圖案化的鈍化層之上以及第一開口中，其中圖案化的光阻層具有暴露出部分晶種層的第二開口，如上文參考圖3A及圖3B所描述。在步驟907中，將連接件（例如連接件401）形成於第二開口中，如上文參考圖4A及圖4B所描述。在步驟909中，部分地移除圖案化的光阻層，使得部分的圖案化的光阻層（例如光阻層301的未移除部分301u）留存於第一開口中，如上文參考圖5A及圖5B所描述。在步驟911中，以圖案化的光阻層的未移除部分做為蝕刻罩幕，蝕刻晶種層，如上文參考圖6A及圖6B所描述。在步驟913中，完全地移除圖案化的光阻層，如上文參考圖7A及圖7B所描述。隨後，在一些實施例中，將工件單一化成個別積體電路晶粒（例如積體電路晶粒701），如上文參考圖7A及圖7B所描述。在一些實施例中，以對應連接件將離散元件（例如離散元件801）接合至積體電路晶粒，如上文參考圖8A及圖8B所描述。

本文中所描述的所說明實施例提供各種優勢。舉例而言，上文所描述的各種實施例允許將內連結構形成於積體電路晶粒上，以減少或避免在積體電路晶粒的連接件結構與對應接觸墊之間形成底切部。藉由控制底切部的形成，亦可減少或避免連接件結構發生故障（例如積體電路晶粒的連接件結構與對應接觸墊之間的形成裂縫）。上文所描述的各種實施例特別有利於形成具有精細間距及大小的連接件結構，此係因為具有精細間距及大小的連接件結構更容易因為於底切部形成而發生故障。

根據一些實施例，本發明之一種方法包括將第一圖案化的鈍化層形成於工件上，第一圖案化的鈍化層具有暴露工件的導電特徵的第一開口。將晶種層形成於第一圖案化的鈍化層之上以及第一開口中。將圖案化的罩幕層形成於晶種層之上，圖案化的罩幕層具有暴露晶種層的第二開口，第二開口與第一開口交疊。將連接件形成於第二開口中。部分地移除圖案化的罩幕層，圖案化的罩幕層的未移除部分留存於第一開口中。使用圖案化的罩幕層的未移除部分做為罩幕來圖案化晶種層。

根據一些實施例，上述方法更包括移除所述圖案化的罩幕層的所述未移除部分。

根據一些實施例，所述圖案化的罩幕層的所述未移除部分的寬度大於所述連接件的寬度。

根據一些實施例，上述方法更包括使用所述連接件而將離散元件接合至所述工件。

根據一些實施例，所述第一開口中的所述圖案化的罩幕層的厚度大於所述第一圖案化的鈍化層之上的所述圖案化的罩幕層的厚度。

根據一些實施例，上述方法更包括在所述第一圖案化的鈍化層之上以及沿著所述第一開口的底部及側壁形成保護層；以及將第二圖案化的鈍化層形成於所述保護層之上。

根據一些實施例，部分地移除所述圖案化的罩幕層包括暴露安置於所述第一圖案化的鈍化層之上的部分的晶種層。

根據另一些實施例，一種方法包括將具有第一開口的第一圖案化的鈍化層沈積於工件上，第一開口暴露工件的導電特徵。在第一圖案化的鈍化層之上以及沿著第一開口的底部及側壁沈積保護層。將具有第二開口的第二圖案化的鈍化層沈積於第一圖案化的鈍化層之上，第二開口暴露第一開口，第二開口與第一開口形成組合式開口。將晶種層沈積於第二圖案化的鈍化層之上以及組合式開口中。將具有第三開口的圖案化的罩幕層沈積於第二圖案化的鈍化層之上以及組合式開口中，第三開口暴露晶種層，第三開口在組合式開口內。將導電材料沈積於第三開口中以在第三開口中形成連接件。蝕刻圖案化的罩幕層直至暴露晶種層的最頂部表面為止，組合式開口中的晶種層的至少一部分受到圖案化的罩幕層的剩餘部分保護。使用圖案化的罩幕層的剩餘部分做為蝕刻罩幕來蝕刻晶種層的經暴露部分。蝕刻圖案化的罩幕層的剩餘部分。

根據一些實施例，所述圖案化的罩幕層具有不均勻的厚度。

根據一些實施例，所述晶種層的未經蝕刻部分的寬度大於所述連接件的寬度。

根據一些實施例，所述圖案化的罩幕層的所述剩餘部分的寬度大於所述晶種層的未經蝕刻部分的寬度。

根據一些實施例，所述連接件的高度大於所述圖案化的罩幕層的所述剩餘部分的厚度。

根據一些實施例，蝕刻所述晶種層的所述經暴露部分更包括在所述圖案化的罩幕層的所述剩餘部分與所述導電特徵之間形成底切部。

根據又一些實施例，一種結構包括：積體電路晶粒，具有第一鈍化層，第一鈍化層在其中具有第一開口；以及在積體電路晶粒上的導電特徵，導電特徵的至少一部分是通過第一開口而暴露。結構更包括：在導電特徵上的晶種層；以及在晶種層上的連接件，晶種層的寬度大於連接件的寬度。

根據一些實施例，上述結構更包括保護層，所述保護層插入於所述晶種層與所述導電特徵之間。

根據一些實施例，上述結構更包括在所述第一鈍化層上的第二鈍化層，所述第二鈍化層中具有第二開口，所述第二開口暴露安置於所述第一開口中的所述保護層的一部分。

根據一些實施例，所述保護層的至少一部分插入於所述第一鈍化層與所述第二鈍化層之間。

根據一些實施例，上述結構更包括離散元件，所述離散元件使用所述連接件而機械性及電性接合至所述積體電路晶粒。

根據一些實施例，中所述晶種層的所述寬度大於所述離散元件的寬度。

以上概述了若干實施例的特徵，以使在本領域具有知識者可更加地理解本發明的各個態樣。在本領域具有知識者應瞭解，其可輕易地使用本發明做為設計或修改其他製程及結構的基礎來實施與本文中所介紹的實施例相同的目的及/或達成本文中所介紹的實施例相同的優點。在本領域具有知識者亦應認識到，此類等效構造並不悖離本發明的精神及範圍，且其可在不悖離本發明的精神及範圍條件下對本文中做出各種改變、替代及變更。

100‧‧‧工件101‧‧‧晶粒區域103‧‧‧切割道105‧‧‧基底107‧‧‧主動及/或被動元件109‧‧‧金屬化層111‧‧‧導電特徵113‧‧‧第一鈍化層115‧‧‧保護層117‧‧‧第二鈍化層119、303‧‧‧開口201‧‧‧晶種層/凸塊下金屬化物301‧‧‧光阻層301e‧‧‧邊緣301u‧‧‧未移除部分401‧‧‧連接件401A‧‧‧第一部分401B‧‧‧第二部分601‧‧‧底切部701‧‧‧積體電路晶粒801‧‧‧離散元件803‧‧‧接觸墊900‧‧‧方法901、903、905、907、909、911、913‧‧‧步驟H₁、H₂‧‧‧高度T₁‧‧‧第一厚度T₂‧‧‧第二厚度T₃‧‧‧厚度W₁、W₂、W₃、W₄、W₇‧‧‧寬度W₅‧‧‧第一寬度W₆‧‧‧第二寬度

以下詳細說明結合附圖閱讀，可最佳地理解本發明的各個態樣。應注意，根據本產業中的標準慣例，各種特徵並非按比率繪製。實際上，為敘述清晰起見，可任意放大或縮小各種特徵的尺寸。圖1A至圖7B是根據一些實施例在積體電路晶粒上製造連接件結構期間的各種製程步驟的俯視圖及橫截面圖。圖8A及圖8B是根據一些實施例使用連接件結構而耦接至積體電路晶粒的多個離散元件的俯視圖及橫截面圖。圖9是根據一些實施例繪示將連接件結構形成於積體電路晶粒上的方法的流程圖。

105‧‧‧基底

107‧‧‧主動及/或被動元件

109‧‧‧金屬化層

111‧‧‧導電特徵

113‧‧‧第一鈍化層

115‧‧‧保護層

117‧‧‧第二鈍化層

119‧‧‧開口

H₁‧‧‧高度

W₁‧‧‧寬度

Claims

一種連接件結構的形成方法，包括：將第一圖案化的鈍化層形成於工件上，所述第一圖案化的鈍化層具有暴露所述工件的導電特徵的第一開口；將晶種層形成於所述第一圖案化的鈍化層之上以及所述第一開口中；將圖案化的罩幕層形成於所述晶種層之上，所述圖案化的罩幕層具有暴露所述晶種層的第二開口，所述第二開口與所述第一開口交疊；將連接件形成於所述第二開口中；部分地移除所述圖案化的罩幕層，所述圖案化的罩幕層的未移除部分留存於所述第一開口中；以及使用所述圖案化的罩幕層的所述未移除部分做為罩幕來圖案化所述晶種層。
如申請專利範圍第1項所述的連接件結構的形成方法，其中所述第一開口中的所述圖案化罩幕層的厚度大於所述第一圖案化鈍化層之上的所述圖案化罩幕層的厚度。
一種連接件結構的形成方法，包括：將具有第一開口的第一圖案化鈍化層沈積於工件上，所述第一開口暴露所述工件的導電特徵；在所述第一圖案化鈍化層之上以及沿著所述第一開口的底部及側壁沈積保護層；將具有第二開口的第二圖案化鈍化層沈積於所述第一圖案化鈍化層之上，所述第二開口暴露所述第一開口，所述第二開口與所述第一開口形成組合式開口；將晶種層沈積於所述第二圖案化鈍化層之上以及所述組合式開口中；將具有第三開口的圖案化罩幕層沈積於所述第二圖案化鈍化層之上以及所述組合式開口中，所述第三開口暴露所述晶種層，所述第三開口在所述組合式開口內；將導電材料沈積於所述第三開口中以在所述第三開口中形成連接件；蝕刻所述圖案化罩幕層直至暴露所述晶種層的最頂部表面為止，所述組合式開口中的所述晶種層的至少一部分受到所述圖案化罩幕層的剩餘部分保護；使用所述圖案化罩幕層的所述剩餘部分作為蝕刻罩幕來蝕刻所述晶種層的經暴露部分；以及蝕刻所述圖案化罩幕層的所述剩餘部分。
一種連接件結構的形成方法，包括：於積體電路晶粒上形成第一鈍化層；在所述第一鈍化層中形成第一開口，所述第一開口暴露出所述積體電路晶粒上的導電特徵，所述導電特徵具有第一寬度；於所述導電特徵與所述第一鈍化層上形成晶種層；於所述晶種層上形成光阻；將所述光阻圖案化，使其具有暴露出所述晶種層的開口，所述開口具有第二寬度，所述第二寬度小於所述第一寬度的；在所述光阻的所述開口中形成連接件；以及移除部分的所述晶種層，留下部分的所述晶種層具有第三寬度，所述第三寬度大於所述第二寬度且小於所述第一寬度。
一種連接件結構，包括：多數個金屬化層，在基底上，所述金屬化層的最頂層金屬化層包括導電特徵；第一鈍化層，在所述最頂層金屬化層上，部分的所述導電特徵經由所述第一鈍化層而暴露，所述部分具有第一寬度；保護層具有第一部分與第二部分，所述第一部分延伸在所述第一鈍化層上，所述第二部分延伸穿過所述第一鈍化層以接觸所述導電特徵；晶種層，在所述導電特徵上，所述晶種層具有第二寬度，所述第二寬度小於所述第一寬度；以及連接件，在所述晶種層上，其中所述保護層介於所述晶種層與所述導電特徵之間，且所述保護層的所述第二部分的寬度大於所述晶種層的所述第二寬度。
一種連接件結構，包括：積體電路晶粒，包括：多數個主動元件，在基底上；多數個金屬化層，在所述基底上，所述金屬化層的最頂層金屬化層包括導電特徵；第一鈍化層，在所述最頂層金屬化層上；保護層具有第一部分和第二部分，所述第一部分沿著所述第一鈍化層延伸，所述第二部分延伸穿過所述第一鈍化層以接觸所述導電特徵；晶種層，在所述保護層的所述第二部分上，所述晶種層的寬度小於所述保護層的所述第二部分的寬度；以及連接件，在所述晶種層上，所述連接件的寬度小於所述晶種層的所述寬度；以及離散元件，所述離散元件以所述連接件與所述晶種層接合，所述離散元件電性連接所述積體電路晶粒的所述主動元件。
一種連接件結構，包括：積體電路晶粒，具有第一鈍化層，所述第一鈍化層中具有第一開口；導電特徵，在所述積體電路晶粒上，所述導電特徵的至少一部分經由第一開口而暴露；晶種層，在所述導電特徵上；連接件，在所述晶種層上，所述晶種層的寬度大於所述連接件的寬度且小於所述第一開口的寬度；以及保護層，所述保護層插入於所述晶種層與所述導電特徵之間，且所述保護層的寬度大於所述所述晶種層的所述寬度。
一種連接件結構，包括：基底，包括主動元件；金屬化層，在所述基底上，所述金屬化層，包括導電特徵，所述導電特徵電性耦接所述主動元件；第一鈍化層，在所述金屬化層上，所述第一鈍化層接觸所述導電特徵的第一部分，所述導電特徵的第二部分沒有所述第一鈍化層，所述導電特徵的所述第二部分具有第一寬度；晶種層，在所述導電特徵的所述第二部分上，所述晶種層是具有第二寬度的連續導電材料，所述第二寬度小於所述第一寬度；連接件，在所述晶種層上，所述連接件具有第三寬度，所述第三寬度小於所述第二寬度；以及保護層，介於所述晶種層與所述導電特徵之間，且所述保護層的寬度大於所述所述晶種層的所述第二寬度。
一種連接件結構，包括：基底，包括主動元件；金屬化層，在所述基底上，所述金屬化層包括第一導電特徵，所述第一導電特徵電性耦接所述主動元件；第一鈍化層，在所述金屬化層上，部分的所述第一導電特徵經由所述第一鈍化層而暴露；第二導電特徵延伸穿過所述第一鈍化層，所述第二導電特徵，包括：晶種層，在所述第一導電特徵上，所述晶種層被橫向限制在所述第一導電特徵的所述暴露部分的邊界內；連接件，在所述晶種層上，所述連接件的寬度以及所述晶種層的寬度小於所述第一導電特徵的所述暴露部分的寬度；以及保護層，介於所述晶種層與所述第一導電特徵之間，且所述保護層的寬度大於所述所述晶種層的寬度。
一種連接件結構，包括：積體電路晶粒，包括：基底，包括主動元件；金屬化層，在所述基底上，所述金屬化層包括導電特徵；第一鈍化層，在所述金屬化層上；晶種層，在所述導電特徵上，所述第一鈍化層的內側壁環繞所述晶種層，所述第一鈍化層的所述內側壁以第一寬度分隔開，所述晶種層具有第二寬度，所述第二寬度小於所述第一寬度；以及連接件，在所述晶種層上，所述連接件具有第三寬度，所述第三寬度小於所述第二寬度；以及離散元件接合至所述連接件，所述離散元件電性連接所述積體電路晶粒的所述主動元件。