TWI723205B

TWI723205B - 製造半導體裝置的方法

Info

Publication number: TWI723205B
Application number: TW106127362A
Authority: TW
Inventors: 鄭安皓; 劉峻昌; 葉昇韋
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-11-29
Filing date: 2017-08-11
Publication date: 2021-04-01
Also published as: US20180151525A1; US20200152589A1; TW201820561A; US11373970B2; CN108122826A; US10541218B2; US20220302060A1; CN108122826B

Abstract

一種製造半導體裝置的方法，包含沉積第一鈍化層在基板之上，沉積導電材料在第一鈍化層之上，圖案化導電材料以形成重分布層(RDL)結構，以及沉積用以改變重分布層結構頂部形狀的第二鈍化層。

Description

製造半導體裝置的方法

本發明實施例係關於一種製造半導體裝置的方法，特別是關於一種製造具有重分布層結構的半導體裝置的方法。

半導體積體電路(IC)同時包含諸如電晶體及二極體之主動元件，以及諸如電阻器及電容器之被動元件。元件最初在前段製程(FEOL)時彼此隔離，且之後在後段製程(BEOL)中彼此耦合以執行功能操作。後段製程包含互連結構、導電墊及凸塊的製造。導電墊配置在晶粒(die)周圍用以引線接合(wire bonding)，且凸塊配置在陣列中用以堆疊晶粒。重分布層(Redistribution layer,RDL)結構用於連接導電墊與凸塊。因此藉由導電墊進行電連接，以將晶粒與基板或另一個晶粒連接。

根據本揭露之一實施方式，提供一種製造半導體裝置的方法，包含沉積一第一鈍化層於一基板之上；沉積一導電材料於該第一鈍化層之上；圖案化該導電材料以形成一重分布層(RDL)結構；以及沉積一第二鈍化層，用以改變該重分布層結構頂部的形狀，使重分布層結構之頂部具有圓形形狀，其中重分布層結構之頂部具有約1.2μm至2μm的直徑，其中沉積第二鈍化層的步驟包含沉積絕緣材料；以及沉積氮化矽材料。

根據本揭露之一實施方式，提供一種製造積體電路的方法，包含沉積導電材料於基板上；圖案化導電材料，以形成至少兩導電線路；沉積絕緣材料於導電線路上；沉積氮化矽材料於絕緣材料上，以在導電線路的頂部形成圓形形狀；以及沉積高分子材料在氮化矽材料上，並填充位於導電線路之間的溝槽。

根據本揭露之一實施方式，一種製造半導體裝置的方法，包含沉積第一鈍化層在基板之上；沉積導電材料在第一鈍化層之上；圖案化導電材料以形成重分布層結構，其中重分布層結構的側壁與第一鈍化層的頂表面之間的夾角為第一角度；以及沉積第二鈍化層，用以改變重分布層結構的頂部的形狀，其中改變重分布層結構的頂部的形狀包含增加重分布層結構的側壁與第一鈍化層的頂表面之間的夾角至第二角度。

100:半導體裝置

110:重分布層(RDL)結構

120:導電墊

130:凸塊

140:凸塊下金屬層(UBM)結構

200:方法

210、220、230、240、250、260:操作

300:半導體裝置

310:基板

320:互連結構

330:第一鈍化層

340:導電材料

342:RDL結構

344:RDL結構

342':受應力的RDL結構

344':受應力的RDL結構

345':溝槽

350:遮罩層

352:剩餘的遮罩層

354:剩餘的遮罩層

360:第二鈍化層

362:第一絕緣材料

364:第二絕緣材料

370:保護層

382:RDL結構

384:RDL布層結構

400:半導體裝置

410:基板

430:第一鈍化層

442:RDL結構

442':RDL結構

442*:RDL結構

444:RDL結構

444':RDL結構

444*:RDL結構

445':溝槽

452*:修整遮罩層

454*:修整遮罩層

460:第二鈍化層

D31:直徑

D41':直徑

W31:第一寬度

W32:第二寬度

W32':第二寬度

W42':第二寬度

S31:第一間隔

S32:第二間隔

θ31:角度

θ31':角度

θ41':角度

當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本揭露的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。

第1圖為根據本揭露之一或多個實施方式繪製的具有重分布層結構的半導體裝置的平面示意圖。

第2圖為根據本揭露之一或多個實施方式繪製的製造重分布層結構的方法流程圖。

第3A-3G圖為根據本揭露之一或多個實施方式繪製沿著第1圖線L-L'截取的各階段製造重分布層結構的截面圖。

第4A-4C圖為根據本揭露之一或多個實施方式繪製沿著第1圖線L-L'截取的各階段製造重分布層結構的截面圖。

為了彰顯本揭露之不同技術特徵，本揭露於以下提供許多不同實施例或範例。為了使本揭露簡潔，確切的元件或排列方式範例將於以下進行描述。然而，這些僅僅是範例而並非用以限定本揭露。舉例來說，第一特徵形成於第二特徵上之敘述，包含了第一與第二特徵有直接接觸之實施例、及第一與第二特徵之間可能形成額外特徵的實施例以至於第一與第二特徵未直接接觸。此外，本揭露在不同範例中可能重複使用參考數字及/或字元。這些重複是為了簡潔性及明確性，而非指示所討論之不同實施例及/或其構成間之關係。

進一步來說，空間相對之詞，如「緊鄰...之下」、「在...之下」、「在...之上」、「...之上部」及其類似詞，可在此用於描述一元素或特徵與另一元素或特徵之關係以簡化敘述。這些空間相對詞意欲涵蓋圖式所繪示之向位以外之裝置於使用或操作中的不同向位。當裝置被轉向(旋轉90°或其他角度)時，空間相對詞之詮釋也將相應變化。

隨著半導體技術的發展，互連結構的幾何尺寸減少以增加積體電路(IC)密度、降低製造成本並提高元件性能。互連結構包括橫向互連，例如金屬線(布線)和垂直互連，例如觸點和穿孔插塞。金屬線和穿孔插塞形成在金屬間介電(IMD)層中。在IMD層之頂部上，形成導電墊並藉由重分布層(RDL)結構與銲錫凸塊連接。一種半導體封裝的類型是晶圓級晶片尺寸封裝(WLCSP)，其中晶粒封裝是利用RDL結構以扇出(fan out)導電墊的電連接，以便在所需位置重新布線及將外部端子重新定位。

通常，保護層設置在RDL結構之上，以幫助阻隔水氣並減少剝離，水氣和剝離導致高的晶片拒收率。在較小的工藝幾何形狀(process geometries)下，在RDL結構之間會產生更多缺陷，如空隙。空隙使IC元件的機械強度降低，且易在後續的沉積製程中被填充，使RDL結構的電性改變。因此，生產良率(production yield)對RDL結構之間的溝槽填充製程變得敏感。

在一些實施例中，RDL結構的頂部具有圓形形狀，使後續保護層的階梯覆蓋(step coverage)得到改善。因此，與保護層的溝槽填充製程有關的缺陷減少。在一些實施例中，RDL結構的圓形形狀由應變鈍化層(strained passivation layer)形成。在一些實施例中，藉由修整遮罩層的形狀來形成圓形。在一些實施例中，藉由應變鈍化層和遮罩層修整的組合進一步縮小圓形形狀的尺寸。在一些實施例中，在形成應變鈍化層之後，藉由固化製程調整圓形形狀。

第1圖為根據本揭露之一或多個實施方式繪製具有RDL結構的半導體裝置100的平面示意圖。半導體裝置100更包含導電墊120以及凸塊130，導電墊120也稱為接合墊、I/O墊或接觸墊。RDL結構110電連接至對應的導電墊120及凸塊130。在一些實施例中，在半導體晶粒中，導電墊120延伸超過凸塊130的外圍。在一些實施例中，凸塊130設置成球柵陣列(BGA)。在一些實施例中，導電墊120至少包含鋁、銅、鋁-銅或其它合適的材料。凸塊下金屬層(UBM)結構140在RDL結構110及凸塊130之間。在一些實施例中，UBM結構140的整體和凸塊130重疊。在一些實施例中，UBM結構140沿著平行於RDL結構110的長度方向延伸超過凸塊130的邊緣。在一些實施例中，UBM結構140連接到RDL結構110。

第2圖為根據本揭露之一或多個實施方式繪製製造RDL結構的方法200的流程圖。本領域具通常知識者應理解，在一些實施例中，可以在第2圖所示的方法200之前、之中和/或之後執行額外的操作。方法200包含操作210，第一鈍化層沉積於基板之上。在一些實施例中，上述基板包括互連結構，具有從底部金屬層延伸到頂部金屬層的多個層。在一些實施例中，上述頂部金屬層是形成在IMD層中的最頂層金屬線。在一些實施例中，上述IMD層包括低介電常數(低k；LK)介電材料。在一些實施例中，上述第一鈍化層用以幫助保護IC元件及互連結構免於受損壞和污染。在一些實施例中，上述第一鈍化層的形成包括沉積製程。在一些實施例中，上述第一鈍化層包括介電材料。

方法200繼續進行至操作220，沉積導電材料於第一鈍化層之上。在一些實施例中，在第一鈍化層中形成一開口以暴露導電墊。在一些實施例中，上述導電材料在導電墊之上並與其電連接。因此，導電材料包括沿著開口的側壁和導電墊延伸的凹陷部分；以及沿著第一鈍化層的頂表面延伸的平面部分。

第3A-3G圖為根據本揭露之一或多個實施方式繪製沿著第1圖線L-L'截取的各階段製造RDL結構的截面圖。第3A圖為根據本揭露之一或多個實施方式繪製經操作220之後的半導體裝置300的截面圖。在一些實施方式中，半導體裝置300包括基板310及一或多個互連結構320。在一些實施方式中，基板310是由矽或其他塊體半導體材料(bulk semiconductor material)製成。在一些實施方式中，基板310是絕緣層上矽(SOI)基板或藍寶石上矽(SOS)基板。在一些實施方式中，基板310包括IC元件(未示出)、IC元件上的層間介電層(ILD)(未示出)，以及ILD之上的互連結構320。互連結構320包括形成在IMD層(未示出)中的金屬線和穿孔插塞。在一些實施方式中，金屬線或穿孔插塞包括至少一鋁、銅、銅合金、鎢、金或其它合適的材料。在一些實施方式中，IMD層包括具有介電常數低於3的低k 介電材料或具有介電常數低於2.6的極低k(ELK)介電材料。在一些實施方式中，將形成在同一IMD層中的金屬線的組合稱為相同水平高度的金屬層。不同水平高度的金屬線藉由穿孔插塞電連接。

半導體裝置300更包括第一鈍化層330、導電材料340及遮罩層350。第一鈍化層330在互連結構320之上。在一些實施方式中，導電墊120(於第1圖中能最好地被觀察到)在第一鈍化層330及互連結構320之間且電連接至互連結構320。在一些實施方式中，第一鈍化層330形成在互連結構320的最頂層金屬層之上。在一些實施方式中，穿孔插塞形成在第一鈍化層330中，並藉由互連結構320電連接至基板310中的IC元件。在一些實施方式中，第一鈍化層330包括介電常數大於3.7的介電材料。在一些實施方式中，第一鈍化層330是包括氧化矽、氮化矽、氮氧化矽未摻雜的矽酸鹽玻璃(USG)、環氧樹脂、苯並環丁烯(BCB)、聚苯並噁唑(PBO)或其它合適的材料的複合材料。在至少一實施方式中，至少一開口形成在部分的鈍化層330中以暴露導電墊120的中心部分。

導電墊120的形成包括沉積、微影和蝕刻製程。在一些實施方式中，沉積製程包括濺鍍、電解電鍍或無電解電鍍製程。在一些實施方式中，導電墊120包括至少一鋁、銅、銅合金、錫、鎳、金、銀或其它合適材料。在一些實施方式中，導電墊120包括與導電材料340相同的材料。在一些實施方式中，導電墊120包括與導電材料340不同的材料。

導電材料340在第一鈍化層330之上。在一些實施方式中，導電材料340的形成包括電解電鍍、無電解電鍍、濺鍍、化學氣相沉積(CVD)或其它合適的製程。在一些實施方式中，導電材料340包括具有較大延展性的金屬。延展性是藉由金屬在斷裂前所承受的壓縮力大小來測量。在一些實施方式中，上述金屬具有摩氏硬度(Mohs hardness)值小於或等於約4。在一些實施方式中，導電材料340包括鋁、鋁合金、金、銀、鉛、錫、銅或其它合適的材料。在一些實施方式中，在形成導電材料340時，至少一開口被部分填充。在一些實施方式中，執行平坦化製程(planarization process)，例如化學機械研磨(CMP)或蝕刻製程以移除一部分導電材料340。之後，形成遮罩層350在導電材料340之上。在一些實施方式中，遮罩層350包括光阻膜、硬遮罩(hard mask)或其他合適的材料。在至少一個實施方式中，硬遮罩包括氮化矽、氮氧化矽、碳化矽或其它合適的材料。在一些實施方式中，硬遮罩包括抗反射塗層(ARC)材料。硬遮罩的形成包括沉積製程，例如物理氣相沉積(PVD)、濺鍍或旋塗沉積(SOD)。

回到第2圖，方法200繼續進行至操作230，移除一部分的導電材料以形成RDL結構。遮罩層藉由使用微影和蝕刻定義RDL結構的形狀。在一些實施方式中，RDL結構及導電墊在同一製程步驟中形成。在一些實施方式中，RDL結構及導電墊在不同的製程步驟中形成。在至少一個實施方式中，RDL結構被稱為後鈍化互連(post-passivation interconnect,PPI)結構。

第3B圖為根據本揭露之一或多個實施方式繪製經操作230之後的半導體裝置300的截面圖。剩餘的遮罩層352/354在RDL結構342/344之上。藉由移除一部分的遮罩層350而使剩餘遮罩層352/354圖案化。隨後，在一些情況下，留下剩餘遮罩層352/354作為硬遮罩以去除一部分的導電材料340，從而形成RDL結構342/344和/或導電墊120。移除一部分的遮罩層350和一部分的導電材料340包括蝕刻製程。蝕刻製程包括溼式化學蝕刻或乾蝕刻，例如電漿蝕刻。在一些實施方式中，硬遮罩包括具有不同蝕刻選擇率的多種材料。在一些實施方式中，RDL結構342和344之間的間隔範圍為約1至約3微米(μm)。在一些情況下，較小的間隔導致後續層的階梯覆蓋困難。在一些情況下，較大的間隔降低了後續層的平坦度。

第3C圖為根據本揭露之一或多個實施方式繪製半導體裝置300的截面圖。在一些實施方式中，RDL結構342/344具有梯形形狀。RDL結構342/344的頂部具有範圍從約1至約1.8μm的第一寬度W31。在一些情況下，較大的第一寬度W31將造成用以連接半導體裝置300內組件的布線的使用面積減少。在一些情況下，較小的寬度W31會增加電子遷移失敗的風險。RDL結構342/344的底部包括範圍從約1.2至約2μm的第二寬度W32。在一些情況下，較小的第二寬度W32在後續沉積保護層的期間產生更多的缺陷。在一些情況下，較大的第二寬度W32增加了晶片的尺寸或增加了彼此之間短路的風險。RDL結構342/344的側部相對於第一鈍化層330的頂表面的角度θ31在約92°至97°的範圍內。在一些情況下，較大的角度θ31導致RDL結構342/344的形成更加困難。在一些情況下，較小的角度θ31在後續沉積的期間產生更多的缺陷。或者，RDL結構342/344具有矩形形狀。

回到第2圖，方法200繼續至操作240，第二鈍化層沉積在RDL結構之上。在一些實施方式中，第二鈍化層位於至少一部份的導電墊之上。在一些實施方式中，第二鈍化層保護RDL結構免於濕氣、輻射、損壞和污染。在一些實施方式中，第二鈍化層產生應變/應力(strain/stress)以改變RDL結構的形狀。在一些實施方式中，應變/應力是由Si-H或N-H鍵之間的作用力造成的。例如，在沉積含矽和含氮自由基之後的離子撞擊造成的壓縮應力。在一些實施方式中，應變/應力是由活性離子的遷移引起。例如，活性離子的緩慢遷移導致積累的晶格失配(lattice mismatch)，造成壓縮應力。在一些實施方式中，以類似於形成第一鈍化層的方式形成第二鈍化層。在一些實施方式中，以不同於形成第一鈍化層的方式形成第二鈍化層。例如，在一些實施方式中，第一鈍化層由原子層沉積(ALD)製程形成，而第二鈍化層由CVD製程形成。在一些實施方式中，第二鈍化層包括與第一鈍化層相同的材料。在一些實施方式中，第二鈍化層包括與第一鈍化層不同的材料。

第3D圖為根據本揭露之一或多個實施方式繪製經操作240之後的半導體裝置300的截面圖。形成第二鈍化層360於RDL結構342'/344'上方，並導致受應力的RDL結構342'/344'。在一些實施方式中，第二鈍化層360包括約0.5至約1GPa的應變/應力。在一些情況下，較大的應變/應力負面地影響受應力的RDL結構342'/344'的電性。在一些情況下，較小的應變/應力提供受應力的RDL結構342'/344'的形狀變化不足。第二鈍化層包括第一絕緣材料362和第二絕緣材料364。第一絕緣材料362部分地填充RDL結構342和344之間的空間。在一些實施方式中，第一絕緣材料362包括未摻雜的矽酸鹽玻璃(USG)、摻硼矽酸鹽玻璃(BSG)、摻磷矽酸鹽玻璃(PSG)、硼摻雜矽酸鹽玻璃(BPSG)、氮氧化矽、氮化矽和/或其他合適的材料。在一些實施方式中，第二絕緣材料364包括氮化矽、氮氧化矽或引起應變/應力的其他合適的材料。第二鈍化層360的形成包括沉積製程，例如電漿化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、ALD或SOD。在一些實施方式中，在形成第二鈍化層360期間以交替的沉積模式和濺鍍模式進行CVD。在一些實施方式中，沉積和濺鍍製程的溫度範圍為約100℃至約300℃。在一些情況下，較高的溫度將第二鈍化層360的物理性質從壓縮應變/應力轉為拉伸應變/應力。在一些情況下，較低的溫度提供的應變/應力不足以導致形狀變化。在一些實施方式中，濺鍍製程的能量範圍為約30,000至約70,000瓦特。在一些情況下，較低的能量減少了所引起的應變/應力。在一些情況下，較高的能量會增加對受應力的RDL結構342'/344'頂表面的損傷。在一些實施方式中，第一絕緣層362的第一厚度範圍從約0.25至約0.75μm。在一些情況下，較大的第一厚度減少了應變/應力的影響。在一些實施方式中，第二絕緣層364的第二厚度範圍從約0.5至約1.5μm。在一些情況下，較小的第二厚度減少了應變/應力的影響。在一些實施方式中，第二厚度與第一厚度的比率範圍從約1至約3。在一些情況下，較大或較小的比率增加了控制受應力的RDL結構342'/344'形狀的難度。溝槽345'形成在受應力的RDL結構342'和344'之間。溝槽345'是由鈍化層360側壁的頂部和由鈍化層360側壁的底部限定的開口。溝槽345'的開口具有第一間隔S31等於或大於溝槽345'底部的第二間隔S32。因此，後續一或多個保護層的沉積製程將具有改進的階梯覆蓋。

第3E圖為根據本揭露之一或多個實施方式繪製半導體裝置300的截面圖。第二鈍化層360使得受應力的RDL結構342'/344'的頂部具有圓形形狀。因此，受應力的RDL結構342'/344'具有錐形形狀。受應力的RDL結構342'/344'的頂部包括直徑D31且受應力的RDL結構342'/344'的底部包括第二寬度W32'。在一些實施方式中，直徑D31的範圍從約1.2至約2μm。在一些情況下，較大的直徑D31增加了在後續沉積製程中形成的空隙量。在一些情況下，較小的直徑D31降低了受應力的RDL結構342'/344'的導電率。在一些實施方式中，第二寬度W32'保持在約1.2 至約2μm的範圍內。受應力的RDL結構342'/344'的側部相對於第一鈍化層330的頂表面的角度θ31'在約95°至約100°的範圍內。在一些情況下，較大的角度θ31'增加了形成受應力的RDL結構342'/344'的難度。在一些情況下，較小的角度θ31'增加了一或多個保護層的後續沉積製程階梯覆蓋的控制難度。在一些實施方式中，受應力的RDL結構342'/344'的高度等於RDL結構342/344的高度。在一些實施方式中，受應力的RDL結構342'/344'的高度大於RDL結構342/344的高度，其範圍為約10至約30奈米(nm)。在一些情況下，較小的高度差提供了不足的應變/應力施加於受應力的RDL結構342'/344'。在一些情況下，較大的高差增加了電路RC延遲和電子遷移。

回到第2圖，方法200繼續進行至操作250，保護層沉積在第二鈍化層之上。保護層進一步填充相鄰RDL結構之間的溝槽。在一些實施方式中，保護層在至少一部分的導電墊之上。在一些實施方式中，保護層有助於吸收或釋放由後續封裝過程產生的熱或機械應力。在一些實施方式中，保護層以類似於形成第一鈍化層或第二鈍化層的方式形成。在一些實施方式中，保護層以不同於至少一個第一鈍化層或第二鈍化層的方式形成。保護層包括介電材料。在一些實施方式中，保護層包括與至少一個第一鈍化層或第二鈍化層相同的材料。在一些實施方式中，保護層包括與第一鈍化層和第二鈍化層兩者不同的材料。

第3F圖為根據本揭露之一或多個實施方式繪製經操作250之後的半導體裝置300的截面圖。保護層370在第二鈍化層360之上。在一些實施方式中，保護層370包括聚合物，例如聚醯亞胺、苯並環丁烯(BCB)、聚苯並噁唑(PBO)等。在一些實施方式中，保護層370的形成包括沉積製程，例如PECVD，LPCVD或其他合適方法。保護層370的形成包括旋塗，例如，保護層370以液體形式分配，然後固化。在一些實施方式中，保護層370的厚度在約4.5μm至約15μm的範圍內。在一些情況下，較小的厚度導致IC元件和受應力的RDL結構342'/344'的保護不足以為半導體裝置300中的組件提供電連接。在一些情況下，如果厚度太大，會增加製造成本和時間。在一些實施方式中，在沉積製程後進行微影和蝕刻製程以暴露導電墊120的中心部分。藉由在受應力的RDL結構342'/344'的頂部形成圓形，保護層370填充在受應力的RDL結構342'和344'之間的溝槽中。例如，由於溝槽的開口等於或大於溝槽的底部，在沉積製程中形成的保護層370中的空隙減少。

本領域具通常知識者應理解半導體裝置300將會進行進一步的處理以完成製造。例如，在至少一個實施方式中，藉由固化製程調整應變/應力特性。固化製程包括紫外光(UV)處理、電漿表面處理或雷射退火處理或閃退火(flash anneal)。在一些實施方式中，閃退火的溫度範圍為約325℃至約500℃。在固化製程之後，第二鈍化層將具有的較大應變/應力，其範圍為約1.2至1.6GPa。因此，在固化製程之後RDL結構的頂部直徑將減少。作為另一示例， UBM結構形成在導電墊之上或RDL結構之上。UMB結構包括銅、銅合金、鈦、鈦合金或其他合適的材料。隨後，諸如焊球(solder ball)或金屬柱(metal pillar)的凸塊形成在UBM結構上並與之電連接。在一些實施方式中，凸塊電連接並結合到諸如晶粒、中介層(interposer)、印刷電路板(PCB)等的另一封裝元件。

第3G圖為根據本揭露之一或多個實施方式繪製經操作250之後的半導體裝置300的截面圖。半導體裝置300包括RDL結構382/384。由於應變/應力的各種分佈，在一些實施方式中，RDL結構382/384的頂部具有由第二鈍化層360引起的凹形。

第4A-4C圖為根據本揭露之一或多個實施方式繪製沿著第1圖線L-L'截取的各階段製造RDL結構的截面圖。

第4A圖為根據本揭露之一或多個實施方式繪製經操作250之後的半導體裝置400的截面圖。半導體裝置400與半導體裝置300相似，元件的編號為半導體裝置300中類似的元件編號加上100。半導體裝置400包括基板410、第一鈍化層430、RDL結構442/444以及修整遮罩層452*/454*。在一些實施方式中，底部抗反射塗層(BARC)材料塗覆在硬遮罩層上以在微影製程期間提供更大的製程窗口。隨後塗覆並圖案化光阻以定義RDL結構442/444。接著，修整遮罩層452*/454*藉由諸如等向性蝕刻(isotropic etching)或非等向性蝕刻(anisotropic etching)或過蝕刻 (over-etching)製程的修整製程形成。在一些實施方式中，光阻和硬遮罩同時修整。在一些實施方式中，光阻在藉由硬遮罩圖案轉移之前被修整。

回到第2圖，方法200繼續進行至選擇性的操作260，其中RDL結構的一部分被移除。在一些實施方式中，減少修整遮罩層的寬度以暴露RDL結構頂部的邊角。接著，藉由蝕刻製程，例如電漿蝕刻或濕蝕刻，移除暴露的邊角。在一些實施方式中，在與遮罩層的修整製程相同的蝕刻製程中進行移除製程。

第4B圖為根據本揭露之一或多個實施方式繪製經操作260之後的半導體裝置400的截面圖。在一些實施方式中，RDL結構442*/444*頂部的邊角藉由蝕刻製程(例如濕式蝕刻或乾式蝕刻)移除。藉由修整遮罩層452*/454*限定移除的邊角。在一些實施方式中，RDL結構442*/444*的頂部具有多邊形形狀，例如六邊形。在蝕刻製程之後，修整遮罩層452*/454*(在第4A圖中能最好的被觀察到)與未修整的遮罩層452/454相比具有較小的頂部。

第4C圖為根據本揭露之一或多個實施方式繪製半導體裝置400的截面圖。第二鈍化層460使得RDL結構442'/444'的頂部具有圓形形狀。RDL結構442'/444'的頂部包括直徑D41'且RDL結構442'/444'的底部包括第二寬度W42'。在一些實施方式中，直徑D41'在約0.5至約1μm的範圍內。在一些情況下，較大的直徑D41'增加了後續沉積製程中形成的空隙量。在一些情況下，較小的直徑D41'降低了RDL結構442'/444'的導電率。在一些實施方式中，第二寬度W42'保持在約1.2至約2μm的範圍內。RDL結構442'/444'的側部相對於第一鈍化層430頂表面的角度θ41'範圍為約95°至約100°。在一些情況下，較大的角度θ41'增加了形成應力RDL結構442'/444'的難度。在一些情況下，較小的角度θ41'導致後續沉積製程的一或多個保護層的階梯覆蓋不足。在一些實施方式中，RDL結構442'/444'的高度等於RDL結構442/444的高度。在一些實施方式中，RDL結構442'/444'的高度大於RDL結構442/444的高度，其範圍為約10至約30納米(nm)。在一些情況下，較小的高度差提供給RDL結構442'/444'以改變RDL結構的形狀的應變/應力不足。在一些情況下，較大的高度差增加了電路RC延遲和電子遷移。

在一些實施方式中，方法200中包括額外的操作，例如形成保護層在第一鈍化層330和導電材料340之間，沉積晶種層(seed layer)以輔助形成導電材料340或其它合適的操作。在一些實施方式中，方法200的操作順序被修改。在一些實施方式中，同時執行方法200的多個操作。例如，在一些情況下，同時執行操作230和操作260。

因為RDL結構的頂部具有圓形形狀，保護層的沉積製程將具有改進的階梯覆蓋，並且有助於避免缺陷(例如氣體空隙或氣泡缺陷)形成在相鄰RDL結構之間的溝槽。此外，圓形形狀有助於防止RDL結構的放電和電弧(arcing)，導致適當的電性、製造成本和生產成本的降低。

本揭露的一個面向涉及製造半導體裝置的方法。上述方法包括沉積第一鈍化層於基板之上，沉積導電材料於第一鈍化層之上，圖案化導電材料以形成重分布層(RDL)結構，以及沉積用於改變重分布層結構頂部形狀的第二鈍化層。

根據本揭露之一實施例，上述製造半導體裝置的方法，其中沉積第二鈍化層的步驟包含在溫度為約100℃至約300℃的範圍內，濺鍍上述第二鈍化層。

根據本揭露之一實施例，上述製造半導體裝置的方法，其中沉積第二鈍化層的步驟包含在能量為約30,000瓦特至約70,000瓦特的範圍內，濺鍍該第二鈍化層。

根據本揭露之一實施例，上述製造半導體裝置的方法，其中沉積第二鈍化層的步驟包含沉積一絕緣材料，以及沉積一氮化矽材料，其中上述絕緣材料與上述氮化矽材料的厚度比率在約1：1至約1：3的範圍內。

根據本揭露之一實施例，上述製造半導體裝置的方法，其中沉積第二鈍化層的步驟包含沉積一氮化矽材料，其中上述氮化矽材料的厚度範圍從0.5μm至1.5μm。

根據本揭露之一實施例，上述製造半導體裝置的方法，其中上述重分布層結構受到上述第二鈍化層的應力，且上述重分布層結構的寬度減少，以及形成上述重分布層結構以使上述重分布層結構之頂部具有圓形形狀，其中上述重分布層結構之頂部具有約1.2μm至2μm的直徑。

根據本揭露之一實施例，上述製造半導體裝置的方法，更包含沉積一遮罩層於上述導電材料之上，圖案化上述遮罩層以限定上述導電線路，以及沉積一保護層於上述第二鈍化層之上。

根據本揭露之一實施例，上述製造半導體裝置的方法，更包含修整上述圖案化遮罩層，以及移除上述重分布層結構的頂角以在上述重分布層結構之頂部形成一多邊形形狀。

根據本揭露之一實施例，上述製造半導體裝置的方法，其中沉積第二鈍化層的步驟包含使上述重分布層結構之頂部圓整以形成一錐形形狀，其中上述重分布層結構之頂部具有約0.5μm至1μm的直徑。

本揭露的另一面向涉及一種製造積體電路的方法。上述方法包括沉積導電材料於基板之上，圖案化導電材料以形成至少兩條導電線路，沉積絕緣材料於導電線路之上，沉積氮化矽材料於絕緣材料之上以在上述至少兩條導電線路頂部形成圓形形狀，以及沉積高分子材料在氮化矽材料之上，並填充位於上述至少兩條導電線路之間的溝槽。

根據本揭露之一實施例，上述製造積體電路的方法，其中沉積上述絕緣材料及沉積上述氮化矽材料的步驟包含在溫度為約100℃至約300℃的範圍及在能量為約30,000瓦特至約70,000瓦特的範圍內，濺渡上述第二鈍化層。

根據本揭露之一實施例，上述製造積體電路的方法，其中上述至少兩條導電線路的頂部形成為具有圓形形狀。

根據本揭露之一實施例，上述製造積體電路的方法，其中上述氮化矽材料的側壁限定位於上述至少兩條導電線路之間的溝槽，且該溝槽的一開口具有一寬度等於或大於與該溝槽的底部。

根據本揭露之一實施例，上述製造積體電路的方法，其中上述至少兩條導電線路的側部相對於上述第一鈍化層的頂表面的角度在約95°至約100°的範圍內。

根據本揭露之一實施例，上述製造積體電路的方法，更包含形成一應力於上述至少兩導電線路之上，其中上述應力在約0.5到約1GPa的範圍。

根據本揭露之一實施例，上述製造積體電路的方法，更包含在溫度為約325℃至約500℃的範圍內固化上述氮化矽材料。

根據本揭露之一實施例，上述製造積體電路的方法，更包含形成一凸塊下金屬層(UBM)結構於上述至少兩條導電線路之上並與其電連接，以及形成一銲錫凸塊在上述UBM結構之上。

本揭露的又一面向涉及一種半導體裝置。上述半導體裝置包括第一鈍化層於基板之上，至少兩條的後鈍化互連(post passivation interconnect,PPI)線於上述第一鈍化層之上，其中每一上述至少兩條重分布線的頂部具有圓形形狀，以及用以對上述至少兩條PPI線施加應力的第二鈍化層。

根據本揭露之一實施例，上述半導體裝置，其中上述第二鈍化層更包含一第一絕緣層，位於上述至少兩條PPI線及上述第一鈍化層之上，以及一氮化矽層，位於上述第一絕緣層之上，其中上述第一絕緣材料與該氮化矽材料的厚度比率在約1：1到1：3的範圍。

根據本揭露之一實施例，上述半導體裝置，其中上述第二鈍化層更包含一保護層於上述氮化矽層之上且於上述至少兩條PPI線之間，其中上述至少兩條重分佈線(redistribution lines)以一約1μm至約3μm的間隔彼此分離，且上述至少兩條PPI線之間的上述高分子層沒有空隙。

前面已概述數個實施方式的特徵，因此所屬領域中熟習此技藝者可更了解本揭露之態樣。所屬領域中熟習此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的功效。所屬領域中熟習此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。

200‧‧‧方法

210、220、230、240、250、260‧‧‧操作

Claims

一種製造半導體裝置的方法，包含：沉積一第一鈍化層在一基板之上；沉積一導電材料在該第一鈍化層之上；圖案化該導電材料以形成一重分布層(RDL)結構；以及沉積一第二鈍化層，用以改變該重分布層結構的一頂部的形狀，使該重分布層結構之該頂部具有圓形形狀，其中該重分布層結構之該頂部具有約1.2μm至2μm的直徑，其中沉積該第二鈍化層的步驟包含：沉積一絕緣材料；以及沉積一氮化矽材料。
如請求項1所述之方法，其中沉積該第二鈍化層的步驟包含在溫度為約100℃至約300℃的範圍內，濺鍍該第二鈍化層。
如請求項1所述之方法，其中沉積該第二鈍化層的步驟包含在能量為約30,000瓦特至約70,000瓦特的範圍內，濺鍍該第二鈍化層。
如請求項1所述之方法，更包含：沉積一遮罩層於該導電材料之上；圖案化該遮罩層以定義一導電線路；以及沉積一保護層於該第二鈍化層上。
一種製造積體電路的方法，包含：沉積一導電材料於一基板上；圖案化該導電材料，以形成至少兩導電線路；沉積一絕緣材料於該些導電線路上；沉積一氮化矽材料於該絕緣材料上，以在該些導電線路的頂部形成圓形形狀；以及沉積一高分子材料在該氮化矽材料上，並填充位於該些導電線路之間的一溝槽。
如請求項5所述之方法，其中沉積該絕緣材料及沉積該氮化矽材料的步驟包含：在溫度為約100℃至約300℃的範圍及在能量為約30,000瓦特至約70,000瓦特的範圍內執行。
如請求項5所述之方法，其中該氮化矽材料的側壁定義位於該些導電線路之間的該溝槽，且該溝槽的開口的寬度等於或大於該溝槽的底部的寬度。
如請求項5所述之方法，更包含在溫度為約325℃至約500℃的範圍內固化該氮化矽材料。
一種製造半導體裝置的方法，包含：沉積一第一鈍化層在一基板之上；沉積一導電材料在該第一鈍化層之上；圖案化該導電材料以形成一重分布層結構，其中該重分布層結構的側壁與該第一鈍化層的頂表面之間的夾角為一第一角度；以及沉積一第二鈍化層，用以改變該重分布層結構的一頂部的形狀，其中改變該重分布層結構的該頂部的形狀包含增加該重分布層結構的側壁與該第一鈍化層的頂表面之間的夾角至一第二角度。
如請求項9所述之方法，其中改變該重分布層結構的該頂部的形狀包含該些導電線路的側部相對於該基板的頂表面的角度在約95°至約100°的範圍內。