[go: up one dir, main page]

TWI721273B - 具有低摻雜汲極之高功率化合物半導體場效電晶體裝置 - Google Patents

具有低摻雜汲極之高功率化合物半導體場效電晶體裝置 Download PDF

Info

Publication number
TWI721273B
TWI721273B TW107117844A TW107117844A TWI721273B TW I721273 B TWI721273 B TW I721273B TW 107117844 A TW107117844 A TW 107117844A TW 107117844 A TW107117844 A TW 107117844A TW I721273 B TWI721273 B TW I721273B
Authority
TW
Taiwan
Prior art keywords
distance
compound semiconductor
level
layer
field effect
Prior art date
Application number
TW107117844A
Other languages
English (en)
Other versions
TW201917886A (zh
Inventor
賓 楊
李霞
庚明 陶
佩里安南 奇丹巴蘭
Original Assignee
美商高通公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商高通公司 filed Critical 美商高通公司
Publication of TW201917886A publication Critical patent/TW201917886A/zh
Application granted granted Critical
Publication of TWI721273B publication Critical patent/TWI721273B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H10D30/4738—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material having multiple donor layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H10W15/00—
    • H10W15/01—
    • H10W20/021—
    • H10W44/20—
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/171—A filter circuit coupled to the output of an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/336—A I/Q, i.e. phase quadrature, modulator or demodulator being used in an amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
    • H04W88/02—Terminal devices
    • H10W44/248—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

一種化合物半導體場效電晶體可包括一通道層。該化合物半導體電晶體亦可包括在該通道層上之一多層磊晶障壁層。該通道層可在一摻雜緩衝層上或在一第一未摻雜緩衝層上。該化合物半導體場效電晶體可進一步包括一閘極。該閘極可在該多層磊晶障壁層之一第一階層上且通過該多層磊晶障壁層之一第二階層之部分之間的一空間。

Description

具有低摻雜汲極之高功率化合物半導體場效電晶體裝置
本發明大體上係關於無線通信系統，且更具體言之，係關於具有低摻雜汲極(low doped drain；LDD)之高功率化合物半導體(例如，III-V)場效電晶體(field effect transistor；FET)裝置。
無線通信系統中之無線裝置(例如，蜂巢式電話或智慧型電話)或基地台可包括射頻(radio frequency；RF)收發器以傳輸及接收用於雙向通信之資料。行動RF收發器可包括用於資料傳輸之傳輸區段(transmit section)及用於資料接收之接收區段(receive section)。對於資料傳輸，傳輸區段可調變具有資料之RF載波信號以獲得經調變RF信號，放大經調變RF信號以獲得具有適當輸出功率位準之經放大RF信號，且經由天線將經放大RF信號傳輸至基地台或傳輸至無線裝置。對於資料接收，接收區段可經由天線獲得經接收RF信號，且可放大及處理經接收RF信號以復原由基地台或無線裝置發送之資料。
行動RF收發器之傳輸區段可放大及傳輸通信信號。傳輸區段可包括用於放大及傳輸通信信號之一或多個電路。放大器電路可包括一或多個放大器級，其可具有一或多個驅動器級及一或多個功率放大器級。 該等放大器級中之每一者包括以各種方式而組態以放大通信信號之一或多個電晶體。經組態以放大通信信號之電晶體通常經選擇為以實質上較高擊穿電壓而操作以用於支援來自基地台之通信。
化合物半導體材料(例如，第III欄及第V欄(III-V)或第II欄及第IV欄(II-VI，諸如GaAs及InP))具有較高帶隙及較高遷移率，且應因此具有對於功率放大器而言合意的較高擊穿及功率附加效率(power-added efficiency；PAE)。然而，歸因於造成形成缺陷的對化合物半導體之基板(例如，III-V基板)之植入損壞，仍尚未在化合物半導體材料之電晶體(例如，III-V場效電晶體(FET))中達成較高擊穿電壓，此使得難以滿足通信功率規格。
一種化合物半導體場效電晶體可包括一通道層。該化合物半導體場效電晶體亦可包括在該通道層上之一多層磊晶障壁層。該通道層可在一摻雜緩衝層上或在一第一未摻雜緩衝層上。該化合物半導體電晶體可進一步包括一閘極。該閘極可在該多層磊晶障壁層之一第一階層上且通過該多層磊晶障壁層之一第二階層之部分之間的一空間。
一種製造一化合物半導體場效電晶體(FET)之方法可包括磊晶地生長一摻雜緩衝層或一第一未摻雜緩衝層。該方法可包括在一通道層上形成一多層磊晶障壁層。該通道層可在該摻雜緩衝層上或在該第一未摻雜緩衝層上。該方法亦可包括蝕刻該多層磊晶障壁層以曝露該多層磊晶障壁層之一第一階層。該方法可進一步包括在該多層磊晶障壁層之該第一階層上且通過該多層磊晶障壁層之一第二階層之部分之間的一空間形成一閘極。
一種射頻(RF)前端模組可包括一晶片。該晶片可包括一化合物半導體場效電晶體，其包含一通道層及在該通道層上之一多層磊晶障壁層。該通道層可在一摻雜緩衝層上或在一第一未摻雜緩衝層上。該晶片亦可包括一閘極，其在該多層磊晶障壁層之一第一階層上且通過該多層磊晶障壁層之一第二階層之部分之間的一空間。該RF前端模組亦可包括一天線，其耦接至該晶片之一輸出。
此已相當廣泛地概述本發明之特徵及技術優點，使得可更好地理解以下實施方式。下文將描述本發明之額外特徵及優點。熟習此項技術者應瞭解，本發明可易於用作修改或設計其他結構以用於實行本發明之相同目的的基礎。熟習此項技術者亦應意識到，此等等效構造並不脫離如所附申請專利範圍中所闡述的本發明之教示。當結合附圖考慮時，將自以下實施方式更好地理解關於本發明之組織及操作方法兩者被認為是本發明之特性的新穎特徵，以及另外目標及優點。然而，應明確地理解，諸圖中之每一者係僅出於繪示及描述之目的而提供且並不意欲作為本發明之限制的定義。
110:無線裝置
120:無線通信系統
130:基地台
132:基地台
134:廣播台
140:系統控制器
150:衛星
200:無線裝置
210:資料處理器
214a:數位至類比轉換器
214b:數位至類比轉換器
216a:類比至數位轉換器
216b:類比至數位轉換器
220:收發器
230:傳輸器
232a:低通濾波器
232b:低通濾波器
234a:放大器
234b:放大器
240:增頻轉換器
242:濾波器
244:功率放大器
246:雙工器/開關
248:天線
250:接收器
252:低雜訊放大器
254:濾波器
261a:降頻轉換混頻器
261b:降頻轉換混頻器
262a:放大器
262b:放大器
264a:低通濾波器
264b:低通濾波器
280:接收本地振盪器信號產生器
282:鎖相迴路
290:傳輸本地振盪器信號產生器
292:鎖相迴路
300:橫向擴散金屬氧化物半導體裝置
304:區
305:導電層
306a:第一輕度摻雜汲極區
306b:第二輕度摻雜汲極區
307:作用區
308:汲極接點
310:囊封層
312a:源極區
312b:汲極區
314:閘極
316:源極接點
317:非均一p型區
318:p型區
319:屏蔽體
320:通道區
400:化合物半導體材料裝置
402:基板
412a:源極電極
412b:汲極電極
422:緩衝層
424:通道層
426:摻雜障壁層
428a:隔離層
428b:隔離層
430a:歐姆接點
430b:歐姆接點
432:閘極電極
500:化合物半導體場效電晶體
502:化合物半導體基板
512:化合物半導體作用層
512a:摻雜化合物半導體作用層/源極
512b:摻雜化合物半導體作用層/汲極
522:未摻雜緩衝層
524:通道/通道層
526:障壁層
534:蝕刻終止層
534a:第一蝕刻終止層
534b:第二蝕刻終止層
534c:第三蝕刻終止層
534d:第四蝕刻終止層
600A:化合物半導體場效電晶體
600B:化合物半導體場效電晶體
622:摻雜緩衝層
628a:隔離層
628b:隔離層
630a:歐姆接點
630b:歐姆接點
636:第一磊晶障壁層
638:第二磊晶障壁層
640:第三磊晶障壁層
700:化合物半導體場效電晶體
742:厚度
800:化合物半導體場效電晶體
842:厚度
900:化合物半導體場效電晶體
942:厚度
1000:化合物半導體場效電晶體
1044:凹部
1100:化合物半導體場效電晶體
1146:本體接點
1200:化合物半導體場效電晶體
1248:閘極
1300:化合物半導體場效電晶體
1350:鈍化層
1400:化合物半導體場效電晶體
1452a:第一通孔
1452b:第二通孔
1452c:第三通孔
1452d:第四通孔
1454a:第一互連件
1454b:第二互連件
1454c:第三互連件
1454d:第四互連件
1500:流程圖
1502:區塊
1504:區塊
1506:區塊
1508:區塊
1600:無線通信系統
1620:遠端單元
1625A:積體電路裝置
1625B:積體電路裝置
1625C:積體電路裝置
1630:遠端單元
1640:基地台
1650:遠端單元
1680:前向鏈路信號
1690:反向鏈路信號
圖1展示根據本發明之一態樣的與無線系統通信之無線裝置。
圖2展示根據本發明之一態樣的圖1中之無線裝置之方塊圖。
圖3為橫向擴散金屬氧化物半導體之橫截面圖之實例。
圖4展示例示性化合物半導體材料裝置之橫截面圖。
圖5繪示具有單層磊晶障壁層之化合物半導體場效電晶體 之部分。
圖6A、圖6B、圖7、圖8、圖9、圖10、圖11、圖12、圖13及圖14繪示根據本發明之態樣的化合物半導體場效電晶體之形成。
圖15為繪示根據本發明之態樣的製造化合物半導體場效電晶體之方法之流程圖。
圖16為展示可有利地使用本發明之一態樣的例示性無線通信系統之方塊圖。
下文結合所附圖式所闡述之實施方式意欲作為各種組態之描述，且並不意欲表示可實踐本文中所描述之概念的僅有組態。該實施方式出於提供對各種概念之透徹理解之目的而包括特定細節。然而，對於熟習此項技術者而言將顯而易見，可在無此等特定細節之情況下實踐此等概念。在一些情況下，以方塊圖形式展示熟知的結構及組件，以便避免混淆此等概念。
如本文中所描述，術語「及/或」之使用意欲表示「包括性的或」，且術語「或」之使用意欲表示「排他性的或」。如本文中所描述，在本實施方式通篇中使用之術語「例示性」意謂「充當實例、例項或繪示」，且未必應被認作比其他例示性組態較佳或有利。在本實施方式通篇中使用之術語「耦接」意謂「連接，而無論直接或間接經由中介連接(例如，開關)、電、機械抑或以其他方式」，且未必限於實體連接。另外，連接可使得物件永久地連接或可釋放地連接。連接可經由開關而進行。
習知的化合物半導體材料(例如，III-V場效電晶體(FET)或II-VI場效電晶體(FET))並不包括低摻雜汲極(LDD)，且因此會遭受尚未達 到其極限電位之較低擊穿電壓。舉例而言，此等化合物半導體材料可包括但不限於砷化鎵(GaAs)、磷化銦(InP)、氮化鎵(GaN)、銻化鎵(GaSb)、磷化鎵(GaP)、砷化銦鎵(InGaAs)、砷化鋁鎵(AlGaAs)、磷化銦鎵(InGaP)、磷化鋁鎵(AsGaP)、銻化鋁鎵(AlGaSb)、銻化銦鎵(InGaSb)、氮化銦鎵(InGaN)、氮化鋁鎵(AlGaN)、磷化砷鎵銦(InGaAsP)、銻化砷鎵銦(InGaAsSb)，或砷化銦鎵：氮化物(InGaAs：N)。此等僅係例示性的，且其他材料係可能的。
由於缺少低摻雜汲極，化合物半導體材料(例如，砷化鎵(GaAs)及磷化銦(InP)FET)限於高速應用。此係因為III-V裝置具有更好的頻率效能。然而，III-V裝置無法維持高電壓。舉例而言，III-V裝置之擊穿電壓可低至15V。因此，當前未針對具有GaAs或InP之基地台製造功率放大器(power amplifier；PA)。與此對比，即使矽(Si)具有較小帶隙，矽橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor；LDMOS)亦可能會提供50V至100V或更高之擊穿電壓，且主要用於無線基地台之功率放大器中。
習知的矽LDMOS可達成高擊穿電壓，此係因為可根據多個植入步驟在汲極上植入低摻雜汲極。諸如III-V裝置之化合物半導體裝置中之多個植入步驟並非選項。代替地，III-V裝置中自源極至汲極之每一層係均一的。舉例而言，摻雜障壁、通道、緩衝區及基板皆係均一的。歸因於缺陷形成或通道遷移率降級關注，對於高遷移率III-V電晶體不允許植入。此係因為III-V裝置材料可被生長及回蝕，但無法經歷多次植入以形成LDD。
原則上，GaAs及InP具有較高帶隙及較高遷移率，且應因 此具有對於PA而言非常合意的較高擊穿及功率附加效率(PAE)。然而，歸因於造成形成缺陷的對III-V基板之植入損壞，仍尚未在III-V FET中達成LDD。歸因於由固有較高帶隙導致之低得多的衝擊離子化，習知的氮化鎵(GaN)高電子遷移率電晶體(high-electron-mobility transistor；HEMT)裝置可被製造為具有高擊穿及高功率。然而，因為習知的GaN HEMT並不具有LDD，所以當前達成之擊穿電壓遠低於GaN HEMT可潛在地達成之電位限制。
因此，需要一種高功率化合物半導體FET裝置。本發明之態樣係有關於具有用於GaAs、InP及GaN HEMT或假晶高電子遷移率電晶體(pseudomorphic high-electron-mobility transistor；pHEMT)裝置之新穎LDD結構的高功率化合物半導體FET裝置。LDD結構可包括經由新穎處理而達成之新穎磊晶層設計，以顯著地增加化合物半導體FET中之擊穿電壓。
在本發明之一個態樣中，化合物半導體場效電晶體包括在通道層上之多層磊晶障壁層(例如，複合多層磊晶障壁層)。化合物半導體電晶體可包括高電子遷移率電晶體(HEMT)或假晶高電子遷移率電晶體(pHEMT)。複合多層磊晶障壁層可包括第一階層及第二階層。閘極通過複合多層磊晶障壁層之第二階層之部分之間的空間提供於多層磊晶障壁層之第一階層上。化合物半導體場效電晶體進一步包括電耦接至摻雜緩衝層之本體接點。摻雜緩衝層可為p型摻雜緩衝層。蝕刻終止層可提供於摻雜緩衝層上，其中蝕刻終止層在摻雜緩衝層與通道層之間。
在本發明之一個態樣中，複合多層磊晶障壁層之厚度隨著自閘極之距離增加而逐步地增加。舉例而言，多層磊晶障壁層可包括自閘 極之距離增加之第三階層，此引起複合多層磊晶障壁層相對於第三階層之厚度增加。蝕刻終止層可提供於該等階層中之每一者之間。在一些態樣中，閘極與化合物半導體場效電晶體之源極區之間的距離小於閘極與汲極區之間的距離。
優點包括化合物半導體FET擊穿電壓改良了2x至10x倍。LDD結構亦可製造於化合物半導體FET中而沒有任何植入損壞關注。該程序充分利用習知的化合物半導體程序技術，因此不使用額外設備或特殊工具。該實施方案係低成本的，且適用於各種各樣的電信產品。
圖1展示與無線通信系統120通信之無線裝置110。無線通信系統120可為5G系統、長期演進(long term evolution；LTE)系統、分碼多重存取(code division multiple access；CDMA)系統、全球行動通信系統(global system for mobile communication；GSM)系統、無線區域網路(wireless local area network；WLAN)系統，或某一其他無線系統。CDMA系統可實施寬頻CDMA(wideband CDMA；WCDMA)、分時同步CDMA(time division synchronous CDMA；TD-SCDMA)、CDMA2000，或某一其他CDMA版本。出於簡單起見，圖1展示無線通信系統120包括兩個基地台130及132，及一個系統控制器140。一般而言，無線系統可包括任何數目個基地台及任何數目個網路實體。
無線裝置110亦可被稱作使用者設備(user equipment；UE)、行動台、終端機、存取終端機、用戶單元、台等等。無線裝置110可為蜂巢式電話、智慧型電話、平板電腦、無線數據機、個人數位助理(personal digital assistant；PDA)、手持型裝置、膝上型電腦、智慧筆記型電腦(Smartbook)、迷你筆記型電腦(netbook)、無線電話、無線區域迴 路(wireless local loop；WLL)台、藍芽(Bluetooth)裝置等等。無線裝置110可能夠與無線通信系統120通信。無線裝置110亦可能夠自廣播台(例如，廣播台134)接收信號，自一或多個全球導航衛星系統(global navigation satellite system；GNSS)中之衛星(例如，衛星150)接收信號等等。無線裝置110可支援用於無線通信之一或多種無線電技術，諸如LTE、CDMA2000、WCDMA、TD-SCDMA、GSM、802.11等等。
無線裝置110可支援載波聚合，其為對多個載波之操作。載波聚合亦可被稱作多載波操作。根據本發明之一態樣，無線裝置110可能夠在自698至960百萬赫茲(MHz)之低頻帶、自1475至2170MHz之中頻帶及/或自2300至2690之高頻帶、自3400至3800MHz之超高頻帶以及自5150MHz至5950MHz之LTE無使用權頻帶內長期演進(LTE)(LTE-U/LAA)中操作。低頻帶、中頻帶、高頻帶、超高頻帶及LTE-U係指五個群組之頻帶(或頻帶群組)，其中每一頻帶群組包括數個頻率頻帶(或簡稱為「頻帶」)。舉例而言，在一些系統中，每一頻帶可涵蓋高達200MHz，且可包括一或多個載波。舉例而言，在LTE中，每一載波可涵蓋高達40MHz。當然，該等頻帶中之每一者之範圍僅僅係例示性的而非限制性的，且可使用其他頻率範圍。LTE Release 11支援35個頻帶，其被稱作LTE/UMTS頻帶且在3GPP TS 36.101中列出。無線裝置110可被組態有LTE Release 11中之一或兩個頻帶中之高達5個載波。
圖2展示諸如圖1所展示之基地台130之無線裝置200之例示性設計的方塊圖。圖2展示收發器220之實例，其可為無線收發器(wireless transceiver；WTR)。一般而言，傳輸器230及接收器250中之信號之調節可由放大器、濾波器、增頻轉換器、降頻轉換器及其類似者之一或多個級 執行。此等電路區塊可與圖2所展示之組態不同地配置。此外，圖2中未展示之其他電路區塊亦可用以調節傳輸器230及接收器250中之信號。除非另有提及，否則圖2或圖式中之任何其他圖中之任何信號可為單端的或差分的。亦可省略圖2中之一些電路區塊。
在圖2所展示之實例中，無線裝置200大體上包括收發器220及資料處理器210。資料處理器210可包括記憶體(未展示)以儲存資料及程式碼，且可大體上包括類比及數位處理元件。收發器220可包括支援雙向通信之傳輸器230及接收器250。一般而言，無線裝置200可包括用於任何數目個通信系統及頻率頻帶之任何數目個傳輸器及/或接收器。收發器220之全部或部分可實施於一或多個類比積體電路(integrated circuit；IC)、射頻(RF)積體電路(RFIC)、混頻信號IC及其類似者上。
傳輸器或接收器可運用超外差式架構或直接轉換架構予以實施。在超外差式架構中，信號在多個級中在射頻與基頻之間被頻率轉換，例如，在一個級中自射頻至中頻(intermediate frequency；IF)，且接著在另一級中自中頻至基頻以用於接收器。在直接轉換架構中，信號在一個級中在射頻與基頻之間被頻率轉換。超外差式及直接轉換架構可使用不同電路區塊及/或具有不同要求。在圖2所展示之實例中，傳輸器230及接收器250係運用直接轉換架構予以實施。
在傳輸路徑中，資料處理器210處理待傳輸資料。資料處理器210亦在傳輸路徑中將同相(in-phase；I)及正交(quadrature；Q)類比輸出信號提供至傳輸器230。在一例示性態樣中，資料處理器210包括數位至類比轉換器(digital-to-analog-converter；DAC)214a及214b以用於將由資料處理器210產生之數位信號轉換成同相(I)及正交(Q)類比輸出信 號(例如，I及Q輸出電流)以供進一步處理。
在傳輸器230內，低通濾波器232a及232b分別濾波同相(I)及正交(Q)類比傳輸信號，以移除由先前數位至類比轉換造成之不當影像。放大器(amplifier；Amp)234a及234b分別放大來自低通濾波器232a及232b之信號，且提供同相(I)及正交(Q)基頻信號。增頻轉換器240運用來自傳輸(transmit；TX)本地振盪器(local oscillator；LO)信號產生器290之同相(I)及正交(Q)TX LO信號來增頻轉換同相(I)及正交(Q)基頻信號，以提供經增頻轉換信號。濾波器242濾波經增頻轉換信號以移除由頻率增頻轉換造成之不當影像以及接收頻率頻帶中之雜訊。功率放大器(PA)244放大來自濾波器242之信號以獲得所要輸出功率位準且提供傳輸射頻信號。傳輸射頻信號通過雙工器/開關246而路由且經由天線248而傳輸。
在接收路徑中，天線248接收通信信號且提供經接收射頻(RF)信號，其通過雙工器/開關246而路由且提供至低雜訊放大器(low noise amplifier；LNA)252。雙工器/開關246被設計為以特定接收(receive；RX)至傳輸(TX)(RX至TX)雙工器頻率間距而操作，使得RX信號與TX信號隔離。經接收RF信號由LNA 252放大且由濾波器254濾波以獲得所要RF輸入信號。降頻轉換混頻器261a及261b將濾波器254之輸出與來自接收(RX)LO信號產生器280之同相(I)及正交(Q)RX LO信號(亦即，LO_I及LO_Q)混頻，以產生同相(I)及正交(Q)基頻信號。同相(I)及正交(Q)基頻信號由放大器262a及262b放大且進一步由低通濾波器264a及264b濾波以獲得同相(I)及正交(Q)類比輸入信號，其提供至資料處理器210。在所展示之例示性組態中，資料處理器210包括類比至數位轉換器(analog-to-digital-converter；ADC)216a及216b以用於將類比輸入信號 轉換成數位信號以供資料處理器210進一步處理。
在圖2中，傳輸本地振盪器(transmit local oscillator；TX LO)信號產生器290產生用於頻率增頻轉換之同相(I)及正交(Q)TX LO信號，而接收本地振盪器(receive local oscillator；RX LO)信號產生器280產生用於頻率降頻轉換之同相(I)及正交(Q)RX LO信號。每一LO信號為具有特定基本頻率之週期性信號。鎖相迴路(phase locked loop；PLL)292自資料處理器210接收時序資訊，且產生用以調整來自TX LO信號產生器290之TX LO信號之頻率及/或相位的控制信號。相似地，PLL 282自資料處理器210接收時序資訊，且產生用以調整來自RX LO信號產生器280之RX LO信號之頻率及/或相位的控制信號。
功率放大器244可包括具有例如驅動器級、功率放大器級或其他組件之一或多個級，其可經組態以在一或多個頻率上、在一或多個頻率頻帶中及在一或多個功率位準下放大通信信號。然而，經組態以放大通信信號之電晶體通常經選擇為以實質上較高頻率而操作，從而進一步使熱功率規格複雜。異質接面雙極電晶體藉由支援實質上較高頻率(例如，高達數百十億赫茲(GHz))而改良雙極電晶體。因此，異質接面雙極電晶體常常用於高速電路，諸如指定高功率效率之RF晶片設計，包括在行動RF收發器中之RF功率放大器。
圖3為橫向擴散金屬氧化物半導體(LDMOS)裝置300之橫截面圖之實例。LDMOS裝置300利用多層級金屬製造程序以在LDMOS裝置300之源極區中的不同傳導性類型(例如，n型及p型)之區之間形成互連。LDMOS裝置300形成於半導體基板302上。半導體基板302為p型基板且係由矽形成。LDMOS裝置包括形成於半導體基板302上之區304中之n 型源極區312a及n型汲極區312b。
LDMOS裝置300進一步包括形成於LDMOS裝置300之通道區320或p型井上方之閘極314。通道區320至少部分地形成於源極區312a與汲極區312b之間。源極區312a及汲極區312b為n型區。漂移區大體上形成於LDMOS裝置之區304中，其可包含形成於通道區320與汲極區312b之間的汲極延伸306，汲極延伸306包括第一輕度摻雜汲極(lightly-doped drain；LDD)區(LDD1)306a及第二LDD區(LDD2)306b。LDMOS裝置300亦包括形成於區304中之非均一p型區318，其經由通過區304所形成之一或多個溝槽沈降片(未展示)將p型基板302連接至LDMOS裝置300之作用區(例如，區307)。溝槽沈降片在半導體基板302與作用區307之間提供低電阻路徑。LDMOS裝置300亦包括形成於區304中之另一非均一p型區317。
LDMOS裝置300包括電連接至汲極區312b之汲極接點308，及電連接至源極區312a之源極接點316。導電(例如，金屬)層305形成於源極區312a及p型區318之至少一部分上，以用於電連接n型源極區312a及p型區318。導電層305亦可出於屏蔽目的而形成於閘極314之至少一部分上方。可另外形成屏蔽體319以屏蔽閘極314。囊封層310大體上形成於LDMOS裝置300之外表面之至少一部分上以保護LDMOS裝置300。
LDMOS之合意特性為高頻效能、低接通狀態電壓降，及高阻隔電壓。然而，LDMOS無法達成對於功率放大器而言非常合意的較高擊穿及功率附加效率(PAE)。
圖4展示例示性化合物半導體材料裝置400之橫截面圖。化合物半導體材料裝置400可包括一或多個第III族元素及一或多個第V族元 素。舉例而言，III-V化合物半導體材料裝置400可呈III-氮化物(III-N)半導體之形式，其包括氮及一或多個第III族元素，諸如鋁(Al)、鎵(Ga)、銦(In)及硼(B)。III-氮化物半導體亦可包括但不限於其合金中之任一者，諸如氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、氮化鋁銦鎵(AlInGaN)、砷磷氮化鎵(gallium arsenide phosphide nitride；GaAsPN)，及任何其他變體。
化合物半導體材料裝置400包括基板(例如，GaAs基板)402，及在基板402上之緩衝層422。另外，化合物半導體材料裝置400包括在緩衝層422與摻雜障壁層426之間的通道層424(例如，InGaAs通道層)。摻雜障壁層426可包括摻雜AlGaAs摻雜障壁層。化合物半導體材料裝置400亦包括汲極電極412b(例如，n型GaAs汲極電極)、源極電極412a(例如，n型GaAs源極電極)，及閘極電極432。歐姆接點430a可提供於源極電極412a上，且歐姆接點430b可提供於汲極電極412b上。閘極電極432可對應於經組態以與摻雜障壁層426進行肖特基(Schottky)接觸之肖特基閘極，或可對應於經組態以電容性地耦接至摻雜障壁層426之絕緣閘極。隔離層428a及428b提供於化合物半導體材料裝置400上。
化合物半導體材料裝置400應具有對於功率放大器而言非常合意的較高擊穿及功率附加效率(PAE)。然而，歸因於造成形成缺陷的對基板402之植入損壞，化合物半導體材料裝置400中的每一層係均一的，因此並未在III-V化合物半導體材料裝置400之電晶體中達成較高擊穿電壓，此使得難以滿足通信功率規格。
圖5繪示具有單層磊晶障壁層之化合物半導體場效電晶體500之部分。此配置展示支撐磊晶地生長之未摻雜緩衝層522、通道524(例如，通道層)及摻雜障壁層526之化合物半導體基板502。蝕刻終止層 534(例如，砷化鋁(AlAs)或磷化銦鎵(InGaP))展示於摻雜障壁層526上，從而支撐摻雜(例如，N+ GaAs)化合物半導體作用層512。在本發明之一個態樣中，該基板可為p型基板。
圖6A、圖6B、圖7、圖8、圖9、圖10、圖11、圖12、圖13及圖14繪示根據本發明之態樣的化合物半導體場效電晶體之形成。舉例而言，圖6A、圖6B、圖7、圖8、圖9、圖10、圖11、圖12、圖13及圖14之化合物半導體電晶體可為高電子遷移率電晶體(HEMT)或假晶高電子遷移率電晶體(pHEMT)。
圖6A繪示根據本發明之態樣的具有多層磊晶障壁層(例如，複合障壁層)之化合物半導體場效電晶體600A。出於說明性目的，圖6A之層及特徵之一些標記及編號與圖5之一些標記及編號相似。舉例而言，圖6A展示支撐未摻雜緩衝層522及通道524(例如，通道層)之化合物半導體基板502。然而，圖6A之緩衝層為多層磊晶障壁層，而非單一障壁層526。多層磊晶障壁層可運用創新性磊晶設計及蝕刻程序而達成。舉例而言，多層磊晶障壁層包括第一磊晶障壁層636、第二磊晶障壁層638，及第三磊晶障壁層640。
第一磊晶障壁層636、第二磊晶障壁層638及第三磊晶障壁層640中之每一者可基於用於化合物半導體材料之所要擊穿電壓而具有不同位準或濃度之摻雜劑(例如，n型摻雜劑)。摻雜劑之濃度或組分係基於摻雜層之應用及長度。舉例而言，較長的低摻雜汲極被指定為具有較高擊穿電壓。儘管磊晶障壁層之引入會縮減源極與汲極之間的距離，藉此縮減效率(例如，頻率降級)，但該效率縮減被化合物半導體場效電晶體之擊穿電壓改良抵消。本發明之態樣改良該設計以實現擊穿電壓改良之益處。舉 例而言，源極被指定為儘可能地接近閘極而不造成短路。可引入介電間隔件以使源極與閘極分離，以預防短路。
舉例而言，第一磊晶障壁層636、第二磊晶障壁層638及第三磊晶障壁層640可為摻雜有矽(Si)及鋁(Al)之AlGaAs。第一磊晶障壁層636、第二磊晶障壁層638及第三磊晶障壁層640可包括(約1E11cm-2至1E13cm-2)之摻雜濃度、約1nm至20nm，及約10%至80%之鋁組分。在本發明之一個態樣中，層636/638/640之摻雜濃度分別為3E12cm-2/1E12cm-2/1E12cm-2。
另外，圖6A繪示在第一磊晶障壁層636上之第二蝕刻終止層534b、在第二磊晶障壁層638上之第三蝕刻終止層534c，及在第三磊晶障壁層640上之第四蝕刻終止層534d。此外，圖6A繪示在未摻雜緩衝層522上之摻雜緩衝層(例如，P型)622。摻雜緩衝層622為均一摻雜緩衝層。此係因為III-V裝置被形成有均一層。第一蝕刻終止層534a展示於摻雜緩衝層622上，從而支撐通道層524。摻雜(例如，N+ GaAs)化合物半導體作用層512在第四蝕刻終止層534d上。
圖6B繪示根據本發明之態樣的具有隔離及歐姆接點之化合物半導體場效電晶體600B。出於說明性目的，圖6B之層及特徵之一些標記及編號與圖6A之一些標記及編號相似。在圖6B中，隔離層628a及628b提供於化合物半導體場效電晶體600B上。隔離層可根據植入程序而製造。舉例而言，植入程序有意地損壞化合物半導體場效電晶體600B之層之部分。當缺陷相當大時，化合物半導體場效電晶體600B之層之載體被截獲且變成絕緣體，其對應於化合物半導體場效電晶體600B之隔離層628a及628b。與此對比，當矽被損壞(例如，相對於LDMOS實施方案) 時，其可復原且因此不會變成絕緣體。另外，歐姆接點630a及630b提供於摻雜化合物半導體作用層512上。
圖7繪示根據本發明之態樣的化合物半導體場效電晶體700，其中摻雜化合物半導體作用層512之部分被回蝕以曝露第三磊晶障壁層640之表面。界定摻雜化合物半導體作用層512a及512b之經蝕刻部分的第一空間在歐姆接點630a及630b之間。舉例而言，剩餘的未經蝕刻部分分別為化合物半導體場效電晶體700之源極512a及汲極512b。摻雜化合物半導體作用層512被蝕刻至第三磊晶障壁層640，其中蝕刻經過第四蝕刻終止層534d或經過第四蝕刻終止層534d之至少一部分。舉例而言，運用第一化學品蝕刻摻雜化合物半導體作用層512，使得蝕刻在第四蝕刻終止層534d上終止。隨後，運用不同化學品(例如，檸檬酸)蝕刻第四蝕刻終止層534d，使得蝕刻在第三磊晶障壁層640處終止。摻雜化合物半導體作用層512及第四蝕刻終止層534d之蝕刻之厚度係由第一空間之厚度742繪示。
圖8繪示根據本發明之態樣的化合物半導體場效電晶體800，其中多層磊晶障壁層之其他層被不對稱地蝕刻。舉例而言，第三磊晶障壁層640之部分被回蝕以曝露第二磊晶障壁層638之表面。界定第三磊晶障壁層640之經蝕刻部分的第二空間在源極512a與汲極512b之間。
在一個態樣中，首先運用第一化學品將第三磊晶障壁層640蝕刻至第三蝕刻終止層534c之表面。隨後，運用不同化學品(例如，檸檬酸)蝕刻第三蝕刻終止層534c，使得蝕刻在第二磊晶障壁層638處終止。第三磊晶障壁層640及第三蝕刻終止層534c之蝕刻之厚度係由厚度842繪示。在本發明之一個態樣中，朝向汲極512b之蝕刻可不對稱，而朝向源 極之蝕刻可對稱。舉例而言，第三磊晶障壁層640及第三蝕刻終止層534c被蝕刻使得第三磊晶障壁層640之較多材料與汲極512b之接近程度大於與源極512a之接近程度，以產生不對稱結構。
圖9繪示根據本發明之態樣的化合物半導體場效電晶體900，其中多層磊晶障壁層之額外層被不對稱地蝕刻。舉例而言，第二磊晶障壁層638之部分被回蝕以曝露第一磊晶障壁層636之表面。界定第二磊晶障壁層638之經蝕刻部分的第三空間在源極512a與汲極512b之間。
在一個態樣中，首先運用第一化學品將第二磊晶障壁層638蝕刻至第二蝕刻終止層534b之表面。隨後，運用不同化學品(例如，檸檬酸)蝕刻第二蝕刻終止層534b，使得蝕刻在第一磊晶障壁層636處終止。第二磊晶障壁層638及第二蝕刻終止層534b之蝕刻之厚度係由厚度942繪示。在本發明之一個態樣中，朝向汲極512b之蝕刻可不對稱，而朝向源極之蝕刻可對稱。舉例而言，第二磊晶障壁層638及第二蝕刻終止層534b被蝕刻使得第二磊晶障壁層638之較多材料與汲極512b之接近程度大於與源極512a之接近程度，以產生不對稱結構。
圖10繪示根據本發明之態樣的化合物半導體場效電晶體1000，其中凹部1044在源極512a之區周圍產生於隔離層628a之間。舉例而言，凹部1044可界定於隔離層628a與源極512a之側壁、第二蝕刻終止層534b之側壁、第三蝕刻終止層534c之側壁、第四蝕刻終止層534d之側壁、第一磊晶障壁層636之側壁、第二磊晶障壁層638之側壁、第三磊晶障壁層640之側壁及通道層524之側壁以及第一蝕刻終止層534a之表面之間。
圖11繪示化合物半導體場效電晶體1100，其中第一蝕刻終 止層534a被蝕刻以將凹部1044延伸至摻雜緩衝層622之表面。本體接點1146接著形成於摻雜緩衝層622之表面上。該本體接點可為p型歐姆接點。
圖12繪示化合物半導體場效電晶體1200，其中閘極1248形成於第一磊晶障壁層636上。閘極可在界定於第二磊晶障壁層638之部分、第三磊晶障壁層640之部分及/或源極512a及汲極512b之部分之間的第三空間內形成於第一磊晶障壁層636上。閘極1248可為藉由兩步閘極程序而形成之T閘極。複合多層磊晶障壁層之厚度隨著自閘極之距離增加而逐步地增加。閘極1248與源極512a之間的距離小於閘極1248與汲極512b之間的距離。第一磊晶障壁層636形成具有第一摻雜濃度之第一低摻雜汲極(Ldd1)。第二磊晶障壁層638形成具有第二摻雜濃度之第二低摻雜汲極(Ldd2)。第三磊晶障壁層640形成具有第三摻雜濃度之第三低摻雜汲極(Ldd3)。
圖13繪示化合物半導體場效電晶體1300，其中鈍化層1350形成於與化合物半導體基板502相對之曝露表面上。舉例而言，鈍化層1350形成於隔離層628a及628b、摻雜緩衝層622、本體接點1146、歐姆接點630a及630b、源極512a、汲極512b、閘極1248、第一磊晶障壁層636、第二磊晶障壁層638及第三磊晶障壁層640之曝露表面上。
圖14繪示化合物半導體場效電晶體1400，其包括用以將汲極、閘極、源極及本體接點連接至外部電路或裝置之互連件及通孔。舉例而言，化合物半導體場效電晶體1400包括將本體接點1146連接或耦接至第一互連件1454a之第一通孔1452a，及將源極512a連接或耦接至第二互連件1454b之第二通孔1452b。本體接點提供用於電洞之接地路徑，使得 可有效地收集電洞而不會造成本體電位增加，因此避免降低擊穿電壓。化合物半導體場效電晶體1400亦包括將閘極1248連接或耦接至第三互連件1454c之第三通孔1452c，及將汲極512b連接或耦接至第四互連件1454d之第四通孔1452d。化合物半導體場效電晶體1400形成積體電路之部分。化合物半導體場效電晶體1400依賴於P型摻雜緩衝層622以耗盡電子，以使低摻雜汲極(例如，第一磊晶障壁層636、第二磊晶障壁層638及第三磊晶障壁層640)更有電阻性。第一磊晶障壁層636、第二磊晶障壁層638及第三磊晶障壁層640全部基於其各別電阻吸收一些電壓。
圖15為根據本發明之態樣的繪示製造化合物半導體場效電晶體之方法之流程圖1500。流程圖1500中之區塊可以所展示之次序或不以所展示之次序執行，且在一些態樣中可至少部分地並行地執行。
在區塊1502處，該方法包括磊晶地生長摻雜緩衝層或第一未摻雜緩衝層。在區塊1504處，在通道層上形成多層磊晶障壁層。通道層可在摻雜緩衝層上或在第一未摻雜緩衝層上。在區塊1506處，蝕刻多層磊晶障壁層以曝露多層磊晶障壁層之第一階層。在區塊1508處，在多層磊晶障壁層之第一階層上且通過多層磊晶障壁層之第二階層之部分之間的空間形成閘極。術語「在……上」之使用在一些實例中可指「直接在……上」，且在其他實例中可指經由其他層而「在……上」。
根據本發明之一另外態樣，描述一種化合物半導體場效電晶體。化合物半導體場效電晶體可包括用於將化合物半導體場效電晶體之通道層與作用層隔離的構件。舉例而言，隔離構件可為多層磊晶障壁層，其包括第一磊晶障壁層636、第二磊晶障壁層638及第三磊晶障壁層640，如圖6至圖14所展示。在另一態樣中，前述構件可為經組態以執行由前述 構件所敍述之功能的任何層、模組或任何儀器。
圖16為展示可有利地使用本發明之一態樣的例示性無線通信系統1600之方塊圖。出於說明性目的，圖16展示三個遠端單元1620、1630及1650，以及兩個基地台1640。應認識到，無線通信系統可具有更多的遠端單元及基地台。遠端單元1620、1630及1650包括IC裝置1625A、1625C及1625B，其包括所揭示之化合物半導體場效電晶體。應認識到，其他裝置亦可包括所揭示之化合物半導體場效電晶體，諸如基地台、使用者設備及網路設備。圖16展示自基地台1640至遠端單元1620、1630及1650之前向鏈路信號1680，及自遠端單元1620、1630及1650至基地台1640之反向鏈路信號1690。
在圖16中，遠端單元1620被展示為行動電話，遠端單元1630被展示為攜帶型電腦，且遠端單元1650被展示為無線區域迴路系統中之固定位置遠端單元。舉例而言，遠端單元可為行動電話、手持型個人通信系統(personal communication systems；PCS)單元、諸如個人數位助理(personal digital assistant；PDA)之攜帶型資料單元、具備GPS功能之裝置、導航裝置、機上盒、音樂播放器、視訊播放器、娛樂單元、諸如儀錶讀取設備之固定位置資料單元，或儲存或擷取資料或電腦指令之其他通信裝置，或其組合。儘管圖16繪示根據本發明之態樣的遠端單元，但本發明並不限於此等例示性繪示單元。本發明之態樣可合適地用於許多裝置，其包括所揭示之化合物半導體場效電晶體。
隨附申請專利範圍及其等效物意欲涵蓋諸如將屬於保護範疇及精神內之形式或修改。舉例而言，本文中所揭示之實例儀器、方法及系統可應用於訂用多種通信網路及/或通信技術之多SIM無線裝置。本文 中所揭示之儀器、方法及系統亦可尤其被數位地及差別地實施。諸圖所繪示之各種組件可被實施為例如但不限於處理器上之軟體及/或韌體、ASIC/FPGA/DSP，或專用硬體。又，上文所揭示之特定實例態樣之特徵及屬性可以不同方式組合以形成額外態樣，其皆屬於本發明之範疇。
前述方法描述及程序流程圖係僅僅作為說明性實例而提供，且並不意欲要求或暗示必須以所呈現之次序執行方法之操作。某些操作可以各種次序執行。諸如「此後」、「接著」、「接下來」等等之詞語並不意欲限制操作之次序；此等詞語僅僅用以導引讀者閱讀方法之描述。
結合本文中所揭示之態樣而描述之各種說明性邏輯區塊、模組、電路及操作可被實施為電子硬體、電腦軟體，或兩者之組合。為了清楚地說明硬體與軟體之此可互換性，各種說明性組件、區塊、模組、電路及操作已在上文大體上按其功能性加以描述。此功能性被實施為硬體抑或軟體取決於特定應用及強加於整個系統之設計約束。熟習此項技術者可針對每一特定應用而以變化之方式實施所描述之功能性，但不應將此等實施決策解譯為造成脫離本發明之範疇。
可運用經設計以執行本文中所描述之功能的一般用途處理器、數位信號處理器(digital signal processor；DSP)、特殊應用積體電路(application specific integrated circuit；ASIC)、場可程式化閘陣列(field programmable gate array；FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其任何組合來實施或執行用以實施結合本文中所揭示之各種態樣而描述之各種說明性邏輯、邏輯區塊、模組及電路的硬體。一般用途處理器可為微處理器，但在替代方案中，處理器可為任何習知處理器、控制器、微控制器或狀態機。處理器亦可被實施為接收器裝置 之組合，例如，DSP與微處理器之組合、複數個微處理器、結合DSP核心之一或多個微處理器，或任何其他此類組態。替代地，一些操作或方法可由特定於給定功能之電路系統執行。
在一或多個例示性態樣中，本文中所描述之功能可以硬體、軟體、韌體或其任何組合予以實施。若以軟體予以實施，則該等功能可作為一或多個指令或程式碼而儲存於非暫時性電腦可讀儲存媒體或非暫時性處理器可讀儲存媒體上。本文中所揭示之方法或演算法之操作可體現於處理器可執行指令中，該等處理器可執行指令可駐存於非暫時性電腦可讀或處理器可讀儲存媒體上。非暫時性電腦可讀或處理器可讀儲存媒體可為可由電腦或處理器存取之任何儲存媒體。作為實例而非限制，此等非暫時性電腦可讀或處理器可讀儲存媒體可包括隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)、FLASH記憶體、CD-ROM或其他光碟儲存、磁碟儲存或其他磁性儲存裝置，或可用以儲存呈指令或資料結構形式之所要程式碼且可由電腦存取之任何其他媒體。如本文中所使用之磁碟及光碟包括緊密光碟(compact disc；CD)、雷射光碟、光學光碟、數位多功能光碟(digital versatile disc；DVD)、軟碟及藍光(Blu-ray)光碟，其中磁碟通常以磁性方式再生資料，而光碟運用雷射以光學方式再生資料。以上各者之組合亦包括於非暫時性電腦可讀及處理器可讀媒體之範疇內。此外，方法或演算法之操作可作為程式碼及/或指令中之一者或其任何組合或集合而駐存於非暫時性處理器可讀儲存媒體及/或電腦可讀儲存媒體上，非暫時性處理器可讀儲存媒體及/或電腦可讀儲存媒體可併入至電腦程式產品 中。
儘管本發明提供某些實例態樣及應用，但對於一般技術者而言顯而易見之其他態樣，包括未提供本文中所闡述之所有特徵及優點之態樣，亦在本發明之範疇內。舉例而言，本文中所描述之儀器、方法及系統可尤其被數位地及差別地執行。因此，本發明之範疇意欲僅參考所附申請專利範圍而被界定。
502‧‧‧化合物半導體基板
512a‧‧‧摻雜化合物半導體作用層/源極
512b‧‧‧摻雜化合物半導體作用層/汲極
522‧‧‧未摻雜緩衝層
524‧‧‧通道/通道層
534a‧‧‧第一蝕刻終止層
534b‧‧‧第二蝕刻終止層
534c‧‧‧第三蝕刻終止層
534d‧‧‧第四蝕刻終止層
622‧‧‧P型摻雜緩衝層
636‧‧‧第一磊晶障壁層
638‧‧‧第二磊晶障壁層
640‧‧‧第三磊晶障壁層
742‧‧‧厚度
842‧‧‧厚度
942‧‧‧厚度
1044‧‧‧凹部
1146‧‧‧本體接點
1248‧‧‧閘極
1350‧‧‧鈍化層
1400‧‧‧化合物半導體場效電晶體
1452a‧‧‧第一通孔
1452b‧‧‧第二通孔
1452c‧‧‧第三通孔
1452d‧‧‧第四通孔
1454a‧‧‧第一互連件
1454b‧‧‧第二互連件
1454c‧‧‧第三互連件
1454d‧‧‧第四互連件

Claims (24)

  1. 一種化合物半導體場效電晶體，其包含：一多層磊晶障壁層，其在一通道層上，該通道層耦接至一摻雜緩衝層；及一閘極，其在該多層磊晶障壁層之一第一階層(tier)上且通過該多層磊晶障壁層之一第二階層與一第三階層之間的一空間，在一汲極區處自該閘極至該第三階層之一第一距離相對於在該汲極區處自該閘極至該第二階層之一第二距離而增加，在一源極區處自該閘極至該第二階層之一最近的(closest)邊緣之一第三距離與在該源極區處自該閘極至該第三階層之一最近的邊緣之一第四距離相同，該第二階層之該最近的邊緣與該第三階層之該最近的邊緣共線(colinear)。
  2. 如請求項1之化合物半導體場效電晶體，其進一步包含一本體接點，該本體接點電耦接至該摻雜緩衝層。
  3. 如請求項1之化合物半導體場效電晶體，其中該摻雜緩衝層包含一P型摻雜緩衝層。
  4. 如請求項1之化合物半導體場效電晶體，其進一步包含一蝕刻終止層，該蝕刻終止層在該摻雜緩衝層上。
  5. 如請求項1之化合物半導體場效電晶體，其中關於該第三階層之該多 層磊晶障壁層之一第一厚度相對於關於該第二階層之該多層磊晶障壁層之一第二厚度而增加。
  6. 如請求項1之化合物半導體場效電晶體，其中該閘極與該源極區之間的該第三距離小於該閘極與該汲極區之間的該第二距離。
  7. 如請求項1之化合物半導體場效電晶體，其中該多層磊晶障壁層包含在該第一階層與該第二階層之間及在該第二階層與該第三階層之間的一蝕刻終止層。
  8. 如請求項1之化合物半導體場效電晶體，其中該化合物半導體場效電晶體包含一高電子遷移率電晶體(HEMT)或一假晶高電子遷移率電晶體(pHEMT)。
  9. 如請求項1之化合物半導體場效電晶體，其中該摻雜緩衝層在一未摻雜緩衝層上。
  10. 如請求項1之化合物半導體場效電晶體，其中該化合物半導體場效電晶體係整合至一功率放大器中。
  11. 如請求項10之化合物半導體場效電晶體，其中該功率放大器併入至以下各者中之至少一者中：一音樂播放器、一視訊播放器、一娛樂單元、一導航裝置、一通信裝置、一個人數位助理(PDA)、一固定位置資料單 元、一行動電話，及一攜帶型電腦。
  12. 如請求項1之化合物半導體場效電晶體，其中該第一距離係一第一端到端距離，該第二距離係一第二端到端距離，該第三距離係一第三端到端距離，及該第四距離係一第四端到端距離。
  13. 一種射頻(RF)前端模組，其包含：一晶片，其包含：一化合物半導體場效電晶體，該化合物半導體場效電晶體包含一通道層及一多層磊晶障壁層，該多層磊晶障壁層在該通道層上，該通道層耦接至一摻雜緩衝層；及一閘極，其在該多層磊晶障壁層之一第一階層上且通過該多層磊晶障壁層之一第二階層與一第三階層之間的一空間，在一汲極區處自該閘極至該第三階層之一第一距離相對於在該汲極區處自該閘極至該第二階層之一第二距離而增加，在一源極區處自該閘極至該第二階層之一最近的邊緣之一第三距離與在該源極區處自該閘極至該第三階層之一最近的邊緣之一第四距離相同，該第二階層之該最近的邊緣與該第三階層之該最近的邊緣共線；及一天線，其耦接至該晶片之一輸出。
  14. 如請求項13之RF前端模組，其中該化合物半導體場效電晶體包含一本體接點，該本體接點電耦接至該摻雜緩衝層。
  15. 如請求項13之RF前端模組，其中該摻雜緩衝層包含一P型摻雜緩衝層。
  16. 如請求項13之RF前端模組，其進一步包含一蝕刻終止層，該蝕刻終止層在該摻雜緩衝層上。
  17. 如請求項13之RF前端模組，其中關於該第三階層之該多層磊晶障壁層之一第一厚度相對於關於該第二階層之該多層磊晶障壁層之一第二厚度而增加。
  18. 如請求項13之RF前端模組，其中該閘極與該源極區之間的該第三距離小於該閘極與該汲極區之間的該第二距離。
  19. 如請求項13之RF前端模組，其中該多層磊晶障壁層包含在該第一階層與該第二階層之間及在該第二階層與該第三階層之間的一蝕刻終止層。
  20. 如請求項13之RF前端模組，其中該摻雜緩衝層在一未摻雜緩衝層上。
  21. 如請求項13之RF前端模組，其中該第一距離係一第一端到端距離，該第二距離係一第二端到端距離，該第三距離係一第三端到端距離，及該第四距離係一第四端到端距離。
  22. 一種化合物半導體場效電晶體，其包含：用於將該化合物半導體場效電晶體之一通道層與一源極區及一汲極 區隔離的構件，該用於隔離的構件之至少一部分在該通道層上，該通道層耦接至一摻雜緩衝層；及一閘極，其在該用於隔離的構件之一第一階層上且通過該用於隔離的構件之一第二階層與一第三階層之間的一空間，在該汲極區處自該閘極至該第三階層之一第一距離相對於在該汲極區處自該閘極至該第二階層之一第二距離而增加，在該源極區處自該閘極至該第二階層之一最近的邊緣之一第三距離與在該源極區處自該閘極至該第三階層之一最近的邊緣之一第四距離相同，該第二階層之該最近的邊緣與該第三階層之該最近的邊緣共線。
  23. 如請求項22之化合物半導體場效電晶體，其進一步包含一本體接點，該本體接點電耦接至該摻雜緩衝層。
  24. 如請求項22之化合物半導體場效電晶體，其中該第一距離係一第一端到端距離，該第二距離係一第二端到端距離，該第三距離係一第三端到端距離，及該第四距離係一第四端到端距離。
TW107117844A 2017-07-10 2018-05-25 具有低摻雜汲極之高功率化合物半導體場效電晶體裝置 TWI721273B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/645,188 2017-07-10
US15/645,188 US10756206B2 (en) 2017-07-10 2017-07-10 High power compound semiconductor field effect transistor devices with low doped drain

Publications (2)

Publication Number Publication Date
TW201917886A TW201917886A (zh) 2019-05-01
TWI721273B true TWI721273B (zh) 2021-03-11

Family

ID=63667997

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107117844A TWI721273B (zh) 2017-07-10 2018-05-25 具有低摻雜汲極之高功率化合物半導體場效電晶體裝置

Country Status (7)

Country Link
US (1) US10756206B2 (zh)
EP (1) EP3652787A1 (zh)
KR (1) KR102205010B1 (zh)
CN (1) CN110870076B (zh)
SG (1) SG11201911166PA (zh)
TW (1) TWI721273B (zh)
WO (1) WO2019013873A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113437149B (zh) * 2020-03-23 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI768413B (zh) * 2020-07-24 2022-06-21 世界先進積體電路股份有限公司 半導體裝置及操作電路
US11569224B2 (en) * 2020-12-14 2023-01-31 Vanguard International Semiconductor Corporation Semiconductor device and operation circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070029640A1 (en) * 2005-08-04 2007-02-08 Hitachi Cable, Ltd. III- V group compound semiconductor device
US20080054300A1 (en) * 2006-06-30 2008-03-06 Philip Gene Nikkel Body contact structure and method for the reduction of drain lag and gate lag in field effect transistors
US20120068772A1 (en) * 2010-09-22 2012-03-22 Saad Kheder Murad Field modulating plate and circuit
US20140036471A1 (en) * 2012-08-06 2014-02-06 Cindy Yuen Thin Leadframe QFN Package Design of RF Front-Ends for Mobile Wireless Communication

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100261461B1 (ko) * 1997-12-19 2000-07-01 정선종 비대칭 리쎄스 구조를 갖는 화합물반도체 소자의 제조 방법
US6144048A (en) 1998-01-13 2000-11-07 Nippon Telegraph And Telephone Corporation Heterojunction field effect transistor and method of fabricating the same
GB0413277D0 (en) * 2004-06-15 2004-07-14 Filtronic Plc Pseudomorphic hemt structure compound semiconductor substrate and process for forming a recess therein
US7229903B2 (en) 2004-08-25 2007-06-12 Freescale Semiconductor, Inc. Recessed semiconductor device
EP1913316A4 (en) * 2005-08-02 2010-01-06 Giant Pump Company Little APPARATUS AND METHOD FOR CONDENSATE EXHAUST
JP4691060B2 (ja) 2007-03-23 2011-06-01 古河電気工業株式会社 ＧａＮ系半導体素子
JP2010135590A (ja) 2008-12-05 2010-06-17 Renesas Electronics Corp 電界効果トランジスタ
US8936976B2 (en) 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
KR101720589B1 (ko) 2010-10-11 2017-03-30 삼성전자주식회사 이 모드(Ｅ-ｍｏｄｅ) 고 전자 이동도 트랜지스터 및 그 제조방법
CN102130158B (zh) * 2011-01-05 2012-07-25 西安电子科技大学 阶梯型凹槽栅高电子迁移率晶体管
US8288260B1 (en) 2011-06-30 2012-10-16 M/A-Com Technology Solutions Holdings, Inc. Field effect transistor with dual etch-stop layers for improved power, performance and reproducibility
TWI481025B (zh) 2011-09-30 2015-04-11 Win Semiconductors Corp 高電子遷移率電晶體改良結構及其製程方法
US20150263116A1 (en) 2014-03-14 2015-09-17 Chunong Qiu High electron mobility transistors with improved gates and reduced surface traps
FR3030114B1 (fr) 2014-12-15 2018-01-26 Centre National De La Recherche Scientifique - Cnrs - Transistor hemt
JP2016207818A (ja) 2015-04-21 2016-12-08 富士通株式会社 化合物半導体装置及びその製造方法
US20170033187A1 (en) 2015-07-31 2017-02-02 Ohio State Innovation Foundation Enhancement mode field effect transistor with doped buffer and drain field plate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070029640A1 (en) * 2005-08-04 2007-02-08 Hitachi Cable, Ltd. III- V group compound semiconductor device
US20080054300A1 (en) * 2006-06-30 2008-03-06 Philip Gene Nikkel Body contact structure and method for the reduction of drain lag and gate lag in field effect transistors
US20120068772A1 (en) * 2010-09-22 2012-03-22 Saad Kheder Murad Field modulating plate and circuit
US20140036471A1 (en) * 2012-08-06 2014-02-06 Cindy Yuen Thin Leadframe QFN Package Design of RF Front-Ends for Mobile Wireless Communication

Also Published As

Publication number Publication date
EP3652787A1 (en) 2020-05-20
KR102205010B1 (ko) 2021-01-18
CN110870076A (zh) 2020-03-06
TW201917886A (zh) 2019-05-01
CN110870076B (zh) 2024-10-25
US20190013398A1 (en) 2019-01-10
BR112020000012A2 (pt) 2020-07-21
SG11201911166PA (en) 2020-01-30
KR20200019671A (ko) 2020-02-24
WO2019013873A1 (en) 2019-01-17
US10756206B2 (en) 2020-08-25

Similar Documents

Publication Publication Date Title
US10164054B2 (en) Compound semiconductor field effect transistor with self-aligned gate
JP5756794B2 (ja) 帰還抵抗を有するフィールドプレートトランジスタ
US10461164B2 (en) Compound semiconductor field effect transistor with self-aligned gate
US10319830B2 (en) Heterojunction bipolar transistor power amplifier with backside thermal heatsink
US10109724B2 (en) Heterojunction bipolar transistor unit cell and power stage for a power amplifier
TWI721273B (zh) 具有低摻雜汲極之高功率化合物半導體場效電晶體裝置
WO2019208034A1 (ja) スイッチングトランジスタ及び半導体モジュール
US20210020790A1 (en) Integration of vertical gan varactor with hemt
US10340289B2 (en) Cascode radio frequency (RF) power amplifier on single diffusion
Harrouche et al. GaN‐based HEMTs for millimeter‐wave applications
TWI555214B (zh) 用於氮化鎵ｈｅｍｔ裝置的再生蕭特基結構
US10886266B1 (en) Integration of vertical GaN varactor with HEMT
HK40018392A (zh) 具有低掺杂漏极的高功率化合物半导体场效应晶体管器件
BR112020000012B1 (pt) Transistor de efeito de campo de semicondutor composto
US20240243699A1 (en) Methods and techniques to improve efficiency in doherty power amplifiers operating with modulated rf signal over wide frequency band
US20250167143A1 (en) Power amplifier die
Golio Low voltage/low power microwave electronics
Tamari et al. Recessed JpHEMT technology for low distortion and low insertion loss switch