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TWI720675B - 在具有堆疊記憶體陣列之記憶體中之驅動器放置 - Google Patents

在具有堆疊記憶體陣列之記憶體中之驅動器放置 Download PDF

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TWI720675B
TWI720675B TW108139618A TW108139618A TWI720675B TW I720675 B TWI720675 B TW I720675B TW 108139618 A TW108139618 A TW 108139618A TW 108139618 A TW108139618 A TW 108139618A TW I720675 B TWI720675 B TW I720675B
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劉海濤
科莫 Ｍ 卡爾達
高提傑 S 珊得胡
珊 Ｄ 唐
合田晃
徐麗芳
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美商美光科技公司
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Abstract

本發明揭示一種記憶體，其可具有一堆疊記憶體陣列，該堆疊記憶體陣列可具有記憶體單元之複數個層級。記憶體單元之各個層級可共同耦合至一各自存取線。複數個驅動器可位於該堆疊記憶體陣列上方。各個驅動器可具有一單晶半導體，其具有耦合至一各自存取線之一導電區域。

Description

在具有堆疊記憶體陣列之記憶體中之驅動器放置
本發明大體上係關於電子系統(諸如記憶體系統)，且更特定言之，本發明係關於具有堆疊記憶體陣列之記憶體中之驅動器放置。
記憶體系統可實施於諸如電腦、蜂巢式電話、手持電子裝置等等之電子系統中。一些記憶體系統(諸如固態硬碟(SSD)、嵌入式多媒體控制器(eMMC)裝置、通用快閃儲存(UFS)裝置及其類似者)可包含用於儲存來自一主機之主機(例如使用者)資料之非揮發性儲存記憶體。非揮發性儲存記憶體藉由在未被供電時保存所儲存之資料來提供持久資料，且可包含NAND (「反及」)快閃記憶體、NOR (「反或」)快閃記憶體、唯讀記憶體(ROM)、電可擦除可程式化ROM (EEPROM)、可擦除可程式化ROM (EPROM)及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、三維交叉點記憶體(例如3D XPoint)、電阻隨機存取記憶體(RRAM)、鐵電隨機存取記憶體(FeRAM)、磁阻隨機存取記憶體(MRAM))及可程式化導電記憶體及其他類型之記憶體。
記憶體可包含記憶體陣列，其可包含記憶體單元之群組，諸如區塊、子區塊、串等等。在一些實例中，一記憶體陣列可為一堆疊記憶體陣列，其可指稱三維記憶體陣列，諸如三維NAND記憶體陣列。例如，一堆疊記憶體陣列中之一共同位置處(例如一共同垂直層級處)之記憶體單元可形成記憶體單元之一層級，有時指稱記憶體單元之一階層。各個層級處之記憶體單元可在各自層級處共同耦合至一各自共同存取線，諸如一字線。在一些實例中，各自層級處之各自存取線可形成一階梯結構之梯級。來自不同層級之記憶體單元可經串聯耦合以形成耦合至一源極之一選擇電晶體與耦合至一資料線(諸如一位元線)之一選擇電晶體之間的串聯耦合記憶體單元串(例如一NAND串)。
一驅動器(諸如串驅動器)可用於選擇性供應存取信號(諸如程式化信號(例如程式化電壓))至一堆疊陣列之一特定層級處之一存取線以存取(例如程式化)耦合至存取線之記憶體單元。一各自串驅動器可耦合至記憶體陣列中之各個存取線。例如，一各自串驅動器可耦合至對應於一各自存取線之各個梯級。應注意，此等驅動器有時可指稱存取線(例如字線)驅動器。各種當前方法將各自串驅動器放置於陣列下方，使得堆疊陣列下方存在用於陣列之各個層級的一各自串驅動器。
為滿足更高容量記憶體之需求，設計者不斷努力提高記憶體密度(例如一積體電路晶粒之一給定底面積中之記憶體單元數目)。提高堆疊陣列中記憶體裝置之密度的一方式係增加記憶體單元之層級數目且因此增加存取線之數目及串驅動器之數目。然而，在不增大一積體電路晶粒之底面積(例如佔用面積)之情況下，堆疊記憶體陣列下方可能沒有足夠空間用於容納串驅動器之增加數目。此外，將串驅動器放置於記憶體陣列下方會導致一堆疊陣列中之佈線隨層級數目增加而更複雜。
本發明藉由將串驅動器移動至記憶體陣列上方來解決在堆疊記憶體陣列下方容納串驅動器之增加數目的問題。各驅動器可具有一單晶半導體，其具有耦合至一各自存取線之一導電區域。單晶半導體可用於相較於通常採用多晶半導體(諸如多晶矽)之先前方法來降低驅動器之電阻及驅動器中之電流洩漏。例如，與使用多晶半導體相關聯之較高電阻及電流洩漏會使驅動器之效能降級且因此使採用驅動器之記憶體之效能降級。
在一些實例中，形成單晶半導體且隨後使用避免在記憶體陣列上方之一介電質之一表面上形成單晶半導體之一轉印技術(諸如藉由使用各種沈積技術)來將單晶半導體轉印至介電質之表面。例如，可能難以在介電質上形成單晶半導體。
圖1繪示根據本發明之數個實施例之一設備之一部分，諸如一記憶體100 (例如一NAND記憶體)之一部分。記憶體100可包含一堆疊記憶體陣列106，諸如一堆疊NAND記憶體陣列。陣列106可包含一記憶體單元區域101及相鄰於記憶體單元區域101之一階梯結構103。
陣列106可包含圖1之參考系中沿z方向(例如垂直方向)與導體104交替之介電質102之一堆疊。半導體結構105 (諸如半導體柱)可沿z方向穿過記憶體單元區域101中之堆疊且終止於一半導體107之一上表面處或一半導體107中。一選擇電晶體108可在對應於最上導體104之一層級處相鄰於各半導體結構105，且一選擇電晶體109可在對應於最下導體104之一層級處相鄰於各半導體結構105。
記憶體單元110可在對應於最上與最下導體104之間的導體104之層級處相鄰於各半導體結構105。各個層級處之記憶體單元110共同耦合至各自層級處之導體104。例如，陣列106中層級處之記憶體單元110可指稱記憶體單元之一層級，諸如記憶體單元之一階層。相鄰於不同層級處之半導體結構105的記憶體單元110可經串聯耦合以形成一串聯耦合記憶體單元串(例如一垂直串)，諸如記憶體單元之一NAND串。
最上及最下導體104可分別為形成選擇電晶體108及109之閘極或耦合至選擇電晶體108及109之閘極的選擇線112。最上與最下導體104之間的導體104可為存取線114，其可指稱字線且形成記憶體單元110之控制閘極或耦合至記憶體單元110之控制閘極。應注意，各個層級處之記憶體單元110共用耦合至各自層級處之存取線114。
階梯結構103包含最上及最下梯級116，其等可各包含一相鄰介電質102上之各自選擇線112之一部分。一各自接點118耦合至各個梯級116之各自選擇線112。各自接點118 (例如垂直接點)藉由各自線120來耦合至啟動電路。資料線122藉由資料線接點124來耦合至半導體結構105。
在一些實例中，階梯結構103包含最上與最下梯級116之間的梯級127-1至127-N，最上及最下梯級116可各包含一相鄰介電質102上之一各自存取線114之一部分。一各自接點129 (例如垂直接點)耦合至各個梯級127之各自存取線114。例如，包含一存取線(諸如一存取線114)之一梯級(諸如一梯級127)可指稱一存取線梯級。
在一些實例中，各自接點129耦合至各自串驅動器140，串驅動器140可為場效電晶體(FET)且位於階梯結構103及因此陣列106上(例如上方)。各自串驅動器140可為本文中所揭示之各種串驅動器。串驅動器可經組態以將存取線114選擇性耦合至存取信號以存取共同耦合至存取線之記憶體單元110。例如，存取信號可為用於程式化記憶體單元110之程式化信號，諸如程式化電壓。
各自串驅動器140可包含階梯結構103及因此陣列106上(例如上方)之各自單晶半導體130 (例如單晶矽(Si)、單晶矽鍺(SiGe)、單晶鍺(Ge)或其類似者之單晶半導體)。例如，上方可為階梯結構103及因此陣列106，可介於串驅動器140與半導體107之間。一各自串驅動器140可包含形成於一各自單晶半導體130上且耦合至一各自單晶半導體130之一閘極(圖1中未展示)。各自導電接點129可耦合至可形成於各自單晶半導體130中之導電區域，諸如源極/汲極(圖1中未展示)。在一些實例中，各自單晶半導體130可直接位於各自梯級127上方(例如位於各自梯級127垂直上方或與各自梯級127水平對準)且可形成於一介電質(圖1中未展示)(其可形成於記憶體單元區域101及階梯結構103上)上。
應注意，單晶半導體130在圖1之參考系中沿x方向分佈且沿y方向延伸。在一些實例中，一閘極可沿x方向延伸且共同耦合至沿x方向分佈之單晶半導體130。
如本文中所進一步討論，各單晶半導體130可形成至少一串驅動器之一部分，使得串驅動器位於陣列上方。例如，一串驅動器可包含形成於一各自單晶半導體130上之一控制閘極(圖1中未展示)。串驅動器可經組態以將存取線114選擇性耦合至存取信號以存取共同耦合至存取線之記憶體單元110。例如，存取信號可為用於程式化記憶體單元110之程式化信號，諸如程式化電壓。
在其他實例中，各個單晶半導體130可由一各自線(諸如一線120 (圖1中未展示))替換，各自線可耦合至一各自接點129，使得各自線可耦合至各自梯級127。耦合至一各自梯級127之各自線可耦合至可直接形成於記憶體單元區域101上方之一各自串驅動器(圖1中未展示)。例如，串驅動器可形成於資料線122上。
陣列106可分成記憶體單元110之區塊135，其有時可指稱子區塊。例如，記憶體單元之一區塊可係指被共同擦除之記憶體單元之一群組。介電質(圖1中未展示)可形成於開口137中以使區塊135彼此電隔離。應注意，區塊135在圖1之參考系中沿y方向分佈。
圖2繪示根據本發明之數個實施例之一記憶體200 (其可為記憶體100)之一部分。記憶體200可包含一堆疊記憶體陣列206 (其可為陣列106)上之串驅動器240。陣列206可位於邏輯電路242上，邏輯電路242可位於一半導體207上。例如，串驅動器240可為本文中所揭示之各種串驅動器。在一些實例中，可在陣列206下方(例如在半導體207下方)存在可促進記憶體200之操作的額外邏輯電路。
串驅動器240可指稱高電壓串驅動器，因為串驅動器240可以約30伏特操作，而邏輯電路242可指稱低電壓邏輯電路，因為邏輯電路242可以約3伏特操作。在一些實例中，串驅動器242可包含單晶半導體，諸如單晶半導體130。邏輯電路242可耦合至串驅動器240之閘極以啟動串驅動器240。在一些實例中，邏輯電路242可包含互補金屬氧化物半導體(CMOS)電路。
圖3繪示根據本發明之數個實施例之一記憶體300 (其可為記憶體100)之一部分。記憶體300可包含一堆疊記憶體陣列306 (其可為陣列106)上之串驅動器340，諸如高電壓串驅動器。在一些實例中，串驅動器340可包含單晶半導體，諸如單晶半導體130。邏輯電路342 (諸如低電壓CMOS電路)可位於相同於串驅動器340之層級處且可位於記憶體陣列306上。邏輯電路342可耦合至串驅動器340之控制閘極以啟動串驅動器340。記憶體陣列306可位於半導體307上。
圖4A係根據本發明之數個實施例之一記憶體400 (其可為本文中所描述之各種記憶體)之一部分之一俯視圖。圖4B至圖4D係根據本發明之數個實施例之與圖4A相關聯之各種橫截面圖。圖4B係沿圖4A中線4B-4B觀看之y-z平面中之一橫截面圖；圖4C係沿圖4A中線4C-4C觀看之x-z平面中之一橫截面圖；且圖4D係沿圖4A中線4D-4D觀看之x-z平面中之一橫截面圖。
在圖4A中，記憶體單元區域401中之區塊435-1及435-2分別對應於各自階梯結構403-1及403-2。例如，區塊435-1及435-2可分別耦合至階梯結構403-1及403-2。階梯結構403-1及403-2各包含梯級427-(N-2)至427-N，其等分別包含存取線414-(N-2)至414-N，如圖4C及圖4D中所展示。各自存取線414-(N-2)至414-N之各者位於一各自介電質402上。各自存取線414-(N-2)至414-N之各者共同耦合至各自區塊435中之記憶體單元之一各自層級。
串驅動器440-(N-2)至440-N可直接位於階梯結構403-1及403-2上方且可分別直接位於階梯結構403-1及403-2之各者之梯級427-(N-2)至427-N上方，如圖4D中針對階梯結構403-2所展示。串驅動器440-(N-2)至440-N之各者可包含一單晶半導體。例如，串驅動器440-(N-2)至440-N可分別包含單晶半導體430-(N-2)至430-N之部分。
各串驅動器440可在其各自單晶半導體430中包含耦合至一各自梯級427之各自存取線414的一各自導電區域，諸如一各自源極/汲極444。例如圖4C中所展示，串驅動器440-(N-2)至440-N之各自單晶半導體430-(N-2)至430-N包含分別耦合至存取線414-(N-2)至414-N之源極/汲極444-(N-2)至444-N。
各自串驅動器440之各者可在其各自單晶半導體430中包含一各自源極/汲極445，其可經耦合以接收可回應於啟動各自串驅動器440而選擇性耦合至一各自存取線之存取信號。例如圖4B中所展示，一源極/汲極445可由相鄰串驅動器(諸如相鄰串驅動器440-N)共有。因而，相鄰串驅動器可共用一源極/汲極445。應注意，源極/汲極445可介於階梯結構403-1與403-2之間且因此介於區塊435-1與435-2之間。在一些實例中，串驅動器440可為場效電晶體(FET)。
如圖4A、圖4B及圖4D中所展示，各自串驅動器440之各者可包含一共同閘極447之一部分。例如，各自區塊435-1及435-2之各者之串驅動器440-(N-2)至440-N可共同耦合至一各自閘極447。如圖4B及圖4D中所展示，一各自閘極447之部分可相鄰於一各自閘極介電質448 (例如閘極氧化物)(例如位於各自閘極介電質448上)，閘極介電質448可位於單晶半導體430-(N-2)至430-N上(例如與單晶半導體430-(N-2)至430-N直接實體接觸)且由單晶半導體430-(N-2)至430-N共有。例如，一閘極447可耦合至閘極介電質448 (例如藉由與閘極介電質448直接實體接觸)。
各自串驅動器440之各者可在其各自單晶半導體430中包含源極/汲極444與445之間的一通道區域449，如圖4B中針對串驅動器440-N、單晶半導體430-N及源極/汲極444-N及445所展示。閘極介電質448可位於通道區域449上(例如且與通道區域449直接實體接觸)。一導電通道可回應於啟動串驅動器440而形成於通道區域449中。
源極/汲極444及445可經導電摻雜以具有一N+導電位準。在一些實例中，各個單晶半導體430之一部分450介於通道區域449與源極/汲極444 (諸如圖4B中之源極/汲極444-N)之間。導電區域451 (例如N-導電植入物)可藉由摻雜部分以具有一N-導電位準(其具有比N+導電位準低之一導電位準)來形成於通道區域449與源極/汲極445之間的各個單晶半導體430之部分中。
單晶半導體430-(N-2)至430-N直接位於階梯結構403-1及403-2上方且分別直接位於階梯結構403-1及403-2之梯級427-(N-2)至427-N上方，如圖4D中針對階梯結構403-2所展示。一介電質456 (其可為氧化物、氮化物或其類似者)可形成為相鄰於階梯結構403-1及403-2之各者(例如位於階梯結構403-1及403-2之各者上)，如圖4B至圖4D中所展示。接著，一介電質458 (其可為氧化物、氮化物或其類似者)可形成於介電質456上。因而，介電質458可直接位於階梯結構403-1及403-2上方，如圖4B至圖4D中所展示。在一些實例中，介電質458可延伸於記憶體單元區域401 (圖4A至圖4D中未展示)上。例如，介電質458可位於圖1中之資料線122上(圖1中未展示)。
單晶半導體430-(N-2)至430-N位於介電質458上且附接至介電質458。例如，單晶半導體430-(N-2)至430-N可接合為與介電質458之一上表面直接實體接觸，使得單晶半導體430-(N-2)至430-N位於介電質458上方。閘極介電質448形成於單晶半導體430-(N-2)至430-N上(如圖4B及圖4D中所展示)，使得閘極介電質448共同耦合至單晶半導體430-(N-2)至430-N。例如，閘極介電質448可與單晶半導體430-(N-2)至430-N之各者直接實體接觸。應注意，閘極介電質448可包繞單晶半導體430-(N-2)至430-N之各者之一部分以相鄰於單晶半導體430-(N-2)至430-N之各者之上表面及側。
一閘極447可相鄰於閘極介電質448，如圖4B及圖4D中所展示。閘極447透過閘極介電質448來共同耦合至單晶半導體430-(N-2)至430-N之各者。在一些實例中，閘極447可耦合至邏輯電路(諸如邏輯電路242或342)以接收諸如啟動信號之控制信號以啟動共同耦合至其之串驅動器440。
一各自接點460可耦合至各自源極/汲極445，諸如耦合至各個源極/汲極445之一上表面。因而，接點460可介於階梯結構403-1及403-2之梯級之間且因此介於區塊435-1與435-2之間。在一些實例中，接點460可經耦合以接收存取信號。
一各自(例如垂直)接點464可透過各個源極/汲極444 (諸如圖4B及圖4C中之各自源極/汲極444-(N-2)至444-N之各者)來形成。例如，各個接點464可穿過介電質458之一部分且可耦合至形成於介電質456之一上表面上(例如與介電質456之上表面直接實體接觸)的一各自導體(諸如一各自導電偏移466)(例如藉由與各自導體直接實體接觸)。
一各自導體(諸如一各自導電插塞468)可將各個導電偏移466耦合至各自存取線414-(N-2)至414-N之各者。例如，一各自(例如垂直)導電插塞468可耦合至各自存取線414及各自導電偏移466 (例如藉由與各自存取線414及各自導電偏移466直接實體接觸)且可穿過介電質456。
應注意，各自導電偏移466可為一橫向偏移，其可在介電質456之上表面上自一各自接點464相對於z方向(例如沿x方向)橫向延伸至一各自導電插塞468，使得各自接點464可自各自導電插塞468橫向偏移。在一些實例中，一各自接點464、一各自導電偏移466及一各自導電插塞468可統稱為可將一各自源極/汲極444耦合至一各自存取線414且因此耦合至一各自梯級427之一各自導體。
圖5A至圖5C係根據本發明之數個實施例之對應於與形成一記憶體相關聯之特定處理階段之各種視圖。在一些實例中，結合圖5A至圖5C所描述之處理可指稱一轉印技術，在該轉印技術期間，可形成一單晶半導體(諸如單晶矽)且隨後將其轉印至一介電質之一表面。例如，形成與一介電質接觸之一單晶半導體(例如使用各種沈積技術)可能較困難。
在圖5A中，將氫氣(H2 )植入一單晶半導體530中以在單晶塊體半導體530中形成氫植入物570。在圖5B中，將包含氫植入物570之單晶塊體半導體530耦合(例如附接)至形成於一階梯結構503 (其可為階梯結構103、403-1或403-2)上之一介電質558 (其可為介電質458)。例如，可顛倒單晶塊體半導體530且隨後藉由將單晶塊體半導體530接合為與介電質558之一上表面直接實體接觸來將單晶塊體半導體530附接至介電質558。
在將單晶塊體半導體530接合至介電質558之後，使圖5B中之結構退火(例如在約400ºC)以移除氫且在移除氫之位點處產生一相對易碎(例如脆性)區域。在圖5C中，在易碎區域處分裂單晶塊體半導體530以使單晶塊體半導體530之一部分接合至介電質558。應注意，形成與一介電質接觸之一單晶半導體可能較困難，為此，(例如)根據圖5A至圖5C中所描述之程序來形成單晶半導體530且隨後將其接合至介電質558。
圖6A至圖6I係根據本發明之數個實施例之對應於與形成一記憶體相關聯之特定處理階段之各種視圖。圖6A可為對應於一特定處理階段之x-z平面或y-z平面中之一橫截面。在一些實例中，一處理階段可包含可具有數個子步驟之數個步驟。
在圖6A中，形成一堆疊記憶體陣列606，其可為本文中所揭示之各種記憶體陣列。可在記憶體陣列606上方形成一介電質658，其可為介電質458或558。可將一單晶半導體629 (例如單晶矽)(其可為單晶半導體530)附接至介電質658之上表面(例如先前結合圖5A至圖5C所描述)，使得單晶半導體629位於介電質658之上表面上方(例如且與介電質658之上表面直接實體接觸)。例如，可形成單晶半導體629且隨後使用結合圖5A至圖5C所描述之轉印技術來將其轉印至介電質658之上表面以避免與在介電質658之上表面上形成單晶半導體629相關聯之困難。
圖6B係對應於對應於圖6A之處理階段之後的一特定處理階段之x-z平面中之一橫截面。例如，可在圖6A中之半導體629上形成一遮罩(例如光阻劑)且圖案化遮罩以暴露用於移除之半導體629之部分。隨後，可移除(例如藉由蝕刻)部分，其停止於介電質658之上表面處以形成可分別為單晶半導體430-(N-2)至430-N之單晶半導體分段630-(N-2)至630-N。
圖6C係對應於對應於圖6B之處理階段之後的一特定處理階段之x-z平面中之一橫截面。圖6D係對應於圖6C之特定處理階段之沿圖6C中之線D-D之任何者觀看之y-z平面中之一橫截面。因而，元件符號630可在圖6D及後續視圖之y-z平面中用於大體上係指單晶半導體分段630-(N-2)至630-N之各者或任何者。例如，可同時形成圖6C及圖6D中之結構。
在圖6C及圖6D中，在圖6C及圖6D之結構上同時形成一介電質，諸如一閘極介電質648 (其可為閘極介電質448)。例如，閘極介電質648可形成於單晶半導體分段630-(N-2)至630-N之各者上且可包繞單晶半導體分段630-(N-2)至630-N之各者之一部分以相鄰於單晶半導體分段630-(N-2)至630-N之各者之上表面及側。
接著，同時在圖6C及圖6D之閘極介電質648上形成一導體672 (諸如多晶矽)(例如與閘極介電質648直接實體接觸)，使得導體672包繞單晶半導體分段630-(N-2)至630-N之各者之一部分。例如，導體672可相鄰於閘極介電質648之上表面及側，閘極介電質648相鄰於半導體分段630-(N-2)至630-N之上表面及側。
接著，同時在圖6C及圖6D之導體672上形成一導體673 (諸如金屬)(例如與導體672直接實體接觸)，使得導體673包繞單晶分段630-(N-2)至630-N之各者之一部分。例如，導體673可相鄰於導體672之上表面及側，導體672相鄰於閘極介電質648之上表面及側。在一些實例中，導體672及導體673可共同形成一閘極647，其可為閘極447。
接著，同時在圖6C及圖6D之導體673上形成可不同於介電質658之一介電質674 (例如與導體673直接實體接觸)，使得介電質674包繞半導體分段630-(N-2)至630-N之各者之一部分。例如，介電質674可相鄰於導體673之上表面及側，導體673相鄰於閘極導體672之上表面及側。在一些實例中，介電質674可在介電質658係氧化物時為氮化物及在介電質658係氮化物時為氧化物。
圖6E係沿圖6C中之線D-D之任何者觀看之y-z平面中之一橫截面，其對應於對應於圖6C及圖6D之處理階段之後的一特定處理階段。例如，可在圖6D中之介電質674上形成一遮罩(例如光阻劑)且圖案化遮罩以暴露用於移除之介電質674、導體673及導體672之部分。隨後，可移除(例如藉由蝕刻)介電質674、導體673及導體672之部分，其停止於閘極介電質648中以使一些閘極介電質648留在單晶半導體分段630上。
移除程序形成單晶半導體分段630上之堆疊675，其包含閘極介電質648、閘極介電質648上之導體672、導體672上之導體673及導體673上之介電質674。隨後，在堆疊675之(例如垂直)側上形成介電間隔物677。例如，可在介電質674、導體673及導體672及閘極介電質648之一部分之(例如垂直)側上形成介電間隔物677。在一些實例中，介電間隔物677可為相同於介電質674之介電質。間隔物677可促進在一後續處理階段中形成單晶半導體分段630中之自對準導電植入物。
圖6F係沿圖6C中線D-D之任何者觀看之y-z平面中之一橫截面，其對應於對應於圖6E之處理階段之後的一特定處理階段。在圖6F中，介電質674及介電間隔物677充當保護堆疊675之一遮罩，同時自單晶半導體分段630移除未受保護之閘極介電質648之部分。隨後，將導電區域651 (例如N-導電植入物)(其可為導電區域451)植入單晶半導體分段630中。例如，導電區域651可由於間隔物677而自對準。
圖6G係沿圖6C中線D-D之任何者觀看之y-z平面中之一橫截面，其對應於對應於圖6F之處理階段之後的一特定處理階段。在圖6G中，在堆疊675及導電區域651之部分上形成遮罩元件679 (例如光阻劑)。隨後，將源極/汲極644及一源極/汲極645 (例如N+源極/汲極)(其可為源極/汲極444及一源極/汲極445)植入未由遮罩元件679覆蓋之導電區域651之部分中以延伸至未由遮罩元件679覆蓋之導電區域651之部分下面的單晶半導體分段630之部分中。一通道區域649 (其可為一通道區域449)可介於由遮罩元件覆蓋之導電區域651之部分之間且因此介於一源極/汲極644與一源極/汲極645之間。
圖6G中之相鄰串驅動器640 (其可為串驅動器440)可各包含單晶半導體分段630之一各自部分(其包含一各自源極/汲極644及共用源極/汲極645)及直接位於一各自通道區域649上之一堆疊675。各個串驅動器640可包含一各自通道649與一各自源極/汲極644之間的一各自導電區域651及各自通道649與源極/汲極645之間的一各自導電區域651。
圖6H係對應於對應於圖6G之處理階段之後的一特定處理階段的x-z平面中之一橫截面。圖6I係對應於圖6H之特定處理階段之沿圖6H中線I-I之任何者觀看之y-z平面中之一橫截面。因而，元件符號630可在圖6I中用於大體上係指單晶半導體分段630-(N-2)至630-N之各者或任何者。例如，可同時形成圖6H及圖6I中之結構。
可同時在圖6H中之介電質674及圖6I中之串驅動器640上形成一介電質681，諸如一旋塗介電質。隨後，可(諸如)藉由化學機械平坦化(CMP)來移除介電質681之一部分，使得介電質681之一上表面與介電質674之最上表面共面。
接著，可在介電質681之上表面及介電質674之最上表面上形成一介電質683，諸如原矽酸四乙酯(TEOS)、氧化物或其類似者。可在介電質683上形成一遮罩(圖中未展示)且圖案化遮罩以暴露用於移除之介電質683及介電質681之部分。隨後，可移除(例如藉由蝕刻)部分以形成可停止於導體673及源極/汲極645處或導體673及源極/汲極645中之開口。
可在可停止於源極/汲極645處或源極/汲極645中之開口中形成一導電接點660 (其可為一接點460)，使得接點660與源極/汲極645直接實體接觸。可在可停止於導體673處或導體673中之開口中形成一導電接點684，使得接點684與導體673直接實體接觸。接著，可在介電質683上形成分別與接點660及684直接實體接觸之導電線685及686。導電線685可耦合至電路，電路經組態以經由源極/汲極645來供應存取信號至串驅動器640。導電線686可耦合至邏輯電路(諸如邏輯電路242或342)，邏輯電路經組態以供應控制信號至導體673及因此至閘極647以啟動共同耦合至其之串驅動器640。
在一些實例中，源極/汲極644可耦合至各自階梯結構之梯級之存取線，如先前結合圖4B及圖4C所描述。應注意，圖6H可對應於圖4D，且圖6I可對應於圖4B。
圖7A係根據本發明之數個實施例之一記憶體700A (其可為本文中所揭示之各種記憶體(記憶體100))之一部分之一俯視圖。圖7B係根據本發明之數個實施例之一記憶體700B (其可為本文中所揭示之各種記憶體)之一部分之一俯視圖。圖7C係沿圖7A及圖7B中線7C-7C之任何者觀看之x-z平面中之一橫截面。
記憶體700A及700B分別包含可直接位於階梯結構(諸如區塊435-1及435-2之各自階梯結構403-1及403-2)上方之各自串驅動器740A及740B。串驅動器740A之一者或串驅動器740B之一者可直接位於一各自階梯結構(諸如階梯結構403-1)之一梯級上方且耦合至該梯級，且串驅動器740A之另一者或串驅動器740B之另一者可直接位於另一各自階梯結構(諸如階梯結構403-2)之一梯級上方且耦合至該梯級。
串驅動器740A可分別包含形成於一單晶半導體730A (其可為一單晶半導體430、單晶半導體530或一單晶半導體分段630)之各自部分中之單晶半導體鰭片788A (例如單晶矽鰭片)之各自群組。一各自閘極747可位於鰭片788A之各個群組上。例如，由一各自閘極747覆蓋之單晶半導體鰭片788A之各自群組之各自部分可為各自通道區域749。
各個串驅動器740A可包含一各自源極/汲極744A (例如一N+源極/汲極)，其可類似於一源極/汲極444且可耦合至各自階梯結構之梯級。例如，一各自接點790可將各個源極/汲極744A耦合至各自階梯結構之梯級。應注意，各自接點790可位於其各自源極/汲極744A下方。
一源極/汲極745A (例如一N+源極/汲極)(其可類似於一源極/汲極445且可由各自串驅動器740A共有(例如共用))可介於鰭片788A之各自群組之間。一接點792可將源極/汲極745A耦合至電路，電路經組態以在啟動各自串驅動器740A之後供應存取信號至源極/汲極745A及因此至耦合至各自串驅動器740A之各自梯級。應注意，接點792可位於源極/汲極745A上方。
在一些實例中，一各自導電區域793A (例如一N-區域)可介於一各自閘極747與一各自源極/汲極744A之間。例如，包含各自區域793A中鰭片788A之部分的各自導電區域793A可經導電摻雜(例如至一N-導電性)。在一些實例中，一各自導電區域794A (例如一N-區域)可介於一各自閘極747與源極/汲極745A之間。例如，包含各自區域794A中鰭片788A之部分的各自導電區域794A可經導電摻雜(例如至一N-導電性)。
在圖7B中，單晶半導體鰭片788B之一群組形成於一單晶半導體730B (其可為一單晶半導體430、單晶半導體530或一單晶半導體分段630)中。串驅動器740B可分別包含單晶半導體鰭片788B之群組之各自部分。例如，單晶半導體鰭片788B之群組可由串驅動器740B共有。一各自串驅動器740B之一各自閘極747可位於單晶半導體鰭片788B之群組之各自部分上。例如，由一各自閘極747覆蓋之單晶半導體鰭片788B之各自部分可為各自通道區域749。
各個串驅動器740B可包含一各自源極/汲極744B (例如一N+源極/汲極)，其可類似於一源極/汲極444且可耦合至各自階梯結構之梯級。例如，各個源極/汲極744B可包含鰭片788B之群組之一各自部分，使得鰭片788B之群組之各自部分經導電摻雜(例如至N+導電性)。一各自接點790可將各自源極/汲極744B耦合至各自階梯結構之梯級。應注意，各自接點790可位於其各自源極/汲極744B下方。
一源極/汲極745B (例如一N+源極/汲極)(其可類似於一源極/汲極445且可由各自串驅動器740B共有(例如共用))可介於各自控制閘極747之間。一接點792可將源極/汲極745B耦合至電路，電路經組態以在啟動各自串驅動器740B之後供應存取信號至源極/汲極745B及因此至耦合至各自串驅動器740B之各自梯級。例如，源極/汲極745B可包含鰭片788B之群組之一各自部分，使得鰭片788B之群組之各自部分經導電摻雜(例如至一N+導電性)。應注意，接點792可位於源極/汲極745B上方。
在一些實例中，一各自導電區域793B (例如一N-區域)可介於一各自閘極747與一各自源極/汲極744B之間。例如，包含各自區域793B中鰭片788B之部分的各自導電區域793B可經導電摻雜(例如至一N-導電性)。在一些實例中，一各自導電區域794B (例如一N-區域)可介於一各自閘極747與源極/汲極745B之間。例如，包含各自區域794B中鰭片788B之部分的各自導電區域794B可經導電摻雜(例如至一N-導電性)。
在圖7C中，圖7A及圖7B中之單晶半導體730A及730B及鰭片788A及788B分別大體上指稱單晶半導體730及鰭片788。在圖7C中，一介電質758 (其可為介電質458或介電質658)可位於一記憶體陣列706 (其可為本文中所描述之各種記憶體陣列)上方。例如，介電質758可直接位於一階梯結構(諸如階梯結構103、403-1或403-2)上方且可延伸於陣列706之一記憶體單元區域(其可為本文中所揭示之各種記憶體單元區域)上方。
一介電質796 (其可為氧化物)可形成於介電質758上(例如與介電質758直接實體接觸)。單晶半導體730可位於介電質796上方，且因此可直接位於階梯結構或記憶體單元區域上方。在一些實例中，單晶半導體730可附接至介電質796之一上表面，如先前結合圖5A至圖5C所描述。鰭片788可由單晶半導體730形成，使得鰭片788自介電質796之一上表面延伸。
各自閘極介電質748 (其可為閘極介電質448或648)可圍繞各自鰭片788之部分形成。例如，一各自閘極介電質748可與一各自鰭片788直接實體接觸且可相鄰於各自鰭片788之頂部及側。一閘極747可形成於閘極介電質748上(例如且與閘極介電質748直接實體接觸)。
閘極747可相鄰於各自閘極介電質748之頂部及側。此可相較於一平面閘極與一平面單晶半導體之間的電容耦合面積而增大閘極747與鰭片788之間的電容耦合面積。因而，針對相同電容耦合面積，鰭式結構可佔用比一平面結構小之沿x方向之空間以藉此允許陣列706上方之更高串驅動器密度(更多串驅動器)。
圖8A係根據本發明之數個實施例之一記憶體800 (其可為本文中所揭示之各種記憶體)之一部分之一俯視圖。圖8B及圖8C係根據本發明之數個實施例之與圖8A相關聯之各種橫截面圖。圖8B係沿圖8A中線8B-8B之任何者觀看之x-z平面中之一橫截面。圖8C係沿圖8A中線8C-8C之任何者觀看之x-z平面中之一橫截面。
記憶體800包含可分別直接位於階梯結構(諸如區塊435-1及435-2之各自階梯結構403-1及403-2)上方之串驅動器840-(N-2)至840-N之各自組。例如，串驅動器840-(N-2)至840-N可分別替換串驅動器440-(N-2)至440-N。
各自組之串驅動器840-(N-2)至840-N可分別直接位於各自階梯結構之梯級827-(N-2)至827-N (如圖8B及圖8C中所展示)上方且分別耦合至梯級827-(N-2)至827-N。應注意，梯級827-(N-2)至827-N可分別包含存取線814-(N-2)至814-N，其可為存取線414-(N-2)至414-N且可分別位於介電質802 (其可為介電質102或402)上方。
來自各組之一串驅動器840可包含一單晶半導體鰭片830之一各自部分。例如，來自各組之一串驅動器840-(N-2)可包含鰭片830-(N-2)之一各自部分；來自各組之一串驅動器840-(N-1)可包含鰭片830-(N-1)之一各自部分；且來自各組之一串驅動器840-N可包含鰭片830-N之一各自部分。在一些實例中，鰭片830-(N-2)至830-N可分別替換單晶半導體430-(N-2)至430-N。
來自各組之串驅動器840之各者可包含一各自源極/汲極844 (例如一N+源極/汲極)，其可類似於一源極/汲極444且可耦合至各自階梯結構之各自梯級。例如，一各自串驅動器840之一各自源極/汲極844可形成於一各自鰭片830之一各自部分中。一各自接點890可將各個源極/汲極844耦合至一各自梯級。例如，分別位於鰭片830-(N-2)至830-N中之源極/汲極844可藉由接點890來分別耦合至存取線814-(N-2)至814-N，如圖8C所示。應注意，各自接點890可穿過其各自源極/汲極844。
一源極/汲極845 (例如一N+源極/汲極)(其可類似於一源極/汲極445)可形成於對應於各自鰭片830之各自串驅動器之間的各自鰭片830中。例如，鰭片830-(N-2)中之一源極/汲極845可介於串驅動器840-(N-2)之間且由串驅動器840-(N-2)共有；鰭片830-(N-1)中之一源極/汲極845可介於串驅動器840-(N-1)之間且由串驅動器840-(N-1)共有；且鰭片830-N中之一源極/汲極845可介於串驅動器840-N之間且由串驅動器840-N共有。一各自接點892可將各個源極/汲極845耦合至電路，電路經組態以在啟動各自串驅動器840之後供應存取信號至各自源極/汲極845及因此至耦合至共用各自源極/汲極845之各自串驅動器840的各自梯級827。應注意，接點892可位於其各自源極/汲極845上方。
一各自閘極847 (其可為一閘極447)可共同耦合至各組串驅動器840。由一各自閘極847覆蓋之鰭片830-(N-2)至830-N之各自部分可為一各自組之各自串驅動器之各自通道區域849。在一些實例中，各自閘極847可經耦合以接收用於啟動耦合至各自閘極847之串驅動器840的控制信號。應注意，串驅動器840可為finFET。
各自導電區域850 (例如N-區域)(其可類似於導電區域450)可形成於分別介於閘極847與源極/汲極844之間的各個鰭片830中。各自導電區域851 (例如N-區域)(其可類似於導電區域451)可形成於分別介於閘極847與源極/汲極845之間的各個鰭片830中。
在圖8B及圖8C中，一介電質858 (其可為介電質458或介電質658)可直接位於一階梯結構803 (其可為階梯結構103或一階梯結構403之一部分)上方。例如，介電質858可位於一介電質856 (其可為介電質456且可位於階梯結構803上)上方。一介電質896 (其可為氧化物)可形成於介電質858上(例如與介電質858直接實體接觸)。鰭片830可由可附接至介電質896之一上表面的一單晶半導體形成，如先前結合圖5A至圖5C所描述。鰭片830可自介電質896之上表面延伸。
各自閘極介電質848 (其可為閘極介電質448、648或748)可圍繞各自鰭片830之部分形成。例如，一各自閘極介電質848可與一各自鰭片830直接實體接觸且可相鄰於各自鰭片830之頂部及側。
一閘極847可形成於閘極介電質848上(例如且與閘極介電質848直接實體接觸)。閘極847可相鄰於各自閘極介電質848之頂部及側。此可相較於一平面控制閘極與一平面單晶半導體之間的電容耦合面積而增大閘極847與鰭片830之間的電容耦合面積。此允許較高串驅動器密度，使得一各自串驅動器可直接位於各個梯級827上方且藉由一筆直接點890來耦合至各個梯級，如圖8C中所展示。例如，各自接點890可穿過其各自源極/汲極844。
圖9係根據本發明之數個實施例之一記憶體900 (其可為本文中所揭示之各種記憶體之一部分)之一部分之x-z平面中之一橫截面圖。
記憶體900可包含一堆疊記憶體陣列906，其可為(例如)堆疊記憶體陣列106之一部分。陣列906可包含一記憶體單元區域901 (其可為記憶體單元區域101之一部分)及相鄰於記憶體單元區域901之一階梯結構903 (其可為階梯結構103之一部分)。串驅動器940-1至940-N之一群組可直接位於階梯結構903上方。例如，串驅動器940可為本文中所揭示之各種串驅動器。
階梯結構903可包含可介於一最上梯級916與一最下梯級916之間的梯級927-1至927-N。陣列906可包含沿z方向之存取線914-1至914-N之一(例如垂直)堆疊，使得梯級927-1至927-N分別包含存取線914-1至914-N。各梯級927可包含一各自介電質902上之一各自存取線914。最上梯級916可包含一介電質902上之一上選擇線912，且一最下梯級可包含一介電質902上之一下選擇線912，介電質902可位於一半導體907 (其可為半導體107)上。
串驅動器940-1至940-N可分別直接位於存取線914-1至914-N上且耦合至存取線914-1至914-N。在一些實例中，串驅動器940-1至940-N可分別包含單晶半導體930-1至930-N，其可為單晶半導體430、單晶半導體530、單晶半導體分段630、鰭式單晶半導體730A、鰭式單晶半導體730B或單晶半導體鰭片830。
串驅動器940-1至940-N及因此單晶半導體930-1至930-N可位於一介電質958上，介電質958可為介電質458、658、758或858且可位於記憶體單元區域901及階梯結構903上且因此位於陣列906上。例如，介電質958可位於一介電質956上，介電質956可為介電質456或856且可位於記憶體單元區域901及階梯結構903上。單晶半導體930-1至930-N分別藉由接點929-1至929-N來耦合至梯級927-1至927-N。
存取線914-1至914-N可分別耦合至記憶體單元910-1至910-N。記憶體單元910-1至910-N可經串聯耦合以形成可相鄰於一半導體結構905 (例如，其可垂直穿過記憶體單元區域901)(其可為一半導體結構105)之一串串聯耦合記憶體單元。
串可介於一選擇電晶體908與選擇電晶體909之間。例如，選擇電晶體908可位於上選擇線912與半導體結構905之一相交處，且選擇電晶體909可位於下選擇線912與半導體結構905之一相交處。
記憶體單元910-1至910-N之各者可(例如)在半導體結構905與一各自存取線914之相交處包含一電荷儲存結構9101，諸如一電荷陷阱或一浮動閘。記憶體單元910-1至910-N之各者可包含可介於一各自存取線914與一各自電荷儲存結構9101之間的一介電質9103，諸如一阻隔介電質。例如，記憶體單元910-i之一介電質9103可介於存取線914-i與記憶體單元910-i之電荷儲存結構9101之間。
記憶體單元910-1至910-N之各者可包含可介於一各自電荷儲存結構9101與半導體結構905之間的一介電質9105，諸如一穿隧介電質。例如，記憶體單元910-i之一介電質9105可介於記憶體單元910-i之電荷儲存結構9101與半導體結構905之間。例如，介電質9103、電荷儲存結構9101及介電質9105可完全包繞半導體結構905且可位於一存取線914與半導體結構905之相交處。
選擇電晶體909可包含可包含於下選擇線912中之一控制閘極。選擇電晶體909之一介電質9108 (諸如一閘極介電質)可介於下選擇線912與半導體結構905之間。例如，下選擇線912及介電質9108及因此選擇電晶體909可完全包繞半導體結構905。
選擇電晶體908可包含可包含於上選擇線912中之一控制閘極。選擇電晶體908之一介電質9110 (諸如一閘極介電質)可介於上選擇線912與半導體結構905之間。例如，上選擇線912及介電質9110及因此選擇電晶體908可完全包繞半導體結構905。一資料線922可藉由(例如)一接點924來耦合至半導體結構905之一端且因此耦合至選擇電晶體908。
圖10係根據本發明之數個實施例之呈一運算系統10120之形式之一設備之一方塊圖。運算系統10120包含一記憶體系統10122，其可為(例如)一儲存系統，諸如一SSD、一UFS裝置、一eMMC裝置等等。然而，實施例不受限於一特定類型之記憶體系統。例如，記憶體系統10122可充當系統10120之主記憶體。
如圖10中所展示，記憶體系統10122可包含一控制器10125，其可指稱一記憶體系統控制器，因為控制器10125可控制一記憶體10128，記憶體10128可為本文中所揭示之各種記憶體。控制器10125耦合至一主機10130及記憶體10128。例如，記憶體10128可包含數個記憶體裝置(例如晶粒、晶片等等)且可充當一記憶體(例如主記憶體)及/或運算系統10120之一儲存容量。
記憶體10128可經由一介面10133 (例如記憶體介面)來耦合至控制器10125，介面10133可包含一資料匯流排且可支援各種標準及/或符合各種介面類型(諸如雙倍資料速率(DDR)等等)。控制器10125可自主機10130接收命令，諸如讀取及寫入命令。例如，控制器10125可自主機10130經由一主機介面10137接收寫入至記憶體10122之主機資料。如本文中所使用，一記憶體系統10122、一控制器10125、一記憶體10128或一控制器10140亦可被單獨視作一「設備」。
主機10130可為(例如)一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位攝影機、一行動裝置(例如蜂巢式電話)、網路伺服器、物聯網(IoT)啟用裝置或一記憶卡讀取器及各種其他類型之主機。例如，主機10130可包含能夠透過可包含一匯流排之介面10137來存取記憶體10128 (例如經由控制器10125)之一或多個處理器。介面10137可為一標準化介面，諸如一串列進階技術附件(SATA)、周邊組件互連快速(PCIe)或一通用串列匯流排(USB)及各種其他介面。
記憶體10128可包含數個記憶體陣列1006 (例如統稱為陣列1006)及一控制器10140 (其可指稱一嵌入式控制器)。在一些實例中，陣列1006可為一堆疊記憶體陣列(例如一3D NAND陣列)，其可為陣列106或906。串驅動器(諸如本文中所揭示之各種串驅動器)可位於記憶體陣列1006上方。例如，記憶體陣列1006可包含一階梯結構。階梯結構之梯級可分別共同耦合至記憶體陣列1006中非揮發性記憶體單元之各自層級。記憶體陣列1006上方之各自串驅動器可包含分別耦合至梯級之各自單晶半導體結構。
控制器10140可定位於記憶體10128內部且可自控制器10125經由記憶體介面10133接收命令(例如寫入命令、讀取命令等等)。控制器10140可包含一狀態機及/或一排序器。控制器10140可經組態以控制記憶體10128之操作。
在以上詳細描述中，參考構成本發明之一部分之附圖，且附圖中藉由繪示來展示特定實例。在圖式中，相同元件符號描述所有若干視圖中之實質上類似組件。可利用其他實例，且可在不背離本發明之範疇之情況下作出結構、邏輯及/或電改變。
本文中之圖遵循一編號慣例，其中首位或前幾位數字對應於圖號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字來識別不同圖之間的類似元件或組件。例如，130可係指圖1中之元件「30」，且圖4A中之一類似元件可指稱430。應瞭解，可新增、交換及/或消除本文各種實施例中所展示之元件以提供本發明之數個額外實施例。另外，應瞭解，圖中所提供之元件之比例及相對尺度意欲繪示本發明之實施例且不應被視為意在限制。
如本文中所使用，「數個」或「一定量」某物可係指一或多個此等事物。例如，數個或一定量記憶體單元可係指一或多個記憶體單元。「複數個」某物意指兩個或更多個。如本文中所使用，同時執行之多個動作係指在一特定時段內至少部分重疊之動作。如本文中所使用，術語「耦合」可包含電耦合、直接耦合及/或無介入元件之直接連接(例如藉由直接實體接觸)、藉由介入元件之間接耦合及/或連接或無線耦合。術語「耦合」可進一步包含彼此配合或相互作用(例如呈一因果關係)之兩個或更多個元件。
儘管本文中已繪示及描述特定實例，但一般技術者應瞭解，經計算以達成相同結果之一配置可取代所展示之特定實施例。本發明意欲涵蓋本發明之一或多個實施例之調適或變動。應瞭解，已依一說明方式而非一限制方式進行以上描述。應參考隨附申請專利範圍及此申請專利範圍所授權之等效物之全範圍來判定本發明之一或多個實例之範疇。
100:記憶體 101:記憶體單元區域 102:介電質 103:階梯結構 104:導體 105:半導體結構 106:堆疊記憶體陣列 107:半導體 108:選擇電晶體 109:選擇電晶體 110:記憶體單元 112:選擇線 114:存取線 116:梯級 118:接點 120:線 122:資料線 124:資料線接點 127:梯級 127-1至127-N:梯級 129:接點 130:單晶半導體 135:區塊 137:開口 140:串驅動器 200:記憶體 206:堆疊記憶體陣列 207:半導體 240:串驅動器 242:邏輯電路 300:記憶體 306:堆疊記憶體陣列 307:半導體 340:串驅動器 342:邏輯電路 400:記憶體 401:記憶體單元區域 402:介電質 403-1:階梯結構 403-2:階梯結構 414:存取線 414-(N-2)至414-N:存取線 427:梯級 427-(N-2)至427-N:梯級 430:單晶半導體 430-(N-2)至430-N:單晶半導體 435:區塊 435-1:區塊 435-2:區塊 440:串驅動器 440-(N-2)至440-N:串驅動器 444:源極/汲極 444-(N-2)至444-N:源極/汲極 445:源極/汲極 447:閘極 448:閘極介電質 449:通道區域 450:導電區域 451:導電區域 456:介電質 458:介電質 460:接點 464:接點 466:導電偏移 468:導電插塞 503:階梯結構 530:單晶半導體 558:介電質 570:氫植入物 606:堆疊記憶體陣列 629:單晶半導體 630:單晶半導體分段 630-(N-2)至630-N:單晶半導體分段 640:串驅動器 644:源極/汲極 645:源極/汲極 647:閘極 648:閘極介電質 649:通道區域 651:導電區域 658:介電質 660:導電接點 672:導體 673:導體 674:介電質 675:堆疊 677:介電間隔物 679:遮罩元件 681:介電質 683:介電質 684:導電接點 685:導電線 686:導電線 700A:記憶體 700B:記憶體 706:記憶體陣列 730:單晶半導體 730A:單晶半導體 730B:單晶半導體 740A:串驅動器 740B:串驅動器 744A:源極/汲極 744B:源極/汲極 745A:源極/汲極 745B:源極/汲極 747:閘極 748:閘極介電質 749:通道區域 758:介電質 788:鰭片 788A:單晶半導體鰭片 788B:單晶半導體鰭片 790:接點 792:接點 793A:導電區域 793B:導電區域 794A:導電區域 794B:導電區域 796:介電質 800:記憶體 802:介電質 803:階梯結構 814-(N-2)至814-N:存取線 827:梯級 827-(N-2)至827-N:梯級 830:單晶半導體鰭片 830-(N-2)至830-N:鰭片 840:串驅動器 840-(N-2)至840-N:串驅動器 844:源極/汲極 845:源極/汲極 847:閘極 848:閘極介電質 849:通道區域 850:導電區域 851:導電區域 856:介電質 858:介電質 890:接點 892:接點 896:介電質 900:記憶體 901:記憶體單元區域 902:介電質 903:階梯結構 905:半導體結構 906:堆疊記憶體陣列 907:半導體 908:選擇電晶體 909:選擇電晶體 910-1至910-N:記憶體單元 910-i:記憶體單元 912:上選擇線/下選擇線 914:存取線 914-1至914-N:存取線 914-i:存取線 916:最上梯級/最下梯級 922:資料線 924:接點 927:梯級 927-1至927-N:梯級 929-1至929-N:接點 930-1至930-N:單晶半導體 940:串驅動器 940-1至940-N:串驅動器 956:介電質 958:介電質 1006:記憶體陣列 9101:電荷儲存結構 9103:介電質 9105:介電質 9108:介電質 9110:介電質 10120:運算系統 10122:記憶體系統 10125:控制器 10128:記憶體 10130:主機 10133:記憶體介面 10137:主機介面 10140:控制器
圖1繪示根據本發明之數個實施例之一設備。
圖2繪示根據本發明之數個實施例之一記憶體之一部分。
圖3繪示根據本發明之數個實施例之一記憶體之一部分。
圖4A係根據本發明之數個實施例之一記憶體之一部分之一俯視圖。
圖4B至圖4D係根據本發明之數個實施例之與圖4A相關聯之各種橫截面圖。
圖5A至圖5C係根據本發明之數個實施例之對應於與形成一記憶體相關聯之特定處理階段的各種視圖。
圖6A至圖6I係根據本發明之數個實施例之對應於與形成一記憶體相關聯之特定處理階段的各種視圖。
圖7A係根據本發明之數個實施例之一記憶體之一部分之一俯視圖。
圖7B係根據本發明之數個實施例之一記憶體之一部分之一俯視圖。
圖7C係沿圖7A及圖7B中之線7C-7C所觀看之一橫截面。
圖8A係根據本發明之數個實施例之一記憶體之一部分之一俯視圖。
圖8B及圖8C係根據本發明之數個實施例之與圖8A相關聯之各種橫截面圖。
圖9係根據本發明之數個實施例之一記憶體之一部分之一橫截面圖。
圖10係根據本發明之數個實施例之一設備之一方塊圖。
400:記憶體
401:記憶體單元區域
403-1:階梯結構
403-2:階梯結構
430-(N-2)至430-N:單晶半導體
435-1:區塊
435-2:區塊
440-(N-2)至440-N:串驅動器
447:閘極
460:接點
464:接點

Claims (18)

  1. 一種記憶體，其包括：一堆疊記憶體陣列，其包括記憶體單元之複數個層級，記憶體單元之各個層級共同耦合至一各自存取線；及複數個驅動器，其等位於該堆疊記憶體陣列上方；其中各個驅動器包括一單晶半導體鰭片(monocrystalline semiconductor fin)，該單晶半導體鰭片包括耦合至一各自存取線之一導電區域；及其中：該導電區域係該單晶半導體鰭片之一第一部分中之一第一源極/汲極；該單晶半導體鰭片進一步包括：一第二源極/汲極，其位於該單晶半導體鰭片之一第二部分中；及一通道區域，其位於該第一部分與該第二部分之間的該單晶半導體鰭片之一第三部分中；且各個驅動器包括一閘極，該閘極包繞該通道區域。
  2. 如請求項1之記憶體，其中各個存取線形成一階梯結構(stairstep structure)之一各自梯級且該複數個驅動器直接位於該階梯結構上方。
  3. 如請求項1之記憶體，其進一步包括該堆疊記憶體陣列與該單晶半導體鰭片之間的一介電質。
  4. 如請求項1之記憶體，其中該閘極由該複數個驅動器共有。
  5. 如請求項1之記憶體，其中該第二源極/汲極經耦合以接收一存取信號以存取共同耦合至該各自存取線之該等記憶體單元。
  6. 如請求項1之記憶體，其中該第二源極/汲極耦合至該堆疊記憶體陣列下方或該堆疊記憶體陣列上方之邏輯電路。
  7. 如請求項1之記憶體，其中：各個驅動器包括該閘極與該通道區域之間的一閘極介電質；且該閘極包括多晶矽及金屬之至少一者。
  8. 一種記憶體，其包括：一堆疊記憶體陣列，其包括一階梯結構，該階梯結構包括分別共同耦合至記憶體單元之複數個層級之各自記憶體單元層級的各自存取線梯級；複數個單晶半導體鰭片，其位於該階梯結構上方之一層級處，各個單晶半導體鰭片直接位於一各自梯級上方，各個單晶半導體鰭片包括：一第一源極/汲極，其耦合至該各自梯級；一第二源極/汲極，其經耦合以接收用於存取記憶體單元之該各自層級的一信號；及一通道區域，其介於該第一源極/汲極與該第二源極/汲極之間；及 一閘極，其共同耦合至該等通道區域。
  9. 如請求項8之記憶體，其進一步包括各通道區域與該閘極之間的一閘極介電質，該閘極介電質將該閘極耦合至各通道區域；其中該閘極及該介電質包繞該等單晶半導體鰭片之部分。
  10. 如請求項8至9中任一項之記憶體，其中該第一源極/汲極及該第二源極/汲極具有一第一導電位準；且各個單晶半導體鰭片進一步包括該第一源極/汲極與該通道區域之間及該第二源極/汲極與該通道區域之間的一導電區域，該導電區域具有低於該第一導電位準之一第二導電位準。
  11. 一種記憶體，其包括：一堆疊記憶體陣列，其包括複數個區塊，各個區塊包括記憶體單元之複數個層級，記憶體單元之各個層級共同耦合至複數個存取線之一各自存取線，各存取線形成該各自區塊之一階梯結構之一各自梯級，使得該等各自區塊之該等階梯結構分別具有共同層級處之梯級；複數個單晶半導體，其等位於該等階梯結構上方之一層級處，使得一各自單晶半導體結構由該等共同層級之各者處之該等梯級共有；其中各個單晶半導體包括：一第一源極/汲極，其耦合至該共同層級處之該等梯級之各者；一第二源極/汲極，其介於該共同層級處之該等梯級之間；及一通道區域，其位於該第二源極/汲極與該第一源極/汲極之間的該共同層級處之該等梯級之各者上方，使得一通道區域位於各個區塊之 各個梯級上方；及一各自閘極，其共同耦合至各個區塊之各個梯級上方之該等通道區域。
  12. 如請求項11之記憶體，其進一步包括該等階梯結構與該複數個單晶半導體之間的一介電質；其中該介電質包括氧化物。
  13. 一種形成一記憶體之方法，其包括：形成一堆疊記憶體陣列，該堆疊記憶體陣列包括記憶體單元之複數個層級，記憶體單元之各個層級共同耦合至複數個存取線之一各自存取線，各存取線形成一階梯結構之一各自梯級；在該堆疊記憶體陣列上(over)形成一第一介電質；將一單晶半導體鰭片附接至該第一介電質，使得該單晶半導體鰭片位於該第一介電質上；將該單晶半導體鰭片分成複數個分段；在該複數個分段上形成一第二介電質；在該第二介電質上形成一第一導體；在各個分段之該單晶半導體鰭片中形成一第一源極/汲極及一第二源極/汲極，其中各個分段包括該第一源極/汲極及該第二源極/汲極之間的該第二介電質及該第一導體；及形成穿過該第一介電質之複數個第二導體，使得各個第二導體將各個分段中之該第一源極/汲極及該第二源極/汲極耦合至該階梯結構之一各 自梯級；其中在該各個分段中形成該第一源極/汲極及該第二源極/汲極包括：自該各自分段移除該第二介電質、該第一導體、及該第二導體之部分以暴露該各自分段之各自部分；及分別在該各自分段之該等各自部分中形成該第一源極/汲極及該第二源極/汲極；及其中一通道區域係位於該該第一源極/汲極及該第二源極/汲極之間，其中該第一導體及該第二導體共同形成一閘極，該閘極包繞該通道區域。
  14. 如請求項13之方法，其中各個分段直接位於一各自梯級上方。
  15. 如請求項13之方法，其中該方法進一步包括在形成該第一源極/汲極及該第二源極/汲極之前分別在該各自分段之該等各自部分中形成第一導電區域及第二導電區域；分別在該各自分段之該等各自部分中形成該第一源極/汲極及該第二源極/汲極包括分別在該第一導電區域及該第二導電區域中形成該第一源極/汲極及該第二源極/汲極；且其中該第一導電區域及該第二導電區域具有一第一導電位準，且該第一源極/汲極及該第二源極/汲極具有大於該第一導電位準之一第二導電位準。
  16. 如請求項15之方法，其進一步包括在形成該第一導電區域及該第二導電區域之前： 在該第一導體上形成一第三介電質；及在該第三介電質之側及該第一導體之側上形成介電間隔物。
  17. 如請求項13之方法，其進一步包括在將該單晶半導體鰭片附接至該第一介電質之前形成該單晶半導體鰭片。
  18. 一種記憶體，其包括：一堆疊記憶體陣列，其包括記憶體單元之複數個層級，記憶體單元之各個層級共同耦合至一各自存取線；及複數個驅動器，其等位於該堆疊記憶體陣列上方；其中各個驅動器包括複數個單晶半導體鰭片，各個單晶半導體鰭片包括耦合至一各自存取線之一導電區域；且其中：該導電區域係各個單晶半導體鰭片之一第一部分中之一第一源極/汲極；各個單晶半導體鰭片進一步包括：一第二源極/汲極，其位於各個單晶半導體鰭片之一第二部分中；及一通道區域，其位於第一部分與第二部分之間的各個單晶半導體鰭片之一第三部分中；且各個驅動器包括包繞該通道區域之一閘極。
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