TWI718320B

TWI718320B - 具有單一底部電極層的記憶體裝置

Info

Publication number: TWI718320B
Application number: TW106124107A
Authority: TW
Inventors: 學理莊; 王宏烵; 翁烔城; 朱文定; 廖鈺文; 沈桂弘; 杜國源; 黃勝煌
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-09-30
Filing date: 2017-07-19
Publication date: 2021-02-11
Also published as: CN107887393A; US10164169B2; TW201814775A; US20220246838A1; US20200303629A1; US12520731B2; US20190123264A1; US20180097173A1; US11832529B2; US10686125B2; CN107887393B; US11316096B2; US20230371396A1

Abstract

本揭露係關於一種製造一記憶體裝置之方法。該方法藉由在一基板上方形成一層間介電(ILD)層且在該ILD層上方之一介電保護層內形成一開口而執行。在該開口內及該介電保護層上方形成一底部電極層。對該底部電極層執行一化學機械平坦化(CMP)製程以形成一底部電極結構，該底部電極結構具有一平坦上表面及從該底部電極結構之一下表面向外突出至該開口內之一凸出部。在該底部電極結構上方形成一記憶體元件且在該記憶體元件上方形成一頂部電極。

Description

具有單一底部電極層的記憶體裝置

本發明實施例係關於一種具有單一底部電極層的記憶體裝置。

許多現代電子裝置含有經組態以儲存資料之電子記憶體。電子記憶體可係揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在無電力的情況下儲存資料，而揮發性記憶體不能夠。磁阻隨機存取記憶體(MRAM)及電阻式隨機存取記憶體(RRAM)歸因於相對簡單的結構及其等與互補式金屬氧化物半導體(CMOS)邏輯製造製程之相容性而係下一代非揮發性記憶體技術之有前途候選者。

根據本發明一實施例，一種用於形成一記憶體裝置之方法包括：在一基板上方形成一層間介電(ILD)層；在該ILD層上方之一介電保護層內形成一開口；在該開口內及該介電保護層上方形成一底部電極層；對該底部電極層執行一化學機械平坦化(CMP)製程以形成一底部電極結構，該底部電極結構具有一平坦上表面及從該底部電極結構之一下表面向外突出至該開口內之一凸出部；在該底部電極結構上方形成一記憶體元件；及在該記憶體元件上方形成一頂部電極。根據本發明一實施例，一種用於製造一積體晶片之方法包括：在一基板上方之一層間介電(ILD)層內形成複數個金屬層；在該ILD層上方形成一介電保護層，其中該介電保護層具有上覆該複數個金屬層之一者之一開口；在該介電保護層及該開口上方形成一保形鈍化層；在該保形鈍化層上方及該開口內沉積一底部電極層；對該底部電極層執行一化學機械平坦化(CMP)製程以形成具有一實質上平坦之上表面之一經平坦化底部電極層，其中該經平坦化底部電極層具有一底部電極通路(BEVA)區及一底部電極區；在該經平坦化底部電極層上方形成一電阻切換元件且在該電阻切換元件上方形成一頂部電極；及在該電阻切換元件及該頂部電極上方形成一介電間隔層，其中該介電間隔層具有間隔層側壁。根據本發明一實施例，一種積體電路包括：一介電保護層，經放置於一ILD層上方，其中該介電保護層具有上覆被該ILD層圍繞之一金屬層之一開口；一鈍化層，其經放置於該介電保護層上方及該開口內；一底部電極結構，其經放置於該鈍化層上方，其中該底部電極結構包含一底部電極通路(BEVA)區及一底部電極區，其中該底部電極區之一高度自該鈍化層之一上表面延伸至該底部電極結構之一頂部表面；及一電阻切換元件，其經配置於該底部電極結構上方；及一頂部電極，其經配置於該電阻切換元件上方。

相關申請案之參考 此申請案主張2016年9月30日申請之美國臨時申請案第62/402,132號的優先權，該案之全部內容以引用之方式併入本文中。下列揭露提供用於實施經提供之標的之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，在以下描述中，在一第二構件上方或上形成一第一構件可包含其中該第一構件及該第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間，使得該第一構件及該第二構件可未直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係用於簡單及清楚之目的，且本身並不指示所論述之各種實施例及/或組態之間的一關係。此外，為便於描述，諸如「底下」、「下方」、「下」、「上方」、「上」及類似者之空間相對術語可在本文中用來描述如圖中繪示之一個元件或構件與另一(些)元件或構件之關係。除圖中描繪之定向外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且可相應地同樣解釋本文中使用之空間相對描述詞。半導體製造中之一趨勢為在一單一基板上整合不同類型之裝置以達成更高整合度。例如，可在一單一基板上形成一邏輯區及一記憶體區。在一些實施例中，記憶體區可包括一磁性隨機存取記憶體(MRAM)裝置或一電阻式隨機存取記憶體(RRAM)裝置。MRAM及RRAM裝置包括記憶體單元，該等記憶體單元具有經垂直配置於一底部電極與一頂部電極之間的一後段製程(BEOL)金屬堆疊內之電阻元件。為形成一MRAM或RRAM記憶體單元，一底部電極通路層經過度填充至一底層介電層中之一開口中。該開口通常具有一高深寬比，此可在填充期間導致缺陷。例如，底部電極通路層中可存在間隙填充接縫及晶粒生長限制缺陷。在填充之後，一第一化學機械平坦化(CMP)製程可用於平坦化底部電極通路層以在開口內形成一底部電極通路(BEVA)。隨後在BEVA上方形成一底部電極層。接著對底部電極層執行一第二CMP製程以形成一底部電極，隨後在該底部電極上形成一記憶體元件。填充期間之缺陷可阻礙第一CMP製程及第二CMP製程為底部電極賦予一平坦上表面，藉此導致減小良率且劣化IC效能之一異常記憶體元件介面。雖然特定導電材料(諸如銅)可在填充期間不受缺陷影響，但此等材料係非合意的，此係由於其等遭受等密度電鍍問題及CMP腐蝕問題。此外，一周邊邏輯區可被一記憶體區內之CMP製程損壞。例如，記憶體區之底部電極層具有高於周邊邏輯區內之金屬互連線之一結構完整性。當記憶體區之底部電極層曝露於一CMP製程時，邏輯區之金屬互連件亦曝露。因為金屬互連線在結構上比底部電極弱，故對底部電極層執行一CMP製程可造成邏輯區中之金屬互連線「凹陷」，進一步劣化所得IC之可靠性。本揭露係關於一記憶體裝置及相關製造方法，該記憶體裝置具有包括一單一層(例如，一連續、無縫導電材料層)之底部電極區及底部電極通路區。為形成記憶體裝置，在一介電保護層中形成一開口。使用一底部電極層過度填充該開口。在開口中自底部電極層形成BEVA，且平坦化底部電極層之過度填充以形成具有一底部電極區及一底部電極通路(BEVA)區之一經平坦化底部電極層。相應地，BEVA區與底部電極區之間的過渡係無縫的。在經平坦化底部電極層上方形成一記憶體元件(例如，一MTJ或RRAM單元)。藉由將BEVA區及底部電極區形成為一個層，平坦化問題被減輕且製造方法被簡化且更有效。因此，損壞下金屬線之風險被減小，藉此提供更可靠之讀取/寫入操作及/或更佳之效能。圖1繪示一記憶體裝置之一些實施例之一剖面圖，該記憶體裝置具有包括一底部電極區及一底部電極通路區之一單一底部電極結構。記憶體裝置114經配置於一基板102上方。在一些實施例中，基板102可包括一半導體材料，諸如，例如一矽基板。一層間介電(ILD)層104經配置於基板102上方。ILD層104圍繞包含一金屬線106a及一金屬通路106b之複數個金屬層106。複數個金屬層106可包括一導電材料，諸如銅。一介電保護層108經配置於ILD層104上方。介電保護層108包含一開口108a，該開口108a延伸穿過介電保護層108至複數個金屬層106之一個下方層。在各種實施例中，開口108a經配置於金屬線106a或一金屬通路106b (未展示)上方。一鈍化層110充當一擴散阻障且包含鈍化層110a及110b。在一些實施例中，鈍化層110可包括氮化鉭(TaN)、氮化鈦(TiN)、一介電材料(諸如TEOS (原矽酸四乙酯))或其等之組合。鈍化層110a圍繞金屬層106之至少一部分保形地放置。例如，鈍化層110a可與金屬線106a直接接觸。鈍化層110b保形地放置於介電保護層108上方且加襯於開口108a。在各種實施例中，介電保護層108可從開口108a向外延伸或可經限制於開口108a內。介電保護層108可包括碳化矽、氮化矽或其等之組合。一底部電極結構112經配置於鈍化層110b上方。底部電極結構112過度填充開口108a且上覆鈍化層110b。底部電極結構112包括一底部電極通路(BEVA)區112a及一底部電極區112b兩者。BEVA區112a包括一凸出部，該凸出部從底部電極區112b之一下表面向外延伸至被介電保護層108圍繞之一位置。底部電極區112b延伸越過BEVA區112a之相對側且包括一平坦上表面。BEVA區112a之一高度從底部電極結構112之一底部表面延伸至鈍化層110b之一頂部表面且底部電極區112b之一高度在鈍化層110b之頂部表面與底部電極結構112之頂部表面之間延伸。記憶體裝置114進一步包括經配置於底部電極區112b上方之一記憶體元件116及經配置於記憶體元件116上方之一頂部電極118。在一些實施例中，底部電極結構112包括一單一材料層，該單一材料層從開口108a內之鈍化層110b之一表面連續延伸至記憶體元件116之一底部表面。例如，在一些實施例中，底部電極結構112可包括一金屬氮化物層(諸如氮化鈦(TiN))，該金屬氮化物層從開口108a內之鈍化層110b連續延伸以與記憶體元件116之一底部表面接觸。在其他實施例中，底部電極結構112可包括一鎢(W)層，該鎢(W)層從開口108a內之鈍化層110b連續延伸以接觸記憶體元件116之一底部表面。在一些實施例中，底部電極區112b之側壁實質上係垂直的。在其他實施例中，底部電極區112b可具有平坦的頂部表面及底部表面及傾斜側壁。在一些實施例中，記憶體元件116可包括一磁阻隨機存取記憶體(MRAM)單元之一磁穿隧接面(MTJ)。在其他實施例中，記憶體元件116可包括一電阻式隨機存取記憶體(RRAM)單元之一介電資料儲存層。因為BEVA區112a及底部電極區112b包括於一單一底部電極結構112內，故無接縫介面及/或晶粒邊界定位於BEVA區112a與底部電極區112b之間，藉此消除可另外劣化效能且減小記憶體裝置之可擴縮性之填充缺陷。此外，使用一個底部電極結構112簡化製造製程，此係因為BEVA區112a與底部電極區112b不需要單獨之沉積及平坦化製程。因此，除改良記憶體裝置114之操作外，製造方法被簡化且更有效。圖2A繪示一記憶體裝置114之其他實施例之一剖面圖200，該記憶體裝置114具有包括具有一BEVA區112a及一底部電極區112b之一單一層之一底部電極結構112。基板102、ILD層104、包含金屬線106a及金屬通路106b之金屬層106、介電保護層108、鈍化層110及底部電極結構112以如上文描述之一類似方式操作。在一些實施例中，頂部電極118包括上覆記憶體元件116之一或多個導電層。在一些實施例中，頂部電極118可包括一第一頂部電極層120及包括不同於第一頂部電極層120之一材料之一第二頂部電極層122。在一些額外實施例中，頂部電極118可進一步包括在第二頂部電極層122上方之一硬遮罩層124及在硬遮罩層124上方之一第三頂部電極層126。在一些實施例中，第一頂部電極層120、第二頂部電極層122及第三頂部電極層126可包括導電材料，諸如氮化鈦(TiN)、氮化鉭(TaN)、鉭(Ta)及/或鈦(Ti)或其等之組合。硬遮罩層124可包括氮化矽(SiN)。在一些實施例中，記憶體裝置114之一上部分被一介電間隔層128圍繞。圖2B繪示一記憶體裝置208之一些替代性實施例之一剖面圖250。記憶體裝置208包括具有一BEVA區112a及底部電極區112b之一底部電極結構112。底部電極結構112經配置於一介電保護層108內及其上方，該介電保護層108上覆經配置於一ILD層104內之一金屬通路202。在一些實施例中，金屬通路202可包括一導電材料，諸如銅。在一些實施例中，介電保護層108可包括碳化矽之一單一層。在其他實施例中，介電保護層108可包括不同介電材料之一堆疊。例如，在一些實施例中，介電保護層108可包括一堆疊，該堆疊包括一碳化矽層及經放置於碳化矽層上之一富矽氧化物層。為防止導電材料在ILD層104中擴散，金屬通路202可藉由一擴散阻障層204與ILD層104分離。擴散阻障層204可具有向外突出至上覆介電保護層108中之擴散阻障突部204a/204b。擴散阻障突部204a/204b導致分別側向配置於擴散阻障突部204a/204b上方之介電保護層突部206a/206b及鈍化突部208a/208b。鈍化突部208a/208b使底部電極區112b在面向基板102之一下表面內具有凹部，而面向與下表面相反之一方向之底部電極區112b之一上表面實質上係平坦的。儘管圖1、圖2A及圖2B繪示一「軸上」BEVA，但應瞭解，所揭示之記憶體裝置亦可包括一「離軸」BEVA，使得BEVA區112a根據一底部電極軸對準，而記憶體元件116及頂部電極118根據具有相對於底部電極軸之一水平偏移之一頂部電極軸對準。圖3A至圖3B繪示具有一電阻式切換元件之一記憶體裝置114之各種實施例之剖面圖300及310。如在圖3A之剖面圖300中展示，一記憶體裝置302經配置於一基板102上方。記憶體裝置302包括從一介電保護層108內延伸至一上覆電阻切換層304之一底部電極結構112。電阻切換層304包括經配置於底部電極結構112與一頂部電極118之間的一介電資料儲存層。頂部電極118經進一步耦合至一上覆上金屬通路308，該上金屬通路308延伸穿過介電間隔層128。介電資料儲存層具有一可變電阻值，其取決於包括氧空位之一主鏈之導電細絲306，該等導電細絲306可延伸穿過介電資料儲存層。在一些實施例中，介電資料儲存層可包括一高介電係數層。例如，在各種實施例中，介電資料儲存層包含例如氧化鎳(NiO)、氧化鈦(TiO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化鋅(ZnO)、氧化鎢(WO₃ )、氧化鋁(Al₂ O₃ )、氧化鉭(TaO)、氧化鉬(MoO)及/或氧化銅(CuO)。如在圖3B之剖面圖310中展示，一記憶體裝置312經配置於一基板102上方。記憶體裝置312包括從一介電保護層108內延伸至一上覆電阻切換層314之一底部電極結構112，該電阻切換層314包括垂直配置於底部電極結構112與一頂部電極118之間的一磁穿隧接面(MTJ)。MTJ包括藉由一介電阻障層318垂直地分離之一釘紮磁性層316及一自由磁性層320。在一些實施例中，一反鐵磁層(未展示)經配置於底部電極結構112與釘紮磁性層316之間。釘紮磁性層316之磁定向係靜態的(即，固定的)，而自由磁性層320之磁定向能夠在相對於釘紮磁性層316之一平行組態與一反向平行組態之間切換。平行組態提供將資料數位地儲存為一第一位元值(例如，一邏輯「0」)之一低電阻值。反向平行組態提供將資料數位地儲存為一第二位元值(例如，一邏輯「1」)之一高電阻值。在一些實施例中，反鐵磁層可包括銥錳(IrMn)、鐵錳(FeMn)、釕猛(RuMn)、鎳錳(NiMn)及/或鈀鉑錳(PdPtMn)。在一些實施例中，釘紮磁性層316可包括包含鈷(Co)、鐵(Fe)、硼(B)及/或釕(Ru)之一第一鐵磁層。在一些實施例中，介電阻障層318可包括包含氧化錳(MgO)及/或氧化鋁(Al₂ O₃ )之一穿隧阻障層。在一些實施例中，自由磁性層320可包括包含鈷(Co)、鐵(Fe)及/或硼(B)之一第二鐵磁層。圖4繪示一積體電路(IC)之一些實施例之一剖面圖400，該積體電路具有一記憶體區402及一周邊邏輯區404。記憶體區402及周邊邏輯區404經配置於基板102上方。記憶體區402包括一記憶體裝置114，該記憶體裝置114具有經配置於一介電保護層108內之鈍化層110上方之一底部電極結構112，該介電保護層108放置於一金屬通路106b上方。周邊邏輯區404包括一底部通路層408，該底部通路層408從一下金屬層406延伸至自記憶體裝置114側向偏移之一中間金屬線層410。在一些實施例中，底部通路層408從下金屬層406延伸至與金屬通路106b之一頂部表面對準之一位置。一第一上金屬通路412經耦合至記憶體裝置114，且一第二上金屬通路414經耦合至中間金屬線層410。在一些實施例中，一上蝕刻停止襯層420及/或一保護襯層422圍繞上金屬通路412、414之一部分放置。在一些實施例中，底部通路層408具有大於金屬通路106b之一高度之一高度。在一些實施例中，底部通路層408之較大高度使底部通路層408具有與鈍化層110之一頂部表面共面之一上表面。因為底部電極結構112係一單一導電層，故一單一CMP製程可用於形成底部電極結構112之上表面。使用一單一CMP製程防止對周邊邏輯區404之損壞(例如，底部通路層408之凹陷)，此將在使用一單獨CMP製程以形成BEVA區112a的情況下發生。換言之，藉由從一單一層形成BEVA區112a及底部電極區112b，無需額外BEVA平坦化及/或圖案化製程。因為記憶體區402之平坦化及/或圖案化製程可劣化周邊邏輯區404，故減小平坦化及/或圖案化製程之數量減小對周邊邏輯區404之風險，藉此提供更可靠之讀取/寫入操作及/或更佳之效能。圖5至圖14繪示展示形成具有一單一層BEVA及底部電極之一記憶體裝置之一方法之剖面圖之一些實施例。如在圖5之剖面圖500中展示，在一基板102上方形成一下ILD層104。下ILD層104包含複數個金屬層106，諸如金屬線106a及金屬通路106b。在一些實施例中，藉由在基板102上方形成一下ILD層104 (例如，氧化物、一低介電係數介電質或一超低介電係數介電質)而形成複數個金屬層106，接著進行一鑲嵌製程以在下ILD層104內形成開口且將一金屬材料(例如，銅、鋁等)填充至開口中。接著可執行一平坦化製程以移除過量金屬材料以形成複數個金屬層106。在下ILD層104上方形成一介電保護層108。在一些實施例中，介電保護層108可包括氮化矽(SiN)、碳化矽(SiC)或一類似複合介電薄膜。在一些實施例中，介電保護層108可為約30奈米厚。介電保護層108可藉由一或多個沉積製程(例如，物理氣相沉積、化學氣相沉積等)形成。如在圖6之剖面圖600中展示，在介電保護層108上方形成且圖案化一遮罩層602。透過遮罩層602中之一蝕刻開口606執行一蝕刻製程604以圖案化介電保護層108。在一些實施例中，遮罩層602可係一光阻劑層。在一些實施例中，蝕刻開口606容許一乾式蝕刻製程(諸如一電漿蝕刻)到達介電保護層108。如在圖7之剖面圖700中展示，移除在圖6中展示之遮罩層602，在介電保護層108中留下對應於圖6中展示之蝕刻開口606之一開口108a。開口108a可包括一低深寬比開口。例如，在一些實施例中，開口108a可具有大於高度(垂直於基板102之頂部表面之方向)之一寬度(平行於基板102之頂部表面之方向)。開口108a之低深寬比減少後續處理步驟期間之間隙填充問題。如在圖8之剖面圖800中展示，一鈍化層110經保形地沉積於介電保護層108上方及開口108a內。在一些實施例中，鈍化層110可包括鉭(Ta)或氮化鉭(TaN)。在其他實施例中，鈍化層110可包括氮化矽、原矽酸四乙酯(TEOS)、富矽氧化物(SRO)或一類似介電薄膜。如在圖9A之剖面圖900中展示，一底部電極層902經沉積於鈍化層110上方且沉積至上文相對於圖7所論述之開口108a中。在一些實施例中，底部電極層902可經由一單一、連續沉積製程沉積。在其他實施例中，底部電極層902可經由原位執行之複數個沉積製程沉積(即，不破壞其中執行該等沉積製程之一沉積腔室之一真空)。在一些實施例中，底部電極層902包括一導電材料，諸如氮化鈦(TiN)或氮化鉭(TaN)、一金屬(例如，鈦(Ti)或鉭(Ta)銅)等。底部電極層902可形成為約50奈米之一厚度。儘管未展示，但在一些實施例中，在沉積底部電極層902之前，可將一擴散阻障層沉積於鈍化層110上方。在於圖9B之剖面圖904中展示之一些實施例中，一擴散阻障層204可圍繞一下金屬通路202沉積。在此等實施例中，擴散阻障層204可包括擴散阻障突部204a/204b，該等擴散阻障突部204a/204b在製造期間傳播穿過一或多個上覆層。例如，介電保護層108可具有分別側向配置於擴散阻障突部204a/204b上方之突部206a/206b。同樣地，鈍化層110可具有經側向配置於擴散阻障突部204a/204b及介電保護突部206a/206b上方之鈍化突部208a/208b。因此，當底部電極層906經沉積於鈍化層110上方時，底部電極層906具有底部電極突部906a/906b。如在圖10A之剖面圖1000中展示，平坦化底部電極層902以移除過量導電材料，導致具有上覆於鈍化層110之一平坦上表面1002u之一經平坦化底部電極層1002。在一些實施例中，可使用一化學機械平坦化(CMP)製程來執行平坦化。CMP製程可係經執行以將底部電極層902之厚度從約50奈米減小至30奈米之「光」CMP製程之一形式。在一些實施例中，可藉由按小於對ILD層104執行之CMP製程之壓力之一壓力使基板與一拋光墊接觸而執行光CMP製程。如在圖10B之剖面圖1004中展示，鈍化突部208a/208b藉由CMP製程移除，導致具有一平坦上表面1006u及帶凹部之一下表面之一經平坦化底部電極層1006。如在圖11之剖面圖1100中展示，在一經平坦化底部電極層1002上方形成一電阻切換層1102。在一些實施例中，電阻切換層1102可包括一磁性穿隧接面(MTJ)結構，該磁性穿隧接面(MTJ)結構具有藉由一介電阻障層垂直分離之一釘紮磁性層及一自由磁性層。在其他實施例中，電阻切換層1102可包括一RRAM介電資料儲存層。在一些實施例中，電阻切換層1102為約3奈米厚。在電阻切換層1102上方形成一或多個頂部電極層1104。一或多個頂部電極層1104包括一或多個導電層。在一些實施例中，一或多個頂部電極層1104包含一第一導電層1106、一第二導電層1108、一第一硬遮罩層1110及一第三導電層1112。第一導電層1106、第二導電層1108及第三導電層1112可包括氮化鈦(TiN)或氮化鉭(TaN)、一金屬(例如，鈦(Ti)或鉭(Ta)銅)等。第一硬遮罩層1110可包括氮化矽(SiN)。在一些實施例中，第一導電層1106為約15奈米厚，第二導電層1108為約30奈米厚，第一硬遮罩層1110為約15奈米厚，且第三導電層1112為約35奈米厚。在一些實施例中，複數個硬遮罩層1114經放置於一或多個頂部電極層1104上方。複數個硬遮罩層1114包含一第二硬遮罩層1116、一第三硬遮罩層1118及一第四硬遮罩層1120。複數個硬遮罩層1114可包括一高級圖案薄膜(APF)、氮氧化矽(SiON)等之一或多者。第二硬遮罩層1116為約130奈米厚，第三硬遮罩層1118為約200奈米厚且第四硬遮罩層1120為約38奈米厚。在複數個硬遮罩層1114上方形成至少一個圖案化層1122。至少一個圖案化層1122可包含一底部抗反射塗佈(BARC)層1124及一光阻劑層1126，該光阻劑層1126已旋塗於BARC層1124上方且使用一雙重圖案化技術圖案化。如在圖12之剖面圖1200中展示，圖案化一或多個頂部電極層1104以形成記憶體裝置114之一頂部電極118且圖案化電阻切換層1102以形成一記憶體元件116 (即，一電阻切換元件)。在一些實施例中，記憶體元件116及頂部電極118之側壁可傾斜且線性對準(例如，共面)。在一些實施例中，圖案化製程可包括一乾式蝕刻製程，該乾式蝕刻製程可具有包含CF₄ 、CH₂ F₂ 、Cl₂ 、BCl₃ 及/或其他化學物質之一蝕刻劑化學物。如在圖13之剖面圖1300中展示，沿著包含經平坦化底部電極層1002之記憶體裝置114之一上表面形成一介電間隔層128。介電間隔層128可包括氮化矽、原矽酸四乙酯(TEOS)、富矽氧化物(SRO)或一類似複合介電薄膜。在一些實施例中，介電間隔層128可藉由一氣相沉積技術(例如，物理氣相沉積、化學氣相沉積等)形成。如在圖14之剖面圖1400中展示，介電間隔層128經圖案化且自記憶體裝置114移除。在一些實施例中，圖案化包含移除非在記憶體裝置114下方之鈍化層110及經平坦化底部電極層1002之區域以形成一底部電極結構112。相應地，鈍化層110及底部電極結構112之側壁可與介電間隔層128之側壁共面。儘管對應於圖5至圖14之剖面圖對應於一記憶體區，但所繪示之製程亦可影響一IC之一邏輯區。藉由自底部電極層902形成BEVA區112a及底部電極區112b，無需額外BEVA平坦化及/或圖案化製程，且其等因此不影響邏輯區。圖15展示形成一快閃記憶體裝置之一方法1500之一流程圖之一些實施例。儘管相對於圖5至圖14描述方法1500，但應瞭解，方法1500不限於圖5至圖14中揭示之此等結構，而替代地，可不依賴於圖5至圖14中揭示之該等結構獨立。類似地，應瞭解，於圖5至圖14中揭示之該等結構不限於方法1500，而替代地可獨立作為不依賴於方法1500之結構。同樣地，雖然所揭示之方法(例如，方法1500)在下文中繪示且描述為一系列動作或事件，但應瞭解，此等動作或事件之所繪示排序不應被解釋為限制意義。例如，一些動作可以不同順序發生及/或與除本文繪示及/或描述之動作或事件外之其他動作或事件同時發生。另外，可能無需所有所繪示之動作來實施本文描述之一或多個態樣或實施例。此外，本文描繪之一或多個動作可在一或多個單獨動作及/或階段中執行。在1502，在一基板上方形成一層間介電(ILD)層。在一些實施例中，ILD層之形成之後進行一鑲嵌製程以在下ILD層內形成開口且使用一金屬材料(例如，銅、鋁等)填充該等開口。在1504，在ILD層上方形成一介電保護層。圖案化介電保護層以具有對應於BEVA之形成之一開口。圖5至圖7繪示對應於動作1504之一剖面圖500、600、及700之一些實施例。在1506，在介電保護層及介電保護層中之開口上方形成一底部電極層。圖9繪示對應於動作1506之剖面圖900之一些實施例。在1508，對底部電極層執行一化學機械平坦化(CMP)製程，直至底部電極層實質上平坦。一BEVA區及一底部電極區兩者皆自底部電極層形成。圖10繪示對應於動作1508之一剖面圖1000之一些實施例。在1510，在經平坦化底部電極層上方形成一電阻切換層。圖11繪示對應於動作1510之一剖面圖1100之一些實施例。在1512，在電阻切換層上方形成一或多個頂部電極層。圖11繪示對應於動作1512之一剖面圖1100之一些實施例。在1514，圖案化電阻切換層及一或多個頂部電極層以形成一電阻切換元件及一頂部電極。圖12繪示對應於動作1514之一剖面圖1200之一些實施例。在1516，在電阻切換元件及頂部電極上方形成一介電間隔層。介電間隔層具有間隔層側壁。圖13繪示對應於動作1516之一剖面圖1300之一些實施例。在1518，對經平坦化底部電極層執行一蝕刻製程以形成具有與間隔層側壁共面之底部電極側壁之一底部電極結構。圖14繪示對應於動作1518之一剖面圖1400之一些實施例。應瞭解，雖然在貫穿此文件參考例示性結構來論述本文描述之方法論之態樣，但該等方法論不受所呈現之對應結構限制。實情係，方法論(及結構)將視為彼此不依賴且能夠獨立且在不考慮圖中描繪之任何特定態樣的情況下實踐。另外，本文描述之層可以任何適當方式形成，諸如使用旋塗、噴濺、生長及/或沉積技術等。同樣地，熟習此項技術者可基於對說明書及隨附圖式之閱讀及/或理解想到等效更改及/或修改。本文之揭露包含此等修改及更改且一般不意欲受此限制。例如，儘管本文中提供之圖被繪示且描述為具有一特定摻雜類型，但應瞭解，如一般技術者將瞭解，可利用替代性摻雜類型。在一些實施例中，本揭露係關於製造一積體電路(IC)之一方法。該方法包括在一基板上方形成一層間介電(ILD)層。在ILD層上方之一介電保護層內形成一開口，且在開口內及介電保護層上方形成一底部電極層。對底部電極層執行一化學機械平坦化(CMP)製程以形成一底部電極結構，該底部電極結構具有一平坦上表面及從底部電極結構之一下表面向外突出至開口內之一凸出部。在底部電極結構上方形成一記憶體元件且在記憶體元件上方形成一頂部電極。在另一實施例中，本揭露係關於製造一積體電路(IC)之一方法。方法包括在一基板上方之一層間介電(ILD)層內形成複數個金屬層且在ILD層上方形成一介電保護層。介電保護層具有上覆複數個金屬層之一者之一開口。在介電保護層及開口上方形成一保形鈍化層且在保形鈍化層上方及開口內沉積一底部電極層。對底部電極層執行一化學機械平坦化(CMP)製程以形成具有一實質上平坦之上表面之一經平坦化底部電極層。經平坦化底部電極層具有一底部電極通路(BEVA)區及一底部電極區。在底部電極層上方形成一電阻切換元件且在電阻切換元件上方形成一頂部電極。在電阻切換元件及頂部電極上方形成一介電間隔層。介電間隔層具有間隔層側壁。對經平坦化底部電極層執行一蝕刻製程以形成具有與間隔層側壁共面之底部電極側壁之一底部電極結構。在又一實施例中，本揭露係關於一積體電路(IC)。IC包含經放置於一ILD層上方之一介電保護層。介電保護層具有上覆被ILD層圍繞之一金屬層之一開口。一鈍化層經放置於介電保護層上方及開口內。一底部電極結構經放置於鈍化層上方。底部電極結構包含一底部電極通路(BEVA)區及一底部電極區。底部電極區之一高度自鈍化層之一上表面延伸至底部電極結構之一頂部表面，且底部電極結構之一下表面具有對應於鈍化層中之突部之缺口。在底部電極結構上方配置一電阻切換元件且在電阻切換元件上方配置一頂部電極。前文概述數種實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並未脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、置換及更改。

102‧‧‧基板104‧‧‧層間介電(ILD)層106‧‧‧金屬層106a‧‧‧金屬線106b‧‧‧金屬通路108‧‧‧介電保護層108a‧‧‧開口110‧‧‧鈍化層110a‧‧‧鈍化層110b‧‧‧鈍化層112‧‧‧底部電極結構112a‧‧‧底部電極通路(BEVA)區112b‧‧‧底部電極區114‧‧‧記憶體裝置116‧‧‧記憶體元件118‧‧‧頂部電極120‧‧‧第一頂部電極層122‧‧‧第二頂部電極層124‧‧‧硬遮罩層126‧‧‧第三頂部電極層128‧‧‧介電間隔層200‧‧‧剖面圖202‧‧‧金屬通路204‧‧‧擴散阻障層204a‧‧‧擴散阻障突部204b‧‧‧擴散阻障突部206a‧‧‧介電保護層突部206b‧‧‧介電保護層突部208‧‧‧記憶體裝置208a‧‧‧鈍化突部208b‧‧‧鈍化突部250‧‧‧剖面圖300‧‧‧剖面圖302‧‧‧記憶體裝置304‧‧‧電阻切換層306‧‧‧導電細絲308‧‧‧上金屬通路310‧‧‧剖面圖312‧‧‧記憶體裝置314‧‧‧電阻切換層316‧‧‧釘紮磁性層318‧‧‧介電阻障層320‧‧‧自由磁性層400‧‧‧剖面圖402‧‧‧記憶體區404‧‧‧周邊邏輯區406‧‧‧下金屬層408‧‧‧底部通路層410‧‧‧中間金屬線層412‧‧‧第一上金屬通路414‧‧‧第二上金屬通路420‧‧‧上蝕刻停止襯層422‧‧‧保護襯層500‧‧‧剖面圖600‧‧‧剖面圖602‧‧‧遮罩層604‧‧‧蝕刻製程606‧‧‧蝕刻開口700‧‧‧剖面圖800‧‧‧剖面圖900‧‧‧剖面圖902‧‧‧底部電極層904‧‧‧剖面圖906‧‧‧底部電極層906a‧‧‧底部電極突部906b‧‧‧底部電極突部1000‧‧‧剖面圖1002‧‧‧經平坦化底部電極層1002u‧‧‧平坦上表面1004‧‧‧剖面圖1006‧‧‧經平坦化底部電極層1006u‧‧‧平坦上表面1100‧‧‧剖面圖1102‧‧‧電阻切換層1104‧‧‧頂部電極層1106‧‧‧第一導電層1108‧‧‧第二導電層1110‧‧‧第一硬遮罩層1112‧‧‧第三導電層1114‧‧‧硬遮罩層1116‧‧‧第二硬遮罩層1118‧‧‧第三硬遮罩層1120‧‧‧第四硬遮罩層1122‧‧‧圖案化層1124‧‧‧底部抗反射塗佈(BARC)層1126‧‧‧光阻劑層1200‧‧‧剖面圖1300‧‧‧剖面圖1400‧‧‧剖面圖1500‧‧‧方法1502‧‧‧步驟1504‧‧‧步驟1506‧‧‧步驟1508‧‧‧步驟1510‧‧‧步驟1512‧‧‧步驟1514‧‧‧步驟1516‧‧‧步驟

當結合附圖閱讀時，自以下實施方式最佳理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件未按比例繪製。事實上，為清楚論述，各個構件之尺寸可任意增大或減小。圖1繪示一記憶體裝置之一些實施例之一剖面圖，該記憶體裝置具有包括一底部電極區及一底部電極通路區之一單一底部電極結構。圖2A繪示一記憶體裝置之一些替代性實施例之一剖面圖，該記憶體裝置具有包括一底部電極區及一底部電極通路區之一單一底部電極結構。圖2B繪示一記憶體裝置之一些其他實施例之一剖面圖，該記憶體裝置具有一單一底部電極結構。圖3A至圖3B繪示記憶體裝置之一些額外實施例之剖面圖，該等記憶體裝置具有一單一底部電極結構。圖4繪示一積體電路(IC)之一些實施例之一剖面圖，該積體電路具有一記憶體區及一周邊邏輯區。圖5至圖14繪示展示製造一記憶體裝置之一方法之一些實施例之剖面圖，該記憶體裝置具有包括一底部電極區及底部電極通路區之一單一底部電極結構。圖15繪示製造一記憶體裝置之一方法之一些實施例之一流程圖，該記憶體裝置具有包括一底部電極區及底部電極通路區之一單一底部電極結構。

102‧‧‧基板

104‧‧‧層間介電(ILD)層

106‧‧‧金屬層

106a‧‧‧金屬線

106b‧‧‧金屬通路

108‧‧‧介電保護層

108a‧‧‧開口

110‧‧‧鈍化層

110a‧‧‧鈍化層

110b‧‧‧鈍化層

112‧‧‧底部電極結構

112a‧‧‧底部電極通路(BEVA)區

112b‧‧‧底部電極區

114‧‧‧記憶體裝置

116‧‧‧記憶體元件

118‧‧‧頂部電極

Claims

一種用於形成一記憶體裝置之方法，其包括：在一基板上方形成一層間介電(ILD)層，其中一金屬線經放置於該ILD層內；在該ILD層上方形成一介電保護層；在該介電保護層中形成穿過該介電保護層延伸至該金屬線之一上表面之一開口，其中該介電保護層在該開口之各側上具有一第一凸出部，其中各第一凸出部在該介電保護層之一上表面上方延伸；在該介電保護層與該開口上方形成一鈍化層，其中該鈍化層接觸該金屬線且具有一第二凸出部，其中各第二凸出部經配置於各第一凸出部上方且在該鈍化層之一上表面上方延伸；在該開口內及該鈍化層上方形成一底部電極層，其中該底部電極層具有相應地經配置於該第一凸出部上方之一第三凸出部，其中各第三凸出部在該底部電極層之一上表面上方延伸；對該底部電極層執行一化學機械平坦化(CMP)製程以自該底部電極層移除各第三凸出部且形成一底部電極結構，該底部電極結構具有一平坦上表面及自該底部電極結構之一下表面向外突出至該開口內之一凸出部，其中該底部電極結構之該平坦上表面經放置於該介電保護層之一最上表面及該鈍化層之一最上表面上方；在該底部電極結構上方形成一記憶體元件，其中該記憶體元件之一底部表面接觸該底部電極結構之該平坦上表面且亦直接經配置於該金屬線之該上表面上方；及在該記憶體元件上方形成一頂部電極。
如請求項1之方法，其進一步包括：在該記憶體元件及該頂部電極上方沉積一介電間隔層，其中該介電間隔層具有間隔層側壁；及對該底部電極結構及該介電間隔層執行一蝕刻製程，使得該底部電極結構具有與該間隔層側壁共面之一側壁。
一種用於製造一積體電路(IC)之方法，其包括：在一基板上方在一層間介電(ILD)層內形成多個金屬層；在該ILD層上方形成一介電保護層，其中該介電保護層具有穿過該介電保護層延伸至該多個金屬層中之一第一者之一上表面之一開口，其中該介電保護層在該開口之各側上具有一第一凸出部，其中各第一凸出部在該介電保護層之一上表面上方延伸；在該介電保護層及該開口上方形成一鈍化層；在該鈍化層上方及該開口內沉積一底部電極層；對該底部電極層執行一化學機械平坦化(CMP)製程以形成具有一平坦上表面之一經平坦化底部電極層，其中該經平坦化底部電極層具有一底部電極通路(BEVA)區及一底部電極區，且其中該經平坦化底部電極層具有自該平坦上表面至該第一凸出部中之一者量測之一第一厚度及比該第一厚度大之一第二厚度，其中該第二厚度係自該平坦上表面至該介電保護層之該上表面量測的；在該經平坦化底部電極層上方形成一電阻切換層；在該電阻切換層上方形成一導電層；執行一第一蝕刻，該第一蝕刻蝕刻該導電層及該電阻切換層兩者以在一電阻切換元件上方形成一頂部電極，其中該電阻切換元件直接經配置於該多個金屬層中之該第一者之該上表面上方；及在該電阻切換元件及該頂部電極上方形成一介電間隔層，其中該介電間隔層具有間隔層側壁。
如請求項3之方法，其中該BEVA區高度自該鈍化層之一第一上表面延伸至該鈍化層之一第二上表面。
一種用於形成一記憶體裝置之方法，其包括：在一基板上方形成一層間介電(ILD)層，其中一金屬線經放置於該ILD層內；在該ILD層上方形成一介電保護層；在該介電保護層中形成穿過該介電保護層延伸至該金屬線之一頂部表面之一開口，其中該介電保護層在該開口之各側上具有一第一凸出部，其中各第一凸出部在該介電保護層之一上表面上方延伸；在該開口內及該介電保護層上方形成一底部電極層，其中該底部電極層具有一第二凸出部，其中各第二凸出部經配置於各第一凸出部上方且在該底部電極層之一上表面上方延伸；對該底部電極層執行一化學機械平坦化(CMP)製程以移除各第二凸出部，由此形成一底部電極結構，該底部電極結構具有在該介電保護層之一最上表面上方之一平坦上表面及自該底部電極結構之一下表面向外突出至該開口內之一凸出部；在該第一凸出部正上方形成一記憶體元件，其中該底部電極結構包括自該開口內連續延伸至該記憶體元件之一底部表面之一單一材料層；及在該記憶體元件上方形成一頂部電極。
一種積體電路，其包括：一介電保護層，其經放置於一介電結構上方，該介電保護層橫向圍繞一或多個導電內連線層，其中該介電保護層包括自該介電保護層之一上表面向外延伸之一凸出部；一底部電極，其經放置於該介電保護層上方且具有穿過該介電保護層自該底部電極之一下表面向外延伸之一側壁，其中該底部電極具有在該凸出部上方之一大體上平坦上表面；一資料儲存元件，其在該底部電極之該大體上平坦上表面上方；及一頂部電極，其在該資料儲存元件上方。
如請求項6之積體電路，其進一步包括：一鈍化層，在該介電保護層與該底部電極之間，該鈍化層具有自該鈍化層之一上表面向外延伸之一第二凸出部。
一種積體電路，其包括：一介電層，其經放置於一介電結構上方，該介電層橫向地圍繞一或多個導電互連件；一底部電極，其包括經放置於該介電層之側壁之間與該介電層上方之一導電材料，其中該底部電極在以一非零距離與該底部電極之一最外部側壁分離之一位置處具有比沿該底部電極之該最外部側壁更小之一厚度；一記憶體元件，其在該底部電極之一大體上平坦上表面上方；及一頂部電極，其在該記憶體元件上方。
如請求項8之積體電路，其中該介電層具有界定自該介電層之一上表面向外延伸之一凸出部之一或多個表面。
一種積體電路，其包括：一鈍化層，其經放置於一介電結構上方，該鈍化層橫向地圍繞一或多個導電互連件，其中該鈍化層界定自該鈍化層之一上表面向外突出之一凸塊；一底部電極，其包括經放置於該鈍化層之側壁之間且在該凸塊正上方之一導電材料，其中該導電材料具有在該底部電極之最外部側壁之間延伸之一上表面；一資料儲存層，其經配置於該底部電極之一最底部表面正上方；及一頂部電極，其經配置於該資料儲存層上方。