TWI716875B

TWI716875B - 半導體設備及其操作方法

Info

Publication number: TWI716875B
Application number: TW108117135A
Authority: TW
Inventors: 張盟昇; 楊耀仁
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2018-05-31
Filing date: 2019-05-17
Publication date: 2021-01-21
Also published as: KR102331812B1; US11785766B2; US20210193670A1; KR20190137004A; CN110556358B; US10923483B2; US20190371801A1; TW202005045A; CN110556358A

Abstract

一種金屬熔絲結構。金屬熔絲結構可包括第一熔絲元件及第二熔絲元件。第二熔絲元件可與第一熔絲元件以長度L相鄰。第二熔絲元件可與第一熔絲元件間隔寬度W。

Description

半導體設備及其操作方法

本發明的實施例是有關於半導體設備及其操作方法。

多數的積體電路(integrated circuits；IC)是由半導體基底的單個晶片上的諸如電晶體、電阻器、電容器以及二極體的數百萬個互連元件製成。通常希望的是，IC儘可能快地操作，並且儘可能少地消耗功率。半導體IC通常包含一或多種類型的記憶體，諸如互補金屬氧化物半導體(complementary Metal-Oxide-Semiconductor；CMOS)記憶體、抗熔絲記憶體(antifuse memory)以及電熔絲記憶體(E-fuse memory)。

單次可程式(One-Time-Programmable；OTP)記憶體元件在IC中用以提供非揮發性記憶體(Non-Volatile Memory；NVM)。NVM中的資料不會在IC斷開時丟失。例如，NVM允許IC製造商將批號及安全性資料儲存在IC上，且NVM在許多其他應用中可用。一種類型的NVM利用電熔絲(eFuse)。

電熔絲通常藉由使用兩個墊片(一般稱作陽極及陰極)之間的窄條帶而整合於半導體IC中，所述窄條帶通常稱作導電材料(例如金屬、多晶矽等)的「熔絲鏈(fuse link)」。向電熔絲施加程式化電流毀壞(即，熔斷)所述鏈，從而改變電熔絲的電阻率。此稱作「程式化」電熔絲。可使用感測電路來讀取熔絲狀態(即，其是否已進行程式化)。

本發明實施例的一種半導體設備，包括第一熔絲元件以及第二熔絲元件。所述第二熔絲元件與所述第一熔絲元件以長度L相鄰，且所述第二熔絲元件與第一熔絲元件間隔寬度W。

本發明實施例的一種半導體設備，包括四個熔絲單元的群組以及多個熔絲壁。四個熔絲單元的群組分別配置於第一象限、第二象限、第三象限以及第四象限中，所述四個熔絲單元中的每一者包括第一熔絲元件以及第二熔絲元件。所述四個熔絲單元的群組安置於所述多個熔絲壁中的第一熔絲壁與第二熔絲壁之間，且其中所述多個熔絲壁中的第三熔絲壁將所述第一象限及所述第二象限與所述第三象限及所述第四象限隔開。

本發明實施例的一種半導體設備的操作方法，包括：將第一電壓施加至非揮發性記憶胞的字元線，所述非揮發性記憶胞包括電晶體及熔絲，所述熔絲包括：第一熔絲元件，以及第二熔絲元件，其中所述第二熔絲元件與所述第一熔絲元件以長度L相鄰，且其中所述第二熔絲元件與第一熔絲元件間隔寬度W；將第二電壓施加至所述記憶胞的位元線；以及回應於施加所述第一電壓及施加所述第二電壓而熔斷所述熔絲，其中熔斷所述熔絲包括使所述第一熔絲元件與所述第二熔絲元件之間的介電質崩潰。

100:非揮發性記憶胞

105:熔絲

110:電晶體

114:字元線

115:第一熔絲元件

119:位元線

120:第二熔絲元件

125:第一熔絲元件

130:第二熔絲元件

300:單個熔絲單元

305、465:第一熔絲壁

310、470:第二熔絲壁

400、500:4 x 4熔絲單元陣列

405:第一象限

410:第二象限

415:第三象限

420:第四象限

425:第一象限第一熔絲元件

430:第一象限第二熔絲元件

435:第二象限第一熔絲元件

440:第二象限第二熔絲元件

445:第三象限第一熔絲元件

450:第三象限第二熔絲元件

455:第四象限第一熔絲元件

460:第四象限第二熔絲元件

475:第三熔絲壁

510:上部熔絲元件

520:下部熔絲元件

600:方法

605:開始框

610、620、630、640:操作

L:長度

W:寬度

結合隨附圖式閱讀時根據以下詳細描述最佳地理解本發明的態樣。應注意，根據業界中的標準慣例，各種特徵並未按比例繪製。事實上，可出於論述清楚起見而任意地增加或縮減各種特徵的尺寸。

圖1是根據一些實施例的可說明非揮發性記憶胞的方塊圖。

圖2A說明根據一些實施例的熔絲。

圖2B說明根據一些實施例的水平熔絲。

圖2C說明根據一些實施例的垂直熔絲。

圖3A說明根據一些實施例的具有熔絲壁的熔絲單元。

圖3B說明根據一些實施例的具有熔絲壁的熔絲單元。

圖4說明根據一些實施例的4 x 4熔絲單元陣列中的熔絲單元的群組的佈局。

圖5說明根據一些實施例的4 x 4熔絲單元陣列中的熔絲單元的群組的佈局。

圖6是根據一些實施例的用於使包括金屬熔絲結構的記憶胞程式化的方法的流程圖。

圖7說明根據一些實施例的對非揮發性記憶胞進行程式化及讀取。

以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下描述組件及配置的特定實例以簡化本發明。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複參考標號及/或字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。

另外，為了便於描述，在本文中可使用諸如「下方」、「下」、「下部」、「上方」、「上部」以及類似術語的空間相對術語來描述如圖式中所說明的一個元件或特徵與另一(一些)元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解釋。

如本文所描述的系統和方法提供一種具有增量金屬熔絲(delta metal fuse)(即，dfuse)的非揮發性記憶體。諸如唯讀記憶體(Read-Only Memory；ROM)的非揮發性記憶體可包含多個記憶胞，其各者可包含連接至字元線的電晶體及連接至位元線的dfuse。當程式化「1」時，可藉由將寫入電壓施加至字元線及位元線(例如以使dfuse的元件之間的包括例如氧化物的介電質崩潰，從而熔斷dfuse)來熔斷dfuse。

ROM可包含基底、基底上方的第一導電(例如金屬)層(M0)、M0上方的第二導電(例如金屬)層(M1)以及M1上方的第三導電(例如金屬)層(M2)。亦可包含其他金屬層(例如M3、M4、...M12)。記憶胞的多個dfuse可安置於M0或M2中。記憶胞的多個電晶體可安置於M0之下的相同半導體層中。

本發明的實施例可包含dfuse的金屬熔絲元件，所述金屬熔絲元件可處於如在下文更詳細地描述的利用交疊及偏移來平行配置於相同金屬層中。此配置可例如在可使用根據本發明的實施例的dfuse的ROM中提供縮減的熔絲面積。舉例而言，在使用根據本發明的實施例的dfuse的8 x 8單元陣列中，8 x 8單元陣列所使用的面積可包括12.83平方微米(例如3.915微米×3.276微米)。使用習知熔絲的類似陣列可包括238.9平方微米(例如17.4微米×13.728微米)。因此，例如，本發明的實施例可提供幾乎95%的面積的縮減。

相較於習知熔絲，根據本發明的實施例的dfuse的金屬熔絲元件的前述配置亦可提供較低程式化電流(即，以熔斷dfuse)。舉例而言，用於根據本發明的實施例的dfuse的程式化電流可小於1微安。用於習知熔絲的程式化電流可為約10毫安。此外，相較於習知非揮發性記憶胞中所使用的程式化電流，藉由本發明的實施例提供的前述較低程式化電流又可實現較小電晶體大小(最小閘極長度)。

圖1是說明根據本發明的一些實施例的非揮發性記憶胞100的方塊圖。如圖1中所展示，非揮發性記憶胞100包含熔絲105(例如dfuse)、電晶體110、字元線(Word Line；WL)114以及位元線(Bit Line；BL)119。熔絲105可包括第一熔絲元件125及第二熔絲元件130。在非揮發性記憶胞100內，第一熔絲元件125可連接至電晶體110，且第二熔絲元件130可連接至VDDQ。

電晶體110可包括金屬氧化物半導體場效電晶體(metal- oxide-semiconductor field-effect transistor；MOSFET)。作為根據本發明的實施例的MOSFET，例如，電晶體可利用N型金屬氧化物半導體(N-type metal-oxide-semiconductor；NMOS)，或電晶體可利用P型金屬氧化物半導體(P-type metal-oxide-semiconductor；PMOS)。電晶體110可安置於可包括非揮發性記憶胞100的積體電路的金屬零(M0)層下方。

圖2A說明根據本發明的一些實施例的熔絲105的實例。如圖2A中所展示，第二熔絲元件120與第一熔絲元件115以長度L相鄰。此外，在說明實例中，第二熔絲元件120與第一熔絲元件115間隔寬度W。可在IC金屬層上製造熔絲105。舉例而言，可在M0層或M2層上製造熔絲105。由於相較於其他層(例如可具有0.02微米的厚度的層)，M0層可具有較小最小厚度(例如，0.018微米)，因此熔絲105可因較小厚度而經較低程式化電流熔斷。可在相同IC層上製造第一熔絲元件115及第二熔絲元件120。

根據本發明的實施例，第一熔絲元件115及第二熔絲元件120可由導電材料製成。例如，導電材料可包括諸如銅的金屬。此外，例如，導電材料可包括矽化物、金屬或矽化物與金屬的組合。根據本發明的實施例，氧化物可安置於第一熔絲元件115與第二熔絲元件120之間。

圖2B說明根據本發明的一些實施例的水平熔絲105。如圖2B中所展示，第一熔絲元件115及第二熔絲元件120可經製造為具有水平定向。

圖2C說明根據本發明的一些實施例的垂直熔絲105。如圖2C中所展示，第一熔絲元件115及第二熔絲元件120可經製造為具有垂直定向。

圖3A說明根據本發明的一些實施例的具有熔絲壁的單個熔絲單元300。如圖3A中所展示，第一熔絲元件115及第二熔絲元件120可安置於第一熔絲壁305與第二熔絲壁310之間。當程式化非揮發性記憶胞100(即，熔斷熔絲105)時，某種殘餘物(例如金屬或氧化物)可在熔絲熔斷製程期間噴射或「濺射」。因此，第一熔絲壁305及第二熔絲壁310可用於容納此殘餘物且防止所述殘餘物污染其他區域。舉例而言，第一熔絲壁305及第二熔絲壁310可由與第一熔絲元件115及第二熔絲元件120相同的材料製成。

圖3B說明根據本發明的一些實施例的具有熔絲壁的單個熔絲單元300。如同圖3A，如圖3B中所展示，第一熔絲元件115及第二熔絲元件120可安置於第一熔絲壁305與第二熔絲壁310之間。然而，相較於圖3A，圖3B中所揭露的實施例顯示了相較於可為最右熔絲元件的第一熔絲元件115，第二熔絲元件120為最左熔絲元件。圖3A的實施例顯示了相較於可為最右熔絲元件的第二熔絲元件120，第一熔絲元件115為最左熔絲元件。如上文相對於圖3A所描述的，第一熔絲壁305及第二熔絲壁310可用於容納熔絲熔斷製程期間的殘餘物且防止所述殘餘物污染其他區域。

圖4說明根據一些實施例的4 x 4熔絲單元陣列400中的熔絲單元的群組的佈局。如圖4中所展示，4 x 4熔絲單元陣列400可包括分別配置於第一象限405、第二象限410、第三象限415以及第四象限420中的4個熔絲單元的群組。舉例而言，4 x 4熔絲單元陣列400中的4個熔絲單元中的每一者具有如上文所描述的第一熔絲元件及第二熔絲元件。舉例而言，第一象限405可包括第一象限第一熔絲元件425及第一象限第二熔絲元件430。此外，第二象限410可包括第二象限第一熔絲元件435及第二象限第二熔絲元件440。第三象限415可包括第三象限第一熔絲元件445及第三象限第二熔絲元件450。此外，第四象限420可包括第四象限第一熔絲元件455及第四象限第二熔絲元件460。類似於上文相對於圖2A所描述，圖4中描述的第一熔絲元件及第二熔絲元件可以一定長度彼此相鄰且可彼此間隔寬度W。

本發明的實施例亦可包括多個熔絲壁。舉例而言，如圖4中所展示，4 x 4熔絲單元陣列400可安置於多個熔絲壁中的第一熔絲壁465與第二熔絲壁470之間。此外，多個熔絲壁中的第三熔絲壁475可將第一象限405及第二象限410與第三象限415及第四象限420隔開。類似於上文所描述的，多個熔絲壁(即，第一熔絲壁305、第二熔絲壁310以及第三熔絲壁475)可用於容納熔絲熔斷製程期間的殘餘物且防止所述殘餘物污染其他區域。

圖5說明根據本發明的一些實施例的4 x 4熔絲單元陣列500的佈局。如圖5中所展示，(即，圖4的)第一象限第一熔絲元件425及第二象限第一熔絲元件435可跨第一象限405及第二象限410連接(例如作為上部熔絲元件510)。類似地，(即，圖4的)第三象限第一熔絲元件445及第四象限第一熔絲元件455可跨第三象限415及第四象限420連接(例如作為下部熔絲元件520)。因此，上部熔絲元件510可包括在第一象限405及第二象限410的熔絲單元之間共用的第一熔絲元件。類似地，下部熔絲元件520具有可在第三象限415及第四象限420的熔絲單元之間共用的第一熔絲元件。

圖6是闡述用於使包括金屬熔絲結構的非揮發性記憶胞100程式化的根據本發明的實施例的方法600中所包含的一般操作的流程圖。下文將更詳細地描述用於實施方法600的操作的方式。

所說明的方法600在開始框605處開始並且繼續進行將第一電壓施加至非揮發性記憶胞100的字元線114的操作610，所述非揮發性記憶胞包括電晶體110及熔絲105。舉例而言，第一電壓可以是電晶體110的接通電壓，所述接通電壓可包括例如1.8伏。

根據操作610，其中將第一電壓施加至包括電晶體110及熔絲105的非揮發性記憶胞100的字元線114，所說明的方法600前進至將第二電壓施加至非揮發性記憶胞100的位元線119的操作620。舉例而言，第二電壓可包括VSS，所述VSS可為例如1.8伏與5伏之間的值。

在操作620中一旦將第二電壓施加至非揮發性記憶胞100的位元線119，方法600即可繼續操作630，其中回應於施加第一電壓及施加第二電壓而熔斷熔絲105。根據本發明的實施例，熔斷熔絲105包含使第一熔絲元件125與第二熔絲元件130之間的氧化物崩潰。舉例而言，熔絲105的熔絲元件可處於利用交疊及偏移來平行配置於相同金屬層中。相較於習知熔絲，根據本發明的實施例的熔絲105的熔絲元件的此配置亦可提供較低程式化電流(即，以熔斷dfuse)。舉例而言，用於根據本發明的實施例的熔絲105的程式化電流可小於1微安。在操作630中一旦回應於施加第一電壓及施加第二電壓而熔斷熔絲105，方法600隨後可在操作640處結束。

圖7說明根據本發明的一些實施例的對非揮發性記憶胞100進行程式化及讀取的實例。在程式化模式下，可根據上文相對於上述圖6所描述的製程來程式化非揮發性記憶胞100。在讀取模式下，字元線114可用於開啟電晶體110。若熔絲105尚未熔斷，則非揮發性記憶胞100讀取「0」(即，I_read大致為0)。若熔絲105已熔斷，則其可充當電阻器，且非揮發性記憶胞100讀取「1」(即，I_read大致為1微安)。

本發明的實施例可包含dfuse的金屬熔絲元件，所述金屬熔絲元件可處於利用交疊及偏移來平行配置於相同金屬層中。此配置可例如在可使用根據本發明的實施例的dfuse的ROM中提供縮減的熔絲面積。舉例而言，本發明的實施例可提供幾乎95%的面積的縮減。相較於習知熔絲，根據本發明的實施例的dfuse的金屬熔絲元件的前述配置亦可提供較低程式化電流(即，以熔斷dfuse)。相較於習知非揮發性記憶胞中所使用的程式化電流，藉由本發明的實施例提供的較低程式化電流又可實現較小電晶體大小(即，最小閘極長度)。

本發明的一實施例可包括熔絲。所述熔絲可包括第一熔絲元件及第二熔絲元件。第二熔絲元件可與第一熔絲元件以長度L相鄰。第二熔絲元件可與第一熔絲元件間隔寬度W。在一實施例中，所述第一熔絲元件及所述第二熔絲元件由導電材料製成。在一實施例中，所述導電材料包括金屬。在一實施例中，所述導電材料包括以下中的一者：矽化物、金屬以及矽化物與金屬的組合。在一實施例中，氧化物安置於所述第一熔絲元件與所述第二熔絲元件之間。在一實施例中，所述第一熔絲元件及所述第二熔絲元件相對於熔絲壁以水平定向配置。在一實施例中，所述第一熔絲元件及所述第二熔絲元件相對於熔絲壁以垂直定向配置。在一實施例中，所述第一熔絲元件及所述第二熔絲元件安置於積體電路的金屬零(M0)層中。在一實施例中，所述第一熔絲元件及所述第二熔絲元件安置於積體電路的金屬二(M2)層中。在一實施例中，所述第一熔絲元件及所述第二熔絲元件安置於第一熔絲壁與第二熔絲壁之間。在一實施例中，所述第一熔絲元件及所述第二熔絲元件安置於非揮發性記憶胞中。在一實施例中，所述第一熔絲元件連接至電晶體，所述電晶體包括金屬氧化物半導體場效電晶體(MOSFET)。在一實施例中，所述電晶體安置於積體電路的金屬零(M0)層下方。在一實施例中，所述電晶體是N型金屬氧化物半導體(NMOS)。在一實施例中，所述電晶體是P型金屬氧化物半導體(PMOS)。在一實施例中，所述第二熔絲元件連接至VDDQ。

本發明的另一實施例可包括分別配置於第一象限、第二象限、第三象限以及第四象限中的四個熔絲單元的群組。四個熔絲單元中的每一者可包括第一熔絲元件及第二熔絲元件。第二熔絲元件可與第一熔絲元件以長度L相鄰，且第二熔絲元件可與第一熔絲元件間隔寬度W。四個熔絲單元的群組可更包括多個熔絲壁。四個熔絲單元的群組可安置於多個熔絲壁中的第一熔絲壁與第二熔絲壁之間。多個熔絲壁中的第三熔絲壁可將第一象限及第二象限與第三象限及第四象限隔開。在一實施例中，所述第一象限的所述第一熔絲元件及所述第二象限的所述第一熔絲元件跨所述第一象限及所述第二象限連接，且其中所述第三象限的所述第一熔絲元件及所述第四象限的所述第一熔絲元件跨所述第三象限及所述第四象限連接。

本發明的又一實施例可包括一種用於使包括金屬熔絲結構的非揮發性記憶胞程式化的方法。本發明的實施例可包括：將第一電壓施加至非揮發性記憶胞的字元線，所述非揮發性記憶胞包括電晶體及熔絲；將第二電壓施加至記憶胞的位元線；以及回應於施加第一電壓及施加第二電壓而熔斷熔絲。熔斷熔絲可包括使第一熔絲元件與第二熔絲元件之間的氧化物崩潰。第二熔絲元件可與第一熔絲元件以長度L相鄰，且第二熔絲元件可與第一熔絲元件間隔寬度W。在一實施例中，熔斷所述熔絲包括利用小於1微安的電流熔斷所述熔絲。

前文概述若干實施例的特徵，從而使得本領域的技術人員可更佳地理解本發明的態樣。本領域的技術人員應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他製程及結構之基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本發明的精神及範疇，且本領域的技術人員可在不脫離本發明的精神及範疇的情況下在本文中作出各種改變、替代以及更改。

105‧‧‧熔絲

115‧‧‧第一熔絲元件

120‧‧‧第二熔絲元件

L‧‧‧長度

W‧‧‧寬度

Claims

一種半導體設備，包括：第一熔絲元件；第二熔絲元件，其中所述第二熔絲元件與所述第一熔絲元件以第一長度L相鄰，且其中所述第二熔絲元件與第一熔絲元件間隔寬度W，且所述第一熔絲元件具有大於所述第一長度L的第二長度；以及電晶體，連接至所述第一熔絲元件，其中所述電晶體設置在半導體層中，且所述第一熔絲元件和所述第二熔絲元件設置在所述半導體層上方的導電層中。
如申請專利範圍第1項所述的半導體設備，其中所述第一熔絲元件及所述第二熔絲元件由導電材料製成。
如申請專利範圍第1項所述的半導體設備，其中氧化物安置於所述第一熔絲元件與所述第二熔絲元件之間。
如申請專利範圍第1項所述的半導體設備，其中所述第一熔絲元件及所述第二熔絲元件相對於熔絲壁以水平定向或垂直定向配置。
如申請專利範圍第1項所述的半導體設備，其中所述第一熔絲元件及所述第二熔絲元件安置於積體電路的金屬零(M0)層中或金屬二(M2)層中。
如申請專利範圍第1項所述的半導體設備，其中所述第一熔絲元件及所述第二熔絲元件安置於第一熔絲壁與第二熔絲壁之間。
如申請專利範圍第1項所述的半導體設備，其中所述電晶體包括金屬氧化物半導體場效電晶體(MOSFET)。
如申請專利範圍第1項所述的半導體設備，其中所述第二熔絲元件連接至VDDQ。
一種半導體設備，包括：四個熔絲單元的群組，分別配置於第一象限、第二象限、第三象限以及第四象限中，所述四個熔絲單元中的每一者包括：第一熔絲元件，以及第二熔絲元件，其中所述第二熔絲元件與所述第一熔絲元件以第一長度L相鄰，且所述第一熔絲元件具有大於所述第一長度L的第二長度；以及多個熔絲壁，其中所述四個熔絲單元的群組安置於所述多個熔絲壁中的第一熔絲壁與第二熔絲壁之間，且其中所述多個熔絲壁中的第三熔絲壁將所述第一象限及所述第二象限與所述第三象限及所述第四象限隔開。
如申請專利範圍第9項所述的半導體設備，其中所述第一象限的所述第一熔絲元件及所述第二象限的所述第一熔絲元件跨所述第一象限及所述第二象限連接，且其中所述第三象限的所述第一熔絲元件及所述第四象限的所述第一熔絲元件跨所述第三象限及所述第四象限連接。
一種半導體設備的操作方法，包括：將第一電壓施加至非揮發性記憶胞的字元線，所述非揮發性記憶胞包括電晶體及熔絲，所述熔絲連接至不同於所述第一電壓的VDDQ，且所述熔絲包括：第一熔絲元件，以及第二熔絲元件，其中所述第二熔絲元件與所述第一熔絲元件以第一長度L相鄰，且其中所述第二熔絲元件與第一熔絲元件間隔寬度W，且所述第一熔絲元件具有大於所述第一長度L的第二長度；將第二電壓施加至所述記憶胞的位元線；以及回應於施加所述第一電壓及施加所述第二電壓而熔斷所述熔絲，其中熔斷所述熔絲包括使所述第一熔絲元件與所述第二熔絲元件之間的介電質崩潰，其中所述第一電壓為所述電晶體的接通電壓，且所述第二電壓為VSS。