TWI716771B - 驅動裝置 - Google Patents

Abstract

一種驅動裝置。第一級反相電路與第二級反相電路分別根據第一分壓控制信號與第二分壓控制信號產生第一輸出信號與第二輸出信號，其中第一輸出信號與第二輸出信號分別被輸出至第二級反相電路與第一級反相電路，以適當地控制第一級反相電路與第二級反相電路內上拉電路與下拉電路的電晶體的閘極電壓，使電晶體的源-汲極壓差能較為平均的被分配。

Description

驅動裝置

本發明是有關於一種電子裝置，且特別是有關於一種驅動裝置。

在一般的驅動器電路中常使用反相器電路來進行信號的反相或延遲。反相器電路可例如以多個串接的P型電晶體與多個串接的N型電晶體構成。多個串接的P型電晶體與多個串接的N型電晶體的閘極可耦接至同一輸入電壓，而於反相器電路的輸出端獲得反相電壓。然當反相器電路中串接的電晶體處於非導通狀態時，由於各電晶體的閘極電壓皆相同，造成串接的各個電晶體上的跨壓(亦即源極與汲極間的電壓差)有所差異，部份的電晶體將承受大部分的壓差，進而造成電晶體的壽命縮短以及漏電流的增加，此外亦可能造成電晶體的崩潰，而使得驅動器電路無法正常地驅動後級電路。

本發明的驅動裝置包括第一分壓電路、第二分壓電路、第一級反相電路以及第二級反相電路。第一分壓電路分壓第一輸入信號而產生第一分壓控制信號。第二分壓電路分壓第二輸入信號而產生第二分壓控制信號，其中第一輸入信號與第二輸入信互為反相。第一級反相電路耦接第一分壓電路，依據第一分壓控制信號產生第一輸出信號。第二級反相電路耦接第二分壓電路以及第一級反相電路，第二級反相電路依據第二分壓控制信號產生第二輸出信號以及第一驅動信號，其中第一輸出信號用來偏壓第二級反相電路，第二輸出信號用來偏壓第一級反相電路。

為讓本發明的特徵能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明的實施例的一種驅動裝置的示意圖，請參照圖1。驅動裝置包括信號輸入電路102、分壓電路104、分壓電路106、第一級反相電路108以及第二級反相電路110，分壓電路104耦接信號輸入電路102與第一級反相電路108，第二級反相電路110耦接分壓電路106與第一級反相電路108。信號輸入電路102可接收輸入信號Vin2，並反相輸入信號Vin2而產生輸入信號Vin1，其中輸入信號Vin1與輸入信號Vin2分別被提供至分壓電路104與分壓電路106。分壓電路104可分壓輸入信號Vin1而產生分壓控制信號Vd1，分壓電路106可分壓輸入信號Vin2而產生分壓控制信號Vd2。

另外，第一級反相電路108依據分壓控制信號Vd1產生輸出信號Vcon1，第二級反相電路110則依據分壓控制信號Vd2產生輸出信號Vcon2以及驅動信號Vout1。其中輸出信號Vcon1用以偏壓第二級反相電路110，輸出信號Vcon2用以偏壓第一級反相電路108，驅動信號Vout1則可用以驅動後級電路，例如射頻開關電路，然不以此為限。如此藉由第一級反相電路108與第二級反相電路110分別根據分壓控制信號Vd1與分壓控制信號Vd2產生輸出信號Vcon1與輸出信號Vcon2來控制第一級反相電路108與第二級反相電路110內電晶體的閘極電壓，可使第一級反相電路108與第二級反相電路110內的電晶體較為平均地分擔壓差，進而降低漏電流，避免電晶體的崩潰而使驅動裝置無法正常地驅動後級電路(例如射頻開關電路，然不以此為限)，以及延長電路使用壽命。

圖2是依照本發明另一實施例的一種驅動裝置的示意圖，請參照圖2。進一步來說，圖1實施例的第一級反相電路108與第二級反相電路110可如圖2所示，分別包括上拉電路以及下拉電路。如圖2所示，第一級反相電路108的上拉電路202耦接分壓電路104、下拉電路204以及下拉電路208，第二級反相電路110的上拉電路206耦接分壓電路106、下拉電路208以及下拉電路204。上拉電路202與上拉電路206可分別提供上拉路徑，並透過開啟或關閉上拉路徑來改變輸出信號Vcon1、輸出信號Vcon2以及Vout1的電壓值。另外，下拉電路204與下拉電路208可分別提供下拉路徑，並透過開啟或關閉下拉路徑來改變輸出信號Vcon1、輸出信號Vcon2以及Vout1電壓值。

詳細來說，圖2實施例的驅動裝置可例如以圖3實施例所示的電路來實施。在圖3實施例中，信號輸入電路102包括P型電晶體P1、P2以及N型電晶體M1、M2。P型電晶體P1、P2以及N型電晶體M1、M2串接於提供操作電壓Vdd的操作電壓端以及提供參考電位的參考電位端(其可例如為接地電位，然不以此為限)之間，P型電晶體P1、P2以及N型電晶體M1、M2耦接輸入信號Vin2，P型電晶體P1、P2以及N型電晶體M1、M2所構成的反相電路可產生與輸入信號Vin2反相的輸入信號Vin1。在另一實施例中，亦可省略P型電晶體P2以及N型電晶體M2，使信號輸入電路102包括串接於提供操作電壓Vdd的操作電壓端以及提供參考電位的參考電位端之間P型電晶體P1以及N型電晶體M1。

分壓電路104、分壓電路106、第一級反相電路108以及第二級反相電路110可例如以SOI製程或基體(Bulk) CMOS製程形成，然不以此為限。分壓電路104與分壓電路106可分別包括多個分壓元件，分壓電路104中的分壓元件串接於提供輸入信號Vin1的輸入信號端與提供參考電位的參考電位端之間，以分配輸入信號Vin1的電壓，分壓電路106中的分壓元件串接於提供輸入信號Vin2的輸入信號端與提供參考電位的參考電位端之間，以分配輸入信號Vin2的電壓，其中分壓元件可例如包括電阻、二極體或電晶體至少之其一，然不以此為限。在本實施例中，分壓電路104與分壓電路106分別包括電阻R1~R3以及電阻R4~R6。串接的電阻R1~R3可對輸入信號Vin1進行分壓而產生分壓電壓VdA~VdC(分壓電壓VdA~VdC為上述分壓控制信號Vd1所包括的電壓信號)，類似地，串接的電阻R4~R6可對輸入信號Vin2進行分壓而產生分壓電壓VdD~VdF(分壓電壓VdD~VdF為上述分壓控制信號Vd2所包括的電壓信號)。舉例來說，輸入信號Vin1的電壓可例如為0V而輸入信號Vin2的電壓可例如為3V，分壓電壓VdA~VdC為0V，分壓電壓VdD~VdF則可例如分別為3V、1.6V以及0V。其中，各分壓電壓的配置可由分壓元件中電阻的阻值、二極體的數量或是電晶體的尺寸來決定。

上拉電路以及下拉電路可分別包括第一導電型電晶體以及第二導電型電晶體，第一導電型電晶體以及第二導電型電晶體可例如包括金屬氧化物半導體電晶體、假晶高速電子移動電晶體或雙極接面電晶體至少其中之一，然不以此為限。例如在本實施例中，上拉電路202以及上拉電路206分別包括P型電晶體P3~P5與P型電晶體P6~P8，下拉電路204與下拉電路208可包括N型電晶體M3~M5與N型電晶體M6~M8，P型電晶體P3~P5、P6~P8與N型電晶體M3~M5、M6~M8彼此串接於提供操作電壓Vdd的操作電壓端與提供另一操作電壓Vss的操作電壓端之間，其中，操作電壓Vdd大於操作電壓Vss。其中上拉電路202中P型電晶體P3~P5的閘極分別接收分壓電壓VdA~VdC，而使P型電晶體P3~P5可分別於其源極提供輸出電壓Vc1~Vc3(輸出電壓Vc1~Vc3為上述輸出信號Vcon1所包括的電壓信號)。類似地，上拉電路206中P型電晶體P6~P8的閘極分別接收分壓電壓VdD~VdF，而使P型電晶體P6~P8可分別於其源極提供輸出電壓Vc4、Vc5以及驅動信號Vout1(輸出電壓Vc4、Vc5以及驅動信號Vout1為上述輸出信號Vcon2所包括的電壓信號)。也就是說，第二上拉電路206依據該第二分壓控制信號分壓電壓VdD~VdF上拉/產生第二輸出信號Vcon2(包括驅動信號Vout1)的電壓。此外，輸出電壓Vc1~Vc3可分別被提供至下拉電路208中N型電晶體M6~M8的閘極，而輸出電壓Vc4、Vc5以及驅動信號Vout1可分別被提供至下拉電路204中N型電晶體M3~M5的閘極，如此利用分壓電路104以及106適當地對輸入信號Vin1與Vin2進行分壓，並依據分壓得到的分壓電壓VdA~VdF來控制上拉電路202以及上拉電路206中P型電晶體P3~P8的閘極電壓，可進一步使上拉電路206以及下拉電路204中的電晶體的源-汲極間的電壓差相等，亦即可使上拉電路206以及下拉電路204中的電晶體平均地分擔壓差，而可避免電晶體的崩潰造成驅動裝置無法正常地驅動後級電路，並可降低漏電流，延長電晶體的壽命。此外，在另一實施例中，各個電晶體的源-汲極間壓差也可以不相等，亦即不會造成電晶體崩潰的壓差都是可被接受的。

舉例來說，當操作電壓Vdd的電壓為3V，操作電壓Vss的電壓為-2V，輸入信號Vin1的電壓為0V而輸入信號Vin2的電壓為3V，且R1~R6皆為1MΩ時，可使分壓電壓VdA~VdC為0V，而分壓電壓VdD~VdF則可例如分別為3V、1.6V以及0V。此時上拉電路202中的P型電晶體P3~P5的閘極分別受控於由輸入信號Vin1所分壓而來的分壓電壓VdA~VdC而處於導通狀態(亦即上拉電路202提供的上拉路徑被開啟)，而使得輸出電壓Vc1~Vc3等於3V。另外，下拉電路208中的N型電晶體M6~M8的閘極將受控於輸出電壓Vc1~Vc3而處於導通的狀態(亦即下拉電路208提供的下拉路徑被開啟)，也就是說下拉電路208的下拉路徑開啟與關閉與輸出電壓Vc1~Vc3以及輸入信號Vin1有關。上拉電路206中的P型電晶體P6~P8的閘極則分別受控於由輸入信號Vin2所分壓而來的分壓電壓VdD~VdF而處於關閉狀態(亦即上拉電路206提供的上拉路徑被關閉)，而使得輸出電壓Vc4、Vc5以及驅動信號Vout1分別等於1.6V、0V以及-2V。也就是說，在本實施例中，驅動信號Vout1與輸入信號Vin1同相且與輸入信號Vin2反相，因此驅動裝置實質上可為一反相器。此外，下拉電路204中的N型電晶體M3~M5的閘極則分別受控於輸出電壓Vc4、Vc5以及驅動信號Vout1而關閉下拉電路204所提供的下拉路徑，也就是說下拉電路204的下拉路徑開啟與關閉與輸出電壓Vc4、Vc5、驅動信號Vout1以及輸入信號Vin2有關。在本實施例中，由於上拉電路206中的P型電晶體P6~P8以及下拉電路204中的N型電晶體M3~M5的閘極皆受控於不同的電壓值，而可適當地調整P型電晶體P6~P8以及N型電晶體M3~M5的源-汲極間的電壓差，避免在上拉電路206的上拉路徑以及下拉電路204的下拉路徑關閉時，上拉電路206與下拉電路204中出現由部份的電晶體承受大部分的壓差的情形，而可避免電晶體的崩潰造成驅動裝置無法正常地驅動後級電路，有效降低漏電流，延長電路使用壽命。以此類推，當輸入電壓Vin1的電壓為3V而輸入電壓Vin2的電壓為0V時，也可利用分壓電路104以及106適當地對輸入信號Vin1與Vin2進行分壓，以使路徑關閉的上拉電路以及下拉電路中的電晶體平均地分擔壓差，相關細節在此不再贅述說明。

值得注意的是，在其它實施例中，驅動裝置並不限定為如上述實施例般僅具有兩級反相電路，驅動裝置亦可以具有更多級的反相電路。圖4是依照本發明另一實施例的驅動裝置的示意圖，圖4實施例與圖1實施例的不同之處在於，圖4實施例的驅動裝置更包括第三級反相電路402，其耦接第二級反相電路110。在本實施例中，第二級反相電路可依據分壓控制信號Vd2以及輸出信號Vcon1產生輸出信號Vcon2與Vcon3，第三級反相電路402可依據輸出信號Vcon2以及輸出信號Vcon3產生驅動信號Vout2，以驅動後級電路(例如射頻開關電路，然不以此為限)。類似地，如圖5所示，第三級反相電路402也可包括上拉電路502以及下拉電路504，上拉電路502與下拉電路504的共同接點產生驅動信號Vout2。上拉電路502可提供用以上拉驅動信號Vout2的電壓的上拉路徑，上拉電路502開啟或關閉用以上拉驅動信號Vout2的上拉路徑與輸入信號Vin1、Vin2以及輸出信號Vcon3有關。下拉電路504提供用以下拉驅動信號Vout2的電壓的下拉路徑，下拉電路504開啟或關閉用以下拉驅動信號Vout2的下拉路徑則是與輸入信號Vin2以及輸出信號Vcon2有關。

詳細來說，圖5實施例的驅動裝置可例如以圖6實施例所示的電路來實施。在圖6實施例中，輸入電路102、分壓電路104、分壓電路106、上拉電路202、上拉電路206、下拉電路204以及下拉電路208的實施方式於圖5相同，因此不再贅述。類似地，圖6實施例的上拉電路502以及下拉電路504可分別包括第一導電型電晶體以及第二導電型電晶體，第一導電型電晶體以及第二導電型電晶體可例如包括金屬氧化物半導體電晶體、假晶高速電子移動電晶體或雙極接面電晶體至少其中之一，然不以此為限。例如在本實施例中，上拉電路502以及下拉電路504分別包括P型電晶體P9~P11與N型電晶體M9~M11，彼此串接於提供操作電壓Vdd的操作電壓端與提供另一操作電壓Vss的操作電壓端之間。其中，P型電晶體P9~P11的閘極受控於驅動信號Vout1、輸出電壓Vc6以及輸出電壓Vc7(驅動信號Vout1、輸出電壓Vc6以及輸出電壓Vc7為上述輸出信號Vcon3所包括的電壓信號)，當下拉電路208中的N型電晶體M6~M8的下拉路徑被開啟時，驅動信號Vout1、輸出電壓Vc6以及輸出電壓Vc7的電壓將被下拉至操作電壓Vss，而使得上拉電路中502的P型電晶體P9~P11被導通，亦即上拉電路502提供的上拉路徑被開啟。此外，N型電晶體M9~M11的閘極則是受控於來自上拉電路206中電晶體所提供的輸出電壓Vc4~Vc5以及驅動信號Vout1(驅動信號Vout1、輸出電壓Vc4以及輸出電壓Vc5為上述輸出信號Vcon2所包括的電壓信號)而處於關閉狀態(亦即下拉電路504提供的下拉路徑被關閉)，也就是說上拉電路502的上拉路徑開啟與關閉與輸出電壓Vc6、Vc7、驅動信號Vout1以及輸入信號Vin1、Vin2有關，而下拉電路504的下拉路徑開啟與關閉與輸出電壓Vc4、Vc5、驅動信號Vout1以及輸入信號Vin2有關，其中驅動信號Vout1為輸出信號Vcon2、Vcon3所共有，也就是說在本實施例中輸出信號Vcon2、Vcon3皆包括驅動信號Vout1。由上述實施例可知，當下拉電路504中的下拉路徑被關閉時，藉由分壓電路106的分壓可適當地調整輸出電壓Vc4~Vc5以及驅動信號Vout1的電壓值，使N型電晶體M9~M11源-汲極間的電壓差能平均地分擔，而不會有部份的電晶體承受大部分的壓差的情形。延續圖3實施例所舉的例子，當操作電壓Vdd為3V，操作電壓Vss為-2V，輸入信號Vin1的電壓為0V而輸入信號Vin2的電壓為3V時，驅動信號Vout1、輸出電壓Vc6以及輸出電壓Vc7的電壓值將為-2V，而驅動信號Vout2的電壓值將為3V，以驅動後級電路。也就是說，在本實施例中，驅動信號Vout2與輸入信號Vin1反相且與輸入信號Vin2同相，因此驅動裝置實質上可為一反相器。

綜上所述，本發明的實施例利用分壓電路適當地對輸入電壓進行分壓，並依據分壓得到的分壓電壓來控制反相電路中上拉電路以及下拉電路中電晶體的閘極電壓，即使在驅動裝置具有更多級反相電路的情形下，仍可使各級反相電路中路徑被關閉的上拉電路以及下拉電路中的電晶體的源-汲極間的電壓差較為接近或相等，亦即可使電晶體較為平均地分擔壓差，而減少部份的電晶體承受較大的壓差的情況，可避免電晶體的崩潰造成驅動裝置無法正常地驅動後級電路，並可降低漏電流，延長電晶體的壽命。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

102:信號輸入電路104、106:分壓電路108:第一級反相電路110:第二級反相電路202、206、502:上拉電路204、208、504:下拉電路402:第三級反相電路Vin1、Vin2:輸入信號Vd1、Vd2:分壓控制信號Vcon1~Vcon3:輸出信號Vout1、Vout2:驅動信號P1~P11:P型電晶體M1~M11:N型電晶體R1~R6:電阻VdA~VdF:分壓電壓Vdd、Vss:操作電壓Vc1~Vc7:輸出電壓

圖1是依照本發明一實施例的一種驅動裝置的示意圖。 圖2是依照本發明另一實施例的一種驅動裝置的示意圖。 圖3是依照本發明另一實施例的一種驅動裝置的示意圖。 圖4是依照本發明另一實施例的一種驅動裝置的示意圖。 圖5是依照本發明另一實施例的一種驅動裝置的示意圖。 圖6是依照本發明另一實施例的一種驅動裝置的示意圖。

102:信號輸入電路

104、106:分壓電路

108:第一級反相電路

110:第二級反相電路

Vin1、Vin2:輸入信號

Vd1、Vd2:分壓控制信號

Vcon1~Vcon2:輸出信號

Vout1:驅動信號

Claims (20)

1. 一種驅動裝置，包括：一第一分壓電路，分壓一第一輸入信號而產生一第一分壓控制信號，該第一輸入信號於一第一電壓以及一第二電壓間切換；一第二分壓電路，分壓一第二輸入信號而產生一第二分壓控制信號，其中該第一輸入信號與該第二輸入信號互為反相；一第一級反相電路，耦接該第一分壓電路，依據該第一分壓控制信號產生一第一輸出信號；以及一第二級反相電路，耦接該第二分壓電路以及該第一級反相電路，該第二級反相電路依據該第二分壓控制信號產生一第二輸出信號以及一第一驅動信號，其中該第一輸出信號用來偏壓該第二級反相電路，該第二輸出信號用來偏壓該第一級反相電路。
2. 如申請專利範圍第1項所述的驅動裝置，其中該第二級反相電路還依據該第二分壓控制信號以及該第一輸出信號產生一第三輸出信號，該驅動裝置還包括：一第三級反相電路，耦接該第二級反相電路，依據該第二輸出信號以及該第三輸出信號產生一第二驅動信號。
3. 如申請專利範圍第2項所述的驅動裝置，其中該第三級反相電路輸出該第二驅動信號至一射頻開關電路。
4. 如申請專利範圍第1項所述的驅動裝置，其中該第一級反相電路包括：一第一上拉電路，耦接該第一分壓電路，依據該第一分壓控 制信號產生該第一輸出信號的電壓；以及一第一下拉電路，耦接該第一上拉電路與該第二級反相電路，該第一下拉電路所提供的一第一下拉路徑的開啟與關閉關聯於該第二輸入信號。
5. 如申請專利範圍第4項所述的驅動裝置，其中該第二級反相電路包括：一第二上拉電路，耦接該第二分壓電路與該第一下拉電路，依據該第二分壓控制信號產生該第二輸出信號與該第一驅動信號的電壓；以及一第二下拉電路，耦接該第二上拉電路與該第一上拉電路，其中該第二上拉電路與該第二下拉電路的共同接點產生該第一驅動信號，該第二下拉電路所提供的一第二下拉路徑的開啟與關閉關聯於該第一輸入信號。
6. 如申請專利範圍第5項所述的驅動裝置，其中該第一分壓控制信號包括多個第一分壓電壓，該第二分壓控制信號包括多個第二分壓電壓，該第一輸出信號包括多個第一控制電壓，該第二輸出信號包括多個第二輸出電壓，該第一上拉電路以及該第二上拉電路分別包括串接的多個第一導電型電晶體，該第一下拉電路以及該第二下拉電路分別包括串接的多個第二導電型電晶體，其中該第一上拉電路包括的該些第一導電型電晶體的導通狀態分別受控於對應的該些第一分壓電壓而產生該些第一輸出電壓，該第二上拉電路包括的該些第一導電型電晶體的導通狀態分別受控 於對應的該些第二分壓電壓而產生該些第二輸出電壓，該第一下拉電路包括的該些第二導電型電晶體的導通狀態分別受控於對應的該些第二輸出電壓，該第二下拉電路包括的該些第二導電型電晶體的導通狀態分別受控於對應的該些第一輸出電壓。
7. 如申請專利範圍第6項所述的驅動裝置，其中該第一分壓電路包括多個第一分壓元件，該些第一分壓元件串接於該第一級反相電路的一輸入端與一參考電位端之間，以分配該第一輸入信號的電壓而產生該些第一分壓電壓，該第二分壓電路包括多個第二分壓元件，該些第二分壓元件串接於該第二級反相電路的一輸入端與一參考電位端之間，以分配該第二輸入信號的電壓而產生該些第二分壓電壓。
8. 如申請專利範圍第7項所述的驅動裝置，其中該些分壓元件包括電阻、二極體或電晶體至少之其一。
9. 如申請專利範圍第6項所述的驅動裝置，其中該些第一導電型電晶體以及該些第二導電型電晶體包括金屬氧化物半導體電晶體、假晶高速電子移動電晶體或雙極接面電晶體。
10. 如申請專利範圍第5項所述的驅動裝置，其中該第二下拉電路還依據該第一輸出信號產生一第三輸出信號，該驅動裝置還包括：一第三級反相電路，包括：一第三上拉電路，耦接該第二下拉電路；以及一第三下拉電路，耦接該第三上拉電路與該第二上拉 電路，其中該第三上拉電路與該第三下拉電路的共同接點產生該第二驅動信號，該第三下拉電路所提供的一第三下拉路徑的開啟與關閉關聯於該第一輸入信號與該第二輸入信號，該第三下拉電路所提供的一第三下拉路徑的開啟與關閉關聯於該第一輸入信號與該第二輸入信號。
11. 如申請專利範圍第10項所述的驅動裝置，其中該第一分壓控制信號包括多個第一分壓電壓，該第二分壓控制信號包括多個第二分壓電壓，該第一輸出信號包括多個第一輸出電壓，該第二輸出信號包括多個第二輸出電壓，該第三輸出信號包括多個第三輸出電壓，該第一上拉電路、該第二上拉電路以及該第三上拉電路分別包括串接的多個第一導電型電晶體，該第一下拉電路、該第二下拉電路以及該第三下拉電路分別包括串接的多個第二導電型電晶體，其中該第一上拉電路包括的該些第一導電型電晶體的導通狀態分別受控於對應的該些第一分壓電壓而產生該些第一輸出電壓，該第二上拉電路包括的該些第一導電型電晶體的導通狀態分別受控於對應的該些第二分壓電壓而產生該些第二輸出電壓，該第一下拉電路包括的該些第二導電型電晶體的導通狀態分別受控於對應的該些第二輸出電壓，該第二下拉電路包括的該些第二導電型電晶體的導通狀態分別受控於對應的該些第一輸出電壓而產生該些第三輸出電壓，該第三上拉電路包括的該些第一導電型電晶體的導通狀態分別受控於對應的該些第三輸出電壓，該第三下拉電路包括的該些第二導電型電晶體的導通狀態分 別受控於對應的該些第二輸出電壓。
12. 如申請專利範圍第11項所述的驅動裝置，其中該第一分壓電路包括多個第一分壓元件，該些第一分壓元件串接於該第一級反相電路的一輸入端與一參考電位端之間，以分配該第一輸入信號而產生該些第一分壓電壓，該第二分壓電路包括多個第二分壓元件，該些第二分壓元件串接於該第二級反相電路的一輸入端與一參考電位端之間，以分配該第二輸入信號的電壓而產生該些第二分壓電壓。
13. 如申請專利範圍第12項所述的驅動裝置，其中該些分壓元件包括電阻、二極體或電晶體至少之其一。
14. 如申請專利範圍第11項所述的驅動裝置，其中該些第一導電型電晶體以及該些第二導電型電晶體包括金屬氧化物半導體電晶體、假晶高速電子移動電晶體或雙極接面電晶體。
15. 如申請專利範圍第1項所述的驅動裝置，其中該第二級反相電路輸出該第一驅動信號至一射頻開關電路。
16. 如申請專利範圍第1項所述的驅動裝置，還包括：一信號輸入電路，其輸出端耦接該第一分壓電路，該信號輸入電路將該第二輸入信號反相而產生該第一輸入信號。
17. 如申請專利範圍第16項所述的驅動裝置，其中該信號輸入電路包括：一P型電晶體；以及一N型電晶體； 其中，該P型電晶體以及該N型電晶體串接於一操作電壓端與一參考電位端之間，該P型電晶體以及該N型電晶體的閘極接收該第二輸入信號，該P型電晶體以及該N型電晶體的共同接點產生該第一輸入信號。
18. 如申請專利範圍第1項所述的驅動裝置，其中該第一分壓電路、該第二分壓電路、該第一級反相電路以及該第二級反相電路為以SOI製程或基體CMOS製程形成。
19. 如申請專利範圍第1項所述的驅動裝置，其中該第一驅動信號與該第一輸入信號同相且與該第二輸入信號反相。
20. 如申請專利範圍第2項所述的驅動裝置，其中該第二驅動信號與該第一輸入信號反相且與該第二輸入信號同相。

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