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TWI716219B - 玻璃基板上的非揮發性記憶體 - Google Patents

玻璃基板上的非揮發性記憶體 Download PDF

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TWI716219B
TWI716219B TW108145107A TW108145107A TWI716219B TW I716219 B TWI716219 B TW I716219B TW 108145107 A TW108145107 A TW 108145107A TW 108145107 A TW108145107 A TW 108145107A TW I716219 B TWI716219 B TW I716219B
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李允翔
柳星舟
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力旺電子股份有限公司
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Abstract

一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板上，其中該第一多晶矽層包括一第一源/汲極、一通道區域與一第二源/汲極，且該通道區域位於該第一源/汲極與該第二源/汲極之間；一第二多晶矽層，位於該玻璃基板上該通道區域的側邊，並作為一浮動閘極；一介電層，覆蓋該第一多晶矽層與該第二多晶矽層；一耦合閘極，形成於該第二多晶矽層上方的該介電層上；以及一選擇閘極，形成於該通道區域上方的該介電層上；其中，該第一源/汲極連接至一源極線、該第二源/汲極連接至一位元線、該耦合閘極連接至一控制線、該選擇閘極連接至一字元線。

Description

玻璃基板上的非揮發性記憶體
本發明是有關於一種非揮發性記憶體，且特別是有關於一種形成於玻璃基板上的非揮發性記憶體。
由於顯示面板的製造技術日新月異，現今的顯示面板製程技術已經可在玻璃基板(glass substrate)上製作出觸控感測元件(touch sensor)、指紋感測元件(fingerprint sensor)等等。因此，顯示面板除了可以作為顯示螢幕外，更可以整合觸控功能以及指紋辨識功能。
眾所週知，任何半導體電路在運作過程中皆需要記憶體來永久性地或者暫時性地儲存資料。而利用顯示面板製程技術在玻璃機板上製造出非揮發性記憶體即為本發明所欲達成的目的。
本發明係有關於一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板上，其中該第一多晶矽層包括一第一源/汲極、一通道區域與一第二源/汲極，且該通道區域位於該第一源/汲極與該第二源/汲極之間；一第二多晶矽層，位於該玻璃基板上該通道區域的側 邊，並作為一浮動閘極；一介電層，覆蓋該第一多晶矽層與該第二多晶矽層；一耦合閘極，形成於該第二多晶矽層上方的該介電層上；以及一選擇閘極，形成於該通道區域上方的該介電層上；其中，該第一源/汲極連接至一源極線、該第二源/汲極連接至一位元線、該耦合閘極連接至一控制線、該選擇閘極連接至一字元線。
本發明係有關於一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板上，其中該第一多晶矽層包括一第一源/汲極、一第一通道區域、一第二源/汲極、一第二通道區域與一第三源/汲極，該第一通道區域位於該第一源/汲極與該第二源/汲極之間，且該第二通道區域位於該第二源/汲極與該第三源/汲極之間；一第二多晶矽層，位於該玻璃基板上該第一通道區域的側邊，並作為一浮動閘極；一介電層，覆蓋該第一多晶矽層與該第二多晶矽層；以及一選擇閘極，形成於該第二通道區域上方的該介電層上；其中，該第一源/汲極連接至一源極線、該第三源/汲極連接至一位元線、該選擇閘極連接至一字元線。
本發明係有關於一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板上，其中該第一多晶矽層包括一第一源/汲極、一通道區域與一第二源/汲極，且該通道區域位於該第一源/汲極與該第二源/汲極之間；一介電層，覆蓋該第一多晶矽層；一第一反熔絲閘極，形成於該第一源/汲極上方的該介電層上；以及一選擇閘極，形成於該通道區域上方的該介電層上；其中，該第一反熔絲閘極連接至一第一反熔絲控制線、該第二源/汲極連接至一位元線、該選擇閘極連接至一字元線。
本發明係有關於一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板上，其中該第一多晶矽層包括一第一源/汲極、一第一通道區域、一第二源/汲極、一第二通道區域與一第三源/汲極，該第一通道區域位於該第一源/汲極與該第二源/汲極之間，且該第二通道區域位於該第二源/汲極與該第三源/汲極之間；一介電層，覆蓋該第一多晶矽層；一選擇閘極，形成於該第二通道區域上方的該介電層上；一跟隨閘極，形成於該第一通道區域上方的該介電層上；以及一反熔絲閘極，形成於該第一源/汲極上方的該介電層上；其中，該反熔絲閘極連接至一反熔絲控制線、該第三源/汲極連接至一位元線、該選擇閘極連接至一字元線、該跟隨閘極連接至一跟隨線。
本發明係有關於一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板上，其中該第一多晶矽層包括一第一源/汲極與一通道區域；一介電層，覆蓋該第一多晶矽層，其中該通道區域上方的該介電層區分為一第一部分介電層與一第二部分介電層，該第一部分介電層的厚度小於該第二部分介電層的厚度；以及一選擇閘極，形成於該通道區域上方的該介電層上，且覆蓋於該第一部分介電層與該第二部分介電層；其中，該第一源/汲極連接至一位元線、該選擇閘極連接至一字元線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100、200、300、400、500、600:玻璃基板
110、210:浮動閘極
112、212、312、412、512、612、612a、612b:介電層
116:耦合閘極
120、220、310、510、610:多晶矽層
120a、120c、220a、220c、220e、310a、310c、410a、410c:源/汲極
510a、510c、510e、610b:源/汲極
120b、220b、220d、310b、410b、510b、510d、610a:通道區域
126、226、316、416、518、614:選擇閘極
314、414、418、514:反熔絲閘極
516:跟隨閘極
第1A圖至第1C圖為本發明第一實施例非揮發性記憶體的製作流程。
第2A圖至第2E圖為第一實施例非揮發性記憶體進行編程動作、抹除動作、讀取動作時的偏壓與運作示意圖。
第3A圖至第3C圖為本發明非揮發性記憶體的第二實施例的製作流程。
第4A圖至第4D圖為第二實施例非揮發性記憶體進行編程動作、讀取動作時的偏壓與運作示意圖。
第5A圖至第5C圖為本發明非揮發性記憶體的第三實施例的製作流程與等效電路。
第6A圖至第6D圖為第三實施例非揮發性記憶體進行編程動作、讀取動作時的偏壓與運作示意圖。
第7A圖與7B圖為本發明非揮發性記憶體的第四實施例與等效電路。
第8A圖至第8C圖為本發明非揮發性記憶體的第五實施例的製作流程與等效電路。
第9A圖至第9D圖為第五實施例非揮發性記憶體進行編程動作、讀取動作時的偏壓與運作示意圖。
第10A圖至第10D圖為本發明非揮發性記憶體的第六實施例的製作流程與等效電路。
第11A圖至第11D圖為第六實施例非揮發性記憶體進行編程動作、讀取動作時的偏壓與運作示意圖。
請參照第1A圖至第1C圖，其所繪示為本發明第一實施例非揮發性記憶體的製作流程。如第1A圖所示，在玻璃基板100上定義二個分離的區域，並在二區域中形成多晶矽層(poly-silicon)110、120。其中，多晶矽層110作為浮動閘極(floating gate)。接著，在多晶矽層120上定義三個區域120a、120b、120c，並對區域120a與120c進行n型摻雜製程後，形成第一源/汲極(source/drain)120a，通道區域(channel region)120b、第二源/汲極120c。其中，通道區域120b位於第一源/汲極120a與第二源/汲極120c之間。當然，在其他的實施例中，也可以對區域120a與120c進行p型摻雜製程，並形成第一源/汲極120a與第二源/汲極120c。
接著，形成一介電層112覆蓋於二個多晶矽層110、120。亦即，介電層112覆蓋於浮動閘極110、第一源/汲極120a，通道區域120b、第二源/汲極120c。其中，介電層112的材質可為二氧化矽(SiO2)。
如第1B圖所示，在通道區域120b上方形成一選擇閘極(select gate)126，並在浮動閘極116上方形成一耦合閘極(coupling gate)116後，即完成本發明第一實施例的非揮發性記憶體。當然，在後續的製程中，可將第一源/汲極120a連接至源極線(source line，SL)，將第二源/汲極120c連接至位元線(bit line，BL)，將選擇閘極126連接至字元線(word line，WL)，將耦合閘極116連接至控制線(control line，CL)。
請參照第1B圖與第1C圖，將第1B圖之非揮發性記憶體沿著虛線A1與A2的剖面圖可知，浮動閘極110被介電層112所覆蓋，且耦合閘極116形成介電層112上並位於浮動閘極110上方。
另外，將第1B圖之非揮發性記憶體沿著虛線B1與B2的剖面圖可知，第一源/汲極120a、通道區域120b與第二源/汲極120c被介電層112所覆蓋，且選擇閘極126形成於介電層112上並位於通道區域120b上方。
根據本發明的第一實施例，浮動閘極110位於玻璃基板100上，通道區域120b的側邊。並且，對源極線SL、位元線BL、字元線WL、控制線CL提供適當的偏壓後，可對非揮發性記憶體進行編程動作(program action)、抹除動作(erase action)與讀取動作(read action)。
請參照第2A圖，其為第一實施例非揮發性記憶體進行編程動作、抹除動作、讀取動作時的偏壓示意圖。請參照第2B圖，其所繪示為編程動作時，載子(carrier)在第一實施例非揮發性記憶體中的移動示意圖。在第2B圖中僅繪示浮動閘極110、第一源/汲極120a、通道區域120b與第二源/汲極120c，其餘部分未繪示。
於編程動作(PGM)時，字元線WL接收第一開啟電壓Von1，控制線CL接收耦合電壓(coupling voltage，Vc)，位元線BL接收第一電壓Vd，源極線SL接收接地電壓0V。因此，通道區域120b會開啟(turn on)，非揮發性記憶體中產生一編程電流(program current，Ip)，由位元線BL經由第二源/汲極120c、通道區域120b、第一源/汲極120a至源極線SL。
另外，由於控制線CL接收耦合電壓Vc，所以耦合閘極116上的耦合電壓Vc可吸引通道區域12b中的熱載子(hot carrier)產生通道熱電子注入效應(channel hot electron injection)，使得熱載子經由介電層112注入(inject)側邊的浮動閘極110。此時，浮動閘極110累積許多熱載子， 可視為第一儲存狀態(例如“1”)。另外，浮動閘極110未累積熱載子時，可視為第二儲存狀態(例如“0”)。其中，熱載子可為電子。
請參照第2C圖，其所繪示為抹除動作時，載子在第一實施例非揮發性記憶體中的移動示意圖。於抹除動作(ERS)時，字元線WL接收接地電壓0V，控制線CL接收抹除電壓(erase voltage，Vee)，位元線BL接收接地電壓0V，源極線SL接收接地電壓0V。因此，儲存在浮動閘極110的熱載子產生FN穿隧效應(FN tunneling)，使得熱載子退出(eject)浮動閘極110。亦即，熱載子由浮動閘極110經由介電層112、耦合閘極116至控制線CL並離開非揮發性記憶體。
請參照第2D圖與第2E圖，其所繪示為第一實施例非揮發性記憶體進行讀取動作時的示意圖。於讀取動作(Read)時，字元線WL接收第二開啟電壓Von2，控制線CL接收接地電壓0V，位元線BL接收接地電壓0V，源極線SL接收讀取電壓Vr。
如第2D圖所示，由於浮動閘極110中沒有儲存熱載子，因此通道區域120b會開啟，非揮發性記憶體中產生較大的第一讀取電流(read current，Ir1)，由位元線BL經由第二源/汲極120c、通道區域120b、第一源/汲極120a至源極線SL。
如第2E圖所示，由於浮動閘極110中儲存熱載子，因此造成通道區域120b無法完全開啟或者幾乎關閉，使得非揮發性記憶體中產生較小的第二讀取電流Ir2，由位元線BL經由第二源/汲極120c、通道區域120b、第一源/汲極120a至源極線SL。
換言之，進行讀取動作時，根據非揮發性記憶體所產生的讀取電流的大小即可判定非揮發性記憶體的儲存狀態。舉例來說，提供一參考電流Iref，其大小介於第一讀取電流Ir1與第二讀取電流Ir2之間。當讀取電流大於參考電流Iref時，確定浮動閘極110中未儲存熱載子，並判斷非揮發性記憶體的為第二儲存狀態(例如“0”)。反之，當讀取電流小於參考電流Iref時，確定浮動閘極110中儲存熱載子，並判斷非揮發性記憶體的為第一儲存狀態(例如“1”)。
由以上的說明可知，本發明第一實施例的非揮發性記憶體可以進行編程動作、抹除動作與讀取動作。因此，本發明第一實施例的非揮發性記憶體為一種多次編程(multi-times programming)的非揮發性記憶體，簡稱MTP非揮發性記憶體。
請參照第3A圖至第3C圖，其所繪示為本發明非揮發性記憶體的第二實施例的製作流程。如第3A圖所示，在玻璃基板200上定義二個分離的區域，並在二區域中形成多晶矽層(poly-silicon)210、220。其中，多晶矽層210作為浮動閘極(floating gate)。接著，在多晶矽層220上定義五個區域220a、220b、220c、220d、220e，並對區域220a、220c與220e進行n型摻雜製程後，形成第一源/汲極220a、第一通道區域220b、第二源/汲極220c、第二通道區域220d、第三源/汲極220e。其中，第一通道區域220b位於第一源/汲極220a與第二源/汲極220c之間，第二通道區域220d位於第二源/汲極220c與第三源/汲極220e之間。當然，在其他的實施例中，也可以對區域220a、220c與220e進行p型摻雜製程，並形成第一源/汲極220a、第二源/汲極220c、與第三源/汲極220e。
接著，形成一介電層212覆蓋於二個多晶矽層210、220。亦即，介電層212覆蓋於浮動閘極210、第一源/汲極220a、第一通道區域220b、第二源/汲極220c、第二通道區域220d、第三源/汲極220e。其中，介電層212的材質可為二氧化矽(SiO2)。
如第3B圖所示，在第二通道區域220d上方形成一選擇閘極226後，即完成本發明第二實施例的非揮發性記憶體。當然，在後續的製程中，可將第一源/汲極220a連接至源極線SL，將第三源/汲極220e連接至位元線BL，將選擇閘極226連接至字元線WL。
請參照第3B圖與第3C圖，將第3B圖之非揮發性記憶體沿著虛線C1與C2的剖面圖可知，浮動閘極210被介電層212所覆蓋。
另外，將第3B圖之非揮發性記憶體沿著虛線D1與D2的剖面圖可知，第一源/汲極220a、第一通道區域220b、第二源/汲極220c、第二通道區域220d與第三源/汲極220e被介電層212所覆蓋，且選擇閘極226形成於介電層212上並位於第二通道區域220d上方。
根據本發明的第二實施例，浮動閘極210位於玻璃基板200上，第一通道區域220b的側邊。並且，對源極線SL、位元線BL、字元線WL提供適當的偏壓後，可對非揮發性記憶體進行編程動作與讀取動作。
請參照第4A圖，其為第二實施例非揮發性記憶體進行編程動作、讀取動作時的偏壓示意圖。請參照第4B圖，其所繪示為編程動作時，載子(carrier)在第二實施例非揮發性記憶體中的移動示意圖。在第4B圖中僅繪示浮動閘極210、第一源/汲極220a、第一通道區域220b、第二源/汲極220c、第二通道區域220d與第三源/汲極220e，其餘部分未繪示。
於編程動作(PGM)時，字元線WL接收第一開啟電壓Von1，位元線BL接收第一電壓Vd，源極線SL接收接地電壓0V。因此，第二通道區域220d開啟，非揮發性記憶體中產生一編程電流Ip，由位元線BL經由第三源/汲極220e、第二通道區域220d、第二源/汲極220c、第一通道區域220b、第一源/汲極220a至源極線SL。
另外，第一通道區域220b產生通道熱電子注入效應(channel hot electron injection)，使得熱載子經由介電層212注入側邊的浮動閘極210。此時，浮動閘極210累積許多熱載子，可視為第一儲存狀態(例如“1”)。另外，浮動閘極210未累積熱載子時，可視為第二儲存狀態(例如“0”)。其中，熱載子可為電子。
請參照第4C圖與第4D圖，其所繪示為第二實施例非揮發性記憶體進行讀取動作時的示意圖。於讀取動作(Read)時，字元線WL接收第二開啟電壓Von2，位元線BL接收接地電壓0V，源極線SL接收讀取電壓Vr。
如第4C圖所示，由於浮動閘極210中沒有儲存熱載子，因此第二通道區域220d開啟，非揮發性記憶體中產生較大的第一讀取電流Ir1，由位元線BL經由第三源/汲極220e、第二通道區域220d、第二源/汲極220c、第一通道區域220b與第一源/汲極220a至源極線SL。
如第4D圖所示，由於浮動閘極210中儲存熱載子，因此造成第二通道區域220b無法完全開啟或者幾乎關閉，使得非揮發性記憶體中產生較小的讀取電流Ir2，由位元線BL經由第三源/汲極220e、第二通道區域 220d、第二源/汲極220c、第一通道區域220b與第一源/汲極220a至源極線SL。
換言之，進行讀取動作時，根據非揮發性記憶體所產生的讀取電流的大小即可判定非揮發性記憶體的儲存狀態。舉例來說，提供一參考電流Iref，其大小介於第一讀取電流Ir1與第二讀取電流Ir2之間。當讀取電流大於參考電流Iref時，確定浮動閘極110中未儲存熱載子，並判斷非揮發性記憶體的為第二儲存狀態(例如“0”)。反之，當讀取電流小於參考電流Iref時，確定浮動閘極110中儲存熱載子，並判斷非揮發性記憶體的為第一儲存狀態(例如“1”)。
由以上的說明可知，本發明第二實施例的非揮發性記憶體可以進行編程動作與讀取動作。因此，本發明第一實施例的非揮發性記憶體為一種一次編程(one-time programming)的非揮發性記憶體，簡稱OTP非揮發性記憶體。
當然，稍微修改第二實施例的非揮發性記憶體也可以成為MTP揮發性記憶體。舉例來說，在浮動閘極210的上方形成一耦合閘極，並連接至一控制線CL。而參考第2A圖對控制線CL所提供的偏壓，則第二實施例的非揮發性記憶體也可以進行抹除動作，並成為MTP非揮發性記憶體。
請參照第5A圖與第5B圖，其所繪示為本發明第三實施例非揮發性記憶體的製作流程。第5C圖為第三實施例非揮發性記憶體的等效電路。
如第5A圖所示，在玻璃基板300上形成多晶矽層310。接著，在多晶矽層310上定義三個區域310a、310b、310c，並對區域310a、310c進行n型摻雜製程後，形成第一源/汲極310a、通道區域310b、第二源/汲極310c。其中，通道區域310b位於第一源/汲極310a與第二源/汲極310c之間。當然，在其他的實施例中，也可以對區域310a與310c進行p型摻雜製程，並形成第一源/汲極310a、第二源/汲極310c。
如第5B圖所示，形成一介電層312覆蓋於多晶矽層310。亦即，介電層312覆蓋於第一源/汲極310a、通道區域310b、第二源/汲極310c。其中，介電層312的材質可為二氧化矽(SiO2)。
接著，在通道區域310b上方形成一選擇閘極316且在第一源/汲極310a上方形成一反熔絲閘極(antifuse gate)314後，即完成本發明第三實施例的非揮發性記憶體。當然，在後續的製程中，可將反熔絲閘極314連接至反熔絲控制線(antifuse control line，AF)，將第二源/汲極310c連接至位元線BL，將選擇閘極316連接至字元線WL。
如第5C圖所示，選擇閘極316、第一源/汲極310a、通道區域310b、第二源/汲極310c形成選擇電晶體Ms。而反熔絲閘極314與第一源/汲極310a形成一反熔絲電晶體Ma。
根據本發明的第三實施例，對位元線BL、字元線WL與反熔絲控制線AF提供適當的偏壓後，可對非揮發性記憶體進行編程動作與讀取動作。
請參照第6A圖，其為第三實施例非揮發性記憶體進行編程動作、讀取動作時的偏壓示意圖。請參照第6B圖，其所繪示為第三實施例非揮發性記憶體編程動作示意圖。
於編程動作(PGM)時，字元線WL接收第一開啟電壓Von1，位元線BL接收接地電壓0V，反熔絲控制線AF接收編程電壓(program voltage，Vp)。因此，通道區域310b開啟，使得位元線BL所接收的0V傳遞至第一源/汲極220a。另外，由於反熔絲閘極314接收反熔絲控制線AF的編程電壓Vp，所以反熔絲閘極314與第一源/汲極220a之間的介電層312承受的電壓應力為編程電壓Vp，使得介電層312破裂(rupture)。
基本上，反熔絲電晶體Ma的閘極氧化層破裂時，反熔絲閘極314與第一源/汲極310a之間會呈現低電阻狀態，可視為第一儲存狀態(例如“1”)。另外，反熔絲電晶體Ma的閘極氧化層未破裂時，反熔絲閘極314與第一源/汲極310a之間會呈現高電阻狀態，可視為第二儲存狀態(例如“0”)。
請參照第6C圖與第6D圖，其所繪示為第三實施例非揮發性記憶體進行讀取動作時的示意圖。於讀取動作(Read)時，字元線WL接收第二開啟電壓Von2，位元線BL接收接地電壓0V，反熔絲控制線AF接收讀取電壓Vr。其中，讀取電壓Vr遠小於編程電壓Vp，例如編程電壓Vp為12V，讀取電壓Vr為0.8V。
如第6C圖所示，由於反熔絲電晶體Ma的閘極氧化層破裂，反熔絲閘極314與第一源/汲極310a之間會呈現低電阻狀態，因此非揮發性記憶體中產生較大的第一讀取電流Ir1，由反熔絲控制線AF經由反熔絲閘極 314、破裂的介電層312、第一源/汲極310a、通道區域310b與第二源/汲極310c至位元線BL。
如第6D圖所示，由於反熔絲電晶體Ma的閘極氧化層未破裂，反熔絲閘極314與第一源/汲極310a之間會呈現高電阻狀態，因此非揮發性記憶體中產生幾乎為零的第二讀取電流Ir2。
換言之，進行讀取動作時，根據非揮發性記憶體所產生的讀取電流的大小即可判定非揮發性記憶體的儲存狀態。舉例來說，提供一參考電流Iref，其大小介於第一讀取電流Ir1與第二讀取電流Ir2之間。當讀取電流大於參考電流Iref時，確定非揮發性記憶體為低電阻狀態，並確認非揮發性記憶體為第一儲存狀態(例如“1”)。另外，當讀取電流小於參考電流Iref時，確定非揮發性記憶體為高電阻狀態，並確認非揮發性記憶體為第二儲存狀態(例如“0”)。
由以上的說明可知，本發明第三實施例的非揮發性記憶體可以進行編程動作與讀取動作。因此，本發明第三實施例的非揮發性記憶體為一種OTP非揮發性記憶體。
再者，稍為修改第三實施例的結構，可以形成本發明第四實施例的OTP非揮發性記憶體。請參照第7A圖，其所繪示為本發明第四實施例非揮發性記憶體。第7B圖為第四實施例非揮發性記憶體的等效電路。
如第7A圖所示，在玻璃基板400上形成多晶矽層。接著，在多晶矽層上定義三個區域410a、410b、410c，並對區域410a、410c進行n型摻雜製程後，形成第一源/汲極410a、通道區域410b、第二源/汲極410c。其中，通道區域410b位於第一源/汲極410a與第二源/汲極410c之間。當 然，在其他的實施例中，也可以對區域410a與410c進行p型摻雜製程，並形成第一源/汲極410a、第二源/汲極410c。
接著，形成一介電層412覆蓋於第一源/汲極410a、通道區域410b、第二源/汲極410c。其中，介電層412的材質可為二氧化矽(SiO2)。
接著，在通道區域410b上方形成一選擇閘極416且在第一源/汲極310a上方形成彼此未接觸的第一反熔絲閘極414與第二反熔絲閘極416後，即完成本發明第四實施例的非揮發性記憶體。當然，在後續的製程中，可將第一反熔絲閘極414連接至第一反熔絲控制線AF1，將第二反熔絲閘極418連接至第二反熔絲控制線AF2，將第二源/汲極410c連接至位元線BL，將選擇閘極416連接至字元線WL。
如第7B圖所示，選擇閘極416、第一源/汲極410a、通道區域410b、第二源/汲極410c形成選擇電晶體Ms。而第一反熔絲閘極414與第一源/汲極410a形成一第一反熔絲電晶體Ma1，第二反熔絲閘極418與第一源/汲極410a形成一第二反熔絲電晶體Ma1。
根據本發明的第四實施例，對位元線BL、字元線WL、第一反熔絲控制線AF1與第二反熔絲控制線AF2提供適當的偏壓後，可對非揮發性記憶體進行編程動作與讀取動作。其進行編程動作與讀取動作的偏壓類似第三實施例，此處不再贅述。
請參照第8A圖與第8B圖，其所繪示為本發明非揮發性記憶體的第五實施例。第8C圖為第五實施例非揮發性記憶體的等效電路。其中，第五實施例非揮發性記憶體為一種OTP非揮發性記憶體
如第8A圖所示，在玻璃基板500上形成多晶矽層510，並在多晶矽層510上定義五個區域510a、510b、510c、510d與510e。於進行n型摻雜製程後，形成第一源/汲極510a、第一通道區域510b、第二源/汲極510c、第二通道區域510d、第三源/汲極510e。其中，第一通道區域510b位於第一源/汲極510a與第二源/汲極510c之間，第二通道區域510d位於第二源/汲極510c與第三源/汲極510e之間。當然，在其他的實施例中，也可以對區域510a、510c與510e進行p型摻雜製程，並形成第一源/汲極510a、第二源/汲極510c、與第三源/汲極510e。
如第8B圖所示，形成一介電層512覆蓋於多晶矽層510。亦即，介電層512覆蓋於第一源/汲極510a、第一通道區域510b、第二源/汲極510c、第二通道區域510d、第三源/汲極510e。其中，介電層512的材質可為二氧化矽(SiO2)。
接著，在第一源/汲極510a上方形成反熔絲閘極514、在第一通道區域510b上方形成跟隨閘極(following gate)516、在第二通道區域510d上方形成選擇閘極518後，即完成本發明第五實施例的非揮發性記憶體。當然，在後續的製程中，可將反熔絲閘極514連接至反熔絲控制線AF，將跟隨閘極516連接至跟隨線(following line，FL)，將選擇閘極518連接至字元線WL。
如第8C圖所示，選擇閘極518、第二源/汲極510c、第二通道區域510d、第三源/汲極510e形成選擇電晶體Ms。跟隨閘極518、第一源/汲極510a、第一通道區域510b、第二源/汲極510c形成跟隨電晶體 (following transistor)Mf。反熔絲閘極514與第一源/汲極510a形成一反熔絲電晶體Ma。
根據本發明的第五實施例，對位元線BL、字元線WL、跟隨線FL與反熔絲控制線AF提供適當的偏壓後，可對非揮發性記憶體進行編程動作與讀取動作。
請參照第9A圖，其為第五實施例非揮發性記憶體進行編程動作、讀取動作時的偏壓示意圖。請參照第9B圖，其所繪示為第五實施例非揮發性記憶體編程動作示意圖。
於編程動作(PGM)時，字元線WL接收第一開啟電壓Von1，跟隨線FL接收第二開啟電壓Von2、位元線BL接收接地電壓0V，反熔絲控制線AF接收編程電壓Vp。因此，第一通道區域510b與第二通道區域510d開啟，使得位元線BL所接收的0V傳遞至第一源/汲極510a。另外，由於反熔絲閘極514接收反熔絲控制線AF的編程電壓Vp，所以反熔絲閘極514與第一源/汲極510a之間的介電層512承受的電壓應力為編程電壓Vp，使得介電層512破裂(rupture)。
基本上，反熔絲電晶體Ma的閘極氧化層破裂時，反熔絲閘極514與第一源/汲極510a之間會呈現低電阻狀態，可視為第一儲存狀態(例如“1”)。另外，反熔絲電晶體Ma的閘極氧化層未破裂時，反熔絲閘極514與第一源/汲極510a之間會呈現高電阻狀態，可視為第二儲存狀態(例如“0”)。
請參照第9C圖與第9D圖，其所繪示為第五實施例非揮發性記憶體進行讀取動作時的示意圖。於讀取動作(Read)時，字元線WL接收 第三開啟電壓Von3，跟隨線FL接收第四開啟電壓Von4，位元線BL接收接地電壓0V，反熔絲控制線AF接收讀取電壓Vr。其中，讀取電壓Vr遠小於編程電壓Vp，例如編程電壓Vp為12V，讀取電壓Vr為0.8V。
如第9C圖所示，由於反熔絲電晶體Ma的閘極氧化層破裂，反熔絲閘極514與第一源/汲極510a之間會呈現低電阻狀態，因此非揮發性記憶體中產生較大的第一讀取電流Ir1，由反熔絲控制線AF經由反熔絲閘極514、破裂的介電層512、第一源/汲極510a、第一通道區域510b、第二源/汲極510c、第二通道區域510d、第三源/汲極510e至位元線BL。
如第9D圖所示，由於反熔絲電晶體Ma的閘極氧化層未破裂，反熔絲閘極514與第一源/汲極510a之間會呈現高電阻狀態，因此非揮發性記憶體中產生幾乎為零的第二讀取電流Ir2。
換言之，進行讀取動作時，根據非揮發性記憶體所產生的讀取電流的大小即可判定非揮發性記憶體的儲存狀態。舉例來說，提供一參考電流Iref，其大小介於第一讀取電流Ir1與第二讀取電流Ir2之間。當讀取電流大於參考電流Iref時，確定非揮發性記憶體為低電阻狀態，並確認非揮發性記憶體為第一儲存狀態(例如“1”)。另外，當讀取電流小於參考電流Iref時，確定非揮發性記憶體為高電阻狀態，並確認非揮發性記憶體為第二儲存狀態(例如“0”)。
請參照第10A圖至第10C圖，其所繪示為本發明第六實施例非揮發性記憶體的製作流程。第10D圖為第六實施例非揮發性記憶體的等效電路。其中，第六實施例非揮發性記憶體為一種OTP非揮發性記憶體。
如第10A圖所示，在玻璃基板600上形成多晶矽層610。接著，在多晶矽層610上定義二個區域610a、610b，並對區域610b進行n型摻雜製程後，形成通道區域610a、第一源/汲極610b。當然，在其他的實施例中，也可以對區域610b進行p型摻雜製程，並形成第一源/汲極610b。
如第10B圖所示，形成一介電層612覆蓋於多晶矽層610。亦即，介電層612覆蓋於通道區域610a、第一源/汲極610b。其中，介電層612的材質可為二氧化矽(SiO2)。
接著，對通道區域610b上方的介電層612進行一蝕刻製程，使得通道區域610b上方的介電層612被區分為二個部分612a與612b。其中，第一部分介電層612a的厚度小於第二部分介電層612b的厚度，並且第一部分介電層612a至第一源/汲極610b的距離大於第二部分介電層612b至第一源/汲極610b的距離。
接著，如第10C圖所示，在通道區域610a上方形成一選擇閘極614後，即完成本發明第六實施例的非揮發性記憶體。當然，在後續的製程中，可將第一源/汲極610b連接至位元線BL，將選擇閘極614連接至字元線WL。
如第10C圖所示，選擇閘極614、介電層612a與612b、第一源/汲極610b、通道區域610a形成選擇電晶體Ms。其中，選擇電晶體Ms的閘極氧化層有二個部分，第一部分閘極氧化層的厚度小於第二部分閘極氧化層，且第一部分閘極氧化層與位元線BL的距離大於第二部分閘極氧化層與位元線BL的距離。
根據本發明的第六實施例，對位元線BL與字元線WL提供適當的偏壓後，可對非揮發性記憶體進行編程動作與讀取動作。
請參照第11A圖，其為第六實施例非揮發性記憶體進行編程動作、讀取動作時的偏壓示意圖。請參照第11B圖，其所繪示為第六實施例非揮發性記憶體編程動作示意圖。
於編程動作(PGM)時，字元線WL接收編程電壓Vp，位元線BL接收接地電壓0V。因此，通道區域610a開啟，使得位元線BL所接收的0V傳遞至通道區域610a。另外，由於選擇閘極614接收字元線WL的編程電壓Vp，所以選擇閘極614與通道區域610a之間的介電層612承受的電壓應力為編程電壓Vp。另外，在閘極氧化層中，由於第一部分介電層612a的厚度小於第二部分介電層612b的厚度，所以第一部分介電層612a破裂(rupture)。
基本上，選擇電晶體Ms的閘極氧化層破裂時，選擇閘極614與通道區域610a之間會呈現低電阻狀態，可視為第一儲存狀態(例如“1”)。另外，選擇電晶體Ms的閘極氧化層未破裂時，選擇閘極614與通道區域610a之間會呈現高電阻狀態，可視為第二儲存狀態(例如“0”)。
請參照第11C圖與第11D圖，其所繪示為第六實施例非揮發性記憶體進行讀取動作時的示意圖。於讀取動作(Read)時，字元線WL接收開啟電壓Von，位元線BL接收接地電壓0V。其中，開啟電壓Vin小於編程電壓Vp。
如第11C圖所示，由於選擇電晶體Ms的閘極氧化層破裂，選擇閘極614與通道區域610a之間會呈現低電阻狀態，因此非揮發性記憶體 中產生較大的第一讀取電流Ir1，由字元線WL經由選擇閘極614、破裂的第一部分介電層612a、通道區域610a與第一源/汲極610b至位元線BL。
如第11D圖所示，由於選擇電晶體Ms的閘極氧化層未破裂，選擇閘極614與通道區域610a之間會呈現高電阻狀態，因此非揮發性記憶體中產生幾乎為零的第二讀取電流Ir2。
換言之，進行讀取動作時，根據非揮發性記憶體所產生的讀取電流的大小即可判定非揮發性記憶體的儲存狀態。舉例來說，提供一參考電流Iref，其大小介於第一讀取電流Ir1與第二讀取電流Ir2之間。當讀取電流大於參考電流Iref時，確定非揮發性記憶體為低電阻狀態，並確認非揮發性記憶體為第一儲存狀態(例如“1”)。另外，當讀取電流小於參考電流Iref時，確定非揮發性記憶體為高電阻狀態，並確認非揮發性記憶體為第二儲存狀態(例如“0”)。
另外，在上述的說明中，形成源/汲極的n型摻雜製程或者p型摻雜製程中，更可包含多個子摻雜步驟，例如汲極輕摻雜(lightly doped drain，簡稱LDD)步驟、源汲延展(source drain extension，簡稱SDE)步驟等等。
由以上的說明可知，本發明提出一種利用相容於顯示面板的製程技術，在玻璃機板上製造出MTP非揮發性記憶體或者OTP非揮發性記憶體，並可對非揮發性記憶體進行編程動作與讀取動作。另外，更可對MTP非揮發性記憶體進行抹除動作。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發 明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:玻璃基板
110:浮動閘極
112:介電層
116:耦合閘極
120a、120c:源/汲極
120b:通道區域
126:選擇閘極

Claims (23)

  1. 一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板的一表面上方，其中該第一多晶矽層包括一第一源/汲極、一通道區域與一第二源/汲極，且該通道區域位於該第一源/汲極與該第二源/汲極之間；一第二多晶矽層，位於該玻璃基板的該表面上方該通道區域的側邊，並作為一浮動閘極；一介電層，覆蓋該第一源/汲極、該通道區域、該第二源/汲極與該浮動閘極；一耦合閘極，形成於該浮動閘極上方的該介電層上；以及一選擇閘極，形成於該通道區域上方的該介電層上；其中，該第一源/汲極連接至一源極線、該第二源/汲極連接至一位元線、該耦合閘極連接至一控制線、該選擇閘極連接至一字元線。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中將該第一多晶矽層區分為一第一區域、一第二區域與一第三區域，並對該第一區域與該第三區域進行一摻雜製程後，該第一區域形成該第一源/汲極，該第二區域形成該通道區域，該第三區域形成該第二源/汲極。
  3. 如申請專利範圍第1項所述之非揮發性記憶體，對該非揮發性記憶體進行一編程動作時，提供一第一開啟電壓至該字元線、提供一耦合電壓至該控制線、提供一第一電壓至該位元線、提供一接地電壓至該源極線，使得複數個熱載子由該通道區域注入該浮動閘極。
  4. 如申請專利範圍第3項所述之非揮發性記憶體，對該非揮發性記憶體進行一抹除動作時，提供該接地電壓至該字元線、提供一抹除電壓至該控制線、提供該接地電壓至該位元線、提供該接地電壓至該源極線，使得該些熱載子由該浮動閘極退出至該控制線。
  5. 如申請專利範圍第3項所述之非揮發性記憶體，對該非揮發性記憶體進行一讀取動作時，提供一第二開啟電壓至該字元線、提供該接地電壓至該控制線、提供一讀取電壓至該位元線、提供該接地電壓至該源極線，使得該非揮發性記憶體產生一讀取電流由該位元線流向該源極線。
  6. 一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板的一表面上方，其中該第一多晶矽層包括一第一源/汲極、一第一通道區域、一第二源/汲極、一第二通道區域與一第三源/汲極，該第一通道區域位於該第一源/汲極與該第二源/汲極之間，且該第二通道區域位於該第二源/汲極與該第三源/汲極之間；一第二多晶矽層，位於該玻璃基板的該表面上方該第一通道區域的側邊，並作為一浮動閘極；一介電層，覆蓋該第一源/汲極、該第一通道區域、該第二源/汲極、該第二通道區域、該第三源/汲極與該浮動閘極；以及一選擇閘極，形成於該第二通道區域上方的該介電層上；其中，該第一源/汲極連接至一源極線、該第三源/汲極連接至一位元線、該選擇閘極連接至一字元線。
  7. 如申請專利範圍第6項所述之非揮發性記憶體，其中將該第一多晶矽層區分為一第一區域、一第二區域、一第三區域、一第四區域與一第五區域，並對該第一區域、該第三區域與該第五區域進行一摻雜製程後，該第一區域形成該第一源/汲極，該第二區域形成該第一通道區域，該第三區域形成該第二源/汲極，該第四區域形成該第二通道區域，該第五區域形成該第三源/汲極。
  8. 如申請專利範圍第6項所述之非揮發性記憶體，對該非揮發性記憶體進行一編程動作時，提供一第一開啟電壓至該字元線、提供一第一電壓至該位元線、提供一接地電壓至該源極線，使得複數個熱載子由該第一通道區域注入該浮動閘極。
  9. 如申請專利範圍第8項所述之非揮發性記憶體，對該非揮發性記憶體進行一讀取動作時，提供一第二開啟電壓至該字元線、提供一讀取電壓至該位元線、提供該接地電壓至該源極線，使得該非揮發性記憶體產生一讀取電流由該位元線流向該源極線。
  10. 如申請專利範圍第6項所述之非揮發性記憶體，更包括一耦合閘極，形成於該第二多晶矽層上方的該介電層上，且該耦合閘極連接至一控制線。
  11. 一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板上，其中該第一多晶矽層包括一第一源/汲極、一通道區域與一第二源/汲極，且該通道區域位於該第一源/汲極與該第二源/汲極之間； 一介電層，覆蓋該第一多晶矽層；一第一反熔絲閘極，形成於該第一源/汲極上方的該介電層上；以及一選擇閘極，形成於該通道區域上方的該介電層上；其中，該第一反熔絲閘極連接至一第一反熔絲控制線、該第二源/汲極連接至一位元線、該選擇閘極連接至一字元線。
  12. 如申請專利範圍第11項所述之非揮發性記憶體，更包括一第二反熔絲閘極，形成於該第一源/汲極上方的該介電層上，該第二反熔絲閘極連接至一第二反熔絲控制線，且該第一反熔絲閘極未接觸於該第二反熔絲閘極。
  13. 如申請專利範圍第11項所述之非揮發性記憶體，其中將該第一多晶矽層區分為一第一區域、一第二區域與一第三區域，並對該第一區域與該第三區域進行一摻雜製程後，該第一區域形成該第一源/汲極，該第二區域形成該通道區域，該第三區域形成該第二源/汲極。
  14. 如申請專利範圍第11項所述之非揮發性記憶體，對該非揮發性記憶體進行一編程動作時，提供一第一開啟電壓至該字元線、提供一接地電壓至該位元線、提供一編程電壓至該第一反熔絲控制線，使得該第一源/汲極與該第一反熔絲閘極之間的該介電層破裂。
  15. 如申請專利範圍第14項所述之非揮發性記憶體，對該非揮發性記憶體進行一讀取動作時，提供一第二開啟電壓至該字元線、提供該接地電壓至該位元線、提供一讀取電壓至該第一反熔絲控制線，使得該非揮發性記憶體產生一讀取電流由該第一反熔絲控制線流向該位元線。
  16. 一種非揮發性記憶體，包括： 一玻璃基板；一第一多晶矽層，位於該玻璃基板上，其中該第一多晶矽層包括一第一源/汲極、一第一通道區域、一第二源/汲極、一第二通道區域與一第三源/汲極，該第一通道區域位於該第一源/汲極與該第二源/汲極之間，且該第二通道區域位於該第二源/汲極與該第三源/汲極之間；一介電層，覆蓋該第一多晶矽層；一選擇閘極，形成於該第二通道區域上方的該介電層上；一跟隨閘極，形成於該第一通道區域上方的該介電層上；以及一反熔絲閘極，形成於該第一源/汲極上方的該介電層上；其中，該反熔絲閘極連接至一反熔絲控制線、該第三源/汲極連接至一位元線、該選擇閘極連接至一字元線、該跟隨閘極連接至一跟隨線。
  17. 如申請專利範圍第16項所述之非揮發性記憶體，其中將該第一多晶矽層區分為一第一區域、一第二區域、一第三區域、一第四區域與一第五區域，並對該第一區域、該第三區域與該第五區域進行一摻雜製程後，該第一區域形成該第一源/汲極，該第二區域形成該第一通道區域，該第三區域形成該第二源/汲極，該第四區域形成該第二通道區域，該第五區域形成該第三源/汲極。
  18. 如申請專利範圍第16項所述之非揮發性記憶體，對該非揮發性記憶體進行一編程動作時，提供一第一開啟電壓至該字元線、提供一第二開啟電壓至該跟隨線、提供一編程電壓至該反熔絲控制線、提供一接地電壓至該位元線，使得該第一源/汲極與該反熔絲閘極之間的該介電層破裂。
  19. 如申請專利範圍第18項所述之非揮發性記憶體，對該非揮發性記憶體進行一讀取動作時，提供一第三開啟電壓至該字元線、提供一第四開啟電壓至該跟隨線、提供一讀取電壓至該反熔絲控制線、提供該接地電壓至該位元線，使得該非揮發性記憶體產生一讀取電流由該反熔絲控制線流向該位元線。
  20. 一種非揮發性記憶體，包括：一玻璃基板；一第一多晶矽層，位於該玻璃基板上，其中該第一多晶矽層包括一第一源/汲極與一通道區域；一介電層，覆蓋該第一多晶矽層，其中該通道區域上方的該介電層區分為一第一部分介電層與一第二部分介電層，該第一部分介電層的厚度小於該第二部分介電層的厚度；以及一選擇閘極，形成於該通道區域上方的該介電層上，且覆蓋於該第一部分介電層與該第二部分介電層；其中，該第一源/汲極連接至一位元線、該選擇閘極連接至一字元線。
  21. 如申請專利範圍第20項所述之非揮發性記憶體，其中將該第一多晶矽層區分為一第一區域與一第二區域，並對該第二區域進行一摻雜製程後，該第一區域形成該通道區域，該第二區域形成該第一源/汲極。
  22. 如申請專利範圍第20項所述之非揮發性記憶體，對該非揮發性記憶體進行一編程動作時，提供一編程電壓至該字元線、提供一接地電壓至該位元線，使得該通道區域與該選擇閘極之間的該第一部分介電層破裂。
  23. 如申請專利範圍第22項所述之非揮發性記憶體，對該非揮發性記憶體進行一讀取動作時，提供一開啟電壓至該字元線、提供該接地電壓至該位元線，使得該非揮發性記憶體產生一讀取電流由該字元線流向該位元線。
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