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TWI715695B - 半導體元件、鰭式場效電晶體元件及其形成方法 - Google Patents

半導體元件、鰭式場效電晶體元件及其形成方法 Download PDF

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TWI715695B
TWI715695B TW105142925A TW105142925A TWI715695B TW I715695 B TWI715695 B TW I715695B TW 105142925 A TW105142925 A TW 105142925A TW 105142925 A TW105142925 A TW 105142925A TW I715695 B TWI715695 B TW I715695B
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fin
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夏英庭
許立德
林琨祐
王英名
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供半導體元件、具有最佳化應變源極-汲極凹陷輪廓的鰭式場效電晶體元件及其形成方法。所述半導體元件中的一者包括基底、位於所述基底上方的閘堆疊以及位於所述基底的凹陷中且在所述閘堆疊側邊的應變層。此外，所述凹陷在最大寬度處的深度對所述閘堆疊的寬度的比率介於約0.5至0.7範圍內。

Description

半導體元件、鰭式場效電晶體元件及其形成方法
本發明實施例是關於半導體元件、鰭式場效電晶體（fin-type field-effect transistor，FinFET）元件及其形成方法。
半導體積體電路（IC）產業經歷了快速的成長。在IC材料和設計技術方面的技術精進使IC有世代的演進，相較於前一世代，下一世代的IC體積更小且電路更為複雜。在積體電路進化的過程中，功能密度（亦即，每晶片面積的內連元件的數量）不斷地增加，而幾何尺寸（即，可使用製造過程所產生的最小組件或線）不斷地縮小。這樣的按比例縮小製程通常通過提高生產效率以及降低相關成本來提供益處。
這種按比例縮小增加了處理和製造IC的複雜性，並且為了實現這些進步，需要IC處理和製造中的類似發展。舉例來說，引進例如鰭式場效應電晶體的三維電晶體來代替平面電晶體。儘管現有的鰭式場效應電晶體元件及其形成方法對於它們的預期目的通常已經足夠，然而它們不是在所有方面都令人完全滿意。
根據本發明的一些實施例，一種半導體元件包括基底、位於所述基底上方的閘堆疊以及位於所述基底的凹陷中且在所述閘堆疊側邊的應變層。此外，所述凹陷在最大寬度處的深度對所述閘堆疊的寬度的比率介於約0.5至0.7範圍內。
以下揭露內容提供許多不同的實施例或實例，用於實現所提供標的之不同特徵。以下所描述的組件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的構件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一構件或特徵的關係，本文中可使用例如「在…下」、「在…下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地做出解釋。
圖1A至圖1E是根據一些實施例的形成鰭式場效電晶體元件的方法的剖面示意圖。
參照圖1A，提供具有一或多個鰭101的基底100。在一些實施例中，基底100包括含矽基底、絕緣體上矽（silicon-on-insulator，SOI）基底、或由其他適合的半導體材料形成的基底。視設計要求而定，基底100可為P型基底或N型基底且在基底100中可具有摻雜區。所述摻雜區可被配置用於N型鰭式場效電晶體元件或P型鰭式場效電晶體元件。在一些實施例中，基底100上形成有隔離層。具體而言，所述隔離層覆蓋鰭101的下部且暴露出鰭101的上部。在一些實施例中，所述隔離層為淺溝渠隔離（shallow trench isolation，STI）結構。
在一些實施例中，基底100上形成有至少兩個閘堆疊107。在一些實施例中，閘堆疊107的延伸方向不同於（例如，垂直於）鰭101的延伸方向。在一些實施例中，閘堆疊107中的每一者自底部至頂部包括介面層（interfacial layer）102、虛設閘極104、及可選的頂蓋圖案106。在一些實施例中，閘堆疊107在說明通篇中被稱為「虛設閘堆疊」。在一些實施例中，介面層102包括氧化矽、氮氧化矽、或其組合，虛設閘極104包括例如多晶矽、非晶矽、或其組合等含矽材料，且頂蓋圖案106包括SiN、SiC、SiCN、SiON、SiCON、或其組合。在一些實施例中，形成閘堆疊107的方法包括在基底100上形成堆疊層，且藉由微影（photolithography）製程及蝕刻製程將所述堆疊層圖案化。在一些實施例中，閘堆疊107具有閘極寬度WG1 且兩個相鄰的閘堆疊107之間具有間隔寬度S。
在一些實施例中，基底100更具有形成於閘堆疊107的側壁上的間隙壁108。在一些實施例中，間隙壁108具有小於約10、或甚至小於約5的介電常數。在一些實施例中，間隙壁108包括含氮介電材料、含碳介電材料、或所述二者。在一些實施例中，間隙壁108包括SiN、SiCN、SiOCN、SiOR（其中R是例如CH3 、C2 H5 、或C3 H7 等烷基）、SiC、SiOC、SiON、或其組合等。在一些實施例中，形成間隙壁108的方法包括在基底100上形成間隙壁材料層，並藉由非等向性蝕刻（anisotropic etching）製程局部地移除所述間隙壁材料層。
參照圖1B，執行第一蝕刻步驟以在閘堆疊107之間的基底100中形成凹陷110。在一些實施例中，第一蝕刻步驟包括執行例如乾式蝕刻（dry etching）製程的非等向性蝕刻製程。在一些實施例中，將凹陷110形成為具有U形輪廓、杯狀輪廓、或碗狀形狀。在一些實施例中，凹陷110中的至少一者的頂部邊緣（top edge）與相鄰間隙壁108的側壁對準。
在一些實施例中，閘堆疊107的寬度WG1 對凹陷110的深度D0 （自基底100的表面量測）的比率介於約0.4至0.7範圍內。在一些實施例中，寬度WG1 對深度D0 的比率可為（例如但不僅限於）約0.40、0.45、0.50、0.55、0.60、0.65、0.70、包括前述值中的任意兩者之間的任意範圍。
參照圖1C，執行第二蝕刻步驟來對凹陷110進行加深及加寬，且因此形成凹陷111。在一些實施例中，第二蝕刻步驟包括執行例如乾式蝕刻製程的等向性蝕刻製程。在一些實施例中，第一蝕刻步驟及第二蝕刻步驟中的每一者被稱為使用間隙壁108及頂蓋圖案106作為自對準罩幕的自對準蝕刻（self-aligned etching）製程。
在一些實施例中，第二蝕刻步驟將凹陷加深至深度D1 ，且凹陷110的深度D0 對凹陷111的深度D1 的比率介於約0.7至0.9範圍內，例如為0.7、0.75、0.8、0.85、或0.9、或者前述值中的任意兩者之間的任意範圍。在一些實施例中，第二蝕刻步驟同時將所述凹陷的中間部分加大或加寬至寬度WM1 。具體而言，在所述第二蝕刻步驟之後，凹陷111形成為具有寬中部輪廓（wide-middle profile）或類鑽石輪廓（diamond-like profile）。在一些實施例中，凹陷111的中間寬度WM1 大於凹陷111的頂部寬度WT1 及底部寬度WB1 中的每一者。在一些實施例中，如圖1C中所示，凹陷111的中間寬度WM1 為最大寬度，且凹陷111的頂部寬度WT1 大於凹陷111的底部寬度WB1 。
在一些實施例中，第二蝕刻步驟將凹陷加深及加寬而不加大所述凹陷的頂部寬度，使得凹陷111中的至少一者的頂部邊緣與相鄰間隙壁108的側壁對準。換言之，每一凹陷111的頂部邊緣不被相鄰間隙壁108覆蓋。然而，本發明實施例不限於此。
在替代實施例中，如圖2中所示，第二蝕刻步驟不僅對所述凹陷進行加深及加寬而且亦對所述凹陷的頂部寬度進行加大，使得在第二蝕刻步驟之後，凹陷111延伸至間隙壁108之下。在此種情形中，凹陷111中的至少一者的頂部邊緣被部分的相鄰間隙壁108覆蓋。
在一些實施例中，凹陷111中的至少一者的蝕刻輪廓界定末端（tip）T，末端T實質上定位於凹陷111的上部側壁與下部側壁的交叉處。在一些實施例中，每一凹陷111的末端T位於凹陷111的最大寬度的水平高度處。在一些實施例中，凹陷111中的至少一者更界定近距（proximity）P及末端深度（或稱作「末端高度」）DM 。近距P界定自末端T至相鄰閘堆疊107的側壁的距離。在一些實施例中，近距P介於約零至7 奈米（nm）範圍內。在一些實施例中，對於N型鰭式場效電晶體元件，近距P為約零或者大於零且小於或等於7 奈米。在替代實施例中，對於P型鰭式場效電晶體元件，近距P為約零或者大於零且小於或等於4 奈米。在一些實施例中，凹陷111的最大寬度或中間寬度WM1 不大於閘極堆疊107的間隔寬度S。自另一角度看，每一凹陷111的末端T延伸至相鄰間隙壁108之下，而不延伸至相鄰閘堆疊107之下。
在一些實施例中，凹陷111在最大寬度處的深度DM 對凹陷111的總深度D1 的比率介於約1/4至1/3範圍內。在一些實施例中，深度DM 對深度D1 的比率可為（例如但不僅限於）約0.25、0.27、0.29、0.31、0.33、包括前述值中的任意兩者之間的任意範圍。
在一些實施例中，凹陷111在最大寬度處的深度DM 對閘堆疊107的寬度WG1 的比率介於約0.5至0.7範圍內。在一些實施例中，深度DM 對寬度WG1 的比率可為（例如但不僅限於）約0.50、0.55、0.60、0.65、0.70、包括前述值中的任意兩者之間的任意範圍。
在一些實施例中，閘堆疊107的寬度WG1 對凹陷111的最大寬度或中間寬度WM1 的比率介於約0.4至0.6範圍內。在一些實施例中，寬度WG1 對寬度WM1 的比率可為（例如但不僅限於）約0.40、0.45、0.50、0.55、0.60、包括前述值中的任意兩者之間的任意範圍。
在一些實施例中，基底100的表面與相鄰凹陷111的上部側壁之間形成的夾角α實質上等於或大於約50度且小於90度。在一些實施例中，凹陷111的上部側壁略微彎曲，且夾角α是基底100的表面與相鄰凹陷111的上部側壁在凹陷開口處的切線之間的角度。舉例而言，夾角α可為（例如但不僅限於）約50、55、60、65、70、75、80、85、包括前述值中的任意兩者之間的任意範圍。
參照圖1D，在凹陷111中形成應變層112。在一些實施例中，在閘堆疊107中的每一者兩側形成兩個應變層112，且應變層112中的一者位於相鄰的閘堆疊107之間。在一些實施例中，對於P型鰭式場效電晶體元件，應變層112包括矽鍺（SiGe）。在替代實施例中，對於N型鰭式場效電晶體元件，應變層112包括碳化矽（SiC）、磷酸矽（SiP）、SiCP、或SiC/SiP多層結構。在一些實施例中，應變層112可根據需要視情況而植入有P型摻雜劑或N型摻雜劑。在一些實施例中，形成應變層112的方法包括自凹陷111生長磊晶層（epitaxy layer）。具體而言，在凹陷111內形成應變層112並使應變層112沿對應間隙壁108的側壁向上延伸。在一些實施例中，應變層112的頂部高於基底100的表面。在替代實施例中，應變層112的頂部與基底100的表面實質上共面。在一些實施例中，應變層112可被稱為「源極/汲極區」。
在一些實施例中，在同一側的相鄰應變層112彼此分開。在替代實施例中，在同一側的相鄰應變層112彼此連接。在一些實施例中，在形成應變層112之後，藉由對應變層112的頂部進行矽化來形成矽化物層。
在一些實施例中，應變層112具有與凹陷111的形狀/輪廓相似的形狀/輪廓。在一些實施例中，應變層112具有寬中部輪廓或類鑽石輪廓。在一些實施例中，如圖1D中所示，應變層112的頂部寬度、中間寬度、及底部寬度實質上等於凹陷111的頂部寬度、中間寬度、及底部寬度。在替代實施例中，應變層112的頂部寬度、中間寬度、及底部寬度略微大於凹陷111的頂部寬度、中間寬度、及底部寬度。
應注意，在一些實施例中，當閘極寬度（例如，寬度WG1 ）對初始凹陷深度（例如，深度D0 ）的比率及/或初始凹陷深度（例如，深度D0 ）對最終凹陷深度（例如，深度D1 ）的比率落於以上範圍內時，凹陷111中的至少一者的輪廓得以良好地控制。
亦應注意，在一些實施例中，當凹陷的末端深度（例如，深度DM ）對閘極寬度（例如，寬度WG1 ）的比率、閘極寬度（例如，寬度WG1 ）對凹陷的最大寬度（例如，寬度WM1 ）的比率、末端深度（例如，深度DM ）對凹陷的總深度（例如，深度D1 ）的比率、及/或凹陷側壁與基底表面之間的夾角（例如，夾角α）落於以上範圍內時，凹陷111中的至少一者的輪廓得以良好地界定。藉由在本發明實施例的範圍內控制及調整以上比率及/或夾角，凹陷111的輪廓得以良好地界定，後續形成的應變層112適合於在通道區上施予更多應力，且所述元件的電性效能得以相應地提升。
具體而言，當深度DM 對寬度WG1 、寬度WG1 對寬度WM1 、及深度DM 對深度D1 的比率、及/或夾角α超過上限時，飽和電流（saturation current）過低。當深度DM 對寬度WG1 、寬度WG1 對寬度WM1 、及深度DM 對深度D1 的比率、及/或夾角α低於下限時，可能易於發生洩漏電流，乃因虛設閘極可能在所述凹陷形成步驟期間被損壞。
參照圖1E，在閘堆疊107側邊及應變層112上方形成介電層113。在一些實施例中，介電層113包括例如氮化矽等氮化物、例如氧化矽等氧化物、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）、或其組合等。在一些實施例中，介電層113的頂表面與閘堆疊107的頂表面實質上齊平。可藉由例如旋轉塗佈（spin-coating）、化學氣相沉積（chemical vapor deposition，CVD）、流動式化學氣相沉積（flowable CVD）、電漿增強型化學氣相沉積（plasma-enhanced CVD，PECVD）、原子層沉積（atomic layer deposition，ALD）、或其組合等適合的製作技術來形成介電層113，直至介電層113的頂表面高於頂蓋圖案106的頂表面為止。接著，執行例如化學機械研磨（chemical mechanical polishing，CMP）等平坦化步驟來移除過量的介電層。在一些實施例中，在所述形成應變層112的步驟之後及在所述形成介電層113的步驟之前，形成接觸蝕刻終止層（contact etch stop layer，CESL），且所述接觸蝕刻終止層包括SiN、SiC或類似材料。
之後，以閘堆疊117替換虛設閘堆疊107。在一些實施例中，閘堆疊117在說明通篇中被稱為「金屬閘堆疊」。在一些實施例中，移除閘堆疊107以在介電層113中形成閘溝渠，接著，在所述閘溝渠中形成閘堆疊117。在一些實施例中，形成閘堆疊117的方法包括藉由化學氣相沉積、物理氣相沉積（physical vapor deposition，PVD）、鍍敷、或適合的製程來形成堆疊層，接著，執行化學機械研磨製程以移除所述閘溝渠外的所述堆疊層。在一些實施例中，介電層113的頂表面與閘堆疊117的頂表面實質上齊平。在一些實施例中，閘堆疊117的形狀、輪廓、及寬度實質上相似於閘堆疊107的形狀、輪廓、及寬度。
在一些實施例中，閘堆疊117中的每一者包括閘介電層114及閘極116（或稱作「替換閘極」）。在一些實施例中，閘堆疊117的延伸方向不同於（例如，垂直於）鰭101的延伸方向。在一些實施例中，如圖1E中所示，閘介電層114中的每一者環繞對應閘極116的側壁及底部且位於每一鰭101的頂部及側壁上。在一些實施例中，在鰭101與閘介電層114之間形成氧化矽層。
在一些實施例中，閘介電層114中的每一者包括介電常數大於約10的高k材料。在一些實施例中，所述高k材料包括例如ZrO2 、Gd2 O3 、HfO2 、BaTiO3 、Al2 O3 、LaO2 、TiO2 、Ta2 O5 、Y2 O3 、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、或其組合等金屬氧化物、或適合的材料。在替代實施例中，閘介電層114中的每一者可視情況包括例如HfSiO、LaSiO、AlSiO、或其組合等矽酸鹽（silicate）、或適合的材料。
在一些實施例中，閘極116中的每一者包括適合於形成金屬閘極或其部分的金屬材料。在一些實施例中，閘極116中的每一者包括功函數（work function）金屬層及位於所述功函數金屬層上的填充金屬層。所述功函數金屬層為N型功函數金屬層或P型功函數金屬層。在一些實施例中，N型功函數金屬層包括TiAl、TiAlN、或TaCN、導電性金屬氧化物、及/或適合的材料。在替代實施例中，P型功函數金屬層包括TiN、WN、TaN、導電性金屬氧化物、及/或適合的材料。填充金屬層包括銅、鋁、鎢、或適合的材料。在一些實施例中，閘極116中的每一者可更包括襯層（liner layer）、介面層（interface layer）、晶種層、黏合層、阻障層、或其組合等。由此完成本發明實施例的鰭式場效電晶體元件10的製作。
可參照圖3所示流程圖來簡要說明圖1A至圖1E中的上述製程步驟。
在步驟200中，如圖1A中所示，提供基底100，所述基底100具有形成於其上的閘堆疊107。在步驟202中，如圖1B中所示，執行第一蝕刻步驟以在閘堆疊107側邊的基底100中形成凹陷110。在一些實施例中，第一蝕刻步驟包括執行非等向性蝕刻製程。在一些實施例中，閘堆疊107的寬度WG1 對凹陷110的深度D0 的比率介於約0.4至0.7範圍內。在步驟204中，如圖1C中所示，執行第二蝕刻步驟來對凹陷110進行加深及加寬以形成凹陷111。在一些實施例中，第二蝕刻步驟包括執行等向性蝕刻製程。在步驟206中，如圖1D中所示，在凹陷111中形成應變層112。在步驟208中，如圖1E中所示，以金屬閘堆疊117替換閘堆疊107。藉由上述製程步驟，完成本發明實施例的鰭式場效電晶體元件的製作。然而，對於製作鰭式場效電晶體元件的以上步驟中，本發明實施例並未限制增添一或多個附加步驟。
在以上實施例中，將凹陷111（或應變層112）形成為具有頂部寬度小於中間寬度的寬中部輪廓，且因此每一凹陷111（或應變層112）的上部側壁與基底100的表面之間的夾角α處於實質上等於或大於50度且小於90度的範圍內。然而，本發明實施例不限於此。在替代實施例中，如圖4中所示，將凹陷111（或應變層112）形成為具有頂部寬度實質上等於中間寬度的類桶狀（bucket-like）輪廓，且因此每一凹陷111（或應變層112）的上部側壁與基底100的表面之間的夾角α為約90度。
以下參照圖1E、圖2、及圖4闡述本發明實施例的鰭式場效電晶體元件的結構。在一些實施例中，本發明實施例的鰭式場效電晶體元件10/20/30包括具有至少一個鰭101的基底100、跨越至少一個鰭101的兩個閘堆疊117、及位於基底100的凹陷111中且在閘堆疊117之間的應變層112。
在一些實施例中，凹陷111在最大寬度處的深度DM 對閘堆疊117的寬度WG1 的比率介於約0.5至0.7範圍內。在一些實施例中，閘堆疊117的寬度WG1 對凹陷111的最大寬度WM1 的比率介於約0.4至0.6範圍內。在一些實施例中，凹陷111在最大寬度處的深度DM 對凹陷111的總深度D1 的比率介於約1/4至1/3範圍內。
在一些實施例中，應變層112具有寬中部輪廓或類桶狀輪廓。在一些實施例中，凹陷111的上部側壁與基底100的表面之間的夾角α介於約50度至90度。在一些實施例中，如圖1E及圖2中所示，凹陷111的頂部寬度小於其中間寬度。在替代實施例中，如圖4中所示，凹陷111的頂部寬度實質上等於其中間寬度。
在一些實施例中，本發明實施例的鰭式場效電晶體元件10/20/30更包括位於閘堆疊117的側壁上的間隙壁108。在一些實施例中，如圖1E中所示，凹陷111的頂部邊緣與間隙壁108的側壁對準。在替代實施例中，如圖2及圖4中所示，凹陷111的頂部邊緣被間隙壁108覆蓋。此外，凹陷111的最大寬度WM1 不大於閘堆疊117之間的距離（例如，間隔寬度S）。
在以上實施例中，閘介電層、閘極、間隙壁、應變層、及介電層中的每一者為單層，其是出於說明目的，且不應視作對本發明實施例進行限制。在一些實施例中，根據需要，上述構件中的至少一者可為多層結構。
在以上實施例中，本發明實施例的方法應用於鰭式場效電晶體元件製程，但本發明實施例不限於此。在替代實施例中，本發明實施例的方法可應用於平面元件製程。
圖5至圖7是根據替代實施例的半導體元件的剖面示意圖。
如圖5至圖7中所示，半導體元件40/50/60包括平面基底300、閘堆疊305、間隙壁308、及應變層312。在一些實施例中，閘堆疊305中的每一者包括位於平面基底300上的閘介電層302及位於閘介電層302上的閘極304。在一些實施例中，閘介電層302包括氧化矽、高k材料、或其組合。閘極304包括含矽材料、含金屬材料、或其組合。間隙壁308形成於閘堆疊305的側壁上。
閘堆疊305、間隙壁308、及應變層312相似於閘堆疊107、間隙壁108、及應變層112，且在本文中不再對其予以贅述。具體而言，圖5、圖6、及圖7所示結構相似於圖1E、圖2、及圖4所示結構，且二者的差異在於：前者結構形成於不具有鰭的平面基底上，而後者結構形成於具有鰭的基底上。因此，圖1E、圖2、及圖4所示構件之間的比率、形狀、及關係適用於圖5、圖6、及圖7所示結構。
在上述實施例中，實作「後閘極（gate last）」製程以形成鰭式場效電晶體元件。然而，可使用與本文中所述者相似的製程來進行例如「先閘極（gate first）」製程等另一製程。本文中所揭露的方法可易於與互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）製程流程整合於一起且不要求進行附加的複雜步驟來達成合意的結果。可以理解，本文中所揭露的實施例提供不同的優點，且對於所有實施例而言未必要求達成任何特定優點。
基於上述，在一些實施例中，藉由在本發明實施例的具體範圍內控制及調整凹陷的末端深度（例如，深度DM ）對閘極寬度（例如，寬度WG1 ）的比率、閘極寬度（例如，寬度WG1 ）對凹陷的最大寬度（例如，寬度WM1 ）的比率、末端深度（例如，深度DM ）對凹陷的總深度（例如，深度D1 ）的比率、及/或凹陷側壁與基底表面之間的夾角（例如，夾角α）等，凹陷的輪廓得以良好地界定且因此應變層得以良好地界定。因此，應變層適合於在通道區上施予更多應力，且元件的電性效能相應地得以提升。
根據本發明的一些實施例，一種鰭式場效電晶體元件包括：基底；閘堆疊，位於所述基底上方；以及應變層，位於所述基底的凹陷中且在所述閘堆疊側邊。此外，所述凹陷在最大寬度處的深度對所述閘堆疊的寬度的比率介於約0.5至0.7範圍內。
在上述半導體元件中，所述凹陷的上部側壁與所述基底的表面之間的夾角介於約50度至90度範圍內。
在上述半導體元件中，所述凹陷的頂部寬度小於所述凹陷的中間寬度。
在上述半導體元件中，所述凹陷的頂部寬度實質上等於所述凹陷的中間寬度。
在上述半導體元件中，更包括位於所述閘堆疊的側壁上的間隙壁，其中所述凹陷的頂部邊緣被所述間隙壁覆蓋。
在上述半導體元件中，所述基底具有在第一方向上延伸的至少一個鰭，所述閘堆疊跨越所述至少一個鰭，且所述閘堆疊在與所述第一方向不同的第二方向上延伸。
在上述半導體元件中，所述基底是平面基底。
根據本發明的替代實施例，一種鰭式場效電晶體元件包括：基底，具有至少一個鰭；兩個閘堆疊，跨越所述至少一個鰭；以及應變層，位於所述基底的凹陷中且位於所述閘堆疊之間。此外，所述閘堆疊的寬度對所述凹陷的最大寬度的比率介於約0.4至0.6範圍內。
在上述鰭式場效電晶體元件中，所述凹陷的上部側壁與所述基底的表面之間形成的夾角為約50度至90度。
在上述鰭式場效電晶體元件中，所述凹陷在所述最大寬度處的深度對所述閘堆疊的所述寬度的比率介於約0.5至0.7範圍內。
在上述鰭式場效電晶體元件中，所述凹陷在所述最大寬度處的深度對所述凹陷的總深度的比率介於約1/4至1/3範圍內。
在上述鰭式場效電晶體元件中，所述凹陷的中間寬度大於所述凹陷的頂部寬度與底部寬度中的每一者。
在上述鰭式場效電晶體元件中，所述凹陷的頂部寬度實質上等於所述凹陷的中間寬度。
在上述鰭式場效電晶體元件中，更包括位於所述閘堆疊的側壁上的間隙壁，其中所述凹陷的頂部邊緣被所述間隙壁覆蓋。
在上述鰭式場效電晶體元件中，所述凹陷的所述最大寬度不大於所述閘堆疊之間的距離。
根據本發明的又一些替代實施例，一種形成鰭式場效電晶體元件的方法包括以下步驟。提供基底，所述基底具有形成於其上的閘堆疊。執行第一蝕刻步驟以在所述閘堆疊側邊的所述基底中形成凹陷，其中所述閘堆疊的寬度對所述凹陷的深度的比率介於約0.4至0.7範圍內。執行第二蝕刻步驟，來對所述凹陷進行加深及加寬。在所述凹陷中形成應變層。
在上述方法中，所述第一蝕刻步驟包括非等向性蝕刻製程。
在上述方法中，所述第二蝕刻步驟包括等向性蝕刻製程。
在上述方法中，在所述第二蝕刻步驟之後，所述凹陷具有寬中部輪廓。
在上述方法中，在所述第二蝕刻步驟之後，所述凹陷延伸至所述間隙壁之下。
以上概述了數個實施例的特徵，使本領域具有通常知識者可更佳瞭解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者更應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
10、20、30‧‧‧鰭式場效電晶體元件 40、50、60‧‧‧半導體元件 100‧‧‧基底 101‧‧‧鰭 102‧‧‧介面層 104‧‧‧虛設閘極 106‧‧‧頂蓋圖案 107、305‧‧‧閘堆疊 108、308‧‧‧間隙壁 110、111‧‧‧凹陷 112、312‧‧‧應變層 113‧‧‧介電層 114、302‧‧‧閘介電層 116、304‧‧‧閘極 117‧‧‧閘堆疊 200、202、204、206、208‧‧‧步驟 300‧‧‧平面基底 D0、D1、DM‧‧‧深度 P‧‧‧近距 S‧‧‧間隔寬度 T‧‧‧末端 WB1、WG1、WM1、WT1‧‧‧寬度 α‧‧‧夾角
當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明實施例的各個方面。請注意，根據產業中的標準實務，各種特徵未按比例繪製。實際上，為了清楚地討論，各種特徵的尺寸可以任意地增大或減小。 圖1A至圖1E是根據一些實施例的形成鰭式場效電晶體元件的方法的剖面示意圖。 圖2是根據替代實施例的鰭式場效電晶體元件的剖面示意圖。 圖3是根據一些實施例的形成鰭式場效電晶體元件的方法的流程圖。 圖4是根據又一些替代實施例的鰭式場效電晶體元件的剖面示意圖。 圖5至圖7是根據一些實施例的半導體元件的剖面示意圖。
10‧‧‧鰭式場效電晶體元件
100‧‧‧基底
101‧‧‧鰭
108‧‧‧間隙壁
111‧‧‧凹陷
112‧‧‧應變層
113‧‧‧介電層
114‧‧‧閘介電層
116‧‧‧閘極
117‧‧‧閘堆疊
D1、DM‧‧‧深度
P‧‧‧近距
S‧‧‧間隔寬度
T‧‧‧末端
WB1、WG1、WM1、WT1‧‧‧寬度
α‧‧‧夾角

Claims (10)

  1. 一種半導體元件，包括：基底；閘堆疊，位於所述基底上方；以及應變層，位於所述基底的凹陷中且在所述閘堆疊側邊，其中所述凹陷在最大寬度處的深度對所述閘堆疊的寬度的比率介於約0.5至0.7範圍內，其中所述半導體元件更包括位在所述閘堆疊的側壁上的間隙壁，所述凹陷的頂部邊緣被所述間隙壁覆蓋且與所述間隙壁的外側邊緣分開一距離，將所述凹陷的頂部邊緣及底部邊緣連接的所述凹陷的側壁具有無尖銳轉折點的彎曲表面，且所述凹陷的所述側壁的上部部分與所述基底的表面之間的夾角為約50度至90度，且其中所述基底具有在第一方向上延伸的至少一個鰭，所述閘堆疊跨越所述至少一個鰭，且所述閘堆疊在與所述第一方向不同的第二方向上延伸。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述凹陷的頂部寬度小於所述凹陷的中間寬度。
  3. 一種鰭式場效電晶體元件，包括：基底，具有至少一個鰭；兩個閘堆疊，跨越所述至少一個鰭；以及應變層，位於所述基底的凹陷中且位於所述閘堆疊之間，其中所述閘堆疊的寬度對所述凹陷的最大寬度的比率介於約0.4至0.6範圍內， 其中所述鰭式場效電晶體元件更包括位在所述閘堆疊的側壁上的間隙壁，所述凹陷的頂部邊緣被所述間隙壁覆蓋且與所述間隙壁的外側邊緣分開一距離，將所述凹陷的頂部邊緣及底部邊緣連接的所述凹陷的側壁具有無尖銳轉折點的彎曲表面，且所述凹陷的所述側壁的上部部分與所述基底的表面之間的夾角為約50度至90度。
  4. 如申請專利範圍第3項所述的鰭式場效電晶體元件，其中所述凹陷的所述最大寬度不大於所述閘堆疊之間的距離。
  5. 一種形成鰭式場效電晶體元件的方法，包括：提供基底，所述基底具有形成於其上的閘堆疊；執行第一蝕刻步驟以在所述閘堆疊側邊的所述基底中形成凹陷，其中所述閘堆疊的寬度對所述凹陷的深度的比率介於約0.4至0.7範圍內；執行第二蝕刻步驟，以對所述凹陷進行加深及加寬，其中在所述第二蝕刻步驟之後的所述凹陷的頂部邊緣被所述閘堆疊的側壁上的間隙壁覆蓋且與所述間隙壁的外側邊緣分開一距離，將所述凹陷的頂部邊緣及底部邊緣連接的所述凹陷的側壁具有無尖銳轉折點的彎曲表面，且所述凹陷的所述側壁的上部部分與所述基底的表面之間的夾角為約50度至90度；以及在所述凹陷中形成應變層。
  6. 一種鰭式場效電晶體元件，包括：基底，具有至少一個鰭；閘堆疊，跨越所述至少一個鰭；以及應變層，位於所述閘堆疊側邊且具有所述基底下方的較低部 分以及所述基底上方的較高部分，其中所述應變層的所述較低部分至相鄰的所述閘堆疊的側壁的最短距離介於約零至7奈米範圍內。
  7. 如申請專利範圍第6項所述的鰭式場效電晶體元件，其中所述應變層的較高部分的側壁共形於位在所述閘堆疊的側壁上的部分間隙壁。
  8. 一種鰭式場效電晶體元件，包括：基底，具有至少一個鰭；兩個閘堆疊，跨越所述至少一個鰭；間隙壁，位在所述閘堆疊的側壁上；以及應變層，位於所述閘堆疊之間且具有所述基底下方的較低部分以及所述基底上方的較高部分，其中所述應變層的所述較低部分具有無尖銳轉折點的彎曲側表面，且其中所述應變層的較低部分的頂部邊緣被所述間隙壁覆蓋且與所述間隙壁接觸。
  9. 如申請專利範圍第8項所述的鰭式場效電晶體元件，其中所述應變層的較低部分的上部側壁與所述基底的表面之間的夾角為約50度至90度。
  10. 一種形成鰭式場效電晶體元件的方法，包括：提供基底，所述基底具有形成於其上的閘堆疊；執行第一蝕刻步驟以在所述閘堆疊側邊的所述基底中形成凹陷；執行第二蝕刻步驟，以對所述凹陷進行加深及加寬，其中在 所述第二蝕刻步驟之後的所述凹陷的頂部邊緣被所述閘堆疊的側壁上的間隙壁覆蓋且與所述間隙壁的外側邊緣分開一距離，將所述凹陷的頂部邊緣及底部邊緣連接的所述凹陷的整個側壁具有平滑彎曲的輪廓，且所述凹陷的所述側壁的上部部分與所述基底的表面之間的夾角為約50度至90度；以及在所述凹陷中形成應變層。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141443B2 (en) * 2016-03-24 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices FinFET devices with optimized strained-sourece-drain recess profiles and methods of forming the same
CN109712934B (zh) * 2017-10-26 2021-06-22 联华电子股份有限公司 一种制作半导体元件的方法
US10297675B1 (en) * 2017-10-27 2019-05-21 Globalfoundries Inc. Dual-curvature cavity for epitaxial semiconductor growth
CN110246803A (zh) 2018-03-08 2019-09-17 联华电子股份有限公司 半导体元件及其制作方法
US10872818B2 (en) * 2018-10-26 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Buried power rail and method forming same
KR102741106B1 (ko) * 2019-03-19 2024-12-10 삼성전자주식회사 다방향 채널 트랜지스터 및 그 트랜지스터를 포함한 반도체 소자
DE102020112695A1 (de) * 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung
US11489062B2 (en) * 2019-05-31 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Optimized proximity profile for strained source/drain feature and method of fabricating thereof
US20200411527A1 (en) * 2019-06-27 2020-12-31 Nanya Technology Corporation Memory structure
US11830948B2 (en) * 2020-02-19 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN113611736B (zh) * 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140141589A1 (en) * 2012-11-22 2014-05-22 Dong-Suk Shin Semiconductor devices including a stressor in a recess and methods of forming the same
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US20140252477A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an Asymmetric Source/Drain Structure and Method of Making Same
US20150054084A1 (en) * 2013-08-22 2015-02-26 Texas Instruments Incorporated SILICIDE FORMATION DUE TO IMPROVED SiGe FACETING

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101797964B1 (ko) * 2010-10-01 2017-11-15 삼성전자주식회사 반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치
US8497180B2 (en) * 2011-08-05 2013-07-30 Globalfoundries Inc. Transistor with boot shaped source/drain regions
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US9029226B2 (en) * 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
CN104752225B (zh) * 2013-12-31 2017-12-29 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US10263108B2 (en) * 2014-08-22 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insensitive epitaxy formation
TWI637514B (zh) * 2015-04-24 2018-10-01 聯華電子股份有限公司 半導體結構及其製作方法
US10276715B2 (en) * 2016-02-25 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US10141443B2 (en) * 2016-03-24 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices FinFET devices with optimized strained-sourece-drain recess profiles and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US20140141589A1 (en) * 2012-11-22 2014-05-22 Dong-Suk Shin Semiconductor devices including a stressor in a recess and methods of forming the same
US20140252477A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an Asymmetric Source/Drain Structure and Method of Making Same
US20150054084A1 (en) * 2013-08-22 2015-02-26 Texas Instruments Incorporated SILICIDE FORMATION DUE TO IMPROVED SiGe FACETING

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