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TWI715679B - 積體電路及其形成方法 - Google Patents

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TWI715679B
TWI715679B TW105138164A TW105138164A TWI715679B TW I715679 B TWI715679 B TW I715679B TW 105138164 A TW105138164 A TW 105138164A TW 105138164 A TW105138164 A TW 105138164A TW I715679 B TWI715679 B TW I715679B
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gate electrode
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吳偉成
陳姿妤
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種積體電路，其包括高介電常數金 屬閘極非揮發性記憶體裝置並提供小尺寸及高效能。在一些實施例中，積體電路包括邏輯區及鄰近邏輯區安置的嵌式記憶體區，邏輯區具有邏輯裝置，所述邏輯裝置安置於基底之上且包括安置於第一高介電常數閘極介電層之上的第一金屬閘極電極。嵌式記憶體區具有非揮發性記憶體裝置，所述非揮發性記憶體裝置包括安置於高介電常數閘極介電層之上的第二金屬閘極電極。藉由在邏輯區及記憶體區二者中具有高介電常數金屬閘極結構，在新興技術節點中積體電路效能被提高且進一步按比例縮小成為可能。

Description

積體電路及其形成方法
本發明實施例是有關於一種積體電路。
嵌式記憶體是一種用於半導體產業中以提高積體電路(integrated circuit，IC)的效能的技術。嵌式記憶體是一種與邏輯核心整合於同一晶片上且支援邏輯核心以實現預期功能的非獨立型記憶體。高效能嵌式記憶體能夠實現高速度及寬匯流排寬度能力，其會限制或消除晶片間通訊。
本發明實施例的一種積體電路包括邏輯區及鄰近邏輯區安置的嵌式記憶體區。所述邏輯區包括邏輯裝置，所述邏輯裝置安置於基底之上且包括安置於高介電常數(high-k)閘極介電層之上的第一金屬閘極電極及邏輯閘極氧化物。所述嵌式記憶體區包括非揮發性記憶體(NVM)裝置，所述非揮發性記憶體裝置包括安置於所述高介電常數閘極介電層之上的第二金屬閘極電極。所 述非揮發性記憶體裝置包括在基底上橫向地間隔開的選擇電晶體與控制電晶體。所述控制電晶體包括藉由電荷陷獲層及所述高介電常數閘極介電層而與所述基底隔開的控制閘極電極。
100:積體電路
102:記憶體區
104:邏輯區
106:基底
108:接觸蝕刻終止層
110:層間介電層
112:邏輯裝置
112a:高壓裝置
112b:核心裝置
112c:輸入/輸出(I/O)裝置
114:第一金屬閘極電極
116:高介電常數閘極介電層
118:非揮發性記憶體(NVM)裝置
118a:控制電晶體
118b:選擇電晶體
120:選擇閘極電極
122:控制閘極電極
124:電荷陷獲層
124a:第一介電層
124b:氮化物層
124c:第二介電層
126:源極/汲極區
130:側壁間隙壁
132:邏輯閘極氧化物
134:記憶體閘極氧化物
200:積體電路
202:矽化物層
204:接觸窗
206:第二層間介電層
208:控制閘極電極
210:選擇閘極電極
212:邏輯閘極氧化物
214:記憶體閘極氧化物
300:積體電路
302:氧化物層
304:氧化物層
306:氧化物層
308:高介電常數閘極介電層
310:金屬閘極電極
312:側壁間隙壁
400、500、600、700、800、900、1000、1100、1200a、1200b、 1200c、1300a、1300b、1300c、1400a、1400b、1400c:剖視圖
402a:控制電晶體區
402b:其餘區域
404a:高壓裝置區
404b:核心裝置區
404c:其餘區域
502:罩幕
602:罩幕
702:罩幕
802:犧牲閘極層
902:罩幕
1112a:高壓閘極堆疊
1112b:核心閘極堆疊
1112c:I/O閘極堆疊
1118a:控制閘極堆疊
1118b:選擇閘極堆疊
1202:溝渠
1302:溝渠
1402:溝渠
1500:方法
1502、1504、1506、1508、1510、1512、1514、1516a、1516b、1516c、1518a、1518b、1518c、1520a、1520b、1520c:動作
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本產業中的標準慣例，各種特徵並非按比率繪製。實際上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1說明包括高介電常數金屬閘極(high-k metal gate，HKMG)非揮發性記憶體(non-volatile memory，NVM)裝置的積體電路(IC)的一些實施例的剖視圖。
圖2說明包括HKMG NVM裝置的積體電路的一些額外實施例的剖視圖。
圖3說明包括HKMG NVM裝置的積體電路的一些額外實施例的剖視圖。
圖4至圖14C說明一種用於製造包括HKMG NVM裝置的積體電路的方法的一些實施例的一系列剖視圖。
圖15說明一種用於製造包括HKMG NVM裝置的積體電路的方法的一些實施例的流程圖。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本發明。當然，該些僅為實例而非旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有額外特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。此外，本發明可在各種實例中重覆參考編號及/或字母。此種重覆是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在…之下(beneath)」、「在…下面(below)」、「下方的(lower)」、「在…之上(above)」、「上方的(upper)」等空間相對性用語來闡述圖中所例示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示定向外亦囊括裝置在使用或操作中的不同定向。設備亦可具有其他定向(旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
在新興技術節點中，半導體產業已開始將邏輯裝置及記憶體裝置整合於單一半導體晶片上。此種整合相較於其中兩個單獨晶片(一者用於記憶體且另一者用於邏輯)因連接所述兩個晶片的導線或引線而導致不合意延遲的解決方案而提高效能。此 外，將記憶體裝置及邏輯裝置整合於同一半導體晶片上的處理成本因共享用於製作兩種類型的裝置的具體製程步驟而被降低。一種常見類型的嵌式記憶體是嵌式快閃記憶體，所述嵌式快閃記憶體可包括二電晶體(two transistors，2T)記憶胞陣列。2T記憶胞包括在半導體基底之上橫向地間隔開的控制電晶體與選擇電晶體。所述控制電晶體的控制閘極藉由電荷陷獲介電層而與所述基底隔開。
高介電常數金屬閘極(HKMG)技術亦已成為用於下一代互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)裝置的領先者之一。HKMG技術將高介電常數介電質併入以增加電晶體電容並減少閘極洩漏(gate leakage)。使用金屬閘極電極有助於費米能階釘紮(Fermi-level pinning)並容許將閘極調整至低臨限電壓。藉由將金屬閘極電極與高介電常數介電質進行組合，HKMG技術使得進一步按比例縮小成為可能並容許積體晶片以降低的功率運行。
本發明實施例是有關於一種積體電路(IC)及一種形成方法，所述積體電路包括小尺寸及高效能高介電常數金屬閘極(HKMG)非揮發性記憶體(NVM)裝置。在一些實施例中，積體電路包括安置於基底之上的邏輯區及鄰近嵌式記憶體區。所述邏輯區包括邏輯裝置，所述邏輯裝置包括安置於高介電常數閘極介電層之上的第一金屬閘極電極，且所述記憶體區包括非揮發性記憶體(NVM)裝置，所述非揮發性記憶體裝置包括安置於所述 高介電常數閘極介電層之上的第二金屬閘極電極。在一些實施例中，所述非揮發性記憶體裝置包括包含選擇閘極電極的選擇電晶體且選擇電晶體與控制電晶體橫向間隔開，所述控制電晶體包括藉由電荷陷獲層而與所述基底隔開的控制閘極電極。所述選擇閘極電極及所述控制閘極電極中的至少一者是金屬閘極電極。藉由在邏輯區及記憶體區二者中具有HKMG結構，在新興技術節點(例如，28奈米及低於28奈米)中積體電路效能被提高，且進一步按比例縮小成為可能。
圖1說明包括HKMG NVM裝置(例如，HKMG 2T NVM裝置或混合式2T NVM裝置)的積體電路100的一些實施例的剖視圖。積體電路100包括邏輯區104及鄰近邏輯區104安置的嵌式記憶體區102。邏輯區104包括安置於基底106之上的邏輯裝置112。邏輯裝置112包括安置於高介電常數閘極介電層116之上的第一金屬閘極電極114。在一些實施例中，第一金屬閘極電極114可更藉由邏輯閘極氧化物132而與基底106隔開。嵌式記憶體區102包括非揮發性記憶體(NVM)裝置118，非揮發性記憶體裝置118包括安置於高介電常數閘極介電層116之上的第二金屬閘極電極(例如，選擇閘極電極120或控制閘極電極122)。
在一些實施例中，NVM裝置118包括控制電晶體118a及選擇電晶體118b。在一些實施例中，第二金屬閘極電極是選擇電晶體118b的選擇閘極電極120。在此類實施例中，選擇閘極電極120更藉由記憶體閘極氧化物134而與基底106隔開。在一些 實施例中，第一金屬閘極電極與第二金屬閘極電極可具有長方體形狀，第一金屬閘極電極的長方體形狀與第二金屬閘極電極的長方體形狀具有彼此對齊的上表面。藉由在邏輯裝置112及NVM裝置118二者中具有HKMG結構，電晶體電容(且藉此驅動電流)得以增加，且閘極洩漏及臨限電壓得以減少。
在一些實施例中，控制電晶體118a包括藉由高介電常數閘極介電層116、記憶體閘極氧化物134、及電荷陷獲層124而與基底隔開的控制閘極電極122。在一些實施例中，控制閘極電極122包含多晶矽。源極/汲極區126排列於選擇閘極電極120與控制閘極電極122的相對側處。選擇閘極電極120可連接至用以控制NVM裝置118的存取的字元線。高介電常數閘極介電層116減少穿隧閘極洩漏，並容許向選擇閘極電極120施加低電壓以在選擇閘極電極120下方形成反型通道。在運作期間，電荷(例如，電子)可注入至電荷陷獲層124或自電荷陷獲層124注入以對NVM裝置118進行程式化/抹除。低選擇閘極電壓有助於使汲極電流最小化並導致相對小的程式化功率。向將電子吸引至電荷陷獲層124或自電荷陷獲層124排斥電子的控制閘極電極122施加高電壓，以產生高注入或移除效率。
在一些實施例中，積體電路100更包括沿第一金屬閘極電極114的側壁、選擇閘極電極120的側壁、及控制閘極電極122的側壁安置的側壁間隙壁130。在一些實施例中，側壁間隙壁130可由氮化矽製成。側壁間隙壁130具有與第一金屬閘極電極114 的上表面、選擇閘極電極120的上表面、及控制閘極電極122的上表面對齊的上表面。
邏輯區104與嵌式記憶體區102可藉由排列於基底106之上的層間介電層110而彼此橫向地隔開。在一些實施例中，接觸蝕刻終止層108使層間介電層110與邏輯裝置112、NVM裝置118、及基底106隔開。接觸蝕刻終止層108可作為邏輯裝置112及NVM裝置118的襯層，且具有在邏輯區104與嵌式記憶體區102之間延伸的實質上平坦的橫向部分。使用層間介電層110及接觸蝕刻終止層108來隔離邏輯裝置112與NVM裝置118會容許達成高裝置密度。
圖2說明包括HKMG NVM裝置或混合式NVM裝置的積體電路200的一些實施例的剖視圖。積體電路200包括具有邏輯裝置112的邏輯區104及具有NVM裝置118的嵌式記憶體區102。多個源極/汲極區126在邏輯區104及嵌式記憶體區102中安置於基底106內。矽化物層202排列至源極/汲極區126上。在一些實施例中，矽化物層202包含鎳矽化物。第一金屬閘極電極114在邏輯區104內安置於基底106之上且處於源極/汲極區126之間的位置處。第一金屬閘極電極114藉由高介電常數閘極介電層116及邏輯閘極氧化物212而與基底106隔開。
在記憶體區102內，選擇閘極電極210與控制閘極電極208在基底106之上在高介電常數閘極介電層116及記憶體閘極氧化物214上間隔開。在一些實施例中，邏輯裝置112可為高壓裝 置。在此類實施例中，記憶體閘極氧化物214亦可安置於高介電常數閘極介電層116與邏輯閘極氧化物212之間的第一金屬閘極電極114下方，以共同形成具有較NVM裝置118的厚度大的厚度的邏輯裝置112的閘極介電質。在一些圖2未示出的替代實施例中，邏輯裝置112可為邏輯閘極電晶體，所述邏輯閘極電晶體具有較NVM裝置118的運作電壓小的運作電壓，以使得可達成更低的功耗。在此類實施例中，邏輯裝置112的閘極介電質可具有較記憶體閘極氧化物214的厚度小的厚度。此外，邏輯裝置112的閘極介電質亦可與記憶體閘極氧化物214具有相同厚度，以簡化製造複雜性。電荷陷獲層124安置於控制閘極電極208與基底106之間。
在一些實施例中，電荷陷獲層124可包括三層式結構。舉例而言，在一些實施例中，所述三層式結構可包括ONO結構，所述ONO結構具有第一介電層124a(例如，二氧化矽層)、接觸第一介電層124a的氮化物層124b(例如，氮化矽層)、及接觸氮化物層124b的第二介電層124c(例如，二氧化矽層)。在其他實施例中，所述三層式結構可包括氧化物-奈米晶體-氧化物(oxide-nano-crystal-oxide，ONCO)結構，所述氧化物-奈米晶體-氧化物結構具有第一氧化物層、接觸第一氧化物層的一層晶體奈米點(例如，矽點)、及接觸第一氧化物層及所述一層晶體奈米點的第二氧化物層。在一些實施例中，控制閘極電極208是金屬閘極，且選擇閘極電極210包含多晶矽。在一些實施例中，第一金 屬閘極電極114及控制閘極電極208例如可包含鈦(Ti)、鉭(Ta)、鎢(W)、鋁(Al)、或鉿(Zr)。在一些實施例中，高介電常數閘極介電層116例如可包含氧化鉿(HfO)、氧化鉿矽(HfSiO)、氧化鉿鋁(HfAlO)、或氧化鉿鉭(HfTaO)。
在一些實施例中，接觸蝕刻終止層108作為側壁間隙壁130的側壁的襯層，且沿基底106的上表面及矽化物層202連續延伸。在一些實施例中，接觸蝕刻終止層108具有‘U’形結構，所述‘U’形結構具有連接第一垂直組件與第二垂直組件的橫向組件，所述第一垂直組件緊鄰沿NVM裝置118的一側排列的側壁間隙壁130，所述第二垂直組件緊鄰沿邏輯裝置112的一側排列的側壁間隙壁130。在一些實施例中，接觸蝕刻終止層108在選擇電晶體118b與控制電晶體118a之間亦具有‘U’形結構。
第一層間介電層110安置於接觸蝕刻終止層108的凹處內。在一些實施例中，第一層間介電層110具有與選擇閘極電極210的上表面、控制閘極電極208的上表面、及第一金屬閘極電極114的上表面對齊的上表面。在一些實施例中，第二層間介電層206可安置於NVM裝置118及邏輯裝置112之上。在一些實施例中，第一層間介電層110及第二層間介電層206可包括低介電常數介電層、超低介電常數介電層、極低介電常數介電層、及/或二氧化矽層。包含導體材料的多個接觸窗204垂直延伸穿過第二層間介電層206。在一些實施例中，所述多個接觸窗中的一或多者亦可延伸穿過第一層間介電層110及接觸蝕刻終止層108，並耦合至 源極/汲極區126。在一些實施例中，所述多個接觸窗204可包含例如鎢、銅、及/或鋁等金屬。
圖3說明包括HKMG NVM裝置的積體電路300的一些額外實施例的剖視圖。積體電路300包括排列於基底106之上的邏輯區104及鄰近記憶體區102。邏輯區104可包括一或多個邏輯裝置，例如高壓裝置112a(例如，用於對記憶體進行程式化/抹除的CMOS電晶體)、核心裝置112b(例如，用於處理記憶體資料的CMOS邏輯閘極)、及用以接收及傳輸訊號的輸入/輸出(input/output，I/O)裝置112c。高壓裝置112a可通過高於核心裝置112b的運作電壓的偏壓來運作，因而具有高於核心裝置112b的運作功率及崩潰電壓。此外，I/O裝置112c亦可通過高於核心裝置112b的偏壓的偏壓來運作，藉此使得I/O裝置112c能夠進行強電流驅動。由於不同的運作電壓，所述裝置可具有上覆(overlying)不同閘極氧化物厚度的閘極電極(例如，高壓裝置112a具有一或多種下伏氧化物，所述一或多種下伏氧化物的總厚度大於核心裝置112b及I/O裝置112c。)
舉例而言，在一些實施例中，高壓裝置112a的閘極氧化物包括按照以下次序堆疊的第一閘極氧化物層302、第二氧化物層304、及第三氧化物層306。核心裝置112b的閘極氧化物可包括第三氧化物層，但不包括第一閘極氧化物層302及第二閘極氧化物層304，因而形成更薄的閘極氧化物。I/O裝置112c的閘極氧化物可包括第二閘極氧化物層304及第三閘極氧化物層306，但不包括 第一氧化物層302。在一些實施例中，記憶體區102包括控制電晶體118a及選擇電晶體118b，控制電晶體118a及選擇電晶體118b可具有與I/O裝置112c相同的閘極氧化物(即，第二閘極氧化物層304及第三閘極氧化物層306)。邏輯裝置112、控制電晶體118a、及選擇電晶體118b亦可分別包括安置於對應閘極氧化物上的金屬閘極電極310及高介電常數閘極介電層308。控制電晶體118a更包括安置於其閘極氧化物之下的電荷陷獲層124。
儘管在以上圖中未示出，但邏輯區104的邏輯裝置(例如，邏輯裝置112)及記憶體區102的記憶體裝置(例如，記憶體裝置118)可包括具有不同組成及厚度的金屬閘極。舉例而言，邏輯區104可包括NMOS電晶體裝置及PMOS電晶體裝置，所述NMOS電晶體裝置具有NMOS金屬閘極，所述PMOS電晶體裝置具有PMOS金屬閘極。NMOS金屬閘極具有與PMOS金屬閘極不同的組成及不同的功函數。在一些實施例中，金屬閘極可具有彼此對齊的上表面。
圖4至圖14C說明一種用於製造包括HKMG NVM裝置的積體電路的方法的一些實施例的一系列剖視圖400至1400c。
如在圖4的剖視圖400中所示，在基底106之上形成電荷陷獲層124。基底106可包括邏輯區104及記憶體區102。在各種實施例中，基底106可包括例如半導體晶圓或晶圓上的一或多個晶粒等任何類型的半導體主體(例如，矽基體、SiGe、SOI等)以及形成於基底106上及/或以其他方式與之相關聯的任何其他類 型的半導體及/或磊晶層。在一些實施例中，使用沈積技術(例如，物理氣相沈積(PVD)、化學氣相沈積(CVD)、電漿增強型化學氣相沈積(PE-CVD)、原子層沈積(ALD)等)來形成電荷陷獲層124以形成三層式結構，所述三層式結構包括具有第一氧化物層(例如，二氧化矽層)、接觸所述第一氧化物層的氮化物層(例如，氮化矽層)、及接觸所述氮化物層的第二氧化物層的ONO結構。
如在圖5的剖視圖500中所示，對電荷陷獲層124進行圖案化，以使得電荷陷獲層124保留在記憶體區102的控制電晶體區402a內，且使得電荷陷獲層124自記憶體區102的其餘區域402b及邏輯區104移除。在一些實施例中，藉由執行對感光性罩幕層(例如，光阻)進行圖案化的微影製程(例如，使用罩幕502)來移除電荷陷獲層124，所述感光性罩幕層保護控制電晶體區402a處的電荷陷獲層124不被一或多個後續蝕刻製程移除。在各種實施例中，蝕刻製程可包括濕式蝕刻及/或乾式蝕刻(例如，利用四氟甲烷(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的電漿蝕刻)。
如在圖6的剖視圖600中所示，形成第一氧化物層302並對第一氧化物層302進行圖案化，以使得第一氧化物層302保留在邏輯區104的高壓裝置區404a與核心裝置區404b內，且使得第一氧化物層302自邏輯區104的其餘區域404c及記憶體區102移除。在一些實施例中，第一氧化物層302使用沈積技術(例如，PVD、CVD、PE-CVD、ALD等)來形成，且藉由執行微影製程(例 如，使用罩幕602)及蝕刻製程來移除。
如在圖7的剖視圖700中所示，形成第二氧化物層304並對第二氧化物層304進行圖案化，以使得第二氧化物層304自邏輯區104的核心裝置區404b移除，以使得第二氧化物層304保留在邏輯區104的其餘區域404c及記憶體區102內。在一些實施例中，第二氧化物層304使用沈積技術(例如，PVD、CVD、PE-CVD、ALD等)來形成且藉由執行微影製程(例如，使用罩幕702)及蝕刻製程來移除。在一些實施例中，對第一氧化物層302的位於核心裝置區404b處的過量部分進行圖案化並將所述過量部分移除可與第二氧化物層304的圖案化一起進行。
如在圖8的剖視圖800中所示，接著形成第三氧化物層306、高介電常數閘極介電層308、及犧牲閘極層802。可對犧牲閘極層802執行平坦化製程。
如在圖9的剖視圖900中所示，對犧牲閘極層802、高介電常數閘極介電層308、及氧化物層302、304、306進行圖案化，以在記憶體區102處形成控制閘極堆疊1118a及選擇閘極堆疊1118b及在邏輯區104處形成高壓閘極堆疊1112a、核心閘極堆疊1112b、及I/O閘極堆疊1112c。在一些實施例中，在所述閘極堆疊之上形成犧牲氧化物或氮化物硬罩幕層(圖中未示出)。在一些實施例中，犧牲閘極層802可包含藉由沈積製程(例如，CVD、PVD、ALD等)而形成的多晶矽或金屬。在一些實施例中，所述閘極堆疊是藉由執行對感光性罩幕層(例如，光阻)進行圖案化 的微影製程(例如，使用罩幕902)來形成，所述感光性罩幕層保護所掩蔽區域不被一或多個後續蝕刻製程移除。在各種實施例中，蝕刻製程可包括濕式蝕刻或乾式蝕刻(例如，利用四氟甲烷(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的電漿蝕刻)。
如在圖10的剖視圖1000中所示，沿閘極堆疊(高壓閘極堆疊1112a、核心閘極堆疊1112b、I/O閘極堆疊1112c、控制閘極堆疊1118a及選擇閘極堆疊1118b)形成側壁間隙壁312。在一些實施例中，側壁間隙壁312可包含藉由沈積製程而形成的氧化物(例如，SiO2)或氮化物(例如，SiN)。可在基底106的上表面上直接形成側壁間隙壁312。接著分別在記憶體區102內及在邏輯區104內形成源極/汲極區126。在一些實施例中，可例如藉由將例如硼(B)或磷(P)等摻雜劑選擇性植入基底106的植入製程而形成源極/汲極區126。在一些其他實施例中，可藉由執行蝕刻製程以形成溝渠且接著進行磊晶生長製程而形成源極/汲極區126。在此類實施例中，源極/汲極區126可具有高於基底106的上表面的凸起部分。在一些實施例中，執行矽化金屬沈積製程(salicidation process)以在源極/汲極區126的上表面上形成矽化物層202。在一些實施例中，可藉由沈積鎳層且接著執行熱退火製程(例如，快速熱退火)而執行矽化金屬沈積製程。
如在圖11的剖視圖1100中所示，在源極/汲極區126之上形成共形接觸蝕刻終止層108，且共形接觸蝕刻終止層108沿側壁間隙壁312延伸。在一些實施例中，接觸蝕刻終止層108可包 含藉由沈積製程(例如，CVD、PVD等)形成的氮化矽。接著，在接觸蝕刻終止層108之上形成第一層間介電層110，然後執行第一平坦化製程。在一些實施例中，所述第一平坦化製程可包括化學機械研磨(chemical mechanical polishing，CMP)製程。在一些實施例中，第一層間介電層110可包括藉由沈積製程(例如，CVD、PVD等)形成的低介電常數介電層。在第一平坦化製程之後暴露出犧牲閘極層802。圖12A至圖12C、圖13A至圖13C、及圖14A至圖14C示出圖11之後的後續替換閘極製程的一些替代實施例。
圖12A至圖12C示出替換閘極製程的一些實施例。如在圖12A的剖視圖1200a中所示，自選擇閘極堆疊1118b、高壓閘極堆疊1112a、核心閘極堆疊1112b、及I/O閘極堆疊1112c移除犧牲閘極層802(在圖11中示出)，致使在側壁間隙壁312之間形成溝渠1202。犧牲閘極層802(在圖11中示出)可保留在控制閘極堆疊1118a中，以使控制閘極電極122位於適當位置(in place)。
如在圖12B的剖視圖1200b中所示，藉由一或多個沈積製程(例如，化學氣相沈積、物理氣相沈積等)將金屬閘極電極填充至圖12A所示的溝渠1202中。儘管示出為沈積單一金屬層，但應瞭解，替換閘極製程可包括在不同邏輯/記憶體裝置或同一邏輯/記憶體裝置的不同組件的溝渠內形成不同金屬組成物的一系列沈積及蝕刻製程。以此種方式，可達成所需功函數。可在沈積製程之後執行第二平坦化製程以在記憶體區102內形成選擇電晶體118b及在邏輯區104內形成高壓裝置112a、核心裝置112b、及I/O 裝置112c，其中選擇電晶體118b、高壓裝置112a、核心裝置112b、及I/O裝置112c具有金屬閘極電極310。
如在圖12C的剖視圖1200c中所示，在上覆第一層間介電層110的第二層間介電層206內形成接觸窗204。可藉由選擇性蝕刻第二層間介電層206以形成開口以及藉由接著在所述開口內沈積導體材料而形成接觸窗204。在一些實施例中，導體材料例如可包括鎢(W)、或氮化鈦(TiN)。
圖13A至圖13C示出替換閘極製程的一些替代實施例。如在圖13A的剖視圖1300a中所示，自控制閘極堆疊1118a、高壓閘極堆疊1112a、核心閘極堆疊1112b、及I/O閘極堆疊1112c移除犧牲閘極層802(在圖11中示出)，致使在側壁間隙壁312之間形成溝渠1302。犧牲閘極層802(在圖11中示出)可保留在選擇閘極堆疊1118b內，以使選擇閘極電極210位於適當位置。
如在圖13B的剖視圖1300b中所示，藉由一或多個沈積製程將金屬閘極電極填充至圖13A所示的溝渠1302內。可在沈積製程之後執行第二平坦化製程，以在記憶體區102內形成控制電晶體118a及在邏輯區104內形成高壓裝置112a、核心裝置112b、及I/O裝置112c，其中控制電晶體118a、高壓裝置112a、核心裝置112b、及I/O裝置112c具有金屬閘極電極310。
如在圖13C的剖視圖1300c中所示，在上覆第一層間介電層110的第二層間介電層206內形成接觸窗204。可藉由選擇性蝕刻第二層間介電層206以形成開口以及藉由接著在所述開口內 沈積導體材料而形成接觸窗204。在一些實施例中，導體材料例如可包括鎢(W)或氮化鈦(TiN)。
圖14A至圖14C示出替換閘極製程的一些替代實施例。如在圖14A的剖視圖1400a中所示，自控制閘極堆疊1118a、選擇閘極堆疊1118b、高壓閘極堆疊1112a、核心閘極堆疊1112b、及I/O閘極堆疊1112c移除犧牲閘極層802(在圖11中示出)，致使在側壁間隙壁312之間形成溝渠1402。可藉由濕式蝕刻製程而不使用罩幕來移除犧牲閘極層802(在圖11中示出)。
如在圖14B的剖視圖1400b中所示，藉由一或多個沈積製程將金屬閘極電極填充至圖14A所示的溝渠1402中。可在沈積製程之後執行第二平坦化製程，以形成具有金屬閘極電極310的控制電晶體118a、選擇電晶體118b、高壓裝置112a、核心裝置112b、及I/O裝置112c。
如在圖14C的剖視圖1400c中所示，在上覆第一層間介電層110的第二層間介電層206內形成接觸窗204。可藉由選擇性蝕刻第二層間介電層206以形成開口以及藉由接著在所述開口內沈積導體材料而形成接觸窗204。在一些實施例中，導體材料例如可包括鎢(W)或氮化鈦(TiN)。
圖15說明一種用於製造包括HKMG NVM裝置的積體電路的方法1500的一些實施例的流程圖。
儘管是參照圖4至圖14C來闡述方法1500，但將瞭解，方法1500並非僅限於此類結構，反而是可獨立地作為不依賴於所 述結構的方法。此外，儘管本文中將所揭露的方法(例如，方法1500)說明及闡述為一系列動作或事件，但將瞭解，此類動作或事件的所說明次序不應被解釋為具有限制性意義。舉例而言，一些動作可以不同次序及/或與除本文所說明及/或所述的動作或事件外的其他動作或事件同時發生。此外，不一定需要用以實行本文中說明的一或多個態樣或實施例的所有動作。此外，可以一或多個單獨動作及/或階段實施本文所繪示的動作中的一或多者。
在動作1502處，在基底之上在記憶體區的控制電晶體區處形成電荷陷獲層並對所述電荷陷獲層進行圖案化。圖4至圖5說明與動作1502對應的剖視圖400及500的一些實施例。
在動作1504處，在基底之上形成閘極氧化物層並對所述閘極氧化物層進行圖案化。在一些實施例中，記憶體區的閘極氧化物被形成為具有不同於邏輯區的高壓裝置區及/或核心裝置區的厚度。圖6至圖7說明與動作1504對應的剖視圖600及700的一些實施例。
在動作1506處，接著在閘極氧化物層之上形成高介電常數閘極介電層及犧牲閘極層。犧牲閘極層可包含金屬或多晶矽。可對犧牲閘極層執行平坦化製程。圖8說明與動作1506對應的剖視圖800的一些實施例。
在動作1508處，對犧牲閘極層、高介電常數閘極介電層、及氧化物層進行圖案化，以在記憶體區處形成控制閘極堆疊及選擇閘極堆疊以及在邏輯區處形成高壓閘極堆疊、核心閘極堆疊、 及I/O閘極堆疊。圖9說明與動作1508對應的剖視圖900的一些實施例。
在動作1510處，沿閘極堆疊的側壁形成側壁間隙壁。在基底內形成源極/汲極區。圖10說明與動作1510對應的剖視圖1000的一些實施例。
在動作1512處，在基底之上形成接觸蝕刻終止層，在接觸蝕刻終止層之上形成第一層間介電層，且執行第一平坦化製程。暴露出邏輯區及記憶體區內的犧牲閘極。圖11說明與動作1512對應的剖視圖1100的一些實施例。
在動作1514處，接著執行替換閘極製程。在各種實施例中，可根據動作1516a、1516b、1516c、動作1518a、1518b、1518c、或動作1520a、1520b、1520c而形成替換閘極製程。
在動作1516a至1516c處，以金屬閘極電極替換邏輯區內的邏輯閘極電極及記憶體區內的選擇閘極電極。圖12A至圖12C說明與動作1516a至1516c對應的剖視圖1200a至1200c的一些實施例。
在動作1518a至1518c處，以金屬閘極電極替換邏輯區內的邏輯閘極電極及記憶體區內的控制閘極電極。圖13A至圖13C說明與動作1518a至1518c對應的剖視圖1300a至1300c的一些實施例。
在動作1520a至1520c處，以金屬閘極電極替換邏輯區內的邏輯閘極電極及記憶體區內的選擇閘極電極及控制閘極電 極。圖14A至圖14C說明與動作1520a至1520c對應的剖視圖1400a至1400c的一些實施例。
因此，本發明實施例是有關於一種積體電路(IC)及一種形成方法，所述積體電路包括高介電常數金屬閘極(HKMG)非揮發性記憶體(NVM)裝置並提供小尺寸及高效能。
在一些實施例中，本發明是有關於一種積體電路。所述積體電路包括邏輯區及鄰近邏輯區安置的嵌式記憶體區。所述邏輯區包括邏輯裝置，所述邏輯裝置安置於基底之上且包括安置於第一高介電常數閘極介電層之上的第一金屬閘極電極。所述嵌式記憶體區包括非揮發性記憶體(NVM)裝置，所述非揮發性記憶體裝置包括安置於所述高介電常數閘極介電層之上的第二金屬閘極電極。所述非揮發性記憶體裝置包括在基底上橫向地間隔開的選擇電晶體與控制電晶體。所述控制電晶體包括藉由電荷陷獲層及所述高介電常數閘極介電層而與所述基底隔開的控制閘極電極。
在上述積體電路中，其中所述第二金屬閘極電極包括所述選擇電晶體的選擇閘極電極，所述選擇閘極電極藉由所述高介電常數閘極介電層及記憶體閘極氧化物而與所述基底隔開。
在上述積體電路中，其中所述控制閘極電極包含多晶矽，且藉由所述高介電常數閘極介電層及所述記憶體閘極氧化物而與所述電荷陷獲層隔開。
在上述積體電路中，其中所述控制閘極電極是金屬閘極 電極，且藉由所述高介電常數閘極介電層及所述記憶體閘極氧化物而與所述電荷陷獲層隔開。
在上述積體電路中，其中所述邏輯閘極氧化物具有較所述記憶體閘極氧化物的厚度大的厚度。
在上述積體電路中，其中所述記憶體閘極氧化物排列於所述第一金屬閘極電極下方的所述高介電常數閘極介電層與所述邏輯閘極氧化物之間。
在上述積體電路中，更包括：側壁間隙壁，被安置成覆蓋所述第一金屬閘極電極及所述邏輯閘極氧化物的側壁、所述控制閘極電極、所述電荷陷獲層、所述選擇閘極電極、及所述記憶體閘極氧化物。
在上述積體電路中，更包括：源極/汲極區，與所述第一金屬閘極電極、所述選擇閘極電極及所述控制閘極電極並排地安置於所述基底內；矽化物層，安置於所述源極/汲極區上；接觸蝕刻終止層，沿所述側壁間隙壁的側壁安置，在所述基底的上表面及所述矽化物層上連續地延伸；以及層間介電層，安置於所述接觸蝕刻終止層上。
在上述積體電路中，其中所述接觸蝕刻終止層在所述邏輯區與所述嵌式記憶體區之間具有U形結構，其中所述U形結構具有第一垂直組件及第二垂直組件，所述第一垂直組件緊鄰沿所述非揮發性記憶體裝置的一側排列的所述側壁間隙壁，且所述第二垂直組件緊鄰沿所述邏輯裝置的相對側排列的所述側壁間隙 壁。
在上述積體電路中，其中所述控制閘極電極是金屬閘極電極，且所述選擇電晶體的選擇閘極電極包含多晶矽。
在上述積體電路中，其中所述電荷陷獲層包括排列於兩個二氧化矽層之間的氮化矽層。
在其他實施例中，本發明是有關於一種積體電路。所述積體電路包括邏輯區及鄰近所述邏輯區安置的嵌式記憶體區。所述邏輯區包括邏輯裝置，所述邏輯裝置安置於基底之上且包括安置於第一高介電常數閘極介電層之上的第一金屬閘極電極。所述嵌式記憶體區包括非揮發性記憶體(NVM)裝置，所述非揮發性記憶體裝置包括在基底上橫向地間隔開的選擇電晶體與控制電晶體。所述選擇電晶體或所述控制電晶體包括藉由所述高介電常數閘極介電層及記憶體閘極氧化物而與所述基底隔開的第二金屬閘極電極。
在上述積體電路中，其中所述控制電晶體的控制閘極電極與所述選擇電晶體的選擇閘極電極具有長方體形狀，所述控制電晶體的所述控制閘極電極的所述長方體形狀與所述選擇電晶體的所述選擇閘極電極的所述長方體形狀具有彼此對齊的上表面。
在上述積體電路中，其中所述第一金屬閘極電極具有與所述控制閘極電極的上表面及所述選擇閘極電極的上表面對齊的上表面。
在上述積體電路中，更包括：側壁間隙壁，沿所述第一 金屬閘極電極的側壁、所述控制閘極電極的側壁、及所述選擇閘極電極的側壁安置，其中接觸蝕刻終止層安置於所述邏輯區與所述嵌式記憶體區之間並具有U形結構，其中所述U形結構緊鄰所述側壁間隙壁。
在再一些其他實施例中，本發明是有關於一種形成積體電路的方法。所述方法包括：提供基底，所述基底包括具有邏輯裝置的邏輯區及具有非揮發性記憶體裝置的記憶體區，所述非揮發性記憶體裝置包括彼此間隔開的選擇電晶體與控制電晶體。所述方法更包括：在所述基底之上形成閘極氧化物層、高介電常數閘極介電層、及多晶矽層；以及對所述多晶矽層、所述高介電常數閘極介電層、及所述閘極氧化物層進行圖案化，以在所述邏輯區內形成邏輯犧牲閘極堆疊及在所述記憶體區內形成選擇犧牲閘極堆疊及控制犧牲閘極堆疊。所述方法更包括：以金屬層替換所述邏輯犧牲閘極堆疊及所述選擇犧牲閘極堆疊與所述控制犧牲閘極堆疊中的至少一者，以在所述邏輯區內形成第一金屬閘極電極及在所述記憶體區內形成第二金屬閘極電極。
在上述形成積體電路的方法中，其中形成所述閘極氧化物層包括：形成第一氧化物層並對所述第一氧化物層進行圖案化，以使得所述第一氧化物層保留在所述邏輯區的第一區域內，且使得所述第一氧化物層自所述邏輯區的其餘區域及所述記憶體區移除；以及形成第二氧化物層並對所述第二氧化物層進行圖案化，以使得所述第二氧化物層自所述邏輯區的第二區域移除，且 使得所述第二氧化物層保留在所述邏輯區的其餘區域及所述記憶體區內。
在上述形成積體電路的方法中，更包括：形成側壁間隙壁，其與所述邏輯犧牲閘極堆疊、所述選擇犧牲閘極堆疊及所述控制犧牲閘極堆疊並排；形成接觸蝕刻終止層，所述接觸蝕刻終止層作為所述側壁間隙壁的襯層；在所述接觸蝕刻終止層上形成層間介電層；以及在所述層間介電層上執行平坦化，以暴露出所述側壁間隙壁及所述多晶矽層。
在上述形成積體電路的方法中，更包括：執行蝕刻來移除所述多晶矽層，以在所述側壁間隙壁之間留下溝渠；以及在所述溝渠內填充所述金屬層，以在所述邏輯區內形成所述第一金屬閘極電極及在所述記憶體區內形成所述第二金屬閘極電極。
在上述形成積體電路的方法中，其中所述選擇犧牲閘極堆疊的側壁及所述控制犧牲閘極堆疊的側壁分別由所述側壁間隙壁覆蓋，且藉由所述接觸蝕刻終止層及所述層間介電層而橫向地間隔開。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應瞭解，其可輕易地使用本發明作為設計或修改其他製程及結構的基礎來實施與本文中所介紹的實施例相同的目的及/或達成本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此類等效構造並不背離本發明的精神及範圍，且其可在不背離本發明的精神及範圍 條件下在本文中作出各種改變、替代及變更。
100:積體電路
102:記憶體區
104:邏輯區
106:基底
108:接觸蝕刻終止層
110:層間介電層
112:邏輯裝置
114:第一金屬閘極電極
116:高介電常數閘極介電層
118:非揮發性記憶體(NVM)裝置
118a:控制電晶體
118b:選擇電晶體
120:選擇閘極電極
122:控制閘極電極
124:電荷陷獲層
126:源極/汲極區
130:側壁間隙壁
132:邏輯閘極氧化物
134:記憶體閘極氧化物

Claims (10)

  1. 一種積體電路，包括：邏輯區，包括邏輯裝置，所述邏輯裝置安置於基底之上且包括安置於高介電常數閘極介電層、邏輯閘極氧化物層以及記憶體閘極氧化物層之上的第一金屬閘極電極；以及嵌式記憶體區，鄰近所述邏輯區安置且包括非揮發性記憶體裝置，所述非揮發性記憶體裝置包括安置於所述高介電常數閘極介電層之上的第二金屬閘極電極；其中所述非揮發性記憶體裝置包括在所述基底上橫向地間隔開的選擇電晶體與控制電晶體，其中所述控制電晶體包括藉由電荷陷獲層及所述高介電常數閘極介電層而與所述基底隔開的控制閘極電極，以及所述選擇電晶體包括選擇閘極電極，所述選擇閘極電極藉由所述高介電常數閘極介電層及所述記憶體閘極氧化物層而與所述基底隔開，其中所述記憶體閘極氧化物層排列於所述第一金屬閘極電極下方的所述高介電常數閘極介電層與所述邏輯閘極氧化物層之間。
  2. 如申請專利範圍第1項所述的積體電路，其中所述第二金屬閘極電極包括所述選擇電晶體的所述選擇閘極電極。
  3. 如申請專利範圍第2項所述的積體電路，其中所述控制閘極電極包含多晶矽，且藉由所述高介電常數閘極介電層及所述記憶體閘極氧化物層而與所述電荷陷獲層隔開。
  4. 如申請專利範圍第2項所述的積體電路，其中所述控制閘極電極是金屬閘極電極，且藉由所述高介電常數閘極介電層及所述記憶體閘極氧化物層而與所述電荷陷獲層隔開。
  5. 如申請專利範圍第2項所述的積體電路，其中所述邏輯閘極氧化物層具有較所述記憶體閘極氧化物層的厚度大的厚度。
  6. 如申請專利範圍第2項所述的積體電路，更包括：側壁間隙壁，被安置成覆蓋所述第一金屬閘極電極及所述邏輯閘極氧化物層的側壁、所述控制閘極電極、所述電荷陷獲層、所述選擇閘極電極、及所述記憶體閘極氧化物層。
  7. 如申請專利範圍第6項所述的積體電路，更包括：源極/汲極區，與所述第一金屬閘極電極、所述選擇閘極電極及所述控制閘極電極並排地安置於所述基底內；矽化物層，安置於所述源極/汲極區上；接觸蝕刻終止層，沿所述側壁間隙壁的側壁安置，在所述基底的上表面及所述矽化物層上連續地延伸；以及層間介電層，安置於所述接觸蝕刻終止層上。
  8. 一種積體電路，包括：邏輯區，包括邏輯裝置，所述邏輯裝置安置於基底之上且包括安置於高介電常數閘極介電層之上的第一金屬閘極電極；以及鄰近所述邏輯區安置的嵌式記憶體區，所述嵌式記憶體區包括非揮發性記憶體裝置，所述非揮發性記憶體裝置包括在基底上橫向地間隔開的選擇電晶體與控制電晶體； 側壁間隙壁，沿所述第一金屬閘極電極的側壁、所述控制電晶體的所述控制閘極電極的側壁、及所述選擇電晶體的所述選擇閘極電極的側壁安置；接觸蝕刻終止層，安置於所述邏輯區與所述嵌式記憶體區之間並具有U形結構，其中所述U形結構緊鄰所述側壁間隙壁，其中所述選擇電晶體或所述控制電晶體包括藉由所述高介電常數閘極介電層及記憶體閘極氧化物層而與所述基底隔開的第二金屬閘極電極。
  9. 一種積體電路，包括：邏輯區，包括邏輯裝置，所述邏輯裝置安置於基底之上且包括安置於高介電常數閘極介電層及邏輯閘極氧化物層之上的第一金屬閘極電極；以及鄰近所述邏輯區安置的記憶體區，所述記憶體區包括非揮發性記憶體裝置，所述非揮發性記憶體裝置包括安置於所述高介電常數閘極介電層及記憶體閘極氧化物層之上的第二金屬閘極電極；其中所述非揮發性記憶體裝置包括在所述基底上橫向地間隔開的選擇電晶體與控制電晶體，其中所述控制電晶體包括藉由電荷陷獲層、所述高介電常數閘極介電層及所述記憶體閘極氧化物層而與所述基底隔開的控制閘極電極，以及其中所述選擇電晶體包括選擇閘極電極，所述選擇閘極電極藉由所述高介電常數閘極介電層及所述記憶體閘極氧化物層而與所述基底隔開， 其中所述邏輯閘極氧化物層包括安置於第一氧化物層上方的第二氧化物層，且其中所述記憶體閘極氧化物層包括安置在所述基板正上方的所述第二氧化物層。
  10. 一種形成積體電路的方法，包括：提供基底，所述基底包括具有邏輯裝置的邏輯區及具有非揮發性記憶體裝置的記憶體區，所述非揮發性記憶體裝置包括彼此間隔開的選擇電晶體與控制電晶體；在所述基底之上形成閘極氧化物層、高介電常數閘極介電層、及多晶矽層；對所述多晶矽層、所述高介電常數閘極介電層、及所述閘極氧化物層進行圖案化，以在所述邏輯區內形成邏輯犧牲閘極堆疊及在所述記憶體區內形成選擇犧牲閘極堆疊及控制犧牲閘極堆疊；以及以金屬層替換所述邏輯犧牲閘極堆疊及所述選擇犧牲閘極堆疊與所述控制犧牲閘極堆疊中的至少一者，以在所述邏輯區內形成第一金屬閘極電極及在所述記憶體區內形成第二金屬閘極電極。
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