[go: up one dir, main page]

TWI714701B - 半導體記憶裝置的阻抗校正電路、半導體記憶裝置及其操作方法 - Google Patents

半導體記憶裝置的阻抗校正電路、半導體記憶裝置及其操作方法 Download PDF

Info

Publication number
TWI714701B
TWI714701B TW106101076A TW106101076A TWI714701B TW I714701 B TWI714701 B TW I714701B TW 106101076 A TW106101076 A TW 106101076A TW 106101076 A TW106101076 A TW 106101076A TW I714701 B TWI714701 B TW I714701B
Authority
TW
Taiwan
Prior art keywords
pull
control code
code
voltage
impedance correction
Prior art date
Application number
TW106101076A
Other languages
English (en)
Other versions
TW201740376A (zh
Inventor
趙碩進
吳台榮
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201740376A publication Critical patent/TW201740376A/zh
Application granted granted Critical
Publication of TWI714701B publication Critical patent/TWI714701B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

一種阻抗校正電路包含第一碼產生器、第一碼儲存電路、 第二碼產生器以及第二碼儲存電路。所述第一碼產生器產生自比較目標輸出高位準(VOH)電壓與第一節點的第一電壓的結果獲得的上拉控制碼。所述第一碼儲存電路當所述目標VOH電壓變為與所述第一電壓相同時儲存所述上拉控制碼。所述第二碼產生器產生自比較所述VOH電壓與第二節點的第二電壓的結果獲得的下拉控制碼。所述第二碼儲存電路當所述目標VOH電壓變為與所述第二電壓相同時儲存所述下拉控制碼。所述第一碼儲存電路及所述第二碼儲存電路分別儲存上拉控制碼及下拉控制碼對。

Description

半導體記憶裝置的阻抗校正電路、半導體記憶 裝置及其操作方法 [相關申請案]
本發明主張2016年5月11日向韓國智慧財產局申請的韓國專利申請案第10-2016-0057437號的優先權，所述案的揭示內容以全文引用的方式併入本文中。
本文中所描述的本發明概念是關於記憶裝置，且更特定言之是關於半導體記憶裝置的阻抗校正電路、半導體記憶裝置以及操作半導體記憶裝置的方法。
隨著半導體記憶裝置的操作速度增加，半導體記憶裝置與記憶體控制器之間介接的信號的擺動寬度通常減少。然而，隨著擺動寬度減少，半導體記憶裝置與記憶體控制器之間傳送的信號可更容易地藉由製程、電壓以及溫度(PVT)變化所引起的阻抗失配而失真。用於調整半導體記憶裝置的輸出阻抗及/或終端阻抗 的阻抗校正操作可在半導體記憶裝置的傳輸及/或接收級處使用。在阻抗校正操作期間，可藉由比較輸出阻抗及/或終端阻抗與外部電阻器的阻抗而調整輸出阻抗及/或終端阻抗。阻抗校正操作可被稱為輸入/輸出(I/O)偏移消除操作或ZQ校正操作。
本發明概念的實施例提供能夠增強信號完整性的半導體記憶裝置的阻抗校正電路。
本發明概念的實施例進一步提供包含能夠增強信號完整性的阻抗校正電路的半導體記憶裝置。
本發明概念的另外實施例提供能夠增強信號完整性的操作半導體記憶裝置的方法。
根據本發明概念的實施例，半導體記憶裝置的阻抗校正電路包含第一碼產生器、第一碼儲存電路、第二碼產生器以及第二碼儲存電路。第一碼產生器產生自比較目標輸出高位準(VOH)電壓與在上拉驅動器與第一複製下拉驅動器之間的第一節點處的第一電壓的結果獲得的上拉控制碼。第一碼儲存電路當目標輸出高位準電壓變為與第一電壓相同時儲存上拉控制碼。第二碼產生器產生自比較目標輸出高位準電壓與在連接至ZQ襯墊的第二節點處的第二電壓的結果獲得的下拉控制碼，ZQ襯墊連接至外部電阻器。第二碼儲存電路當目標輸出高位準電壓變為與第二電壓相同時儲存下拉控制碼。當半導體記憶裝置以第一頻率操作時，第一碼儲存電路及第二碼儲存電路分別將第一上拉控制碼儲存為上拉控制碼及將第一下拉控制碼儲存為下拉控制碼，且分別將第二上 拉控制碼儲存為上拉控制碼及將第二下拉控制碼儲存為下拉控制碼。第一上拉控制碼及第一下拉控制碼與半導體記憶裝置的第一操作參數相關聯。第二上拉控制碼及第二下拉控制碼與半導體記憶裝置的第二操作參數相關聯。
根據本發明概念的實施例，半導體記憶裝置包含控制邏輯電路、阻抗校正電路以及資料輸出電路。控制邏輯電路藉由解碼來自外部記憶體控制器的命令產生阻抗校正啟用信號及模式暫存器設定信號。基於阻抗校正啟用信號在阻抗校正間隔期間回應於模式暫存器設定信號，阻抗校正電路針對不同目標輸出高位準(VOH)電壓產生上拉控制碼及下拉控制碼並儲存上拉控制碼及下拉控制碼。資料輸出電路在半導體記憶裝置以第一頻率操作的同時藉由基於來自上拉控制碼中的第一上拉控制碼及來自下拉控制碼中的第一下拉控制碼驅動資料來輸出資料信號，且在半導體記憶裝置以不同於第一頻率的第二頻率操作的同時藉由基於來自上拉控制碼中的第二上拉控制碼及來自下拉控制碼中的第二下拉控制碼驅動資料來輸出資料信號。
根據本發明概念的實施例，操作半導體記憶裝置的方法包含：藉由基於外部提供的命令在阻抗校正間隔期間對第一目標電壓執行阻抗校正操作而儲存第一上拉控制碼及第一下拉控制碼；藉由在阻抗校正間隔期間對第二目標電壓執行阻抗校正操作而儲存第二上拉控制碼及第二下拉控制碼；在半導體記憶裝置以第一頻率操作的同時基於第一上拉控制碼及第一下拉控制碼輸出資料信號；藉由在半導體記憶裝置中執行模式暫存器寫入操作將半導體記憶裝置的操作頻率自第一頻率改變至第二頻率；以及在 半導體記憶裝置以第二頻率操作的同時基於第二上拉控制碼及第二下拉控制碼輸出資料信號。
因此，阻抗校正電路可對於至少兩個目標VOH電壓執行阻抗校正操作，在阻抗校正間隔期間儲存上拉控制碼及下拉控制碼對，以及在正常記憶體操作間隔期間在不執行阻抗校正操作的情況下使用所儲存碼對輸出資料信號。因此，半導體記憶裝置可增加操作速度並可增強信號完整性。
2R、R、R1~Rp、R11~R1t、R21~R2t:電阻器
10:電子系統
20:主機
30:記憶體系統
100:記憶體控制器
200a~200k、800:半導體記憶裝置
210:命令/位址輸入緩衝器
220:控制邏輯電路
221:命令解碼器
222:模式暫存器
230A~230D:庫控制邏輯
240A~240D:庫陣列/記憶體胞陣列
250A~250D:寫入驅動器以及資料輸入/輸出感測放大器
260A~260D:錯誤校正碼引擎
270:輸入/輸出資料緩衝器
300:輸入/輸出電路
301:資料輸入/輸出襯墊
310:資料輸入電路
320:資料輸出電路
330:預先驅動器
340:輸出驅動器
341、420、520、710:上拉驅動器
343、460、560、730:下拉驅動器
350:偵測電路
360:第一驗證單元
361、431、531、631、714:第一比較器
362、481、581、661、734:第二比較器
363:第一偵測信號產生單元
364:第一及閘
365:第一正反器
370:第二驗證單元
371、724:第三比較器
372:第四比較器
373:第二偵測信號產生單元
374:第二及閘
375:第二正反器
380:參考電壓產生器
400、500、600、700:阻抗校正電路
401:ZQ襯墊
410、510、610、703:目標電壓產生器
430、530、630、713:第一碼產生器
433、533、633、716:第一計數器
440、540、640、718:第一碼儲存電路
441:第一鎖存器電路
443:第一暫存器單元
444:第一暫存器
446:第二暫存器
447:第一多工器
470、650:複製下拉驅動器
480、580、660、733:第二碼產生器
483、583、663、736:第二計數器
490、590、670、738:第二碼儲存電路
491:第二鎖存器電路
493:第二暫存器單元
494:第三暫存器
496:第四暫存器
497:第二多工器
545、720:複製上拉驅動器
620:複製上拉驅動器
680:複製ODT電阻器
705:第一目標電壓產生電路
707:第二目標電壓產生電路
723:第三碼產生器
726:第三計數器
728:第三碼儲存電路
740:第一複製下拉驅動器
750:第二複製下拉驅動器
810:第一半導體積體電路層
820:第s半導體積體電路層
821:記憶體區
822:周邊電路區
1100:行動系統
1110:應用程式處理器
1120:連接性單元
1130:使用者介面
1140:非揮發性記憶裝置
1150:揮發性記憶裝置
1160:電源供應器
8101:列驅動器
8102:行驅動器
8103:資料輸入/輸出電路
8104:命令緩衝器
8105:位址緩衝器
8107:控制邏輯
ADDR:位址
BA:庫位址
BL1~BL2n:位元線
CA:行位址
CLK:時脈信號
CMD:命令
CS11、CSE1、CS21、CS31、CS41:第一比較信號
CS12、CSE2、CS22、CS32、CS42:第二比較信號
CSE3、CS43:第三比較信號
CSE4:第四比較信號
CSL:行選擇信號
DEC:錯誤校正碼解碼信號
DQs、DQ:資料信號
DQS:資料選通信號
DTA:資料
EDEN:驗證啟用信號
EDENB:反相信號
EDPD:第二偵測信號
EDPU:第一偵測信號
EN:反相啟用信號
EN:啟用信號
ENC:錯誤校正碼編碼信號
FIS:頻率資訊信號
FREQ1:第一頻率
FREQ2:第二頻率
I1:第一電流
ICMD:內部命令
INT11、INT21、INT31:第一間隔
INT12、INT22、INT32:第二間隔
LA1~LAs:第一至第s半導體積體電路層
M1:第一啟用電晶體
M2:第二啟用電晶體
M3:電晶體
MC:記憶體胞
MRS:模式暫存器設定信號
N11、N21、N31、N41:第一節點
N12、N22、N32、N42:第二節點
N43:第三節點
ND1~NDr:第一至第r下拉電晶體
NU1~NUr:第一至第r斷開電晶體
ON1、ON2:輸出節點
PDCD:下拉控制碼
PDCD1:第一下拉控制碼
PDCD2:第二下拉控制碼
PDDS、PDDS[1]~PDDS[r]:下拉驅動信號
PUCD:上拉控制碼
PUCD1:第一上拉控制碼
PUCD2:第二上拉控制碼
PUCDA:額外上拉控制碼
PUDS、PUDS[1]~PUDS[r]:上拉驅動信號
RA:列位址
RODT_MC:晶粒上終端(ODT)電阻器
ROEN:暫存器輸出啟用信號
RZQ:外部電阻器
SCS:切換控制信號
SCS21:第一切換控制信號
SCS22:第二切換控制信號
SUB_TCAL:子校正間隔
SUB_TCAL21:第一子校正間隔
SUB_TCAL22:第二子校正間隔
SW0~SWp:切換器
t:時間
TCAL、TCAL2、TCAL3:阻抗校正間隔
TCAL11:第一阻抗校正間隔
TCAL12:第二阻抗校正間隔
TSV:矽通孔
TVR:驗證間隔
V:電壓
VDDQ:供電電壓
VPD:下拉電壓
VPU:上拉電壓
VREF:參考電壓
VSS:接地電壓
VTG:目標VOH電壓
VTG1、VTG21:第一目標VOH電壓
VTG2、VTG22:第二目標VOH電壓
VTGH:第一參考電壓
VTGL:第二參考電壓
WL1~WL2m:字線
ZQEN:阻抗校正啟用信號
S110、S120、S130、S140、S150、 S160、S170、S180、S190、S210、S220、S230、S240、S250:步驟
結合附圖自以下詳細描述將更清楚地理解本發明概念的實施例，其中除非另外說明，否則相同參考數字貫穿各種圖指相同部件。
圖1說明根據本發明概念的實施例的電子系統的方塊圖。
圖2說明根據本發明概念的實施例的圖1中的記憶體系統的實例的方塊圖。
圖3說明根據本發明概念的實施例的圖2中的半導體記憶裝置的實例的方塊圖。
圖4說明圖3的半導體記憶裝置中的第一庫陣列的實例。
圖5說明根據本發明概念的實施例的圖3的半導體記憶裝置中的I/O電路的實例。
圖6說明根據本發明概念的實施例的在圖5中的I/O電路中的輸出驅動器的實例的電路圖。
圖7說明用於解釋圖6中的資料輸出電路的操作的圖。
圖8說明根據本發明概念的實施例的圖3的半導體記憶裝置中的阻抗校正電路的實例的方塊圖。
圖9說明根據本發明概念的實施例的圖8的阻抗校正電路中的目標電壓產生器的電路圖。
圖10A說明根據本發明概念的實施例的圖8的阻抗校正電路中的第一碼儲存電路。
圖10B說明根據本發明概念的實施例的圖8的阻抗校正電路中的第二碼儲存電路。
圖11說明可包含於根據本發明概念的實施例的圖3的半導體記憶裝置中的偵測電路。
圖12說明用於描述圖8的阻抗校正電路及圖11的偵測電路的操作的圖。
圖13說明根據本發明概念的實施例的圖3的半導體記憶裝置中的阻抗校正電路的另一實例的方塊圖。
圖14說明解釋圖8或圖13的阻抗校正電路的操作的圖。
圖15說明解釋圖8或圖13的阻抗校正電路的操作的圖。
圖16說明根據本發明概念的實施例的圖3的半導體記憶裝置的操作的流程圖。
圖17說明根據本發明概念的實施例的圖3的半導體記憶裝置中的阻抗校正電路的另一實例的方塊圖。
圖18說明根據本發明概念的實施例的圖3的半導體記憶裝置中的阻抗校正電路的另一實例的方塊圖。
圖19說明圖18的阻抗校正電路中的目標電壓產生器的方塊圖。
圖20說明解釋圖18的阻抗校正電路的操作的圖。
圖21說明根據本發明概念的實施例的操作半導體裝置的方法的流程圖。
圖22說明根據本發明概念的實施例的半導體記憶裝置的結構圖。
圖23說明包含根據本發明概念的實施例的半導體記憶裝置的行動系統的方塊圖。
將在下文中參考其中展示一些例示性實施例的隨附圖式更充分地描述各種例示性實施例。
如在本發明概念的領域中為習知的，實施例可依據進行所描述功能的區塊來描述並說明。本文中可被稱作單元或模組或類似者的此等區塊實體上藉由諸如邏輯閘、積體電路、微處理器、微控制器、記憶體電路、被動式電子組件、主動電子組件、光學組件、固線式電路及其類似者的類比及/或數位電路來實施，且視情況可由韌體及/或軟體來驅動。電路可(例如)在一或多個半導體晶片中具體化，或具體化於諸如印刷電路板及其類似者的基板支撐件上。構成區塊的電路可藉由專用硬體或藉由處理器(例如，一或多個程式化微處理器及相關聯的電路)或藉由專用硬體及處理器的組合來實施，專用硬體執行區塊的一些功能，處理器執行區塊的其他功能。實施例的每一區塊可經實體分離成兩個或大於兩個互動及離散區塊而不偏離本發明概念的範疇。同樣，實施例的區塊可經實體組合成更複雜區塊而不偏離本發明概念的範疇。
圖1說明根據本發明概念的實施例的電子系統的方塊圖。
參看圖1，電子系統10包含主機20及記憶體系統30。記憶體系統30包含記憶體控制器100及複數個半導體記憶裝置200a至200k。
主機20可經由各種介面協定與記憶體系統30通信，各種介面協定諸如快速周邊組件互連(PCI-E)、進階技術附接(ATA)、串列ATA(SATA)、並列ATA(PATA)、串列附接SCSI(SAS)或其類似者。另外，主機20亦可經由介面協定與記憶體系統30通信，介面協定諸如通用串列匯流排(USB)、多媒體卡(MMC)、增強型小磁碟介面(ESDI)、整合驅動電子元件(IDE)或其類似者。
記憶體控制器100可控制記憶體系統30的全部操作。記憶體控制器100可控制主機20與複數個半導體記憶裝置200a至200k之間的全部資料交換。舉例而言，回應於來自主機20的請求，記憶體控制器100可在複數個半導體記憶裝置200a至200k中寫入資料或自複數個半導體記憶裝置200a至200k讀取資料。
另外，記憶體控制器100可發出操作命令至複數個半導體記憶裝置200a至200k以用於控制複數個半導體記憶裝置200a至200k。
在一些實施例中，複數個半導體記憶裝置200a至200k中的每一者可為動態隨機存取記憶體(DRAM)，諸如雙資料速率同步動態隨機存取記憶體(DDR SDRAM)、低功率雙資料速率同步動態隨機存取記憶體(LPDDR SDRAM)、圖形雙資料速率同步動態隨機存取記憶體(GDDR SDRAM)、Rambus動態隨機存取記 憶體(RDRAM)或其類似者。
在一些實施例中，複數個半導體記憶裝置200a至200k中的每一者可為電阻類型記憶裝置，諸如磁性RAM(MRAM)、相變RAM(PRAM)以及電阻式RAM(RRAM)。
圖2說明根據本發明概念的實施例的圖1中的記憶體系統的實例的方塊圖。
在圖2中，為方便及簡單起見，僅僅一個半導體記憶裝置200a經說明為與記憶體控制器100通信。然而，本文所論述的關於半導體記憶裝置200a的細節同樣可應用至圖1中展示的其他半導體記憶裝置200b至200k。
參看圖2，記憶體系統30包含記憶體控制器100及半導體記憶裝置200a。記憶體控制器100傳輸諸如時脈信號CLK、命令CMD、位址ADDR、資料選通信號DQS以及資料信號DQs的控制信號至半導體記憶裝置200a。記憶體控制器100亦自半導體記憶裝置200a接收資料信號DQs及資料選通信號DQS。
記憶體控制器100可傳輸寫入命令、讀取命令、阻抗校正命令至半導體記憶裝置200a。半導體記憶裝置200a可回應於寫入命令執行寫入操作，回應於讀取命令執行讀取操作，以及回應於阻抗校正命令執行阻抗校正操作。
圖3說明根據本發明概念的實施例的圖2中的半導體記憶裝置的實例的方塊圖。
參看圖3，半導體記憶裝置200a包含命令/位址輸入緩衝器(CA輸入)210、控制邏輯電路220、庫控制邏輯(庫控制器)230A至230D、記憶體胞陣列(庫)240A至240D、寫入驅動器以 及資料輸入/輸出(I/O)感測放大器(WRDRV及IOSA)250A至250D、錯誤校正碼(ECC)引擎260A至260D、I/O資料緩衝器270、I/O電路300以及阻抗校正電路(ZQ校正電路)400。
記憶體胞陣列240A至240D可分別包含第一至第四庫陣列240A至240D，其中複數個記憶體胞是按列及行排列。用於選擇連接至記憶體胞的字線及位元線的列解碼器及行解碼器(未圖示)可連接至第一至第四庫陣列240A至240D中的每一者。列解碼器及行解碼器可安置於庫控制邏輯230A至230D中。在參看圖3描述的實施例中，半導體記憶裝置200a包含四個庫陣列240A至240D，但在其他實施例中半導體記憶裝置200a可包含任何任意數目個庫。
命令/位址輸入緩衝器210可自記憶體控制器100接收時脈信號CLK、命令CMD以及位址ADDR。命令CMD及位址ADDR可經由相同端子(亦即，CA襯墊)輸入。命令CMD及位址ADDR可經由CA襯墊依序輸入。藉由記憶體控制器100發佈的命令CMD可包含讀取命令、寫入命令以及阻抗校正命令。讀取命令指示半導體記憶裝置200a的讀取操作，寫入命令指示半導體記憶裝置200a的寫入操作，且阻抗校正命令指示半導體記憶裝置200a的阻抗校正操作。
控制邏輯電路220可經由命令/位址輸入緩衝器210接收命令CMD及位址ADDR，且可產生內部命令ICMD、模式暫存器設定信號MRS、阻抗校正啟用信號ZQEN以及位址信號(BA/RA/CA)。內部命令ICMD可包含內部讀取命令及內部寫入命令。位址信號可包含庫位址BA、列位址RA以及行位址CA。內 部命令ICMD及位址信號BA/RA/CA可經提供至庫控制邏輯230A至230D中的每一者。控制邏輯電路220可控制對記憶體胞陣列240A至240D的存取。
控制邏輯電路220包含命令解碼器(CD)221及模式暫存器(MR)222。命令解碼器221解碼命令CMD以產生內部命令ICMD且模式暫存器222可基於命令CMD及位址ADDR設定半導體記憶裝置200a的操作模式。模式暫存器222可基於CMD及位址ADDR產生模式暫存器設定信號MRS及阻抗校正啟用信號ZQEN並可提供模式暫存器設定信號MRS及阻抗校正啟用信號ZQEN至阻抗校正電路400。
可回應於對應庫位址BA而啟動庫控制邏輯230A至230D中的每一者。經啟動庫控制邏輯230A至230D可回應於內部命令ICMD、列位址RA以及行位址CA而產生庫控制信號。回應於庫控制信號，可啟動對應於連接至經啟動庫控制邏輯230A至230D的第一至第四庫陣列240A至240D的列解碼器及行解碼器。
對應於第一至第四庫陣列240A至240D中的每一者的列解碼器可解碼列位址RA且因此可啟用對應於列位址RA的字線。經提供用於第一至第四庫陣列240A至240D中的每一者的行位址CA可暫時儲存在行位址鎖存器(未圖示)中。行位址鎖存器在叢發模式中可逐步地增加行位址CA。暫時儲存或逐步增加的行位址CA可經提供至行解碼器。行解碼器可解碼行位址CA且因此可啟動對應於行位址CA的行選擇信號CSL。
回應於庫控制信號，庫控制邏輯230A至230D中的每一者可產生ECC編碼信號ENC及ECC解碼信號DEC以用於控制分 別連接至第一至第四庫陣列240A至240D的ECC引擎260A至260D的操作。
寫入驅動器及資料I/O感測放大器250A至250D可感測並放大分別自第一至第四庫陣列240A至240D輸出的複數個讀取資料段，且可將待儲存的複數個寫入資料段分別傳輸至第一至第四庫陣列240A至240D。
在寫入操作期間，ECC引擎260A至260D中的每一者可回應於自各別庫控制邏輯230A至230D輸出的ECC編碼信號ENC藉由對待儲存在第一至第四庫陣列240A至240D中的每一者中的複數個寫入資料段執行ECC編碼操作而產生同位位元。
在讀取操作期間，ECC引擎260A至260D中的每一者可回應於自各別庫控制邏輯230A至230D輸出的ECC解碼信號DEC藉由使用自第一至第四庫陣列240A至240D中的每一者讀取的複數個資料段以及同位位元來執行ECC解碼操作，且因此可偵測並校正複數個讀取資料段中的錯誤位元。
I/O資料緩衝器270可包含用於閘控輸入至第一至第四庫陣列240A至240D或自第一至第四庫陣列240A至240D輸出的複數個資料段的電路(未圖示)；用於儲存自第一至第四庫陣列240A至240D輸出的複數個資料段的讀取資料鎖存器；以及用於儲存待寫入至第一至第四庫陣列240A至240D中的複數個資料段的寫入資料鎖存器。
I/O資料緩衝器270可經由讀取資料鎖存器將自第一至第四庫陣列240A至240D輸出的並列資料位元轉換成串列資料位元。I/O資料緩衝器270可藉由使用寫入資料鎖存器將經串列接收 的複數個寫入資料段轉換成並列資料位元。
I/O電路300可接收自I/O資料緩衝器270輸出的串列資料位元，可將串列資料位元依序排列為對應於叢發長度的資料位元，且接著可將資料位元及資料選通信號DQS一起輸出至資料I/O襯墊。I/O電路300可接收對應於叢發長度並經由資料I/O襯墊自記憶體控制器100串列輸入的資料選通信號DQS以及複數個寫入資料段。I/O電路單元300可提供對應於叢發長度的複數個串列輸入寫入資料段至I/O資料緩衝器270。
I/O電路300可藉由基於自阻抗控制電路400提供的上拉控制碼PUCD及下拉控制碼PDCD驅動資料位元，以經由資料I/O襯墊301輸出具有目標輸出高位準電壓(VOH)電壓的資料信號DQ至記憶體控制器100。
阻抗校正電路400可經由ZQ襯墊401連接至外部電阻器RZQ且外部電阻器RZQ可耦接至供電電壓VDDQ。在一些實施例中，外部電阻器RZQ可耦接至接地電壓。
阻抗校正電路(亦稱作ZQ校正電路)400可基於阻抗校正啟用信號ZQEN及模式暫存器設定信號MRS在阻抗校正間隔期間回應於模式暫存器設定信號MRS，產生用於不同目標VOH電壓(用於至少兩個VOH電壓)的上拉控制碼PUCD及下拉控制碼PDCD並儲存上拉控制碼PUCD及下拉控制碼PDCD。阻抗校正電路400可在半導體記憶裝置200a的正常操作間隔中輸出上拉控制碼PUCD及下拉控制碼PDCD至I/O電路300的資料輸出電路。
圖4說明圖3的半導體記憶裝置中的第一庫陣列的實例。
參看圖4，第一庫陣列240A包含複數個字線WL1、WL2、 WL2m-1以及WL2m(亦即，WL1至WL2m)(其中m為大於二的自然數)、複數個位元線BL1、BL2、BL2n-1以及BL2n(亦即，BL1至BL2n)(其中n為大於二的自然數)，以及安置於字線WL1至WL2m與位元線BL1至BL2n之間的交叉點附近的複數個記憶體胞MC。在一些實施例中，複數個記憶體胞MC中的每一者可包含動態隨機存取記憶體(DRAM)胞結構。複數個記憶體胞MC連接至的複數個字線WL1至WL2m可經定義為第一庫陣列240A的列，且複數個記憶體胞MC連接至的複數個位元線BL1至BL2n可經定義為第一庫陣列240A的行。在圖4中，m個記憶體胞MC耦接至第一庫陣列240A的位元線BL且n個記憶體胞MC耦接至第一庫陣列240A的字線。第二至第四庫陣列240B至240D可類似於第一庫陣列240A而組態。
圖5說明根據本發明概念的實施例的圖3的半導體記憶裝置中的I/O電路的實例。
參看圖5，I/O電路300包含資料輸入電路310及資料輸出電路320。資料輸出電路320包含預先驅動器330及輸出驅動器340。
資料輸入電路310可自記憶體控制器100接收資料信號DQ並可提供資料信號DQ至I/O資料緩衝器270。資料輸出電路320可將來自I/O資料緩衝器270的資料DTA轉換成資料信號DQ並提供資料信號DQ至記憶體控制器100。
預先驅動器330可接收資料DTA，基於上拉控制碼PUCD及下拉控制碼PDCD產生上拉驅動信號PUDS及下拉驅動信號PDDS並提供上拉驅動信號PUDS及下拉驅動信號PDDS至輸出驅 動器340。
舉例而言，當資料DTA在高位準處時，預先驅動器330可緩衝上拉控制碼PUCD並產生與上拉控制碼PUCD相同的上拉驅動信號PUDS，且產生下拉驅動信號PDDS以用於斷開包含於輸出驅動器340的下拉驅動器(諸如圖6中展示的下拉驅動器343)中的所有電晶體。
相反地，當資料DTA在低位準處時，預先驅動器330可緩衝下拉控制碼PDCD並產生與下拉控制碼PDCD相同的下拉驅動信號PDDS，且產生上拉驅動信號PUDS以用於斷開包含於輸出驅動器340的上拉驅動器(諸如圖6中展示的上拉驅動器341)中的所有電晶體。
換言之，預先驅動器330可在輸出驅動器340輸出資料信號DQ時判定由上拉驅動器341產生的電流及下拉驅動器343(圖6中展示)的電阻。
圖6說明根據本發明概念的實施例的圖5中的I/O電路中的輸出驅動器的實例的電路圖。
參看圖6，輸出驅動器340可包含上拉驅動器341及下拉驅動器343。
上拉驅動器341可包含連接於供電電壓VDDQ與輸出節點ON1之間的第一至第r(r為大於1的自然數)上拉電晶體NU1至NUr。第一至第r上拉電晶體NU1至NUr中的每一者可為n型通道金屬氧化物半導體(NMOS)電晶體。
下拉驅動器343可包含連接於輸出節點ON1與接地電壓VSS之間的第一至第r下拉電晶體ND1至NDr。第一至第r下拉 電晶體ND1至NDr中的每一者可為NMOS電晶體。
當資料DTA在高位準處時，上拉驅動器341可接收對應於來自預先驅動器330且對應於上拉控制碼PUCD的上拉驅動信號PUDS(亦即，PUDS[1]至PUDS[r])並產生由上拉控制碼PUCD判定的電流。包含於下拉驅動器343中的電晶體ND1至NDr可根據用於斷開電晶體ND1至NDr的下拉驅動信號PDDS(亦即，PDDS[1]至PDDS[r])而全部斷開。
此時，當資料DTA在高位準處時，由上拉驅動器341產生的電流可經由資料I/O(或DQ)襯墊301而傳輸至記憶體控制器100中的晶粒上終端(ODT)電阻器RODT_MC。ODT電阻器RODT_MC接收的資料信號DQ是藉由由上拉驅動器341及ODT電阻器RODT_MC產生的電流判定，並具有已根據由阻抗校正電路400產生的上拉控制碼PUCD調整的目標輸出高位準電壓VOH。
當資料DTA在低位準處時，包含於上拉驅動器341中的電晶體NU1至NUr可根據用於斷開電晶體NU1至NUr的上拉驅動信號PUDS而全部斷開。下拉驅動器343可接收來自預先驅動器330且對應於下拉控制碼PDCD的下拉驅動信號PDDS且可具有由下拉控制碼PDCD判定的電阻。
此時，當資料DTA在低位準處時，無電流由上拉驅動器341產生，且因此，ODT電阻器RODT_MC接收的資料信號DQ具有與接地電壓VSS相同的輸出低位準電壓(VOL)電壓。
根據本發明概念的實施例，上拉驅動器341或下拉驅動器343的總電阻(例如，終端電阻(RTT))可回應於特定上拉驅動信號PUDS或下拉驅動信號PDDS而改變。此時，單個負載或 雙倍負載可藉由改變插入至記憶體槽中的記憶體模組的數目(當圖1中的半導體記憶裝置200a至200k是以一或兩個記憶體模組實施時)而實施且可選擇適合於條件的RTT。
舉例而言，RTT可根據模式暫存器222的設定而自RZQ/1改變至RZQ/2及RZQ/4(其中RZQ=240Ω)。
圖7說明用於解釋圖6中的資料輸出電路的操作的圖。
參看圖7，資料信號DQ可根據資料DTA而具有高位準或低位準。資料信號DQ為在VOH與VOL之間擺動的交流(AC)信號。
記憶體控制器100可自半導體記憶裝置200a至200k中的每一者接收資料信號DQ，判定VOH及VOL，並自VOH及VOL判定參考電壓VREF。記憶體控制器100可比較資料信號DQ與參考電壓VREF並判定所接收資料值(例如，0或1)。因此，藉由設定VOH以判定參考電壓VREF，可增加資料可靠性。
各種製程-電壓-溫度(PVT)條件可應用於半導體記憶裝置200a至200k中的每一者。PVT條件可包含晶圓製程中的不均勻摻雜、當電力經供應時隨著電流通過不同元件產生的電壓降、以及沿信號傳遞所經由的路徑的溫度。在半導體記憶裝置200a至200k的輸出側的電阻上的AC(下文中被稱作「Ron AC」)可隨PVT條件而變化，且資料信號DQ的VOH可隨Ron AC而變化。
各種操作頻率可應用於半導體記憶裝置200a至200k中的每一者。當操作頻率改變時，資料信號DQ的VOH可變化。因此，半導體記憶裝置200a至200k中的每一者的信號完整性可藉由根據PVT條件(亦即，操作參數)及操作頻率產生上拉控制碼 PUCD及下拉控制碼PDCD而增強，以使得資料信號DQ具有最佳VOH。
記憶體控制器100可以命令CMD形式指示半導體記憶裝置200a改變資料信號DQ的VOH或記憶體控制器100的ODT電阻器RODT_MC的阻抗。控制邏輯電路220中的模式暫存器222可根據改變資料信號DQ的VOH或記憶體控制器100的ODT電阻器RODT_MC的阻抗的指令產生預定模式暫存器設定信號MRS及阻抗校正啟用信號ZQEN。
阻抗校正電路400可在阻抗校正間隔期間回應於模式暫存器設定信號MRS及阻抗校正啟用信號ZQEN，產生用於不同目標VOH電壓的上拉控制碼PUCD及下拉控制碼PDCD並儲存上拉控制碼PUCD及下拉控制碼PDCD。
當半導體記憶裝置200a在正常操作間隔期間以第一頻率操作時，阻抗校正電路400可將用於第一目標VOH電壓的第一上拉控制碼PUCD及第一下拉控制碼PDCD提供給資料輸出電路320，且資料輸出電路320可基於第一上拉控制碼PUCD及第一下拉控制碼PDCD傳輸資料信號DQ至記憶體控制器100。當半導體記憶裝置200a在正常操作間隔期間以不同於第一頻率的第二頻率操作時，阻抗校正電路400可將用於第二目標VOH電壓的第二上拉控制碼PUCD及第二下拉控制碼PDCD提供給資料輸出電路320，且資料輸出電路320可基於第二上拉控制碼PUCD及第二下拉控制碼PDCD傳輸資料信號DQ至記憶體控制器100。
模式暫存器設定信號MRS可包含關於記憶體控制器100的ODT電阻器RODT_MC的阻抗的資訊且可包含指示是否增加抑 或減少資料信號DQ的VOH的資訊。模式暫存器設定信號MRS可包含關於半導體記憶裝置200a的操作頻率的頻率資訊。
圖8說明根據本發明概念的實施例的圖3的半導體記憶裝置中的阻抗校正電路的實例的方塊圖。
參看圖8，阻抗校正電路400包含目標電壓產生器410、上拉(PU)驅動器420、第一碼產生器430、第一碼儲存電路440、下拉(PD)驅動器460、複製下拉(PD)驅動器470、第二碼產生器480以及第二碼儲存電路490。
目標電壓產生器410可回應於切換控制信號SCS而產生目標VOH電壓(VTG)。當切換控制信號SCS變化時，目標電壓產生器410可回應於切換控制信號SCS在不同時序處產生第一目標VOH電壓(VTG1)及第二目標VOH電壓(VTG2)。第一目標VOH電壓及第二目標VOH電壓可具有不同電壓位準。
上拉驅動器420連接於供電電壓VDDQ與第一節點N11之間，且可具有與圖6中的上拉驅動器341相同的組態。複製下拉驅動器470連接於第一節點N11與接地電壓VSS之間，且可具有與圖6中的下拉驅動器343相同的組態。下拉驅動器460連接於第二節點N12與接地電壓VSS之間，且第二節點N12耦接至耦接至外部電阻器RZQ的ZQ襯墊401。下拉驅動器460可具有與圖6中的下拉驅動器343相同的組態。
第一碼產生器430可產生自比較目標VOH電壓VTG與第一節點N11的第一電壓(或上拉電壓)VPU的結果獲得的上拉控制碼PUCD。第一碼產生器430包含第一比較器431及第一計數器433。
第一比較器431可回應於阻抗校正啟用信號ZQEN而啟用，可比較目標VOH電壓VTG與第一電壓VPU以輸出第一比較信號CS11且可提供第一比較信號CS11至第一計數器433及第一碼儲存電路440。與第一操作頻率相關聯的第一目標VOH電壓VTG1可為VDDQ/2.5且與第二操作頻率相關聯的第二目標VOH電壓VTG2可為VDDQ/3。
第一計數器433可回應於第一比較信號CS11而執行計數操作以產生上拉控制碼PUCD並可執行計數操作以增加或減少上拉控制碼PUCD直至第一比較信號CS11的邏輯位準轉變為止。第一計數器433可提供上拉控制碼PUCD至上拉驅動器420及第一碼儲存電路440。
上拉驅動器420可回應於上拉控制碼PUCD而調整/校正上拉阻抗。上拉控制碼PUCD可被校正/改變直至目標VOH電壓VTG變為與上拉電壓VPU相同為止。
第一碼儲存電路440可在第一比較信號CS11的邏輯位準轉變時儲存上拉控制碼PUCD。亦即，第一碼儲存電路440可在目標VOH電壓VTG變為上拉電壓VPU時儲存上拉控制碼PUCD。當目標VOH電壓VTG改變時，第一碼儲存電路440可儲存至少複數個上拉控制碼PUCD。另外，第一碼儲存電路440可回應於暫存器輸出啟用信號ROEN及頻率資訊信號FIS經由圖5中的預先驅動器330施加對應於頻率資訊信號FIS的上拉控制碼PUCD至圖6中的(輸出)上拉驅動器341。
第二碼產生器480可產生自比較目標VOH電壓VTG與第二節點N12的第二電壓(或下拉電壓)VPD的結果獲得的下拉 控制碼PDCD。第二碼產生器480包含第二比較器481及第二計數器483。
第二比較器481可回應於阻抗校正啟用信號ZQEN而啟用，可比較目標VOH電壓VTG與第二電壓VPD以輸出第二比較信號CS12且可提供第二比較信號CS12至第二計數器483及第二碼儲存電路490。
第二計數器483可回應於第二比較信號CS12而執行計數操作以產生下拉控制碼PDCD並可執行計數操作以增加或減少下拉控制碼PDCD直至第二比較信號CS12的邏輯位準轉變為止。第二計數器483可提供下拉控制碼PDCD至下拉驅動器460、複製下拉驅動器470以及第二碼儲存電路490。
下拉驅動器460可回應於下拉控制碼PDCD而調整/校正下拉阻抗。複製下拉驅動器470可回應於下拉控制碼PDCD而調整/校正下拉阻抗。下拉控制碼PDCD可被校正/改變直至目標VOH電壓VTG變為與下拉電壓VPD相同為止。
第二碼儲存電路490可在第二比較信號CS12的邏輯位準轉變時儲存下拉控制碼PDCD。亦即，第二碼儲存電路490可在目標VOH電壓VTG變為下拉電壓VPD時儲存下拉控制碼PDCD。當目標VOH電壓VTG改變時，第二碼儲存電路490可儲存至少複數個下拉控制碼PDCD。另外，第二碼儲存電路490可回應於暫存器輸出啟用信號ROEN及頻率資訊信號FIS，經由圖5中的預先驅動器330施加對應於頻率資訊信號FIS的下拉控制碼PDCD至圖6中的(輸出)下拉驅動器343。
在圖8中，切換控制信號SCS、頻率資訊信號FIS以及 暫存器輸出啟用信號ROEN可包含於模式暫存器設定信號MRS中。
圖9說明根據例示性實施例的在圖8的阻抗校正電路中的目標電壓產生器的電路圖。
參看圖9，目標電壓產生器410包含啟用電晶體M1及M2、複數個電阻器R、R1至Rp以及2R(其中P為大於2的自然數)以及複數個切換器SW0、SW1、SW(p-1)以及SWp(亦即，SW0至SWp)。
第一啟用電晶體M1連接至接地電壓VSS並具有接收啟用信號EN的閘極。第一啟用電晶體M1可為NMOS電晶體。第二啟用電晶體M2連接至供電電壓VDDQ並具有接收反相啟用信號ENB的閘極。第二啟用電晶體M2可為PMOS電晶體。
該複數個電阻器R、R1至Rp以及2R可在第一啟用電晶體M1與第二啟用電晶體M2之間串聯連接。切換器SW0至SWp中的每一者具有連接於電阻器R、R1至Rp以及2R當中的兩個相鄰電阻器之間的節點的第一端、及連接至輸出目標VOH電壓(VTG)所經由的輸出節點ON2的第二端。
切換器SW0至SW0至SWp可分別接收切換控制信號SCS的位元。舉例而言，切換控制信號SCS可包含(p+1)個位元且切換器SW0至SWp可依序及分別接收(p+1)個位元。
複數個電阻器R、R1至Rp以及2R可具有相同電阻，但在一些實施例中，電阻器RR1至Rp以及2R可不具有相同電阻。假定電阻器R1至Rp具有與圖9中的電阻器R相同的電阻。
當啟用信號EN在高位準處時，目標電壓產生器410可輸 出由根據由切換控制信號SCS判定的切換器的連接狀態執行的分壓判定的目標VOH電壓VTG。舉例而言，當切換控制信號SCS的位元具有第一位元值時，目標電壓產生器410可輸出第一目標VOH電壓VTG1。舉例而言，當切換控制信號SCS的位元具有第二位元值時，目標電壓產生器410可輸出第二目標VOH電壓VTG2。
在圖9中，啟用信號EN及反相啟用信號ENB可包含於模式暫存器設定信號MRS中。
圖10A說明根據本發明概念的實施例的圖8的阻抗校正電路中的第一碼儲存電路。
參看圖10A，第一碼儲存電路440包含第一鎖存器電路441、第一暫存器單元443以及第一多工器447。
第一鎖存器電路441可回應於第一比較信號CS11的轉變而以不同時序鎖存用於第一目標VOH電壓VGT1的第一上拉控制碼PUCD1及用於第二目標VOH電壓VGT2的第二上拉控制碼PUCD2。第一暫存器單元443包含第一暫存器(暫存器1)444以及第二暫存器(暫存器2)446。第一暫存器444可儲存第一上拉控制碼PUCD1且第二暫存器446可儲存第二上拉控制碼PUCD2。
第一暫存器444及第二暫存器446可回應於暫存器輸出啟用信號ROEN分別輸出第一上拉控制碼PUCD1及第二上拉控制碼PUCD2至第一多工器447。第一多工器447可回應於頻率資訊信號FIS選擇第一上拉控制碼PUCD1及第二上拉控制碼PUCD2中的一者並經由圖5中的預先驅動器330將所選擇者作為上拉控制碼PUCD輸出至圖6中的(輸出)上拉驅動器341。
儘管描述第一暫存器單元443可包含第一暫存器444及第二暫存器446，但在其他實施例中第一暫存器單元443可包含分別儲存不同上拉控制碼的三個或更多暫存器。
圖10B說明根據本發明概念的實施例的圖8的阻抗校正電路中的第二碼儲存電路。
參看圖10B，第二碼儲存電路490包含第二鎖存器電路491、第二暫存器單元493以及第二多工器497。
第二鎖存器電路491可回應於第二比較信號CS12的轉變而以不同時序鎖存用於第一目標VOH電壓VTG1的第一下拉控制碼PDCD1及用於第二目標VOH電壓VTG2的第二下拉控制碼PDCD2。第二暫存器單元493可包含第三暫存器(暫存器3)494及第四暫存器(暫存器4)496。第三暫存器494可儲存第一下拉控制碼PDCD1且第四暫存器496可儲存第二下拉控制碼PDCD2。
第三暫存器494及第四暫存器496可回應於暫存器輸出啟用信號ROEN分別輸出第一下拉控制碼PDCD1及第二下拉控制碼PDCD2至第二多工器497。第二多工器497可回應於頻率資訊信號FIS選擇第一下拉控制碼PDCD1及第二下拉控制碼PDCD2中的一者並經由圖5中的預先驅動器330將所選擇者作為下拉控制碼PDCD輸出至圖6中的(輸出)下拉驅動器343。
儘管描述第二暫存器單元493可包含第三暫存器494及第四暫存器496，但在其他實施例中第二暫存器單元493可包含分別儲存不同下拉控制碼的三個或更多暫存器。
圖11說明可包含於根據本發明概念的實施例的圖3的半導體記憶裝置中的偵測電路。
參見圖3及圖11，偵測電路350可接近於半導體記憶裝置200a中的阻抗校正電路400而安置。偵測電路350包含第一驗證單元360、第二驗證單元370以及參考電壓產生器380。
參考電壓產生器380可基於供電電壓VDDQ、接地電壓VSS以及驗證啟用信號EDEN產生第一參考電壓VTGH及第二參考電壓VTGL。參考電壓產生器380包含複數個電阻器R1t至R12、R11、R21以及R22至R2t以及電晶體M3。複數個電阻器R1t至R12、R11、R21以及R22至R2t以及電晶體M3可在供電電壓VDDQ與接地電壓VSS之間串聯連接。電晶體M3可基於驗證啟用信號EDEN而選擇性地接通。驗證啟用信號EDEN可由圖3中展示的控制邏輯電路220產生及提供。
在一些實施例中，第一參考電壓VTGH及第二參考電壓VTGL中的每一者可具有對應於阻抗校正驗證操作的準確度的值。舉例而言，若阻抗校正驗證操作的準確度經設定成±5%，則第一參考電壓VTGH的位準可比目標VOH電壓VTG的位準高5%，且第二參考電壓VTGL的位準可比目標VOH電壓VTG的位準低5%。可基於電阻器R1t至R12、R11、R21以及R22至R2t的數目以及電阻器R1t至R12、R11、R21以及R22至R2t的電阻判定第一參考電壓VTGH的位準及第二參考電壓VTGL的位準。
第一驗證單元360可基於上拉電壓VPU執行用於上拉阻抗校正操作的第一驗證操作。舉例而言，第一驗證單元360可基於第一參考電壓VTGH、第二參考電壓VTGL、上拉電壓VPU以及驗證啟用信號EDEN產生第一偵測信號EDPU。第一驗證單元360包含第一比較器361、第二比較器362以及第一偵測信號產生 單元363。
第一比較器361可基於驗證啟用信號EDEN藉由比較上拉電壓VPU與第一參考電壓VTGH產生第一比較信號CSE1。第二比較器362可基於驗證啟用信號EDEN藉由比較上拉電壓VPU與第二參考電壓VTGL產生第二比較信號CSE2。
第一偵測信號產生單元363可基於驗證啟用信號EDEN以及第一比較信號CSE1及第二比較信號CSE2產生第一偵測信號EDPU。第一偵測信號產生單元363包含第一及閘364及第一正反器365。第一及閘364可對第一比較信號CSE1及第二比較信號CSE2執行及操作。第一正反器365可基於第一及閘364的輸出以及驗證啟用信號EDEN的反相信號EDENB產生第一偵測信號EDPU。
第二驗證單元370可基於下拉電壓VPD執行用於下拉阻抗校正操作的第二驗證操作。舉例而言，第二驗證單元370可基於第一參考電壓VTGH、第二參考電壓VTGL、下拉電壓VPD以及驗證啟用信號EDEN產生第二偵測信號EDPD。第二驗證單元370包含第三比較器371、第四比較器372以及第二偵測信號產生單元373。
第三比較器371可基於驗證啟用信號EDEN藉由比較下拉電壓VPD與第一參考電壓VTGH產生第三比較信號CSE3。第四比較器372可基於驗證啟用信號EDEN藉由比較下拉電壓VPD與第二參考電壓VTGL產生第四比較信號CSE4。
第二偵測信號產生單元373可基於驗證啟用信號EDEN以及第三比較信號CSE3及第四比較信號CSE4產生第二偵測信號 EDPD。第二偵測信號產生單元373包含第二及閘374及第二正反器375。第二及閘374可對第三比較信號CSE3及第四比較信號CSE4執行及操作。第二正反器375可基於第二及閘374的輸出以及驗證啟用信號EDEN的反相信號EDENB產生第二偵測信號EDPD。
圖12說明用於描述圖8的阻抗校正電路及圖11的偵測電路的操作的圖。在圖12中，水平軸表示時間t且垂直軸表示電壓V。指示為VPU/VPD的曲線意欲表示由圖8中展示的阻抗校正電路400產生的上拉電壓或下拉電壓。
參看圖8、圖11以及圖12，阻抗校正電路400可在阻抗校正間隔TCAL期間執行阻抗校正操作。舉例而言，當基於命令CMD啟動阻抗校正啟用信號ZQEN時，阻抗校正間隔TCAL可開始，且上拉阻抗校正操作及下拉阻抗校正操作可在阻抗校正間隔TCAL期間執行。若上拉阻抗校正操作及下拉阻抗校正操作正常完成，則上拉電壓VPU及下拉電壓VPD中的每一者可具有鄰近於目標VOH電壓VTG的位準。
偵測電路350可在驗證間隔TVR期間執行阻抗校正驗證操作。舉例而言，當在啟動阻抗校正啟用信號ZQEN之後啟動驗證啟用信號EDEN時，驗證間隔TVR可開始，且第一驗證操作及第二驗證操作可在驗證間隔TVR期間執行。如圖12中所說明，若上拉電壓VPU的位準及下拉電壓VPD兩者的位準在第一參考電壓VTGH的位準與第二參考電壓VTGL的位準之間，則偵測電路350可判定上拉阻抗校正操作及下拉阻抗校正操作兩者被正常執行。
儘管圖12中未說明，但若自上拉電壓VPU的位準及下拉電壓VPD的位準中所選擇的至少一者分別高於第一參考電壓VTGH的位準或低於第二參考電壓VTGL的位準，則偵測電路350可判定自上拉阻抗校正操作及下拉阻抗校正操作中所選擇的至少一者被非正常地執行。
第一偵測信號EDPU及第二偵測信號EDPD可經由記憶體控制器100傳輸至圖1中的主機20。使用者可基於第一偵測信號EDPU及第二偵測信號EDPD判定阻抗校正操作是否被正常執行。當阻抗校正操作正常執行時，使用者控制記憶體控制器100以使得半導體記憶裝置200a在記憶體系統30的空閒間隔期間執行上文所提及的阻抗校正操作。
圖13說明根據本發明概念的實施例的圖3的半導體記憶裝置中的阻抗校正電路的另一實例的方塊圖。
參看圖13，阻抗校正電路500包含目標電壓產生器510、上拉驅動器520、第一碼產生器530、第一碼儲存電路540、複製上拉驅動器545、下拉驅動器560、第二碼產生器580以及第二碼儲存電路590。
圖13中的阻抗校正電路500與圖8的阻抗校正電路400的不同之處在於在阻抗校正電路500中耦接至ZQ襯墊401的外部電阻器RZQ連接至接地電壓VSS且阻抗校正電路500包含複製上拉驅動器545而不是複製下拉驅動器470。
下文中，以下描述將聚焦於圖13中的阻抗校正電路500與圖8中的阻抗校正電路400之間的差異，藉此為簡潔起見可省去對應於阻抗校正電路400中的電路元件的阻抗校正電路500中 的電路元件的描述。
目標電壓產生器510可回應於切換控制信號SCS而產生目標VOH電壓VTG(VTG1、VTG2)。
複製上拉驅動器545及下拉驅動器560是在第一節點N21處連接，複製上拉驅動器545連接於供電電壓VDDQ與第一節點N21之間，且下拉驅動器560連接於第一節點N21與接地電壓VSS之間。
第一碼產生器530可產生自比較目標VOH電壓VTG與第二節點N22的電壓的結果而獲得的上拉控制碼PUCD。第一碼產生器530包含第一比較器531及第一計數器533。第一比較器531可回應於阻抗校正啟用信號ZQEN而啟用，可比較目標VOH電壓VTG與第二節點N22的電壓以輸出第一比較信號CS21且可提供第一比較信號CS21至第一計數器533及第一碼儲存電路540。
第一計數器533可回應於第一比較信號CS21而執行計數操作以產生上拉控制碼PUCD，並可執行計數操作以增加或減少上拉控制碼PUCD直至第一比較信號CS21的邏輯位準轉變為止。上拉控制碼PUCD可被校正/改變直至目標VOH電壓VTG變為與第二節點N22的電壓相同為止。第一碼儲存電路540可在目標VOH電壓VTG變為第二節點N22的電壓時儲存上拉控制碼PUCD。
第二碼產生器580可產生自比較目標VOH電壓VTG與第一節點N21的電壓的結果而獲得的下拉控制碼PDCD。第二碼產生器580包含第二比較器581及第二計數器583。第二比較器581可回應於阻抗校正啟用信號ZQEN而啟用，可比較目標VOH電壓VTG與第一節點N21的電壓以輸出第二比較信號CS22且可 提供第二比較信號CS22至第二計數器583及第二碼儲存電路590。
第二計數器583可回應於第二比較信號CS22而執行計數操作以產生下拉控制碼PDCD，並可執行計數操作以增加或減少下拉控制碼PDCD直至第二比較信號CS22的邏輯位準轉變為止。下拉控制碼PDCD可被校正/改變直至目標VOH電壓VTG變為與第一節點N21的電壓相同為止。第二碼儲存電路590可在目標VOH電壓VTG變為第一節點N21的電壓時儲存下拉控制碼PDCD。
阻抗校正電路500的操作可與阻抗校正電路400實質上相同，且因此將省去關於阻抗校正電路500的操作的詳細描述。
圖14說明解釋圖8或圖13的阻抗校正電路的操作的圖。
參見圖3至圖10、圖13以及圖14，在其中半導體記憶裝置200a以第一頻率FREQ1操作的第一間隔INT11期間，模式暫存器222回應於來自記憶體控制器100的第一命令CMD啟動阻抗校正啟用信號ZQEN。
關於圖8的阻抗校正電路400，在其中啟動阻抗校正啟用信號ZQEN的第一阻抗校正間隔TCAL11期間，阻抗校正電路400執行對於第一目標VOH電壓VTG1的阻抗校正操作。舉例而言，當啟動阻抗校正啟用信號ZQEN時，對於第一目標VOH電壓VTG1的阻抗校正操作開始(在TCAL11的“ZQCAL開始”處)，當第一目標VOH電壓VTG1變為與第一節點N11的電壓相同時上拉控制碼PUCD藉由第一碼儲存電路440鎖存，當第一目標VOH電壓VTG1變為與第二節點N12的電壓相同時下拉控制碼PDCD藉由第二碼儲存電路490鎖存，且經鎖存上拉控制碼PUCD及經鎖存下拉控制碼PDCD分別儲存在第一碼儲存電路440及第二碼儲存 電路490中。
在其中半導體記憶裝置200a以第一頻率FREQ1操作的第一間隔INT11期間，模式暫存器222回應於來自記憶體控制器100的第二命令CMD再次啟動阻抗校正啟用信號ZQEN。
在其中啟動阻抗校正啟用信號ZQEN的第二阻抗校正間隔TCAL12期間，圖8的阻抗校正電路400對於第二目標VOH電壓VTG2執行阻抗校正操作。舉例而言，當啟動阻抗校正啟用信號ZQEN時，對於第二目標VOH電壓VTG2的阻抗校正操作開始(在TCAL12的“ZQCAL開始”處)，當第二目標VOH電壓VTG2變為與第一節點N11的電壓相同時上拉控制碼PUCD藉由第一碼儲存電路440鎖存，當第二目標VOH電壓VTG2變為與第二節點N12的電壓相同時下拉控制碼PDCD藉由第二碼儲存電路490鎖存，且經鎖存上拉控制碼PUCD及經鎖存下拉控制碼PDCD分別儲存在第一碼儲存電路440及第二碼儲存電路490中。
關於圖13的阻抗校正電路500，在其中啟動阻抗校正啟用信號ZQEN的第一阻抗校正間隔TCAL11期間，阻抗校正電路500執行對於第一目標VOH電壓VTG1的阻抗校正操作。舉例而言，當啟動阻抗校正啟用信號ZQEN時，對於第一目標VOH電壓VTG1的阻抗校正操作開始(在TCAL11的“ZQCAL開始”處)，當第一目標VOH電壓VTG1變為與第二節點N22的電壓相同時上拉控制碼PUCD藉由第一碼儲存電路540鎖存，當第一目標VOH電壓VTG1變為與第一節點N21的電壓相同時下拉控制碼PDCD藉由第二碼儲存電路590鎖存，且經鎖存上拉控制碼PUCD及經鎖存下拉控制碼PDCD分別儲存在第一碼儲存電路540及第二碼儲 存電路590中。
在其中半導體記憶裝置200a以第一頻率FREQ1操作的第一間隔INT11期間，模式暫存器222回應於來自記憶體控制器100的第二命令CMD再次啟動阻抗校正啟用信號ZQEN。
在其中啟動阻抗校正啟用信號ZQEN的第二阻抗校正間隔TCAL12期間，圖13的阻抗校正電路500執行對於第二目標VOH電壓VTG2的阻抗校正操作。舉例而言，當啟動阻抗校正啟用信號ZQEN時，對於第二目標VOH電壓VTG2的阻抗校正操作開始(在TCAL12的“ZQCAL開始”處)，當第二目標VOH電壓VTG2變為與第二節點N22的電壓相同時上拉控制碼PUCD藉由第一碼儲存電路540鎖存，當第二目標VOH電壓VTG2變為與第一節點N21的電壓相同時下拉控制碼PDCD藉由第二碼儲存電路590鎖存，且經鎖存上拉控制碼PUCD及經鎖存下拉控制碼PDCD分別儲存在第一碼儲存電路540及第二碼儲存電路590中。
資料輸出電路320在第一間隔INT11的第一阻抗校正間隔TCAL11與第二阻抗校正間隔TCAL12之間或在第二阻抗校正間隔TCAL12之後基於用於第一目標VOH電壓VTG1的上拉控制碼PUCD及下拉控制碼PDCD傳輸資料信號DQ至記憶體控制器100。另外，資料輸出電路320在其中半導體記憶裝置200a以第二電壓FREQ2操作的第二間隔INT12期間基於用於第二目標VOH電壓VTG2的上拉控制碼PUCD及下拉控制碼PDCD傳輸資料信號DQ至記憶體控制器100。
如參看圖14可理解，圖8的阻抗校正電路400或圖13的阻抗校正電路500可回應於以不同時序自記憶體控制器100施 加的第一命令及第二命令而依序產生並儲存用於不同目標VOH電壓VTG的上拉控制碼PUCD及下拉控制碼PDCD。
圖15說明用於描述圖8或圖13的阻抗校正電路的操作的圖。
參看圖3至圖10、圖13以及圖15，在其中半導體記憶裝置200a以第一頻率FREQ1操作的第一間隔INT21期間，模式暫存器222回應於來自記憶體控制器100的第一命令CMD啟動阻抗校正啟用信號ZQEN。
在其中啟動阻抗校正啟用信號ZQEN的阻抗校正間隔TCAL2的第一子校正間隔SUB_TCAL21期間，圖8的阻抗校正電路400或圖13的阻抗校正電路500執行對於第一目標VOH電壓VTG1的阻抗校正操作且分別在第一碼儲存電路440及540中儲存上拉控制碼PUCD，且分別在第二碼儲存電路490或590中(在用於VTG1的ZQCAL處)儲存下拉控制碼PDCD。在阻抗校正間隔TCAL2的第一子校正間隔SUB_TCAL21之後的第二子校正間隔SUB_TCAL22期間，圖8的阻抗校正電路400或圖13的阻抗校正電路500對於第二目標VOH電壓VTG2執行阻抗校正操作且分別在第一碼儲存電路440及540中儲存上拉控制碼PUCD，且分別在第二碼儲存電路490及590(在用於VTG2的ZQCAL處)中儲存下拉控制碼PDCD。
資料輸出電路320在第一間隔INT21中的阻抗校正間隔TCAL2之後基於用於第一目標VOH電壓VTG1的上拉控制碼PUCD及下拉控制碼PDCD傳輸資料信號DQ至記憶體控制器100。另外，資料輸出電路320在其中半導體記憶裝置200a以第 二電壓FREQ2操作的第二間隔INT22期間基於用於第二目標VOH電壓VTG2的上拉控制碼PUCD及下拉控制碼PDCD傳輸資料信號DQ至記憶體控制器100。
如參看圖15所描述，圖8的阻抗校正電路400或圖13的阻抗校正電路500可回應於以不同時序自記憶體控制器100施加的第一命令及第二命令而依序產生並儲存用於不同目標VOH電壓VTG的上拉控制碼PUCD及下拉控制碼PDCD。
圖16說明根據本發明概念的實施例的圖3中的半導體記憶裝置的操作的流程圖。
參見圖2至圖16，當電力施加至半導體記憶裝置200a時，半導體記憶裝置200a執行電力開啟序列(S110)並將操作電壓的位準增加某一位準。當電力開啟序列完成時，記憶體控制器100對模式暫存器222執行模式暫存器寫入(MRW)操作(S120)並設定半導體記憶裝置200a的操作模式及操作條件。記憶體控制器100在模式暫存器222中寫入半導體記憶裝置200a的寫入潛時及讀取潛時設定半導體記憶裝置200a的操作頻率為第一頻率FREQ1。
當設定半導體記憶裝置200a的操作模式及操作條件完成時，控制邏輯電路220啟動阻抗校正啟用信號ZQEN以使得阻抗校正電路400執行阻抗校正操作(S130及S140)。阻抗校正電路400回應於阻抗校正啟用信號ZQEN的啟動而開始阻抗校正操作(S130)，並藉由對於至少一個目標VOH電壓VTG執行阻抗校正操作而儲存上拉控制碼PUCD及下拉控制碼PDCD(S140)。此時，可依序儲存用於第一目標VOH電壓VTG1及第二目標VOH電壓 VTG2的上拉控制碼PUCD及下拉控制碼PDCD對。
當阻抗校正操作完成時，記憶體控制器100及半導體記憶裝置200a開始包含命令/匯流排訓練及資料信號訓練的訓練操作(S150)。當訓練操作完成時，在半導體記憶裝置200a以第一頻率FREQ1操作的同時半導體記憶裝置200a執行包含寫入操作及讀取操作的正常記憶體操作(S160)。此時，目標VOH電壓VTG對應於第一目標VOH電壓VTG1。
在執行正常記憶體操作時或在完成正常記憶體操作後且半導體記憶裝置200a的操作頻率需要改變的同時，記憶體控制器100藉由對模式暫存器222執行模式暫存器寫入操作以重設半導體記憶裝置200a的操作模式及操作條件(S170)。此時，記憶體控制器100在模式暫存器222中寫入半導體記憶裝置200a的寫入潛時及讀取潛時設定半導體記憶裝置200a的操作頻率為第二頻率FREQ2。
當重設半導體記憶裝置200a的操作模式及操作條件完成時，記憶體控制器100及半導體記憶裝置200a開始包含命令/匯流排訓練及資料信號訓練的的訓練操作(S180)。當訓練操作完成時，在半導體記憶裝置200a以第二頻率FREQ2操作的同時，半導體記憶裝置200a執行包含寫入操作及讀取操作的正常記憶體操作(S190)。此時，目標VOH電壓VTG對應於第二目標VOH電壓VTG2。
圖17說明根據本發明概念的實施例的圖3的半導體記憶裝置中的阻抗校正電路的另一實例的方塊圖。
參看圖17，阻抗校正電路600包含目標電壓產生器610、 複製上拉驅動器620、第一碼產生器630、第一碼儲存電路640、複製下拉驅動器650、第二碼產生器660、第二碼儲存電路670以及複製ODT電阻器680。
阻抗校正電路600與圖8的阻抗校正電路400的不同之處在於以阻抗校正電路600的複製上拉驅動器620替代阻抗校正電路400的上拉驅動器420、以阻抗校正電路600的複製下拉驅動器650替代阻抗校正電路400的下拉驅動器460、且以阻抗校正電路600的複製ODT電阻器680替代阻抗校正電路400的複製下拉驅動器470。
下文中，以下描述將聚焦於圖17中的阻抗校正電路600與圖8中的阻抗校正電路400之間的差異，藉此為簡潔起見可省去對應於阻抗校正電路400中的電路元件的阻抗校正電路600中的電路元件的描述。
目標電壓產生器610可回應於切換控制信號SCS而產生目標VOH電壓VTG(VTG1、VTG2)。
複製上拉驅動器620及複製ODT電阻器680在第一節點N31處連接，複製ODT電阻器680可對應於圖6中的ODT電阻器RODT_MC。複製下拉驅動器650連接於第二節點N32與接地電壓VSS之間。第二節點N32耦接至耦接至外部電阻器RZQ的ZQ襯墊401。複製上拉驅動器620可具有與圖6中的上拉驅動器341相同的組態，且複製下拉驅動器650可具有與圖6中的下拉驅動器343相同的組態。
第一碼產生器630可產生自比較目標VOH電壓VTG與第一節點N31的電壓的結果而獲得的上拉控制碼PUCD。第一碼 產生器630包含第一比較器631及第一計數器633。第一比較器631可回應於阻抗校正啟用信號ZQEN而啟用，可比較目標VOH電壓VTG與第一節點N31的電壓以輸出第一比較信號CS31且可提供第一比較信號CS31至第一計數器633及第一碼儲存電路640。
第一計數器633可回應於第一比較信號CS31而執行計數操作以產生上拉控制碼PUCD並可執行計數操作以增加或減少上拉控制碼PUCD直至第一比較信號CS31的邏輯位準轉變為止。上拉控制碼PUCD可被校正/改變直至目標VOH電壓VTG變為與第一節點N31的電壓相同為止。第一碼儲存電路640可在目標VOH電壓VTG變為第一節點N31的電壓時儲存上拉控制碼PUCD。
第二碼產生器660可產生自比較目標VOH電壓VTG與第二節點N32的電壓的結果而獲得的下拉控制碼PDCD。第二碼產生器660包含第二比較器661及第二計數器663。第二比較器661可回應於阻抗校正啟用信號ZQEN而啟用，可比較目標VOH電壓VTG與第二節點N32的電壓以輸出第二比較信號CS32且可提供第二比較信號CS32至第二計數器663及第二碼儲存電路670。
第二計數器663可回應於第二比較信號CS32而執行計數操作以產生下拉控制碼PDCD並可執行計數操作以增加或減少下拉控制碼PDCD直至第二比較信號CS32的邏輯位準轉變為止。下拉控制碼PDCD可被校正/改變直至目標VOH電壓VTG變為與第二節點N32的電壓相同為止。第二碼儲存電路670可在目標VOH電壓VTG變為第二節點N32的電壓時儲存下拉控制碼PDCD。
複製上拉驅動器620可根據上拉控制碼PUCD產生跨越第一節點N31流動的第一電流I1。第一節點N31可對應於圖6中 的輸出節點ON1及DQ襯墊301。第一電流I1可與複製ODT電阻器680的電阻一起判定第一節點N31的電壓。
複製ODT電阻器680可基於第一電流I1判定第一節點N31的電壓。複製ODT電阻器680可以與圖6中的ODT電阻器RODT_MC相同的方式實施。複製ODT電阻器680的電阻可由下拉控制碼PDCD判定。
圖17的阻抗校正電路600的操作可與圖8的阻抗校正電路400實質上相同，且因此將省去關於阻抗校正電路600的操作的詳細描述。
圖18說明根據本發明概念的實施例的圖3的半導體記憶裝置中的阻抗校正電路的另一實例的方塊圖。
參看圖18，阻抗校正電路700包含目標電壓產生器703、上拉驅動器710、第一碼產生器713、第一碼儲存電路718、下拉驅動器730、第一複製下拉驅動器740、第二碼產生器733、第二碼儲存電路738、複製上拉驅動器720、第三碼產生器723、第三碼儲存電路728以及第二複製下拉驅動器750。
圖18的阻抗校正電路700與圖8的阻抗校正電路400的不同之處在於圖18的阻抗校正電路700進一步包含複製上拉驅動器720、第三碼產生器723、第三碼儲存電路728以及第二複製下拉驅動器750。
下文中，以下描述將聚焦於圖18中的阻抗校正電路700與圖8中的阻抗校正電路400之間的差異，藉此為簡潔起見可省去對應於阻抗校正電路400中的電路元件的阻抗校正電路700中的電路元件的描述。
目標電壓產生器710可回應於切換控制信號SCS而產生目標VOH電壓。
複製上拉驅動器720連接於供電電壓VDDQ與第三節點N43之間，且第二複製下拉驅動器750連接於第三節點N43與接地電壓VSS之間。
第一碼產生器713可產生自比較第一目標VOH電壓VTG21與第一節點N41的電壓的結果而獲得的上拉控制碼PUCD。第一碼產生器713包含第一比較器714及第一計數器716。第一比較器714可回應於阻抗校正啟用信號ZQEN而啟用，可比較第一目標VOH電壓VTG21與第一節點N41的電壓以輸出第一比較信號CS41且可提供第一比較信號CS41至第一計數器716及第一碼儲存電路718。
第一計數器716可回應於第一比較信號CS41而執行計數操作以產生上拉控制碼PUCD並可執行計數操作以增加或減少上拉控制碼PUCD直至第一比較信號CS41的邏輯位準轉變為止。上拉控制碼PUCD可被校正/改變直至第一目標VOH電壓VTG21變為與第一節點N41的電壓相同為止。第一碼儲存電路718可在第一目標VOH電壓VTG21變為第一節點N41的電壓時儲存上拉控制碼PUCD。
第二碼產生器733可產生自比較第一目標VOH電壓VTG21與第二節點N42的電壓的結果而獲得的下拉控制碼PDCD。第二碼產生器733包含第二比較器734及第二計數器736。第二比較器734可回應於阻抗校正啟用信號ZQEN而啟用，可比較第一目標VOH電壓VTG21與第二節點N42的電壓以輸出第二 比較信號CS42且可提供第二比較信號CS42至第二計數器736及第二碼儲存電路738。
第二計數器736可回應於第二比較信號CS42而執行計數操作以產生下拉控制碼PDCD並可執行計數操作以增加或減少下拉控制碼PDCD直至第二比較信號CS42的邏輯位準轉變為止。下拉控制碼PDCD可被校正/改變直至第一目標VOH電壓VTG21變為與第二節點N42的電壓相同為止。第二碼儲存電路738可在第一目標VOH電壓VTG21變為第二節點N42的電壓時儲存下拉控制碼PDCD。
第三碼產生器723可產生自比較第二目標VOH電壓VTG22與第三節點N43的電壓的結果獲得的額外上拉控制碼PUCDA。第三碼產生器723包含第三比較器724及第三計數器726。第三比較器724可回應於阻抗校正啟用信號ZQEN而啟用，可比較第二目標VOH電壓VTG22與第三節點N43的電壓以輸出第三比較信號CS43且可提供第三比較信號CS43至第三計數器726及第三碼儲存電路728。
第三計數器726可回應於第三比較信號CS43而執行計數操作以產生額外上拉控制碼PUCDA並可執行計數操作以增加或減少額外上拉控制碼PUCDA直至第三比較信號CS43的邏輯位準轉變為止。額外上拉控制碼PUCDA可被校正/改變直至第二目標VOH電壓VTG22變為與第三節點N43的電壓相同為止。第三碼儲存電路728可在第二目標VOH電壓VTG22變為第三節點N43的電壓時儲存額外上拉控制碼PUCDA。
阻抗校正電路700可同時或並行儲存用於第一VOH電壓 VTG21的上拉控制碼PUCD及下拉控制碼PDCD及用於第二VOH電壓VTG22的額外上拉控制碼PUCDA。阻抗校正電路700可同時或並行執行對於第一目標VOH電壓VTG21的阻抗校正操作及對於第二目標VOH電壓VTG22的阻抗校正操作。
圖19說明圖18的阻抗校正電路中的目標電壓產生器的方塊圖。
參看圖19，目標電壓產生器703包含第一目標電壓產生電路705及第二目標電壓產生電路707。
第一目標電壓產生電路705可回應於啟用信號EN及反相啟用信號ENB而啟動，且可回應於第一切換控制信號SCS21而產生第一目標VOH電壓VTG21。第二目標電壓產生電路707可回應於啟用信號EN及反相啟用信號ENB而啟動，且可回應於第二切換控制信號SCS22而產生第二目標VOH電壓VTG22。
第一目標電壓產生電路705及第二目標電壓產生電路707中的每一者可具有與圖9中的目標電壓產生器410實質上相同的組態。第一切換控制信號SCS21及第二切換控制信號SCS22可包含於圖18中的切換控制信號SCS中。
圖20說明解釋圖18的阻抗校正電路的操作的圖。
參看圖3至圖6、圖18以及圖20，在其中半導體記憶裝置200a以第一頻率FREQ1操作的第一間隔INT31期間，模式暫存器222回應於來自記憶體控制器100的第一命令CMD啟動阻抗校正啟用信號ZQEN。
在其中啟動阻抗校正啟用信號ZQEN的阻抗校正間隔TCAL3期間，圖18的阻抗校正電路700執行(在用於VTG21的 ZQCAL處)對於第一目標VOH電壓VTG21的阻抗校正操作，並分別在第一碼儲存電路718及第二碼儲存電路738中儲存上拉控制碼PUCD及下拉控制碼PDCD。同時或並行地，阻抗校正電路700執行(在用於VTG22的ZQCAL處)對於第二目標VOH電壓VTG22的額外阻抗校正操作並在第三碼儲存電路728中儲存額外上拉控制碼PUCDA。
資料輸出電路320在第一間隔INT31中的阻抗校正間隔TCAL3之後基於用於第一目標VOH電壓VTG21的上拉控制碼PUCD及下拉控制碼PDCD傳輸資料信號DQ至記憶體控制器100。另外，資料輸出電路320在其中半導體記憶裝置200a以第二電壓FREQ2操作的第二間隔INT32期間基於用於第二目標VOH電壓VTG22的上拉控制碼PUCD、下拉控制碼PDCD以及額外上拉控制碼PUCDA傳輸資料信號DQ至記憶體控制器100。
圖21說明根據本發明概念的實施例的操作半導體裝置的方法的流程圖。
圖21的方法可藉由圖3的半導體記憶裝置200a執行。
參看圖2至圖21，在操作半導體記憶裝置200a的方法中，阻抗校正電路400、500、600以及700中的一者在第一阻抗校正間隔期間執行對於第一目標VOH電壓VTG1的第一阻抗校正操作以儲存第一上拉控制碼PUCD1及第一下拉控制碼PDCD1(S210)。阻抗校正電路400、500、600以及700中的一者在第一阻抗校正間隔期間執行對於第二目標VOH電壓VTG2的第二阻抗校正操作以儲存第二上拉控制碼PUCD2及第二下拉控制碼PDCD2(S220)。
在本發明概念的實施例中，當阻抗校正電路400、500以及600中的一者執行阻抗校正操作時，第一阻抗校正操作及第二阻抗校正操作可依序分別在第一阻抗校正間隔及第二阻抗校正間隔中執行。第一阻抗校正間隔及第二阻抗校正間隔是基於不同命令。
在本發明概念的其他實施例中，當阻抗校正電路400、500以及600中的一者執行阻抗校正操作時，第一阻抗校正操作及第二阻抗校正操作可基於一個命令依序且分別在一個阻抗校正間隔的第一子校正間隔及第二子校正間隔中執行。
在本發明概念的其他實施例中，當阻抗校正電路700執行阻抗校正操作時，第一阻抗校正及第二阻抗校正操作可基於一個命令在一個阻抗校正間隔中同時或並行執行。
半導體記憶裝置200a可在半導體記憶裝置200a以第一頻率FREQ1操作的同時基於第一上拉控制碼PUCD1及第一下拉控制碼PDCD1輸出資料信號DQ(S230)。
記憶體控制器100藉由對模式暫存器222執行模式暫存器寫入操作將半導體記憶裝置200a的操作頻率自第一頻率FREQ1改變至第二頻率FREQ2(S240)。半導體記憶裝置200a可在半導體記憶裝置200a以第二頻率FREQ2操作的同時基於第二上拉控制碼PUCD2及第二下拉控制碼PDCD2輸出資料信號DQ(S250)。
圖22說明根據本發明概念的實施例的半導體記憶裝置的結構圖。
參看圖22，半導體記憶裝置800包含第一至第s半導體積體電路層LA1至LA(s-1)、以及LAs，其中最低第一半導體積 體電路層LA1經假定為介面或控制晶片且其他半導體積體電路層LA2(未圖示)至LAs經假定為包含核心記憶體晶片的從屬晶片。第一至第s半導體積體電路層LA1至LAs可經由穿矽通孔(TSV)在其間傳輸並接收信號。作為介面或控制晶片的最低第一半導體積體電路層LA1可經由形成於外表面上的導電結構與外部記憶體控制器通信。將藉由主要使用第一半導體積體電路層LA1或810作為介面或控制晶片及使用第s半導體積體電路層LAs或820作為從屬晶片描述半導體記憶裝置800的結構及操作。
第一半導體積體電路層810包含用於驅動在第s半導體積體電路層820中提供的記憶體區821的各種周邊電路。舉例而言，第一半導體積體電路層810包含用於驅動記憶體的字線的列(X)驅動器8101、用於驅動記憶體的位元線的行(Y)驅動器8102、用於控制資料的輸入/輸出的資料I/O電路(Din/Dout)8103、用於自外部接收命令CMD並緩衝命令CMD的命令緩衝器(CMD)8104，以及用於自外部接收位址並緩衝位址的位址緩衝器(ADDR)8105。記憶體區821包含諸如參看圖4所描述的複數個記憶體胞。
第一半導體積體電路層810進一步包含控制邏輯(CONTROL)8107。控制邏輯8107可基於來自記憶體控制器的命令及位址信號而控制對記憶體區821的存取。
第s半導體積體電路層820包含記憶體區821及周邊電路區(PERI)822，用於讀取/寫入記憶體區821的資料的周邊電路(例如，列解碼器、行解碼器、位元線感測放大器等(未說明))經配置於周邊電路區(PERI)822中。
資料I/O電路8103可使用圖5的I/O電路300以及圖8、 圖13、圖17以及圖18的阻抗校正電路400、500、600以及700中的一者。因此，半導體記憶裝置800可執行對於至少兩個目標VOH電壓的阻抗校正操作，在阻抗校正間隔期間儲存上拉控制碼及下拉控制碼對，並在如參看圖2至圖21描述的正常記憶體操作間隔期間在不執行阻抗校正操作的情況下使用所儲存碼對輸出資料信號。因此，半導體記憶裝置800可增加操作速度並可增強信號完整性。
另外，在半導體記憶裝置800中提供三維(3D)記憶體陣列。3D記憶體陣列是以具有安置於矽基板上方的作用區域及與彼等記憶體胞的操作相關聯的電路(不管此相關聯的電路在此基板上方還是之內)的記憶體胞的陣列的一或多個實體層級單塊地形成。術語「單塊」意謂陣列的每一層級的層直接沈積在陣列的每一下層級的層上。以下特此以引用的方式併入的專利文獻描述用於3D記憶體陣列的合適組態，其中三維記憶體陣列經組態為具有在各層級之間共用的字線及/或位元線的複數個層級：美國專利第7,679,133號；第8,553,466號；第8,654,587號；第8,559,235號；以及美國專利公開案第2011/0233648號。
圖23說明包含根據本發明概念的實施例的半導體記憶裝置的行動系統的方塊圖。
參看圖23，行動系統1100包含應用程式處理器1110、連接性單元1120、使用者介面1130、非揮發性記憶裝置(NVM)1140、揮發性記憶裝置(VM)1150以及電源供應器1160。
應用程式處理器1110可執行應用程式，諸如網路瀏覽器、遊戲應用程式、視訊播放器或其類似者。應用程式處理器1110 可包含單核心或多核心。連接性單元1120可執行與外部裝置的有線或無線通信。
揮發性記憶裝置1150可(例如)儲存藉由應用程式處理器1110處理的資料或作為工作記憶體操作。揮發性記憶裝置1150可使用圖3的半導體記憶裝置。因此，揮發性記憶裝置1150可包含I/O電路300及圖8、圖13、圖17以及圖18的阻抗校正電路400、500、600以及700中的一者。因此，揮發性記憶裝置1150可增加操作速度及信號完整性。
非揮發性記憶裝置1140可(例如)儲存用於啟動行動系統1100的啟動映像。使用者介面1130可包含至少一個輸入裝置(諸如小鍵盤、觸控螢幕或其類似者)，以及至少一個輸出裝置(諸如揚聲器、顯示裝置或其類似者)。電源供應器1160可供應供電電壓至行動系統1100。
在本發明概念的一些實施例中，行動系統1100及/或行動系統1100的組件可以各種形式封裝。
本發明可應用於使用半導體記憶裝置的系統。本發明可應用於系統，諸如行動電話、智慧型電話、個人數位助理(PDA)、攜帶型多媒體播放器(PMP)、數位攝影機、攝錄影機、個人電腦(PC)、伺服器電腦、工作站、膝上型電腦、數位TV、機上盒、攜帶型遊戲控制台、導航系統或其類似者。
前述內容說明例示性實施例且不應被解釋為限制其。儘管已描述了幾個例示性實施例，但熟習此項技術者將易於瞭解，在不實質上脫離本發明概念的新穎教示及優點的情況下，許多修改在例示性實施例中是可能的。因此，所有此等修改意欲包括於 如申請專利範圍中所界定的本發明的範疇內。
200a:半導體記憶裝置
210:命令/位址輸入緩衝器
220:控制邏輯電路
221:命令解碼器
222:模式暫存器
230A~230D:庫控制邏輯
240A~240D:庫陣列/記憶體胞陣列
250A~250D:寫入驅動器以及資料輸入/輸出感測放大器
260A~260D:錯誤校正碼引擎
270:輸入/輸出資料緩衝器
300:輸入/輸出電路
301:資料輸入/輸出襯墊
400：阻抗校正電路
401:ZQ襯墊
ADDR:位址
BA:庫位址
CA:行位址
CLK:時脈信號
CMD:命令
CSL:行選擇信號
DEC:錯誤校正碼解碼信號
DTA:資料
ENC:錯誤校正碼編碼信號
ICMD:內部命令
MRS:模式暫存器設定信號
PDCD:下拉控制碼
PUCD:上拉控制碼
RA:列位址
RZQ:外部電阻器
VDDQ:供電電壓
ZQEN:阻抗校正啟用信號

Claims (20)

  1. 一種半導體記憶裝置的阻抗校正電路，所述阻抗校正電路包括：第一碼產生器，其經組態以產生自比較目標輸出高位準(VOH)電壓與在上拉驅動器與第一複製下拉驅動器之間的第一節點處的第一電壓的結果獲得的上拉控制碼；第一碼儲存電路，其經組態以當所述目標VOH電壓變為與所述第一電壓相同時儲存所述上拉控制碼；第二碼產生器，其經組態以產生自比較所述目標VOH電壓與在連接至阻抗襯墊的第二節點處的第二電壓的結果獲得的下拉控制碼，所述阻抗襯墊連接至外部電阻器；以及第二碼儲存電路，其經組態以當所述目標VOH電壓變為與所述第二電壓相同時儲存所述下拉控制碼，其中所述第一碼儲存電路及所述第二碼儲存電路經組態以當所述半導體記憶裝置以第一頻率操作時分別將第一上拉控制碼儲存為所述上拉控制碼及將第一下拉控制碼儲存為所述下拉控制碼，且分別將第二上拉控制碼儲存為所述上拉控制碼及將第二下拉控制碼儲存為所述下拉控制碼，其中所述第一上拉控制碼及所述第一下拉控制碼與所述半導體記憶裝置的第一操作參數相關聯，且其中所述第二上拉控制碼及所述第二下拉控制碼與所述半導體記憶裝置的第二操作參數相關聯。
  2. 如申請專利範圍第1項所述的阻抗校正電路，其中所述 第一碼產生器及所述第二碼產生器經組態以基於以第一時序自外部記憶體控制器施加的第一命令分別產生所述第一上拉控制碼及所述第一下拉控制碼，且所述第一碼產生器及所述第二碼產生器經組態以基於以不同於所述第一時序的第二時序自所述外部記憶體控制器施加的第二命令分別產生所述第二上拉控制碼及所述第二下拉控制碼。
  3. 如申請專利範圍第1項所述的阻抗校正電路，其中所述第一碼產生器及所述第二碼產生器經組態以基於自外部記憶體控制器施加的命令分別產生所述第一上拉控制碼及所述第一下拉控制碼，並在所述第一上拉控制碼及所述第一下拉控制碼之後依序分別產生所述第二上拉控制碼及所述第二下拉控制碼。
  4. 如申請專利範圍第1項所述的阻抗校正電路，其中所述第一碼產生器包括：第一比較器，其經組態以比較所述目標VOH電壓與所述第一電壓以輸出第一比較信號；及第一計數器，其經組態以回應於所述第一比較信號而增加或減少所述上拉控制碼，且其中所述第二碼產生器包括第二比較器，其經組態以比較所述目標VOH電壓與所述第二電壓以輸出第二比較信號；以及第二計數器，其經組態以回應於所述第二比較信號而增加或減少所述下拉控制碼。
  5. 如申請專利範圍第4項所述的阻抗校正電路，其中所述第一碼儲存電路經組態以回應於所述第一比較信號的轉變而鎖存 並儲存所述上拉控制碼，並經組態以回應於暫存器輸出啟用信號及指示所述半導體記憶裝置的操作頻率的頻率資訊信號而提供所述儲存的上拉控制碼至在所述半導體記憶裝置的輸出電路中的輸出上拉驅動器，且其中所述第二碼儲存電路經組態以回應於所述第二比較信號的轉變而鎖存並儲存所述下拉控制碼，並經組態以回應於所述暫存器輸出啟用信號及所述頻率資訊信號而提供所述儲存的下拉控制碼至在所述輸出電路中的輸出下拉驅動器。
  6. 如申請專利範圍第4項所述的阻抗校正電路，其中所述第一碼儲存電路包括：第一鎖存器電路，其經組態以回應於所述第一比較信號的轉變而以不同時序鎖存所述第一上拉控制碼及所述第二上拉控制碼；第一暫存器單元，其包括至少第一暫存器及第二暫存器，其中所述第一暫存器經組態以儲存鎖存於所述第一鎖存器電路中的所述第一上拉控制碼，且所述第二暫存器經組態以儲存鎖存於所述第一鎖存器電路中的所述第二上拉控制碼；以及第一多工器，其耦接至所述第一暫存器單元，所述第一多工器經組態以回應於頻率資訊信號而輸出所述儲存的第一上拉控制碼及所述儲存的第二上拉控制碼中的一者，且其中所述第二碼儲存電路包括第二鎖存器電路，其經組態以回應於所述第二比較信號的轉變而以不同時序鎖存所述第一下拉控制碼及所述第二下拉控制碼； 第二暫存器單元，其包括至少第三暫存器及第四暫存器，其中所述第三暫存器經組態以儲存鎖存於所述第二鎖存器電路中的所述第一下拉控制碼，且所述第四暫存器經組態以儲存鎖存於所述第二鎖存器電路中的所述第二下拉控制碼；以及第二多工器，其耦接至所述第二暫存器單元，所述第二多工器經組態以回應於所述頻率資訊信號而輸出所述儲存的第一下拉控制碼及所述儲存的第二下拉控制碼中的一者。
  7. 如申請專利範圍第1項所述的阻抗校正電路，其進一步包括：目標電壓產生器，其經組態以回應於切換控制信號而產生所述目標VOH電壓，其中所述目標電壓產生器經組態以回應於所述切換控制信號以不同時序產生作為所述目標VOH電壓的第一目標VOH電壓及第二目標VOH電壓，所述第一目標VOH電壓與所述第一操作參數相關聯，以及所述第二目標VOH電壓與所述第二操作參數相關聯。
  8. 如申請專利範圍第1項所述的阻抗校正電路，其中所述第一操作參數至少包含與第一操作頻率相關聯的第一電壓及溫度條件，所述第二操作參數至少包含與所述半導體記憶裝置的第二操作頻率相關聯的第二電壓及溫度條件，且所述第二操作頻率不同於所述第一操作頻率。
  9. 如申請專利範圍第1項所述的阻抗校正電路，其進一步包括：第三碼產生器，其經組態以產生自比較額外目標VOH電壓與 在複製上拉驅動器與第二複製下拉驅動器之間的第三節點處的第三電壓的結果獲得的額外上拉控制碼；以及第三碼儲存電路，其經組態以當所述額外目標VOH電壓變為與所述第三電壓相同時儲存所述額外上拉控制碼。
  10. 如申請專利範圍第9項所述的阻抗校正電路，其中所述第一碼產生器及所述第三碼產生器經組態以在阻抗校正間隔期間基於自外部記憶體控制器施加的命令並行產生所述上拉控制碼及所述額外上拉控制碼。
  11. 一種半導體記憶裝置，其包括：控制邏輯電路，其經組態以藉由解碼來自外部記憶體控制器的命令產生阻抗校正啟用信號及模式暫存器設定信號；阻抗校正電路，其經組態以基於所述阻抗校正啟用信號在阻抗校正間隔期間回應於所述模式暫存器設定信號而產生用於不同目標輸出高位準(VOH)電壓的多個上拉控制碼及多個下拉控制碼並儲存所述上拉控制碼及所述下拉控制碼；以及資料輸出電路，其經組態以在所述半導體記憶裝置以第一頻率操作的同時藉由基於來自所述上拉控制碼當中的第一上拉控制碼及來自所述下拉控制碼當中的第一下拉控制碼驅動資料而輸出資料信號，並經組態以在所述半導體記憶裝置以不同於所述第一頻率的第二頻率操作的同時藉由基於來自所述上拉控制碼當中的第二上拉控制碼及來自所述下拉控制碼當中的第二下拉控制碼驅動所述資料而輸出所述資料信號。
  12. 如申請專利範圍第11項所述的半導體記憶裝置，其中所述阻抗校正電路包括： 第一碼產生器，其經組態以產生自比較所述目標VOH電壓與在上拉驅動器與第一複製下拉驅動器之間的第一節點處的第一電壓的結果獲得的所述上拉控制碼中的一上拉控制碼；第一碼儲存電路，其經組態以當所述目標VOH電壓變為與所述第一電壓相同時儲存所述上拉控制碼；第二碼產生器，其經組態以產生自比較所述VOH電壓與在連接至阻抗襯墊的第二節點處的第二電壓的結果獲得的所述下拉控制碼中的一下拉控制碼，所述阻抗襯墊連接至外部電阻器；以及第二碼儲存電路，其經組態以當所述目標VOH電壓變為與所述第二電壓相同時儲存所述下拉控制碼。
  13. 如申請專利範圍第12項所述的半導體記憶裝置，其中所述第一碼儲存電路及所述第二碼儲存電路經組態以在其中所述半導體記憶裝置以所述第一頻率操作的所述阻抗校正間隔期間分別儲存所述第一上拉控制碼及所述第一下拉控制碼並分別儲存所述第二上拉控制碼及所述第二下拉控制碼，其中所述第一上拉控制碼及所述第一下拉控制碼與所述半導體記憶裝置的第一操作參數相關聯，且其中所述第二上拉控制碼及所述第二下拉控制碼與所述半導體記憶裝置的第二操作參數相關聯。
  14. 如申請專利範圍第12項所述的半導體記憶裝置，其中所述第一碼產生器及所述第二碼產生器經組態以基於以第一時序自所述外部記憶體控制器施加的第一命令分別產生所述第一上拉控制碼及所述第一下拉控制碼，且其中所述第一碼產生器及所述第二碼產生器經組態以基於以 不同於所述第一時序的第二時序自所述外部記憶體控制器施加的第二命令分別產生所述第二上拉控制碼及所述第二下拉控制碼。
  15. 如申請專利範圍第12項所述的半導體記憶裝置，其中所述第一碼產生器及所述第二碼產生器經組態以基於自所述外部記憶體控制器施加的所述命令分別產生所述第一上拉控制碼及所述第一下拉控制碼，並在所述第一上拉控制碼及所述第一下拉控制碼之後依序分別產生所述第二上拉控制碼及所述第二下拉控制碼。
  16. 如申請專利範圍第12項所述的半導體記憶裝置，其中所述阻抗校正電路進一步包括：第三碼產生器，其經組態以產生自比較額外目標VOH電壓與在複製上拉驅動器與第二複製下拉驅動器之間的第三節點處的第三電壓的結果獲得的額外上拉控制碼；以及第三碼儲存電路，其經組態以當所述額外目標VOH電壓變為與所述第三電壓相同時儲存所述額外上拉控制碼，其中所述第一碼產生器及所述第三碼產生器經組態以在所述阻抗校正間隔期間基於自所述外部記憶體控制器施加的所述命令並行產生所述上拉控制碼及所述額外上拉控制碼。
  17. 如申請專利範圍第11項所述的半導體記憶裝置，其中所述資料輸出電路包括：預先驅動器，其經組態以接收所述資料並基於來自所述上拉控制碼當中的一上拉控制碼及來自所述下拉控制碼當中的一下拉控制碼產生上拉驅動信號及下拉驅動信號；以及輸出驅動器，其包含經組態以產生由所述上拉驅動信號判定 的電流的輸出上拉驅動器以及經組態以具有由所述下拉驅動信號判定的阻抗的輸出下拉驅動器，其中所述輸出驅動器經組態以輸出具有來自所述目標VOH電壓當中的一目標VOH電壓的所述資料信號。
  18. 如申請專利範圍第11項所述的半導體記憶裝置，其進一步包括：偵測電路，其經組態以基於上拉電壓及下拉電壓判定來自所述目標VOH電壓當中的一目標VOH電壓是否在參考範圍內，並輸出指示所述判定的結果的偵測信號，其中所述上拉電壓及所述下拉電壓是在所述阻抗校正間隔期間自所述阻抗校正電路提供。
  19. 如申請專利範圍第11項所述的半導體記憶裝置，其進一步包括：記憶體胞陣列，其經組態以儲存所述資料並提供所述儲存的資料至所述資料輸出電路，其中所述記憶體胞陣列包含三維記憶體胞陣列。
  20. 一種操作半導體記憶裝置的方法，所述方法包括：藉由在阻抗校正間隔期間基於外部所提供命令對第一目標電壓執行阻抗校正操作而儲存第一上拉控制碼及第一下拉控制碼；藉由在所述阻抗校正間隔期間對第二目標電壓執行阻抗校正操作而儲存第二上拉控制碼及第二下拉控制碼；在所述半導體記憶裝置以第一頻率操作的同時基於所述第一上拉控制碼及所述第一下拉控制碼輸出資料信號；藉由在所述半導體記憶裝置中執行模式暫存器寫入操作將所述半導體記憶裝置的操作頻率自所述第一頻率改變至第二頻率； 以及在所述半導體記憶裝置以所述第二頻率操作的同時基於所述第二上拉控制碼及所述第二下拉控制碼輸出所述資料信號。
TW106101076A 2016-05-11 2017-01-13 半導體記憶裝置的阻抗校正電路、半導體記憶裝置及其操作方法 TWI714701B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160057437A KR102529968B1 (ko) 2016-05-11 2016-05-11 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR10-2016-0057437 2016-05-11

Publications (2)

Publication Number Publication Date
TW201740376A TW201740376A (zh) 2017-11-16
TWI714701B true TWI714701B (zh) 2021-01-01

Family

ID=60297558

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106101076A TWI714701B (zh) 2016-05-11 2017-01-13 半導體記憶裝置的阻抗校正電路、半導體記憶裝置及其操作方法

Country Status (4)

Country Link
US (1) US9825631B1 (zh)
KR (1) KR102529968B1 (zh)
CN (1) CN107393576B (zh)
TW (1) TWI714701B (zh)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10015027B2 (en) 2014-10-22 2018-07-03 Micron Technology, Inc. Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures
ITUB20153235A1 (it) * 2015-08-26 2017-02-26 St Microelectronics Srl Decodificatore di riga per un dispositivo di memoria non volatile e relativo dispositivo di memoria non volatile
KR101870840B1 (ko) * 2016-11-02 2018-06-26 삼성전자주식회사 출력 버퍼 회로 및 그것을 포함하는 메모리 장치
US9911469B1 (en) * 2016-11-10 2018-03-06 Micron Technology, Inc. Apparatuses and methods for power efficient driver circuits
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
TWI632771B (zh) * 2017-08-18 2018-08-11 瑞昱半導體股份有限公司 阻抗校正裝置及其方法
KR102391503B1 (ko) * 2017-09-11 2022-04-28 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10720191B2 (en) * 2017-12-21 2020-07-21 Samsung Electronics Co., Ltd. Storage device including calibration device
KR20190099933A (ko) * 2018-02-20 2019-08-28 삼성전자주식회사 외부의 전압을 기반으로 동작 모드를 결정하는 메모리 장치 및 그 동작방법
CN110289031B (zh) * 2018-03-19 2021-05-28 长鑫存储技术有限公司 存储器驱动电路及其阻抗匹配方法、半导体存储器
US10128842B1 (en) * 2018-03-23 2018-11-13 Micron Technology, Inc. Output impedance calibration for signaling
KR102508529B1 (ko) * 2018-04-12 2023-03-09 삼성전자주식회사 불휘발성 메모리 장치의 초기화 정보를 읽는 방법
KR20200016667A (ko) * 2018-08-07 2020-02-17 에스케이하이닉스 주식회사 입출력 회로와 이를 포함하는 메모리 장치 및 이의 동작 방법
KR102651315B1 (ko) 2018-08-16 2024-03-26 삼성전자주식회사 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치
KR102693786B1 (ko) * 2019-02-18 2024-08-13 에스케이하이닉스 주식회사 캘리브레이션 회로 및 이를 포함하는 반도체 장치
US10923199B2 (en) * 2019-05-01 2021-02-16 Micron Technology, Inc. Peak current management in a memory array
WO2020242793A1 (en) 2019-05-30 2020-12-03 Micron Technology, Inc. Apparatuses and methods including multilevel command and address signals
US11217283B2 (en) 2019-09-03 2022-01-04 Samsung Electronics Co., Ltd. Multi-chip package with reduced calibration time and ZQ calibration method thereof
KR20210027896A (ko) 2019-09-03 2021-03-11 삼성전자주식회사 캘리브레이션 시간을 줄일 수 있는 멀티 칩 패키지 및 그것의 zq 캘리브레이션 방법
KR102713391B1 (ko) * 2019-09-11 2024-10-04 삼성전자주식회사 파라미터의 에러를 검출하는 파라미터 모니터링 회로, 듀티 사이클 정정 회로 및 임피던스 정정 회로
US10747245B1 (en) * 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
US11309014B2 (en) 2020-01-21 2022-04-19 Samsung Electronics Co., Ltd. Memory device transmitting small swing data signal and operation method thereof
CN113437962A (zh) * 2020-03-23 2021-09-24 长鑫存储技术(上海)有限公司 输出驱动电路及存储器
US11217284B2 (en) * 2020-04-03 2022-01-04 Micron Technology, Inc. Memory with per pin input/output termination and driver impedance calibration
US11196418B1 (en) * 2020-04-07 2021-12-07 Xilinx, Inc. Calibration of transmitter output impedance and receiver termination impedance using a single reference pin
JP6890701B1 (ja) 2020-05-19 2021-06-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． コードシフト算出回路およびコードシフト値の算出方法
JP2021185650A (ja) 2020-05-25 2021-12-09 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. インピーダンスキャリブレーション回路
JP6916929B1 (ja) * 2020-05-25 2021-08-11 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． インピーダンスキャリブレーション回路
TWI723887B (zh) * 2020-05-26 2021-04-01 華邦電子股份有限公司 阻抗校正電路
KR102781481B1 (ko) 2020-05-27 2025-03-17 에스케이하이닉스 주식회사 캘리브레이션 회로 및 그 동작 방법
CN113765513B (zh) * 2020-06-05 2023-10-13 华邦电子股份有限公司 阻抗校正电路
TWI734531B (zh) * 2020-06-17 2021-07-21 華邦電子股份有限公司 代碼移位計算電路以及代碼位移值的計算方法
KR20220022618A (ko) * 2020-08-19 2022-02-28 에스케이하이닉스 주식회사 클록 모니터링 회로
KR102841474B1 (ko) * 2020-09-14 2025-08-05 삼성전자주식회사 메모리 장치, 그것의 신호 레벨 캘리브레이션 방법, 및 그것을 갖는 메모리저장 시스템
US11632084B2 (en) * 2020-12-18 2023-04-18 Micron Technology, Inc. Amplifier with a controllable pull-down capability for a memory device
CN112636717B (zh) * 2020-12-30 2025-09-16 深圳市紫光同创电子股份有限公司 阻抗校准电路和方法
US11978505B2 (en) * 2021-01-11 2024-05-07 Changxin Memory Technologies, Inc. Drive circuit with adjustable pull-up resistor, and memory comprising the same
WO2022198488A1 (en) * 2021-03-24 2022-09-29 Yangtze Memory Technologies Co., Ltd. Multi-mode compatible zq calibration circuit in memory device
US11670397B2 (en) * 2021-04-23 2023-06-06 Micron Technology, Inc. Output impedance calibration, and related devices, systems, and methods
US11621038B2 (en) * 2021-07-21 2023-04-04 Micron Technology, Inc. Driver for non-binary signaling
US11922996B2 (en) * 2021-10-04 2024-03-05 Micron Technology, Inc. Apparatuses, systems, and methods for ZQ calibration
KR20230064404A (ko) 2021-11-03 2023-05-10 삼성전자주식회사 Zq 캘리브레이션 방법 및 장치
US11855637B2 (en) 2022-02-10 2023-12-26 Changxin Memory Technologies, Inc. Ring oscillator
EP4276836A4 (en) 2022-03-25 2024-03-06 Changxin Memory Technologies, Inc. Control method, semiconductor memory, and electronic device
JP7490792B2 (ja) 2022-03-25 2024-05-27 チャンシン メモリー テクノロジーズ インコーポレイテッド 制御方法、半導体メモリ及び電子機器
CN116844624B (zh) * 2022-03-25 2024-06-07 长鑫存储技术有限公司 一种控制方法、半导体存储器和电子设备
CN116844623B (zh) * 2022-03-25 2024-05-17 长鑫存储技术有限公司 一种控制方法、半导体存储器和电子设备
KR20230139380A (ko) 2022-03-25 2023-10-05 창신 메모리 테크놀로지즈 아이엔씨 제어 방법, 반도체 메모리 및 전자 기기
CN116959542A (zh) 2022-04-12 2023-10-27 长鑫存储技术有限公司 校准电路、存储器及校准方法
KR20230146762A (ko) * 2022-04-13 2023-10-20 에스케이하이닉스 주식회사 트레이닝 동작을 수행하는 반도체 장치 및 그의 동작 방법
KR20240006215A (ko) 2022-07-06 2024-01-15 에스케이하이닉스 주식회사 임피던스 조정회로 및 이를 포함하는 반도체 장치
CN115171766B (zh) * 2022-09-08 2022-11-29 北京奎芯集成电路设计有限公司 存储颗粒电阻网络的阻值校准方法和装置
KR20240108705A (ko) 2023-01-02 2024-07-09 삼성전자주식회사 회귀적 임피던스 캘리브레이션을 수행하는 반도체 메모리 장치 및 그것의 캘리브레이션 방법
US12333191B2 (en) * 2023-01-17 2025-06-17 Micron Technology, Inc. Apparatus with calibration input mechanism and methods for operating the same
KR20240133113A (ko) * 2023-02-28 2024-09-04 삼성전자주식회사 메모리 장치 및 그것의 입출력 회로의 임피던스 조정 방법
CN115910142B (zh) * 2023-03-03 2023-05-05 长鑫存储技术有限公司 一种电阻校准电路、电阻校准方法和存储器
KR20240140563A (ko) * 2023-03-17 2024-09-24 주식회사 엘엑스세미콘 디스플레이 구동 칩
CN118737243B (zh) * 2023-03-28 2025-11-18 长江存储科技有限责任公司 一种zq校准电路、操作方法、存储器及存储系统
CN116758965B (zh) * 2023-08-18 2023-11-03 浙江力积存储科技有限公司 Zq校准方法、校准电路
US12469533B2 (en) 2023-09-27 2025-11-11 Macronix International Co., Ltd. Calibration apparatus and calibration method of memory device with strong-arm comparator
TWI875215B (zh) * 2023-09-27 2025-03-01 旺宏電子股份有限公司 記憶體裝置的校準設備及其校準方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030231523A1 (en) * 2002-06-14 2003-12-18 Uk-Rae Cho Semiconductor device with programmable impedance control circuit
US20090009213A1 (en) * 2007-07-04 2009-01-08 Elpida Memory, Inc. Calibration circuit, semiconductor device including the same, and data processing system
US20120056641A1 (en) * 2010-08-27 2012-03-08 Elpida Memory, Inc. Semiconductor device and method of adjusting characteristic thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500921B1 (ko) * 2003-08-25 2005-07-14 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
DE102005009593B4 (de) 2005-02-28 2016-02-04 Infineon Technologies Ag Verfahren und Vorrichtung zum Einstellen der Ausgangsimpedanz einer Treiberstufe
KR100853466B1 (ko) 2007-03-02 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이의 캘리브래이션 동작을빠르게 하기 위한 방법
US7688105B2 (en) 2008-07-09 2010-03-30 Integrated Device Technology, Inc. Impedance matching logic
KR101046242B1 (ko) * 2009-06-30 2011-07-04 주식회사 하이닉스반도체 임피던스 조정 회로 및 이를 이용한 반도체 장치
KR101024244B1 (ko) 2009-11-30 2011-03-29 주식회사 하이닉스반도체 임피던스 조절 장치
KR101806817B1 (ko) 2010-10-20 2017-12-11 삼성전자주식회사 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치
JP5677254B2 (ja) * 2011-09-26 2015-02-25 株式会社東芝 半導体装置
KR101839881B1 (ko) * 2011-11-08 2018-03-20 에스케이하이닉스 주식회사 임피던스 조절회로 및 이를 포함하는 반도체 장치
KR20130050818A (ko) 2011-11-08 2013-05-16 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 반도체 장치
US9048824B2 (en) * 2012-12-12 2015-06-02 Intel Corporation Programmable equalization with compensated impedance
JP2015050691A (ja) 2013-09-03 2015-03-16 マイクロン テクノロジー， インク． 半導体装置
KR20150049267A (ko) 2013-10-29 2015-05-08 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102083005B1 (ko) 2013-10-31 2020-02-28 삼성전자주식회사 종단 저항을 보정하는 반도체 메모리 장치 및 그것의 종단 저항 보정 방법
KR20150113587A (ko) 2014-03-31 2015-10-08 에스케이하이닉스 주식회사 반도체 장치
JP2015219936A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
KR102246878B1 (ko) 2014-05-29 2021-04-30 삼성전자 주식회사 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
KR102229942B1 (ko) 2014-07-09 2021-03-22 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030231523A1 (en) * 2002-06-14 2003-12-18 Uk-Rae Cho Semiconductor device with programmable impedance control circuit
US20090009213A1 (en) * 2007-07-04 2009-01-08 Elpida Memory, Inc. Calibration circuit, semiconductor device including the same, and data processing system
US20120056641A1 (en) * 2010-08-27 2012-03-08 Elpida Memory, Inc. Semiconductor device and method of adjusting characteristic thereof

Also Published As

Publication number Publication date
KR20170127169A (ko) 2017-11-21
CN107393576B (zh) 2020-10-23
US9825631B1 (en) 2017-11-21
KR102529968B1 (ko) 2023-05-08
TW201740376A (zh) 2017-11-16
US20170331476A1 (en) 2017-11-16
CN107393576A (zh) 2017-11-24

Similar Documents

Publication Publication Date Title
TWI714701B (zh) 半導體記憶裝置的阻抗校正電路、半導體記憶裝置及其操作方法
US10692554B2 (en) Method of controlling on-die termination and system performing the same
US11495280B2 (en) Semiconductor memory devices and memory systems including the same
CN107767919B (zh) 半导体存储器设备、包括其的存储器系统及操作其的方法
US9905288B2 (en) Semiconductor memory devices and methods of operating the same
US9805787B2 (en) Calibration circuit and memory device including the same
CN107767899B (zh) 半导体器件、半导体系统及其方法
US10284198B2 (en) Memory systems with ZQ global management and methods of operating same
US11664803B2 (en) Apparatus for transmitting and receiving a signal, a method of operating the same, a memory device, and a method of operating the memory device
US10002045B2 (en) Semiconductor memory devices having input/output gating circuit and memory systems including the same
KR102742848B1 (ko) 출력 드라이버 회로의 저항을 조절하는 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법
CN115223616A (zh) 半导体存储器装置和包括半导体存储器装置的存储器系统
KR20230019596A (ko) 반도체 메모리 장치 및 메모리 시스템
CN114968904A (zh) 应用处理器和包括应用处理器的电子装置
KR20180130417A (ko) 온-다이 터미네이션의 제어 방법 및 이를 수행하는 시스템
US20230063891A1 (en) Output Driver with Strength Matched Power Gating
US11955160B2 (en) Asynchronous signal to command timing calibration for testing accuracy