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TWI714382B - 對記憶體裝置進行編程的方法及相關記憶體裝置 - Google Patents

對記憶體裝置進行編程的方法及相關記憶體裝置 Download PDF

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TWI714382B
TWI714382B TW108144497A TW108144497A TWI714382B TW I714382 B TWI714382 B TW I714382B TW 108144497 A TW108144497 A TW 108144497A TW 108144497 A TW108144497 A TW 108144497A TW I714382 B TWI714382 B TW I714382B
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劉紅濤
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李達
黃瑩
宋雅麗
黃德佳
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Abstract

在包含形成於基板中的複數個儲存單元、頂部虛設儲存區、底部虛設儲存區、複數個字元線和複數個位元線的記憶體裝置中，在第一時段，對複數個位元線中的被選擇位元線、基板中的通道區和基板中的源極區進行預充電，並且在第一時段向底部虛設儲存區施加負預脈衝電壓。在第一時段之後的第二時段，對複數個儲存單元中的被選擇儲存單元進行編程，其中被選擇儲存單元被耦合到被選擇位元線和複數個字元線中的被選擇字元線。

Description

對記憶體裝置進行編程的方法及相關記憶體裝置
本發明相關於一種對記憶體裝置進行編程的方法及相關記憶體裝置，尤指一種在對具有3D QLC結構的記憶體裝置進行編程時減小編程干擾的方法及相關記憶體裝置。
半導體記憶體在各種電子器件中的應用越來越廣泛。例如，非揮發性記憶體常被應用於蜂窩電話、數位相機、個人數位助理、行動計算裝置、固定式計算裝置和其他裝置中。近年已提出了使用三維(3D)堆疊記憶體結構的超高密度的儲存器件，有時被稱為BiCS(Bit Cost Scalable)架構。例如，可以由交替的導電和電介質層的陣列形成3D NAND堆疊快閃記憶體器件。在這些層中鑽存儲孔，以同時限定許多存儲層。然後透過用適當的材料填充存儲孔來形成NAND串，而儲存單元的控制閘極由導電層提供。
單級儲存單元(SLC)非揮發性記憶體只能在每個記憶單位內存儲僅一個位元，而多級儲存單元(MLC)非揮發性記憶體可以每個記憶單位內存儲多於一個位元。例如，每個記憶單位具有16個電壓 電位的NAND記憶體可以稱為四級儲存單元(QLC)記憶體，並且可以在每一記憶單位呈現4位元的資料。
每個平面NAND記憶體由透過多個字元線和位元線連接的儲存單元的陣列組成。逐頁地(page-by-page)將資料編程到平面NAND記憶體中或從平面NAND記憶體中讀取該資料。為了減輕浮閘(floating gate)到浮閘耦合的影響，可以透過粗略編程(coarse programming)和精細編程(fine programming)來對3D QLC NAND記憶體進行編程以提高整體編程速度。在現有技術的編程方法中，透過粗略編程將第一字元線編程為第一電壓VPGM1，透過粗略編程將第二字元線編程為第一電壓VPGM1，透過精細編程將第一字元線編程為第二電壓VPGM2，透過精細編程將第二字元線編程為第二電壓VPGM2，其中VPGM2>VPGM1。
在第一字元線的精細編程期間，當選擇的位元線被預充電時，第一和第二字元線之間的訊號路徑被切斷，並且在對第一字元線進行粗略編程時生成的殘留電子不能被排出。因此，現有技術的編程方法往往引起編程干擾(program disturb)。
本發明提供一種對一記憶體裝置進行編程的方法，該記憶體裝置包含形成於一基板中的複數個儲存單元、一頂部虛設儲存區、一底部虛設儲存區、複數個字元線和複數個位元線、該方法包含在一第一時段內對該複數個位元線中的一被選擇位元線、該基板中的一通道區和該基板中的一源極區進行預充電；在該第一時段內對向該底部虛 設儲存區施加一負預脈衝電壓；以及在該第一時段之後的一第二時段內對該複數個儲存單元中的一被選擇儲存單元進行編程，其中該被選擇儲存單元耦接至該被選擇位元線和該複數個字元線中的一被選擇字元線。
本發明另提供一種記憶體裝置，其包含形成於一基板中的複數個字元線、複數個位元線、一第一記憶體串、一第二記憶體串，以及一控制單元。該第一記憶體串包含一第一頂部虛設單元；一第一底部虛設單元；複數個第一儲存單元，串聯耦合在該第一頂部虛設單元和該第一底部虛設單元之間，且包含由該複數個字元線中的一第一字元線控制的一被選擇第一儲存單元，以及由該複數個字元線中的一第二字元線控制的一未被選擇第一儲存單元；一第一頂部選擇閘極，用來選擇性地將該第一頂部虛設單元耦合到該複數個位元線中的一第一位元線；以及一第一底部選擇閘極，用來選擇性地將該第一底部虛設單元耦合到一第一源極線。該第二記憶體串其包含一第二頂部虛設單元；一第二底部虛設單元；複數個未被選擇第二儲存單元，串聯耦合在該第二頂部虛設單元和該第二底部虛設單元之間，並由該複數個字元線控制；一第二頂部選擇閘極，用來為選擇性地將該第二頂部虛設單元耦合到該複數個位元線中的一第二位元線；以及一第二底部選擇閘極，用來選擇性地將該第二底部虛設單元耦合到一第二源極線。該控制單元用來在一第一時段內對該第一位元線、該基板中的一通道區和該基板中的一源極區進行預充電；在該第一時段內對該第一底部虛設單元施加一負預脈衝電壓；以及在該第一時段之後的一第二時段內對該選擇第一儲存單元進行編程。
10:儲存單元陣列
20:控制電路
22:狀態機
24:晶載位址解碼器
26:功率控制模組
30A、30B:讀/寫電路
40A、40B:行解碼器
50A、50B:列解碼器
60:控制器
70:存儲晶片
82、84:信號線
100:記憶體裝置
101~104:電晶體
100DT、100DB:虛設電晶體
510~540:步驟
SB:感測區塊
BLOCK1~BLOCKI:區塊
DMX、DMY:虛設儲存區
CG1~CG4、CGD_T、CGD_B:控制閘極
FG1~FG4、FGD_T、FGD_B:浮置閘極
SG_T:頂部選擇閘極
SG_B:底部選擇閘極
SGTL、SGBL:選擇閘極線
WL1~WL4、WL1~WLN:字元線
BL1-BLM:位元線
第1圖為本發明的實施例中NAND串的上視圖。
第2圖為本發明的實施例中NAND串之等效電路的示意圖。
第3圖為本發明實施例中具有用於並行地對儲存單元的頁面進行讀取和編程的讀/寫電路的記憶體裝置的示意圖。
第4圖為本發明實施例中儲存單元的陣列結構的示意圖。
第5圖為本發明一實施例中對記憶體裝置中的儲存單元的陣列進行編程時減小編程干擾的方法流程圖。
第6圖為執行第5圖所示方法時之示意圖。
第1圖為本發明的實施例中NAND串的上視圖。第2圖為本發明的實施例中NAND串之等效電路的示意圖。在使用NAND結構的快閃記憶體系統中，多個電晶體串聯於兩個選擇閘極之間，其被稱為NAND串。第1圖和第2圖中所描繪的NAND串包括串聯耦合並夾在頂部選擇閘極SG_T(在汲極側)和底部選擇閘極SG_B(在源極側)之間的虛設電晶體100_DT、四個電晶體101~104和虛設電晶體100_DB。頂部選擇閘極SG_T被佈置用於經由位元線接觸部將NAND串連接到位元線，並且可以透過向選擇閘極線SGTL施加適當的電壓來控制該頂部選擇閘極SG_T。底部選擇閘極SG_B被佈置用於將NAND串連接到源極線，並且可以透過向選擇閘極線SGBL施加適當的電壓來控制該底部選擇閘極SG_B。虛設電晶體100_DT、虛設電晶體100_DB和每一電晶體101~104 各包括控制閘極和浮置閘極(floating gate)。例如，電晶體101包括控制閘極CG1和浮置閘極FG1，電晶體102包括控制閘極CG2和浮置閘極FG2，電晶體103包括控制閘極CG3和浮置閘極FG3，電晶體104包括控制閘極CG4和浮置閘極FG4、虛設電晶體100_DT包含控制閘極CGD_T和浮置閘極FGD_T，而虛設電晶體100_DB包含控制閘極CGD_B和浮置閘極FGD_B。控制閘極CG1連接到字元線WL1，控制閘極CG2連接到字元線WL2，控制閘極CG3連接到字元線WL3，控制閘極CG4連接到字元線WL4、控制閘極CGD_T連接到虛設字元線DWL_T，而控制閘極CGD_B連接到虛設字元線DWL_B。
為了說明目的，第1圖和第2圖顯示了NAND串中用於讀/寫操作的四個儲存單元(電晶體101~104)和用於讀/寫測試的兩個虛設單元(虛設電晶體100_DT和100_DB)。在其他實施例中，NAND串可以包含8個儲存單元.16個儲存單元.32個儲存單元.64個儲存單元.128個儲存單元等。然而，NAND串中的儲存單元或虛設單元的數量並不限定本發明之範疇。
用於使用NAND結構的快閃記憶體系統的典型架構包括若干NAND串。每個NAND串透過由選擇線SGBL控制的其底部選擇閘極SG_B連接到源極線，並且透過由選擇線SGTL控制的其頂部選擇閘極SG_T連接到其相關聯的位元線。每個位元線和經由位元線接觸部連接到該位元線的相應的NAND串(單個或多個)包括記憶體單元的陣列的列。位元線被多個NAND串共用。典型地，位元線在垂直於字元線的方向上在NAND串的頂部延伸，並連接到一個或多個感測放大器。
第3圖為本發明實施例中具有用於並行地對儲存單元的頁面(或其他單元)進行讀取和編程的讀/寫電路的記憶體裝置100的示意圖。記憶體裝置100包括儲存單元10的陣列(二維或三維)、控制電路20、讀/寫電路30A和30B、行解碼器40A和40B、列解碼器50A和50B以及控制器60。在一個實施例中，在陣列的相對側上以對稱的方式實現各種週邊電路對記憶體陣列10的讀取，使得在每側上的讀取線和電路的密度減小一半。讀/寫電路30A和30B包括多個感測區塊SB，其允許對儲存單元的頁面並行地進行讀取或編程。儲存單元10的陣列可透過字元線經由行解碼器40A和40B以及透過位元線經由列解碼器50A和50B定址。在典型的實施例中，儲存單元10、控制電路20、讀/寫電路30A和30B、行解碼器40A和40B以及列解碼器50A和50B可以被製造在存儲晶片70上。命令和資料透過訊號線82在主機和控制器60之間傳送，並且透過訊號線84在控制器60和存儲晶片70之間傳送。可以在虛設儲存區DMX和DMY中佈置多個虛設單元、虛設字元線和虛設位元線(未示出)，虛設儲存區DMX和DMY典型地沿存儲陣列10的側面設置，用於在記憶體裝置100完成後進行讀/寫測試。
控制電路20被配置為與讀/寫電路30A和30B協作以對儲存單元10的陣列執行存儲操作。控制電路20包括狀態機(state machine)22、晶載位址解碼器(on-chip address decoder)24和功率控制模組26。狀態機22被配置為提供存儲操作的晶片級控制。晶載位址解碼器(24被配置為在主機或存儲控制器使用的位址到行解碼器40A、40B和列解碼器50A、50B使用的硬體位址之間提供位址介面。功率控制模組26被配置 為在每次存儲操作期間控制提供給字元線和位元線的功率和電壓。
第4圖為本發明實施例中儲存單元10的陣列結構的示意圖。儲存單元10的陣列被分成由BLOCK1~BLOCKI表示的儲存單元的多個區塊(block)，其中I是正整數，並且典型地等於較大的數。區塊包含一組NAND串，該一組NAND串被經由位元線BL1-BLM和一組公共字元線WL1~WLN讀取，其中M和N是大於1的整數。NAND串的一個端子經由頂部選擇閘極(連接到選擇閘極線SGTL)連接到對應的位元線，並且另一端子經由底部選擇閘極(連接到選擇閘極線SGBL)連接到源極線。每個區塊典型地被分成多個頁面(page)。在一個實施例中，區塊是常規擦除(erase)的單位，而頁面是常規編程的單位。然而，也可以使用擦除/編程的其他單位。
在實施例中，儲存單元10的陣列包括三重井，該三重井包括p型基板、在p型基板內的n井以及在n井內的p井。通道區、源極區和汲極區典型地位於p井中。p井和n井被視為是p型基板的一部分，其中儲存單元10的整個陣列在一個p井內，p井中的溝槽在NAND串之間提供電隔離。在另一實施例中，儲存單元10的陣列包括三重井，該三重井包括n型基板、在n型基板內的p井以及在p井內的n井。p井和n井被視為是n型基板的一部分，其中通道區、源極區和汲極區典型地位於n井中。然而，NAND串中的儲存單元的實施方式並不限定本發明之範疇。
在本發明中，記憶體裝置100可以是NAND記憶體裝置，其中儲存單元10的陣列以3D QLC結構佈置。然而，記憶體裝置100的類型並 不限定本發明之範疇。
第5圖為本發明實施例中對記憶體裝置100中的儲存單元10的陣列進行編程時減少編程干擾的方法的流程圖。為了說明的目的，由記憶體裝置100中的被選擇NAND串和未被選擇NAND串來作說明。被選擇NAND串包含由複數個位元線BL1-BLM中的被選擇位元線BLm和該組公共字元線WL1~WLN控制的複數個儲存單元。在被選擇NAND串的複數個儲存單元中，要編程的儲存單元(稱為被選擇儲存單元)由被選擇位元線和該組公共字元線WL1~WLN中被選擇字元線控制。類似地，未被選擇NAND串包含由複數個位元線BL1-BLM中的未被選擇位元線和該組公共字元線WL1-WLN控制的複數個未被選擇儲存單元。每個NAND串的頂部虛設單元佈置在虛設儲存區DMX1中，而每個NAND串的底部虛設單元佈置在虛設儲存區DMX2中，如第1圖和第2圖所示。第5圖中的流程圖包含下列步驟：
步驟510：在第一時段內對被選擇位元線、頂部虛設儲存區DMX1、基板的通道區和基板的源極區進行預充電。
步驟520：在第一時段內壓抑未被選擇位元線，以使得未被選擇NAND串的通道浮置。
步驟530：在第一時段內增強基板的通道區和源極區的預充電。
步驟540：在接續第一時段之後的第二時段內對被選擇字元線進行編程。
在一實施例中，用來執行如第5圖所示編程過程的控制單元可包含控制電路20、讀/寫電路30A和30B、行解碼器40A和40B、列解碼器50A和50B和/或控制器60中的一個或任意組合。
第6圖為執行第5圖所示方法時相關訊號線電位的示意圖。下方表1顯示了相關訊號線的偏壓狀況。
Figure 108144497-A0305-02-0012-1
在步驟510中，可以在第一時段T1內將字元線偏壓於接地電 位GND的同時分別施加正預脈衝電壓VPP1-VPP4到未被選擇位元線、頂部虛設儲存區DMX1、基板的通道區和源極區，進而對被選擇位元線、頂部虛設儲存區DMX1、基板的通道區和源極區進行預充電。在實施例中，VPP1=VPP2=VPP3=VPP4。然而，正預脈衝電壓VPP1-VPP4之值不限定本發明之範疇。
在步驟520中，可以在第一時段T1內將未被選擇的頂部選擇閘極線SGTL偏壓於導通電壓VCC1，且在將未被選擇的底部選擇閘極線SGBL偏壓於接地電位GND的同時對未被選擇位元線施加正壓抑電壓VINH，進而壓抑未被選擇位元線。在這種情況下，未被選擇NAND串可以是浮置的，從而減少了對被選擇字元線的編程干擾。
在步驟530中，可以在第一時段T1內對底部虛設儲存區DMX2施加負預脈衝電壓VPP5，進而增強基板中的通道區和源極區的預充電。負偏壓狀態的底部虛設儲存區DMX2可以增強基板中的通道區和源極區的預充電，從而增強通道區和源極區對未被選擇NAND串的通道的耦合效應，並進一步減少了對被選擇字元線的編程干擾。
在實施例中，通道區和源極區可以位於其中形成儲存單元10的陣列的p型基板的p井中。在另一實施例中，通道區和源極區可以位於其中形成儲存單元10的陣列的n型基板的n井中。然而，通道區和源極區的摻雜類型不限定本發明之範疇。
在步驟540中，對被選擇字元線上的被選擇儲存單元10進行 編程的方法包含：將被選擇字元線先升至透過電壓VPASS然後升至編程電壓VPGM，將未被選擇字元線偏壓於透過電壓VPASS，將被選擇位元線、未被選擇的選擇閘極線SGTL和選擇閘極線SGBL偏壓於接地電位GND，將未被選擇位元線偏壓於壓抑電壓VINH，將被選擇的選擇閘極線SGTL升至導通電壓VCC1，將頂部虛設儲存區DMX1和底部虛設儲存區DMX2升至緩衝電壓VCC2，並且將基板中的通道區和源極區偏壓於接地電位GND。如果要對被選擇字元線上的一個以上的頁面進行編程，則在進行至下一個字元線之前，對所有要編程的頁面進行編程。
在本發明中，當對被選擇位元線進行預充電時，會施加負預脈衝電壓至位於儲存單元10的陣列的底部虛設儲存區中的虛設單元。因此，可以增強通道區和源極區對未被選擇NAND串的通道耦合效應，從而進一步減小了對被選擇字元線的編程干擾。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
510~540:步驟

Claims (15)

  1. 一種對一記憶體裝置進行編程的方法，該記憶體裝置包含形成於一基板中的複數個儲存單元、一頂部虛設儲存區、一底部虛設儲存區、複數個字元線和複數個位元線，該方法包含：在一第一時段內對該複數個位元線中的一被選擇位元線、該基板中的一通道區和該基板中的一源極區進行預充電；在該第一時段內對向該底部虛設儲存區施加一負預脈衝電壓；以及在該第一時段之後的一第二時段內對該複數個儲存單元中的一被選擇儲存單元進行編程，其中該被選擇儲存單元耦接至該被選擇位元線和該複數個字元線中的一被選擇字元線。
  2. 如請求項1所述之方法，其另包含：在該第一時段內，透過對該被選擇位元線施加一第一預脈衝電壓來對該被選擇位元線進行預充電；在該第一時段內對該頂部虛設儲存區施加一第二預脈衝電壓；在該第一時段內，透過對該基板中的該通道區施加一第三預脈衝電壓來對該基板中的該通道區進行預充電；以及在該第一時段內，透過對該基板中的該源極區施加一第四預脈衝電壓來對該基板中的該源極區進行預充電。
  3. 如請求項1所述之方法，其中該第一預脈衝電壓至該第四預脈衝電壓為正電壓。
  4. 如請求項1所述之方法，其另包含：在該第二時段內，透過將該被選擇字元線提升至一透過電壓，接著再提升至一編程電壓來對該被選擇儲存單元進行編程，其中該編程電壓大於該透過電壓。
  5. 如請求項4所述之方法，其另包含：在該第二時段內對該被選擇儲存單元進行編程時，將該複數個字元線中的一未被選擇字元線偏壓於該透過電壓，將該被選擇位元線偏壓於一接地電位，將該複數個位元線中一未被選擇位元線偏壓於一壓抑電壓，將該頂部虛設儲存區和該底部虛設儲存區升至一緩衝電壓，並且將該基板中的該通道區和該源極區偏壓於該接地電位。
  6. 如請求項5所述之方法，其中該編程電壓、該透過電壓、該壓抑電壓和該緩衝電壓為正電壓。
  7. 如請求項1所述之方法，其另包含：在該第一時段內將壓抑電壓施加到該複數個位元線中一未被選擇位元線。
  8. 一種記憶體裝置，其包含：形成於一基板中的複數個字元線；形成於該基板中的複數個位元線；該基板中的一第一記憶體串，其包含： 一第一頂部虛設單元；一第一底部虛設單元；複數個第一儲存單元，串聯耦合在該第一頂部虛設單元和該第一底部虛設單元之間，且包含：由該複數個字元線中的一第一字元線控制的一被選擇第一儲存單元；以及由該複數個字元線中的一第二字元線控制的一未被選擇第一儲存單元；一第一頂部選擇閘極，用來選擇性地將該第一頂部虛設單元耦合到該複數個位元線中的一第一位元線；以及一第一底部選擇閘極，用來選擇性地將該第一底部虛設單元耦合到一第一源極線；一第二記憶體串，其包含：一第二頂部虛設單元；一第二底部虛設單元；複數個未被選擇第二儲存單元，串聯耦合在該第二頂部虛設單元和該第二底部虛設單元之間，並由該複數個字元線控制；一第二頂部選擇閘極，用來為選擇性地將該第二頂部虛設單元耦合到該複數個位元線中的一第二位元線；以及一第二底部選擇閘極，用來選擇性地將該第二底部虛設單元耦合到一第二源極線；以及一控制單元，用來：在一第一時段內對該第一位元線、該基板中的一通道區和該 基板中的一源極區進行預充電；在該第一時段內對該第一底部虛設單元施加一負預脈衝電壓；以及在該第一時段之後的一第二時段內對該複數個第一儲存單元中一選擇第一儲存單元進行編程。
  9. 如請求項8所述之記憶體裝置，其中該控制單元另用來：在該第一時段內透過對該第一位元線施加一第一預脈衝電壓來對該第一位元線進行預充電；在該第一時段內將一第二預脈衝電壓施加到該第一頂部虛設單元；在該第一時段內透過對該基板中的該通道區施加一第三預脈衝電壓來對該基板中的該通道區進行預充電；以及在該第一時段內透過對該基板中的該源極區施加一第四預脈衝電壓來對該基板中的該源極區進行預充電。
  10. 如請求項9所述之記憶體裝置，其中該第一預脈衝電壓至該第四預脈衝電壓為正電壓。
  11. 如請求項8所述之記憶體裝置，其中該控制單元另用來：在該第二時段內透過將該第一字元線升至一透過電壓，接著再升至一編程電壓來對該選擇第一儲存單元進行編程，其中該編程電壓大於該透過電壓。
  12. 如請求項11所述之記憶體裝置，其中該控制單元另用來： 在該第二時段內將該第二字元線偏壓於該透過電壓；在該第二時段內將該第一位元線偏壓於一接地電位；在該第二時段內將該第二位元線偏壓於一壓抑電壓；在該第二時段內將該第一頂部虛設單元和該第一底部虛設單元升至一緩衝電壓；以及在該第二時段內將該基板中的該通道區和該源極區偏壓於該接地電位。
  13. 如請求項12所述之記憶體裝置，其中該編程電壓、該透過電壓、該壓抑電壓和該緩衝電壓為正電壓。
  14. 如請求項8所述之記憶體裝置，其中該控制單元另用來在該第一時段內將一壓抑電壓施加到該第二位元線。
  15. 如請求項8所述之記憶體裝置，其中該複數個第一儲存單元和該複數個第二儲存單元係以一三維四級單元(3D QLC)結構佈置。
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