TWI713311B - 借助表示法變換執行極化解碼之方法及相關極化解碼器 - Google Patents

Abstract

本發明提出了借助表示法變換執行極化解碼之方法及相關極化解碼器。該方法包括將輸入訊號從2之補碼表示法變換為符號數值表示法以生成已變換輸入訊號，其中，在極化解碼過程中，執行複數個第一子運算和複數個第二子運算以生成已變換輸入訊號之解碼結果；執行第一符號處理，以生成該等第一子運算中之第一子運算之符號結果；執行第一數值處理，以生成該等第一子運算中之第一子運算之數值結果；執行第二符號處理，以生成該等第二子運算中之第二子運算之符號結果；以及執行第二數值處理，以生成該等第二子運算中之第二子運算之數值結果。

Description

借助表示法變換執行極化解碼之方法及相關極化解碼器

交叉引用：

本發明要求：編號為16/125，751，申請日為2018年9月9日之美國專利申請之優先權，上述美國專利文檔在此一併作為參考。

本發明一般涉及極化解碼，更具體地，涉及借助表示法變換(notation transformation)執行極化解碼(polar decoding)之方法和相關極化解碼器。

近年來，極化碼已被選擇用於第五代(5th Generation，5G)通道編碼，然而，由於極化解碼之固有延遲，極難降低極化解碼器之硬體複雜度。更具體地，極化解碼器之硬體實現需要大的電路面積和功耗以實現短的解碼延遲。在另一方面，隨著高速運行，額外之電源和硬體源可能會大大增加。

在極化解碼過程中，一些關鍵操作可能會重複多次，這意味著執行這些運算之子電路會佔據電路面積之大部分。為了滿足極化解碼之速度需求，上述子電路之設計可以採用先進晶圓製造、高工作電壓或極複雜電路結構，然而，這可能引入如功耗大幅增加、電路面積大幅增大等問題。因此，需要一種新方法和相關結構在不引入副作用之情況下或以引入較少副作用之方式來解決這些問題。

本發明之一個目標是，提出一種借助表示法變換執行極化解碼之方法及相關極化解碼器，以解決上述問題。

本發明之另一目標是，提出一種借助表示法變換執行極化解碼之方法及相關極化解碼器，在不引入副作用之情況下或以引入較少副作用之方式提升通訊裝置之整體性能。

本發明之至少一個實施例提出了借助表示法變換執行極化解碼之方法。該方法包括：將輸入訊號從2之補碼表示法變換為符號數值表示法以生成已變換輸入訊號，其中，在極化解碼過程中，執行極化解碼之複數個第一子運算和複數個第二子運算以生成已變換輸入訊號之解碼結果；依據第一輸入訊號和第二輸入訊號，執行第一符號處理，以生成該等第一子運算中之一第一子運算之符號結果；依據第一輸入訊號和第二輸入訊號，執行第一數值處理，以生成該等第一子運算中之一第一子運算之數值結果；依據單位元訊號、第三輸入訊號和第四輸入訊號，執行第二符號處理，以生成該等第二子運算中之一第二子運算之符號結果；以及依據單位元訊號、第三輸入訊號和第四輸入訊號，執行第二數值處理，以生成該等第二子運算中之一第二子運算之數值結果；其中，第一輸入訊號、第二輸入訊號、第三輸入訊號和第四輸入訊號係從已變換訊號或其衍生數中選取的，並且單位元訊號係極化解碼過程中解碼結果中之一解碼結果。

除上述方法外，本發明亦提出了極化解碼器，並且該解碼器包括複數個第一子運算模組和複數個第二子運算模組。該等第一子運算模組被安排為執行複數個第一子運算，其中，該等第一子運算模組之每一個包括第一符號處理電路和第一數值處理電路，該第一符號處理電路被安排為依據第一輸入訊號和第二輸入訊號執行第一符號處理以生成第一子運算之符號結果，並且第一數 值處理電路被安排為依據第一輸入訊號和第二輸入訊號執行第一數值處理以生成第一子運算之數值結果。該等第二子運算模組被安排為執行複數個第二子運算，其中，該等第二子運算模組之每一個包括第二符號處理電路和第二數值處理電路，該第二符號處理電路被安排為依據單位元訊號、第三輸入訊號和第四輸入訊號執行第二符號處理以生成第二子運算之符號結果，並且第二數值處理電路被安排為依據單位元訊號、第三輸入訊號和第四輸入訊號執行第二數值處理以生成第二子運算之數值結果。此外，第一輸入訊號、第二輸入訊號、第三輸入訊號和第四輸入訊號使用符號數值表示法，並且單位元訊號係極化解碼期間之解碼結果。

本發明之方法和極化解碼器能夠借助表示法變換降低整體複雜度，從而提升通訊裝置之整體性能。此外，本發明之上述實施例之實現不會大幅增加額外成本。因此，可以在不大幅增加總成本之情況下解決相關技術問題。與相關技術相比，本發明能夠在不引入副作用之情況下或以引入較少副作用之方式提升極化解碼器之整體性能。

在閱讀了各種圖片和圖式中所示之優選實施例之詳細描述後，本發明之這些和其他目標對於所屬領域中具有通常技術者將變得顯而易見。

100、400:極化解碼器

200、600:f-運算模組

212、214:數值發生器電路

220:數值多工器

230、330:反相電路

240、612、722:邏輯電路

250:輸出選擇器

300、700、800:g-運算模組

350:訊號選擇器

360:加法電路

410:變換模組

412-1、412-2、412-3、412-4、412-5、412-6、412-7、412-8:變換電路

610:F-符號處理電路

620:F-數值處理電路

622、712、724:比較電路

624、714、728:多工電路

710、810:G-符號處理電路

720、820:G-數值處理電路

726:算術模組

第1圖係描述極化解碼器之示意圖。

第2圖係描述第一子運算模組之示意圖。

第3圖係描述第二子運算模組之示意圖。

第4圖係依據本發明之實施例描述極化解碼器之示意圖。

第5圖係依據本發明之實施例描述第一子運算模組之示意圖。

第6圖係依據本發明之實施例描述第二子運算模組之示意圖。

第7圖係依據本發明之另一實施例描述第二子運算模組之示意圖。

在後續描述及申請專利範圍中使用了某些詞彙來指代特定之元件。所屬領域中具有通常技術者應可理解，電子裝置製造商可能會用不同之名詞來稱呼同一元件。本文檔並不以名稱差異來作為區分元件之方式，而是以元件在功能上之差異來作為區分準則。在後續描述及申請專利範圍中所提及之「包括」為開放式用語，故應解釋成「包括但不限定於」。以外，「耦接」一詞在此係包括任何直接及間接之電氣連接手段。因此，若第一裝置耦接到第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

為了更好地理解，透過參考將CAMILLE LEROUX、IDO TAL、ALEXANDER VARDY、和WARREN J.GROSS提出，標題為「Hardware architectures for successive cancellation decoding of polar codes」之論文併入本文中作為參考。如第1圖(描述極化解碼器100之示意圖)所示，具有類似快速傅裡葉變換(Fast Fourier Transform，FFT)結構之連續消除(successive cancellation，SC)解碼器可以有效地實現。請注意，訊號{L₀,L₁,L₂,L₃,L₄,L₅,L₆,L₇}可以係極化解碼器100之輸入訊號，訊號{u₀,u₁,u₂,u₃,u₄,u₅,u₆,u₇}可以係極化解碼期間之解碼結果，其中訊號{u₀,u₁,u₂,u₃,u₄,u₅,u₆,u₇}之每一個可以為0或1。

如第一子運算模組(為簡潔起見在第1圖中標記為「f」)和第二子運算模組(為簡潔起見在第1圖中標記為「g」)之關鍵功能塊被安排來分別執行f-函數和g-函數，f-函數和g-函數之運算可表示如下：f(L_a,L_b)=sign(L_a)×sign(L_a)×min(|L_a|,|L_b|)

其中，L_a和L_b表示這些運算之輸入訊號，sign(L_a)和sign(L_b)分別表示訊號L_a和L_b之符號訊號，min(|L_a|,|L_b|)表示訊號L_a和L_b之最小數值(或絕對值)，並且訊號u_s可以為0或1。如第1圖所示，第一子運算模組和第二子運算模組在極化解碼器100中重複出現，這可能會大大影響極化解碼器100之整體性能。

依據一些實施例，可以在數位訊號處理中使用2之補碼表示法，但本發明不限於此。第2圖和第3圖分別描述了依據本發明實施例之第一子運算模組(如f-運算模組200)和第二子運算模組(如g-運算模組300)。

如第2圖所示，f-運算模組200包括：數值發生器電路212和數值發生器電路214被安排為分別生成訊號L_a和L_b之數值(或絕對值)；數值多工器220被安排為選擇訊號L_a和L_b之數值內具有較小數值之訊號；反相電路230被安排為生成數值多工器220所選訊號之負訊號；邏輯電路240被安排為生成訊號L_a之最高有效位元(most significant bit，MSB)和訊號L_b之MSB之異或(exclusive-or，XOR)輸出訊號，作為控制訊號；以及輸出選擇器250，被安排為依據邏輯電路240生成之控制訊號選擇經過反相電路230和不經過反相電路230之訊號之一，作為f-運算模組200之輸出訊號(如訊號L_out)。如果訊號L_out、L_a和L_b係「L」位元訊號，其中符號「L」係正整數，L_a[L-1]和L_b[L-1]則分別表示訊號L_a和L_b之MSB。

如第3圖所示，g-運算模組300包括：反相電路330被安排為生成訊號L_a之負訊號；訊號選擇器350，被安排為依據訊號u_s(為0或1)選擇訊號L_a和訊號L_a之負訊號之一；以及加法電路360，被安排為將訊號L_b和由訊號選擇器350所選之訊號相加，以生成g-運算模組300之輸出訊號。

請注意，如第2圖所示，f-運算模組200由4級元件(如數值發生器電路212/214、數值多工器220、反相電路230和輸出選擇器250)組成(類似地，g-運算模組300由3級元件組成)。當極化解碼器100之運行速度增加時，f-運算模組 200需要對其內部之元件進行特定設計，以滿足速度需求，這可能需要更多硬體和相關區域。另一方面，f-運算模組200之運行速度可能會成為瓶頸，這可能會限制極化解碼器100之整體性能。

依據一些實施例，進一步提出了借助表示法變換執行極化解碼之方法以及具有降低電路複雜度之相關解碼器以提高f-運算模組之運行速度，從而提升整體性能。為了更好地理解，可以透過極化解碼器之操作示例來描述該方法，但本發明不限於此。

第4圖係依據本發明之實施例描述極化解碼器400之示意圖。極化解碼器400包括變換模組410，變換模組410包括諸如變換電路412-1、412-2、412-3、412-4、412-5、412-6、412-7和412-8之複數個變換電路，並且極化解碼器400進一步包括複數個第一子運算模組(在第4圖中標記為「f」)和複數個第二子運算模組(第4圖中標記為「g」)。例如，變換電路412-1、412-2、412-3、412-4、412-5、412-6、412-7和412-8之每一個被安排為將輸入訊號從2之補碼表示法變換為符號數值表示法以生成一已變換輸入訊號，即，對使用符號數值表示法之訊號執行後續解碼過程，但本發明不限於此。請注意，極化解碼器400之結構僅用於說明性目的，並不旨在限定本發明。上述變換電路應為所屬領域中具有通常技術者所熟知，為簡潔起見，在此省略相關細節。

在此實施例中，該等第一子運算模組(在第4圖中標記為「f」)被安排為執行複數個第一子運算(如f-函數之運算)，並且該等第二子運算模組(在第4圖中標記為「g」)被安排為執行複數個第二子運算(如g-函數之運算)，但本發明不限於此。該等第一子運算模組和該等第二子運算模組之每一個之實施細節如下所述。

表1描述了相應3位元二進位數、2之補碼表示法之對應值以及符號數值表示法之對應值之映射表。例如，對於2之補碼表示法，二進位數「111」表示值「-1」，然而，對於符號數值表示法，二進位數111表示「-3」。請注意，對於特定值(如「-3」)，可以由2之補碼表示法表示為二進位數「101」，並且變換電路可以將使用2之補碼表示法之二進位數「101」變換為使用符號數值表示法之二進位數「111」。為了更好地理解，可以重新排列表1，生成下表。

表2描述了使用2之補碼表示法之二進位數和使用符號數值表示法之二進位數之映射表，其中，第一行表示相應值，第二行表示使用2之補碼表示法之相應二進位數，並且最後一行表示使用符號數值表示法之相應二進位數。請注意，對於符號數值表示法，二進位數「000」和二進位數「100」都表示值「0」，另外，值「-4」無法由3位元二進位符號數值表示法表示。

請注意，使用符號數值表示法之二進位輸入訊號之MSB表示該輸入訊號之符號訊號，並且該輸入訊號之剩餘位元表示該輸入訊號之數值訊號。例如，值「+3」可以由二進位數「011」表示，其中，MSB「0」表明該值為正值，剩餘位元「11」表明該值之數值為「3」。另如，值「-1」可以由二進位數「101」表示，其中，MSB「1」表明該值為負值，剩餘位元「01」表明該值之數值為「1」。

在一實施例中，第4圖所示之該等第一子運算模組之每一個可以由第5圖所示之結構實現，第5圖係依據本發明之實施例描述如f-運算模組600之第一子運算模組之示意圖。f-運算模組600包括如F-符號處理電路610之第一符號處理電路，和如F-數值處理電路620之第一數值處理電路，其中，F-符號處理電路610包括邏輯電路612，F-數值處理電路620包括比較電路622和多工電路624。

依據此實施例，F-符號處理電路610被安排為依據第一輸入訊號(例如，訊號L_a)和第二輸入訊號(例如，訊號L_b)執行第一符號處理以生成f-函數之符號結果(例如，L_out[L-1])，並且F-數值處理電路620被安排為依據訊號L_a和L_b執行第一數值處理以生成f-函數之數值結果(例如，L_out[L-2：0])，但本發明不限於此。如果訊號L_out、L_a和L_b係「L」位元訊號，其中符號「L」係正整數，L_out[L-1]、L_a[L-1]和L_b[L-1]則分別表示訊號L_out、L_a和L_b之MSB，並且L_out[L-2：0]、L_a[L-2：0] 和L_b[L-2：0]表示訊號L_out、L_a和L_b之數值。

此外，邏輯電路612可以生成L_a[L-1]和L_b[L-1]之異或輸出訊號，作為f-函數之符號結果。比較電路622可以依據L_a[L-2：0]是否大於L_b[L-2：0]生成比較結果。多工電路624可以依據該比較結果選擇L_a[L-2：0]和L_b[L-2：0]中之一個，作為f-函數之數值結果，但本發明不限於此。

第6圖係依據本發明之實施例描述第二子運算模組(例如，g-運算模組700)之示意圖。在此實施例中，g-運算模組700包括如G-符號處理電路710之第二符號處理電路，和如G-數值處理電路720之第二數值處理電路，其中，G-符號處理電路710包括比較電路712和多工電路714，G-數值處理電路720包括邏輯電路722、比較電路724、算術模組726和多工電路728。

依據此實施例，G-符號處理電路710被安排為依據單位元訊號(例如，訊號u_s，可以為0或1)、第三輸入訊號(例如，訊號L_a)和第四輸入訊號(例如，訊號L_b)執行第二符號處理以生成g-函數之符號結果(例如，L_out[L-1])，並且G-數值處理電路720被安排為依據訊號u_s、L_a和L_b執行第二數值處理以生成g-函數之數值結果(例如，L_out[L-2：0])，但本發明不限於此。如果訊號L_out、L_a和L_b係「L」位元訊號，其中符號「L」係正整數，L_out[L-1]、L_a[L-1]和L_b[L-1]則分別表示訊號L_out、L_a和L_b之MSB，並且L_out[L-2：0]、L_a[L-2：0]和L_b[L-2：0]表示訊號L_out、L_a和L_b之數值。

在一個實施例中，比較電路712可以依據L_a[L-2：0]是否大於L_b[L-2：0]生成比較結果。多工電路714可以依據該比較結果選擇第一符號訊號(例如，訊號SIGN_1)和第二符號(例如，訊號SIGN_2)中之一個，作為g-函數之符號結果(例如，L_a[L-1])，其中，訊號SIGN_1係訊號u_s和L_a[L-1]之異或輸出訊號，並且訊號SIGN_2係L_b[L-1]，但本發明不限於此。

此外，邏輯電路722可以依據訊號SIGN_1和訊號SIGN_2生成第一控 制訊號，其中，第一控制訊號係訊號SIGN_1和訊號SIGN_2之異或輸出訊號。比較電路724可以依據L_a[L-2：0]是否大於L_b[L-2：0]生成第二控制訊號。算術模組726可以依據L_a[L-2：0]和L_b[L-2：0]生成複數個數值輸出訊號。例如，算術模組726包括複數個算術電路，該等算術電路被安排為分別執行將L_a[L-2：0]和L_b[L-2：0]相加(如圖所示，圓圈內有符號[+])，從L_a[L-2：0]中減去L_b[L-2：0](如圖所示，圓圈內有符號[-])，以及從L_b[L-2：0]中減去L_a[L-2：0](如圖所示，圓圈內有符號[-])之算術運算。多工電路728可以依據第一控制訊號和第二控制訊號選擇複數個數值輸出訊號之一，作為g-函數之數值結果(例如，L_out[L-2：0])，但本發明不限於此。

第7圖係依據本發明之另一實施例描述第二子運算模組(例如，g-運算模組800)之示意圖。在此實施例中，g-運算模組800包括如G-符號處理電路810之第二符號處理電路，和如G-數值處理電路820之第二數值處理電路。請注意，g-運算模組800之結構與第6圖所示之g-運算模組700結構類似，其中，G-符號處理電路810和G-符號處理電路710完全相同。G-數值處理電路820和G-數值處理電路720之主要不同點在於，由於G-數值處理電路820可以接收比較電路712之輸出並共用相同硬體，G-數值處理電路820中省略了比較電路724。如第7圖所示，多工電路728可以依據邏輯電路722生成之控制訊號和比較電路712生成之比較結果選擇複數個數值輸出訊號之一，作為g-函數之數值結果(例如，L_out[L-2：0])，但本發明不限於此。由於前述實施例中已經描述了相關細節，在此不再詳細重複相似描述。

如第5圖和第2圖所示，與第2圖所示之f-運算模組200之結構相比，第5圖所示之f-運算模組600之電路複雜度大幅降低，其中，4層結構變為2層結構。雖然與g-運算模組300相比，g-運算模組700(或g-運算模組800)之電路複雜度會增加，但極化解碼器400之整體電路複雜度會降低。因此，本發明之方法和相 關極化解碼器能夠解決相關技術領域之問題(如硬體電路面積、功耗和速度等方面之考慮)，而不會大幅增加額外成本。

所屬領域中具有通常技術者將會容易察覺到，在保留本發明之教義之同時，可以對裝置和方法做出各種修改和改變。因此，上述公開內容應被解釋為僅受所附申請專利範圍之範圍和界限之限制。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

700:g-運算模組

710:G-符號處理電路

712:比較電路

714、724:多工電路

720:G-數值處理電路

722:邏輯電路

726:算術模組

728:多工電路

Claims (16)

1. 一種借助表示法變換執行極化解碼之方法，其中，包括：將輸入訊號從一2之補碼表示法變換為一符號數值表示法以生成已變換輸入訊號，其中在極化解碼期間，執行該極化解碼之複數個第一子運算和複數個第二子運算以生成該已變換輸入訊號之解碼結果；依據一第一輸入訊號和一第二輸入訊號，執行第一符號處理以生成該等第一子運算中之一第一子運算之一符號結果；依據該第一輸入訊號和該第二輸入訊號，執行第一數值處理以生成該等第一子運算中之該第一子運算之一數值結果；依據一單位元訊號、一第三輸入訊號和一第四輸入訊號，執行第二符號處理以生成該等第二子運算中之一第二子運算之一符號結果；以及依據該單位元訊號、該第三輸入訊號和該第四輸入訊號，執行第二數值處理以生成該等第二子運算中之該第二子運算之一數值結果；其中，該第一輸入訊號、該第二輸入訊號、該第三輸入訊號和該第四輸入訊號係從該已變換輸入訊號或其衍生數中選擇的，並且該單位元訊號係該極化解碼期間該解碼結果中之一解碼結果。
2. 如發明申請專利範圍第1項所述之借助表示法變換執行極化解碼之方法，其中，執行該第一符號處理以生成該等第一子運算中之該第一子運算之該符號結果之步驟進一步包括：依據該第一輸入訊號和該第二輸入訊號之相應最高有效位元執行一邏輯運算，以生成該第一輸入訊號之該最高有效位元和該第二輸入訊號之該最高有效位元之一異或輸出訊號，作為該第一子運算之該符號結果。
3. 如發明申請專利範圍第1項所述之借助表示法變換執行極化解碼之方法，其中，執行該第一數值處理以生成該等第一子運算中之該第一子運算之該數值結果之步驟進一步包括：依據該第一輸入訊號之該數值和該第二輸入訊號之該數值執行一比較運算，以生成一比較結果，其中，該比較結果指示該第一輸入訊號之該數值是否大於該第二輸入訊號之該數值；以及依據該比較結果，選擇該第一輸入訊號之該數值和該第二輸入訊號之該數值之一，作為該第一子運算之該數值結果。
4. 如發明申請專利範圍第1項所述之借助表示法變換執行極化解碼之方法，其中，執行該第二符號處理以生成該等第二子運算中之該第二子運算之該符號結果之步驟進一步包括：依據該第三輸入訊號之該數值和該第四輸入訊號之該數值執行一比較運算，以生成一比較結果，其中，該比較結果指示該第三輸入訊號之該數值是否大於該第四輸入訊號之該數值；以及依據該比較結果，選擇一第一符號訊號和一第二符號訊號之一，作為該第二子運算之該符號結果；其中，該第一符號訊號係該單位元訊號和該第三輸入訊號之一最高有效位元之一異或輸出訊號，並且該第二符號訊號係該第四輸入訊號之一最高有效位元。
5. 如發明申請專利範圍第1項所述之借助表示法變換執行極化解碼之方法，其中，執行該第二數值處理以生成該等第二子運算中之該第二子 運算之該數值結果之步驟進一步包括：依據一第一符號訊號和一第二符號訊號執行一異或運算，以生成一第一控制訊號，其中，該第一符號訊號係該單位元訊號和該第三輸入訊號之一最高有效位元之一異或輸出訊號，該第二符號訊號係該第四輸入訊號之一最高有效位元，並且該第一控制訊號係該第一符號訊號和該第二符號訊號之一異或輸出訊號；依據該第三輸入訊號之該數值和該第四訊號之該數值執行一比較運算，以生成一第二控制訊號，其中，該第二控制訊號指示該第三輸入訊號之該數值是否大於該第四輸入訊號之該數值；依據該第三輸入訊號之該數值和該第四輸入訊號之該數值執行算術運算，以生成複數個數值輸出訊號；以及依據該第一控制訊號和該第二控制訊號選擇該等數值輸出訊號之一，作為該第二子運算之該數值結果。
6. 如發明申請專利範圍第5項所述之借助表示法變換執行極化解碼之方法，其中，依據該第三輸入訊號之該數值和該第四輸入訊號之該數值執行該算術運算以生成該等數值輸出訊號之步驟進一步包括：將該第三輸入訊號之該數值和該第四輸入訊號之該數值相加；從該第三輸入訊號之該數值中減去該第四輸入訊號之該數值；以及從該第四輸入訊號之該數值中減去該第三輸入訊號之該數值。
7. 如發明申請專利範圍第4項所述之借助表示法變換執行極化解碼之方法，其中，執行該第二數值處理以生成該等第二子運算中之該第二子運算之該數值結果之步驟進一步包括： 依據該第一符號訊號和該第二符號訊號執行一異或運算，以生成一控制訊號，其中，該控制訊號係該第一符號訊號和該第二符號訊號之一異或輸出訊號；依據該第三輸入訊號之該數值和該第四訊號之該數值執行算術運算，以生成複數個數值輸出訊號；以及依據該控制訊號和該比較結果，選擇該等數值輸出訊號之一，作為該第二子運算之該數值結果。
8. 如發明申請專利範圍第7項所述之借助表示法變換執行極化解碼之方法，其中，依據該第三輸入訊號之該數值和該第四訊號之該數值執行該算術運算以生成該等數值輸出訊號之步驟進一步包括：將該第三輸入訊號之該數值和該第四輸入訊號之該數值相加；從該第三輸入訊號之該數值中減去該第四輸入訊號之該數值；以及從該第四輸入訊號之該數值中減去該第三輸入訊號之該數值。
9. 一種極化解碼器，其中，包括：複數個第一子運算模組，被安排為執行複數個第一子運算，其中，該等第一子運算模組之每一個包括：一第一符號處理電路，被安排為依據一第一輸入訊號和一第二輸入訊號執行第一符號處理，以生成一第一子運算之一符號結果；以及一第一數值處理電路，被安排為依據該第一輸入訊號和該第二輸入訊號執行第一數值處理，以生成該第一子運算之一數值結果；以及複數個第二子運算模組，被安排為執行複數個第二子運算，其中，該等第二子運算模組之每一個包括： 一第二符號處理電路，被安排為依據一單位元訊號、一第三輸入訊號和一第四輸入訊號執行第二符號處理，以生成一第二子運算之一符號結果；以及一第二數值處理電路，被安排為依據該單位元訊號、該第三輸入訊號和該第四輸入訊號執行第二數值處理，以生成該第二子運算之一數值結果；其中，該第一輸入訊號、該第二輸入訊號、該第三輸入訊號和該第四輸入訊號係使用符號數值表示法之訊號，並且該單位元訊號係極化解碼期間該解碼結果中之一解碼結果。
10. 如發明申請專利範圍第9項所述之該極化解碼器，其中，該第一符號處理電路進一步包括：一邏輯電路，被安排為生成該第一輸入訊號之一最高有效位元和該第二輸入訊號之一最高有效位元之一異或輸出訊號。
11. 如發明申請專利範圍第9項所述之極化解碼器，其中，該第一數值處理電路進一步包括：一比較電路，被安排為依據該第一輸入訊號之該數值是否大於該第二輸入訊號之該數值生成一比較結果；以及一多工電路，被安排為依據該比較結果，選擇該第一輸入訊號之該數值和該第二輸入訊號之該數值之一，作為該第一子運算之該數值結果。
12. 如發明申請專利範圍第9項所述之極化解碼器，其中，該第二符號處理電路進一步包括： 一比較電路，被安排為依據該第三輸入訊號之該數值是否大於該第四輸入訊號之該數值生成一比較結果；以及一多工電路，被安排為依據該比較結果，選擇一第一符號訊號和一第二符號訊號之一，作為該第二子運算之該符號結果；其中，該第一符號訊號係該單位元訊號和該第三輸入訊號之一最高有效位元之一異或輸出訊號，並且該第二符號訊號係該第四輸入訊號之一最高有效位元。
13. 如發明申請專利範圍第9項所述之極化解碼器，其中，該第二數值處理電路進一步包括：一邏輯電路，被安排為依據一第一符號訊號和一第二符號訊號生成一第一控制訊號，其中，該第一符號訊號係該單位元訊號和該第三輸入訊號之一最高有效位元之一異或輸出訊號，該第二符號訊號係該第四輸入訊號之一最高有效位元，並且該第一控制訊號係該第一符號訊號和該第二符號訊號之一異或輸出訊號；一比較電路，被安排為依據該第三輸入訊號之該數值是否大於該第四輸入訊號之該數值生成一第二控制訊號；一算術模組，被安排為依據該第三輸入訊號之該數值和該第四輸入訊號之該數值生成複數個數值輸出訊號；以及一多工電路，被安排為依據該第一控制訊號和該第二控制訊號選擇該等數值輸出訊號之一，作為該第二子運算之該數值結果。
14. 如發明申請專利範圍第13項所述之極化解碼器，其中，該算術模組進一步包括： 複數個算術電路，被安排為分別執行將該第三輸入訊號之該數值和該第四輸入訊號之該數值相加、從該第三輸入訊號之該數值中減去該第四輸入訊號之該數值、和從該第四輸入訊號之該數值中減去該第三輸入訊號之該數值之算術運算。
15. 如發明申請專利範圍第12項所述之極化解碼器，其中，該第二數值處理電路進一步包括：一邏輯電路，被安排為依據該第一符號訊號和該第二符號訊號生成一控制訊號，其中，該控制訊號係該第一符號訊號和該第二符號訊號之一異或輸出訊號；一算術模組，被安排為依據該第三輸入訊號之該數值和該第四訊號之該數值生成複數個數值輸出訊號；以及一多工電路，被安排為依據該控制訊號和該比較結果，選擇該等數值輸出訊號之一，作為該第二子運算之該數值結果。
16. 如發明申請專利範圍第15項所述之極化解碼器，其中，該算術模組進一步包括：複數個算術電路，被安排為將該第三輸入訊號之該數值和該第四輸入訊號之該數值相加、從該第三輸入訊號之該數值中減去該第四輸入訊號之該數值和從該第四輸入訊號之該數值中減去該第三輸入訊號之該數值之算術運算。

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