TWI712157B - 記憶體元件及其製造方法 - Google Patents
記憶體元件及其製造方法 Download PDFInfo
- Publication number
- TWI712157B TWI712157B TW108131932A TW108131932A TWI712157B TW I712157 B TWI712157 B TW I712157B TW 108131932 A TW108131932 A TW 108131932A TW 108131932 A TW108131932 A TW 108131932A TW I712157 B TWI712157 B TW I712157B
- Authority
- TW
- Taiwan
- Prior art keywords
- ferroelectric
- layer
- top electrode
- dielectric
- width
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 26
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 15
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 15
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 29
- 239000004020 conductor Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 239000000463 material Substances 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 16
- 239000000758 substrate Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- 229910052741 iridium Inorganic materials 0.000 description 6
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 229910052697 platinum Inorganic materials 0.000 description 6
- 229910052707 ruthenium Inorganic materials 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 239000004332 silver Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- -1 PZT) Chemical compound 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 3
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 2
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- OBNDGIHQAIXEAO-UHFFFAOYSA-N [O].[Si] Chemical compound [O].[Si] OBNDGIHQAIXEAO-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
Landscapes
- Semiconductor Memories (AREA)
Abstract
一些實施例係關於一種鐵電式隨機存取記憶體(FeRAM)元件。FeRAM元件包括底部電極結構，以及覆蓋鐵電式結構的頂部電極。頂部電極具有在頂部電極的最外側壁之間量測的第一寬度。鐵電式結構將底部電極結構與頂部電極分開。鐵電式結構具有第二寬度，如在鐵電式結構的最外側壁之間量測的。第二寬度大於第一寬度，使得鐵電式結構包括凸耳，凸耳反映了第一寬度與第二寬度之間的差。介電質側壁間隔物結構設置在凸耳上，並覆蓋頂部電極的最外側壁。
Description
本揭露係有關於一種記憶體元件及其製造方法。
許多現代電子裝置包括非揮發性記憶體。非揮發性記憶體是能夠在沒有電力的情況下儲存資料的電子記憶體。下一代非揮發性記憶體的有希望的候選者是鐵電式隨機存取記憶體(FeRAM)。FeRAM具有相對簡單的結構並且與互補金氧半導體(CMOS)邏輯製造製程兼容。
一種記憶體元件，包括底部電極結構、頂部電極、鐵電式結構以及介電質側壁間隔物結構。頂部電極覆蓋底部電極結構，頂部電極具有第一寬度；鐵電式結構將底部電極結構與頂部電極分開，鐵電式結構具有大於第一寬度的第二寬度，使得鐵電式結構包括凸耳，凸耳反映了該第一寬度與第二寬度之間的差；介電質側壁間隔物結構設置在凸耳上並覆蓋頂部電極的最外側壁。
一種記憶體元件的製造方法，包括形成底部電極層，在底部電極層上的鐵電層，以及在鐵電層上的頂部電極層；在頂部電極層上形成掩模；在掩模處於適當位置的情
況下，執行蝕刻以移除頂部電極層的一部分以將頂部電極結構留在適當位置，並在對應於鐵電層的一表面的高度處終止蝕刻；在鐵電層的表面上方、沿著頂部電極結構的側壁，以及在頂部電極結構的上表面上方形成保形介電質層；回蝕保形介電質層，以在鐵電層的表面上以及沿著頂部電極結構的側壁形成介電質側壁間隔物結構；以及在掩模和介電質側壁間隔物結構處於適當位置的情況下，移除鐵電層的一部分並移除底部電極層的一部分。
一種記憶體元件，包括底部電極結構、頂部電極、鐵電式結構以及介電質側壁間隔物結構。頂部電極覆蓋底部電極結構，頂部電極具有第一寬度，如在頂部電極的最外側壁之間量測的；鐵電式結構將底部電極結構與頂部電極分開，其中鐵電式結構包括具有第一寬度的上部鐵電部分，以及具有第二寬度的下部鐵電部分，第二寬度大於第一寬度，以使得凸耳對應於上部鐵電部分與下部鐵電部分相交處的高度；介電質側壁間隔物結構設置該凸耳上並覆蓋頂部電極的最外側壁。
100:剖視圖
102:鐵電式電容器結構
102a:第一記憶體電容器結構
102b:第二記憶體電容器結構
104:底部電極結構
106:導線
106be:底部電極導線
106s1:源極線導線
106te:頂部電極導線
108:底部電極
110:底部電極通孔
112:鐵電式結構
112A:上部鐵電部分
112B:下部鐵電部分
114:頂部電極
116:硬掩模
117:導電殘餘物
118:介電質側壁間隔物結構
119:凸耳
120:通孔
120te:頂部電極通孔
122:下部互連介電質層
124:通孔介電質層
126:上部互連介電質層
128:第一介電質襯墊
130:第二介電質襯墊
200:剖視圖
300:剖視圖
304:存取電晶體
306:互連結構
308:半導體基板
310:記憶體源極/汲極區
312:選擇性導電記憶體通道
314:記憶體閘極介電質層
316:記憶體閘電極
318:隔離結構
400:剖視圖
402:記憶體區
404:外周區
410:邏輯源極/汲極區
412:選擇性導電邏輯通道
414:邏輯閘極介電質層
416:邏輯閘電極
500:剖視圖
502:記憶體開口
506:掩模
600:剖視圖
602:導電襯墊層
604:下部導電體層
700:剖視圖
800:剖視圖
802:上部導電體層
804:鐵電層
806:頂部電極層
808:硬掩模層
900:剖視圖
902:掩模
1000:剖視圖
1002:介電質間隔物層
1100:剖視圖
1200:剖視圖
1300:剖視圖
1302:金屬層
1304:金屬層
1400:方法
1402:操作
1404:操作
1406:操作
1408:操作
1410:操作
1412:操作
1414:操作
1416:操作
1418:操作
W1、W2、WS:寬度
hS:高度
當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭露之一實施例的各態樣。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了論述的清楚性，可以任意地增大或縮小各種特徵的尺寸。
第1A圖繪示了包括FeRAM單元的積體電路(IC)的一些實施例的剖視圖。
第1B圖繪示了與第1A圖一致的包括FeRAM單元的積體電路(IC)的一些實施例的俯視圖。
第2圖繪示了IC的各種實施例的剖視圖，該IC包括具有一個或多個FeRAM單元的記憶體區，以及包括邏輯電路的外周區，該外周區與該記憶體區間隔開。
第3圖至第13圖繪示了用於形成包括FeRAM單元的IC的方法的一些實施例的一系列橫截面視圖。
第14圖繪示了用於形成包括FeRAM單元的IC的流程圖形式的方法的一些實施例。
本揭示之一實施例提供了用於實施本揭示之一實施例的不同特徵的許多不同實施例或實例。以下描述部件和佈置的特定實例以簡化本揭示之一實施例。當然，該等僅僅是實例，而並且旨在為限制性的。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露之一實施例可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不表示所論述的各種實施例及/或配置之間的關係。
此外，在此可以使用空間相對術語，諸如「下方」、「以下」、「下部」、「上方」、「上部」等來簡化描述，以描述如圖中所示的一個元件或特徵與另一元件或特
徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置/元件的不同取向。設备可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。
單電晶體單電容器(1T1C)記憶體單元是一種包括電容器和電晶體的記憶體。電容器儲存不同電荷位凖，該等不同電荷位凖對應於儲存在電容器中的資料的單獨位元，並且電晶體促進存取電容器以進行讀取和寫入操作。1T1C記憶體單元的相對簡單的結構允許高記憶體密度，該高記憶體密度導致高記憶體容量和低每位元成本。1T1C記憶體單元通常與動態隨機存取記憶體(DRAM)一起使用。然而，DRAM正在達到效能極限，為揮發性的，具有高功耗，並且依賴於複雜的再新電路。揮發性記憶體是不能在沒有電力的情況下儲存資料的電子記憶體。DRAM的一種有前景的替代方案是鐵電式隨機存取記憶體(FeRAM)。與DRAM相比，FeRAM具有更低的功耗、更好的效能潛力，不依賴於複雜的再新電路，並且是非揮發性的。
FeRAM記憶體單元包括電晶體和鐵電式電容器結構，該鐵電式電容器結構包括夾在頂部電極與底部電極之間的鐵電式結構。FeRAM記憶體單元被配置用於取決於原子如何在鐵電式電容器結構中相對於彼此對準，來儲存資料的位元。例如，FeRAM記憶體單元的第一狀態(其中鐵電式結構中的原子在「向上」方向上被極化)可以表示二元值「1」，而FeRAM記憶體單元的第二狀態(其中鐵電式結構
中的原子在「向下」方向上被極化)可以表示二元值「0」，反之亦然。
然而，如在本揭示之一實施例的一些態樣中所理解的，在製造一些FeRAM單元期間，蝕刻製程可能引起可靠性問題。特別地，在製造過程中，形成底部電極層，在該底部電極層上形成鐵電層，在該鐵電層上形成頂部電極層；並且在該頂部電極層上形成掩模。隨後，在掩模在適當位置的情況下，進行蝕刻以蝕穿頂部電極層、鐵電層和底部電極層，以形成頂部電極、鐵電式結構和底部電極。如發明人所理解的，該蝕刻可以導致隨著蝕刻進行而從該等層移除的原子無意中再沉積為鐵電式結構的側壁上的導電殘餘物。該導電殘餘物可最終使底部電極短路到頂部電極，從而導致FeRAM元件的故障及/或不可操作性。
因此，本揭示之一實施例使用沿頂部電極的外側壁設置的介電質側壁間隔物結構。該介電質側壁間隔物結構用作電阻障層，以防止在元件製造期間產生的導電殘餘物使底部電極短路到頂部電極。因此，該介電質側壁間隔物和相應的製造製程有助於提高FeRAM元件的產量。
參考第1A圖，提供了包括鐵電式電容器結構102的IC的一些實施例的剖視圖100。在一些實施例中，鐵電式電容器結構102包括設置在底部電極結構104與頂部電極114之間的鐵電式結構112。利用該結構，鐵電式電容器結構102被配置用於儲存資料的位元。例如，鐵電式電容器結構102的第一狀態(其中鐵電式結構112中的原子在「向
上」方向上被極化)可以表示二元值「1」，而鐵電式電容器結構102的第二狀態(其中鐵電式結構112中的原子在「向下」方向上被極化)可以表示二元值「0」，或反之亦然。
底部電極結構104覆蓋並電耦合到底部電極導線106be。底部電極導線106be可以是或包含例如鋁銅合金、銅、鋁、一些其他合適的導電材料，或前述的任何組合。如本文所用，具有後綴「(s)」的術語可以例如是單數或複數個的。在一些實施例中，底部電極結構104具有T形輪廓或一些其他合適的輪廓。在一些實施例中，底部電極結構104是均勻的(例如，其中底部電極結構104的整個主體是單一材料)。在其他實施例中，底部電極結構104是不均勻的(例如，其中底部電極結構104的主體包括多個層及/或多種材料)。底部電極結構104可以是或包含例如氮化鈦、氮化鉭、鈦、鉭、鉑、銥、釕、鎢、銀、銅、鎳，一些其他合適的導電材料，或前述的任何組合。底部電極結構104包括底部電極108和底部電極通孔110。例如，底部電極108和底部電極通孔110可以是底部電極結構104的單獨區域。
底部電極108藉由從底部電極108延伸到底部電極導線106be的底部電極通孔110而電耦合到底部電極導線106be。在一些實施例中，鐵電式結構包括具有第一寬度的上部鐵電部分112A、具有第二寬度的下部鐵電部分112B，以及對應於上部鐵電部分112A與下部鐵電部分112B相交處的高度的凸耳119。因此，第1A圖繪示了如此的實例，在該實例中底部電極108和鐵電式結構112各自具
有第二寬度w2並且頂部電極具有第一寬度w1，其中w2大於w1。在一些實施例中，第一寬度為約10nm，並且第二寬度為約12nm。在各種實施例中，第一寬度的範圍為第二寬度的約50%至約95%。此外，在一些情況下，底部電極108的寬度是均勻的或基本上均勻的，及/或底部電極通孔110的寬度是均勻的或基本上均勻的。在一些實施例中，底部電極108和底部電極通孔110是或包含相同的材料。在其他實施例中，底部電極108和底部電極通孔110是不同的材料。在一些實施例中，底部電極108和底部電極通孔110整合在一起及/或彼此連續。在其他實施例中，底部電極108和底部電極通孔110彼此獨立及/或彼此不同。
鐵電式結構112覆蓋底部電極結構104。鐵電式結構112可以是或包含例如鉭酸鍶鉍(例如，SBT)、鋯鈦酸鉛(例如，PZT)、氧化鉿鋯(例如，HZO)、摻雜的氧化鉿(例如，Si：HfO2)，一些其他合適的鐵電材料，或前述的任何組合。摻雜的氧化鉿可以例如摻雜有鋯、矽、釔、鋁、釓、鑭、鍶，一些其他合適的元素，或前述的任何組合。鐵電式結構112被配置用於儲存資料的位元。例如，在第一狀態中鐵電式結構112中的原子在「向上」方向上被極化可以表示二元值「1」，而在第二狀態中鐵電式結構112中的原子在「向下」方向上被極化可以表示二元值「0」，或反之亦然。
頂部電極114覆蓋鐵電式結構112。頂部電極114可以是或包含例如氮化鈦、氮化鉭、鈦、鉭、鉑、銥、釕、鎢、銀、銅、鎳，一些其他合適的導電材料，或前述的
任何組合。頂部電極具有在其最外側壁之間量測的第一寬度w1，並且鐵電式結構具有在其最外側壁之間量測的第二寬度w2。第二寬度大於第一寬度，使得鐵電式結構包括凸耳119，該凸耳119反映了第一寬度與第二寬度之間的差異。
在一些實施例中，硬掩模116覆蓋頂部電極114。例如，硬掩模116可以在形成頂部電極114、鐵電式結構112和底部電極108期間用作掩模。此外，硬掩模116可以例如是或包含氮化矽、氧氮化矽，一些其他合適的介電質，或前述的任何組合。
介電質側壁間隔物結構118位於鐵電式結構112的外側壁上，並且可以部分地延伸到鐵電式結構112的上表面中。介電質側壁間隔物結構的底表面擱置在凸耳119上並且與底部電極108的上表面間隔開。當在橫截面中觀察時，介電質側壁間隔物結構118包括一對間隔物區段，該等間隔物區段分別在鐵電式結構112的相對外側上。間隔物區段具有彎曲的上側壁。在第1A圖的橫截面中，可以看到間隔物區段具有豎直的內側壁和圓形的及/或錐形的外側壁。介電質側壁間隔物結構118的高度hs範圍可以為從約50埃到約500埃，並且可以在凸耳119上具有底表面，該底表面可以對應於114的底表面或者該底表面可以在114的底表面下方並且在鐵電式結構112內。介電質側壁間隔物結構118中的每一個間隔物區段的寬度ws範圍可為從約50埃到約500埃，並且在一些實施例中寬度ws與寬度w1的比(ws：w1)可以在1：20至2：1的範圍內，但是對於該實例和本申請中的
其他實例，其他值亦在本揭示之一實施例的範疇內。從第1B圖的俯視圖可以看出，當從上方觀察時，在一些實施例中，介電質側壁間隔物結構118可以是橫向圍繞頂部電極114的外側壁的連續間隔物。介電質側壁間隔物結構118可以例如是或包含氮化矽、氧化矽，一些其他合適的介電質，或前述的任何組合。在一些實施例中，介電質側壁間隔物結構118和硬掩模116是或包含相同的材料。
如第1A圖所示，在一些實施例中，導電殘餘物117可以形成在介電質側壁間隔物結構118的外側壁上，並且可以與底部電極108直接實體和電接觸。導電殘餘物117藉由介電質側壁間隔物結構118而與頂部電極114的外側壁間隔開和隔離，使得介電質側壁間隔物結構118防止導電殘餘物117(若有)使頂部電極114短路到底部電極結構104。因此，導電殘餘物117包括包含在鐵電層及/或底部電極層中的化學物質，該等化學物質在製造期間沿著介電質側壁間隔物結構的最外側壁再沉積。在一些情況下，導電殘餘物117可以是連續層，但在其他情況下可以為在下伏表面上「參差不齊」或不連續的。例如，在一些情況下，導電殘餘物117可以是具有均勻或不均勻厚度的完全成形片，該完全成形片覆蓋掩模116的頂表面、介電質側壁間隔物結構118的上表面和側壁表面、鐵電式結構112的外側壁，以及底部電極108的外側壁。在其他實施例中，導電殘餘物117可以是參差不齊的，因為導電殘餘物117覆蓋掩模116的頂表面的一些而不是所有部分，介電質側壁間隔物結構118的上表面和側壁
表面、鐵電式結構112的外側壁，以及底部電極108的外側壁；例如覆蓋彼等下伏表面的多於1%但小於100%，但是對於該實例和本申請中的其他實例，其他值亦在本揭示之一實施例的範疇內。
在一些實施例中，第一介電質襯墊128及/或第二介電質襯墊130橫向地圍繞介電質側壁間隔物結構118、鐵電式結構112和底部電極108。第一介電質襯墊128可以例如在鄰接通孔形成期間用作蝕刻終止件及/或可以例如是或包含碳化矽，一些其他合適的介電質，或前述的任何組合。第二介電質襯墊130可以是或包含例如TEOS二氧化矽，一些其他合適的介電質，或前述的任何組合。
頂部電極導線106te和頂部電極通孔120te覆蓋頂部電極114。頂部電極通孔120te從頂部電極導線106te延伸到頂部電極114，以將頂部電極導線106te電耦合到頂部電極114。在一些實施例中，頂部電極導線106te和頂部電極通孔120te是相同的材料。在其他實施例中，頂部電極導線106te和頂部電極通孔120te是不同的材料。在一些實施例中，頂部電極導線106te和頂部電極通孔120te整合在一起及/或與彼此連續。在其他實施例中，頂部電極導線106te和頂部電極通孔120te彼此獨立及/或彼此不同。
底部電極導線106be和頂部電極導線106te、頂部電極通孔120te和鐵電式電容器結構102被介電質結構包圍。介電質結構包括下部互連介電質層122、覆蓋下部互連介電質層122的通孔介電質層124，以及覆蓋通孔介電質層
124的上部互連介電質層126。介電質結構可以是或包含例如原矽酸四乙酯(TEOS)二氧化矽、一些其他合適的二氧化矽、氧氮化矽、低介電常數介電質、碳化矽、氮化矽、一些其他合適的介電質，或前述的任何組合。如本文所用，低介電常數介電質可以是例如介電常數κ小於約3.9、3、2或1的介電質。在一些實施例中，下部互連介電質層122和上部互連介電質層126是或包含氧化矽、低介電常數介電質、一些其他合適的介電質，或前述的任何組合，及/或通孔介電質層124是或者包含碳化矽、氮化矽、氧氮化矽、一些其他合適的介電質，或前述的任何組合。
參考第2圖，提供了IC的一些實施例的剖視圖200。IC包括記憶體區402和外周區404，該記憶體區402包括一個或多個鐵電式電容器結構，該外周區404包括一個或多個邏輯元件。
在記憶體區402內，第1A圖的鐵電式電容器結構102限定第一記憶體電容器結構102a和第二記憶體電容器結構102b。第一記憶體電容器結構102a覆蓋存取電晶體304並且藉由互連結構306電耦合到該存取電晶體304。因此，此是鐵電式隨機存取記憶體(FeRAM)元件的示例性配置。存取電晶體304覆蓋半導體基板308，並且可以是例如金氧半導體場效應電晶體(MOSFET)、雙極結型電晶體(BJT)、鰭式場效應電晶體(FinFET)、一些其他合適的絕緣閘極場效應電晶體(IGFET)，或一些其他合適的電晶體。
半導體基板308可以是或包括例如塊狀單晶矽基板，絕緣體上矽(SOI)基板，或一些其他合適的半導體基板。
存取電晶體304包括一對記憶體源極/汲極區310、選擇性導電記憶體通道312、記憶體閘極介電質層314，以及記憶體閘電極316。記憶體源極/汲極區310和選擇性導電記憶體通道312設置在半導體基板308內，並且選擇性導電記憶體通道312從記憶體源極/汲極區310中的一個區橫向延伸到記憶體源極/汲極區310中的另一個區。記憶體閘極介電質層314和記憶體閘電極316堆疊在半導體基板308上方，並且夾在記憶體源極/汲極區310之間。記憶體閘極介電質層314可以是或包含例如氧化矽、高介電常數介電質層，一些其他合適的介電質，或前述的任何組合。記憶體閘電極316可以是或包含例如摻雜的多晶矽、金屬、一些其他合適的導電材料，或前述的任何組合。
在一些實施例中，隔離結構318延伸到半導體基板308的頂表面中，以在存取電晶體304與半導體基板308中的其他半導體元件之間提供電隔離。在一些實施例中，隔離結構318橫向圍繞存取電晶體304的有源區域。隔離結構318可以是或包括例如淺溝槽隔離(STI)結構、深溝槽隔離(DTI)結構、一些其他合適的隔離結構，或前述的任何組合。
互連結構306覆蓋存取電晶體304和半導體基板308。互連結構306包括介電質結構，並且更包括複數個導線106和複數個通孔120。為了便於說明，僅標記了導線
106和通孔120中的一些導線106和通孔120，而其他導線106和通孔120未標記。介電質結構包括下部互連介電質層122、覆蓋下部互連介電質層122的通孔介電質層124，以及覆蓋通孔介電質層124的上部互連介電質層126。在一些實施例中，介電質結構更包括第一介電質襯墊128及/或第二介電質襯墊130。第一介電質襯墊128及/或第二介電質襯墊130亦將鐵電式結構112和通孔介電質層124與上部互連介電質層126分離。第一介電質襯墊128可以例如在鄰接通孔形成期間用作蝕刻終止件及/或可以例如是或包含碳化矽，一些其他合適的介電質，或前述的任何組合。第二介電質襯墊130可以是或包含例如TEOS二氧化矽，一些其他合適的介電質，或前述的任何組合。
複數個導線106包括底部電極導線106be和頂部電極導線106te，並且複數個通孔120包括頂部電極通孔120te。導線106和通孔120交替地堆疊在介電質結構中以限定導電路徑，該等導電路徑中的一個導電路徑將底部電極導線106be電耦合到記憶體源極/汲極區310中的一個區。此外，導線106和通孔120分別被分組為導線級和通孔級。導線級是在半導體基板308上方具有共同高度的一組導線，並且通孔級是在半導體基板308上方具有共同高度的一組通孔。頂部電極導線106te位於容納底部電極導線106be的導線級正上方的導線級中。在一些實施例中，如圖所示，底部電極導線106be在導線級4中，導線級4在某些情況下亦可稱為金屬4(M4)。然而，在其他實施例中，底部電極導線106be
可以在任何其他導線級/金屬層中。例如，在其他實施例中，底部電極導線106be可以在導線級1中。
第一記憶體電容器結構102a、存取電晶體304，以及在第一記憶體電容器結構102a與存取電晶體304之間的電互連件限定第一1T1C FeRAM記憶體單元。應注意，第一記憶體電容器結構102a和存取電晶體304之間的電互連件由導線106和通孔120限定。在一些實施例中，第一1T1C FeRAM記憶體單元是以行和列佈置以限定記憶體陣列的許多1T1C FeRAM記憶體單元中的一個。在一些此類實施例中，複數個導線106包括限定記憶體陣列的源極線的源極線導線106s1，限定記憶體陣列的字線的記憶體閘電極316，限定記憶體陣列的位元線的頂部電極導線106te，或前述的任何組合。底部電極導線106be和源極線導線106s1可以例如分別電耦合到記憶體源極/汲極區310。
在IC的外周區404中，互連結構的金屬層以與記憶體區402中相同的間隔或高度間隔開。外周區404包括邏輯電晶體408，該邏輯電晶體408包括一對邏輯源極/汲極區410、選擇性導電邏輯通道412、邏輯閘極介電質層414和邏輯閘電極416。邏輯源極/汲極區410和選擇性導電邏輯通道412設置在半導體基板308內，並且選擇性導電邏輯通道412從邏輯源極/汲極區410中的一個區橫向延伸到邏輯源極/汲極區410中的另一個區。邏輯閘極介電質層414和邏輯閘電極416堆疊在半導體基板308上方，並且夾在邏輯源極/汲極區410之間。邏輯閘極介電質層414可以是或包含例
如氧化矽、高介電常數介電質層，一些其他合適的介電質，或前述的任何組合。邏輯閘電極416可以是或包含例如摻雜的多晶矽、金屬、一些其他合適的導電材料，或前述的任何組合。
參考第3圖至第13圖，一系列剖視圖300-1300繪示了用於形成包括鐵電式電容器結構的IC的方法的一些實施例，其中鐵電式電容器結構是1T1C記憶體單元的一部分。例如，該方法可用於在第1A圖至第2圖中的任一者中形成IC。儘管第3圖至第13圖中所示的剖視圖300-1300是參考該方法描述的，但是應當理解，第3圖至第13圖中所示的結構不限於該方法，並且可以在沒有該方法的情況下獨立進行。
如第3圖的剖視圖300所示，IC包括記憶體區402和外周區404，該記憶體區402對應於一個或多個鐵電式電容器結構，該外周區404對應於一個或多個邏輯元件。應注意，為了附圖緊湊性，第3圖至第13圖中省略了IC的下部部分(在第2圖中繪示)。沿著下部互連介電質層122的頂表面對下部互連介電質層122的頂表面和導線(例如，第1A圖中的106be)的相應頂表面執行平坦化，使得下部互連介電質層122的頂表面沿著下部互連介電質層122的頂表面與導線的相應頂表面齊平或大致齊平。例如，可以藉由CMP、一些其他合適的平坦化製程或前述的任何組合來執行平坦化。
如第4圖的剖視圖400所示，通孔介電質層124被形成為覆蓋下部互連介電質層122。通孔介電質層124可以是或包含碳化矽、氮化矽，一些其他合適的介電質，或前述的任何組合。通孔介電質層124可以例如藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、合適的其他合適的沉積製程，或前述的任何組合來形成。
如第5圖的剖視圖500所示，對通孔介電質層124進行圖案化以形成複數個記憶體開口502。記憶體開口502分別覆蓋並暴露底部電極導線106be。在一些實施例中，藉由蝕刻製程、一些其他合適的圖案化製程或前述的任何組合來執行圖案化。在一些實施例中，蝕刻製程包括在通孔介電質層124上形成掩模506，在掩模506處於適當位置的情況下對通孔介電質層124執行蝕刻，以及在蝕刻後移除掩模506。掩模506可以例如是或包含光阻劑、氮化矽，一些其他合適的掩模材料，或前述的任何組合。
如第6圖的剖視圖600所示，導電襯墊層602被形成為覆蓋通孔介電質層124並襯於記憶體開口502(參見第5圖)。此外，下部導電體層604被形成為覆蓋導電襯墊層602並填充記憶體開口502。導電襯墊層602和下部導電體層604完全或部分地限定記憶體開口502中的底部電極通孔110。此外，導電襯墊層602被配置用於阻擋來自下部導電體層604的材料遠離下部導電體層604移動到周圍結構。導電襯墊層602可以是或包含例如氮化鈦、鈦、氮化鉭、鉭、用於下部導電體層604的一些其他合適的導電阻障層材
料，或前述的任何組合。下部導電體層604可以是或包含例如氮化鈦、氮化鉭、鉑、銥、釕、鎢、銀、銅、鎳、一些其他合適的導電材料，或前述的任何組合。導電襯墊層602和下部導電體層604可以例如藉由CVD、PVD、無電鍍敷、電鍍、濺射、一些其他合適的沉積製程，或前述的任何組合形成。
如第7圖的剖視圖700所示，對導電襯墊層602(參見第6圖)和下部導電體層604(參見第6圖)的相應頂表面執行平坦化，直到到達通孔介電質層124的頂表面。例如，可以藉由CMP、一些其他合適的平坦化製程或前述的任何組合來執行平坦化。
如第8圖的剖視圖800所示，在通孔介電質層124和下部導電體層604上形成上部導電體層802、鐵電層804、頂部電極層806和硬掩模層808。上部導電體層802可以是或包含例如氮化鈦、氮化鉭、鉑、銥、釕、鎢、銀、銅、鎳、一些其他合適的導電材料，或前述的任何組合。通常，上部導電體層802是與下部導電體層604相同的材料，但是在替代實施例中該等材料可以是不同的材料。鐵電層804可以是或包含例如鉭酸鍶鉍、鋯鈦酸鉛、氧化鉿鋯、摻雜的氧化鉿、一些其他合適的鐵電材料，或前述的任何組合。頂部電極層806可以是或包含例如氮化鈦、氮化鉭、鉑、銥、釕、鎢、銀、銅、鎳、一些其他合適的導電材料，或前述的任何組合。硬掩模層808可以是或包含例如氮化矽、氧
氮化矽、氧化矽、一些其他合適的介電質，或前述的任何組合。
用於形成堆疊的製程可以例如包括沉積上部導電體層802，隨後沉積鐵電層804，隨後沉積頂部電極層806，以及隨後沉積硬掩模層808。上部導電體層802、鐵電層804、頂部電極層806和硬掩模層808可以例如藉由CVD、PVD、ALD、無電镀敷、電鍍、一些其他合適的沉積製程，或前述的任何組合來沉積。
如第9圖的剖視圖900所示，頂部電極層806(參見第8圖)和硬掩模層808(參見第8圖)经圖案化以形成頂部電極114和硬掩模116。在一些實施例中，該蝕刻可以延伸到鐵電層804的上表面中，例如在鐵電層804的深度的從5%到約30%的範圍內，以建立凸耳(參見例如第1A圖中的凸耳119)。
可以例如藉由蝕刻製程、一些其他合適的圖案化製程或前述的任何組合來執行圖案化。蝕刻製程可以例如包括：在硬掩模層116上形成掩模902；在掩模902處於適當位置的情況下對頂部電極層和硬掩模層执行蝕刻；從而形成頂部電極114和硬掩模116。掩模902可以在蝕刻之後移除。掩模902可以例如是或包含光阻劑、硬掩模，及/或一些其他合適的掩模材料，或前述的任何組合。
如第10圖的剖視圖1000所示，沿著頂部電極114的側壁在鐵電式結構112的上表面上方，並沿著硬掩模116的側壁在硬掩模116的上表面上方形成介電質間隔物層
1002(諸如氮化矽或氧氮化矽)。因此，介電質間隔物層1002是第9圖的結構上方的連續介電質層，並且通常是共形的。
如第11圖的剖視圖1100所示，使用第一蝕刻(諸如具有強豎直分量的干法蝕刻或電漿蝕刻)回蝕介電質間隔物層(參見例如第10圖中的1002)，通常在介電質間隔物層已經形成之後不形成額外的掩模。因此，該蝕刻移除介電質間隔物層(參見例如第10圖中的1002)的橫向部分，從而在蝕刻之後將介電質側壁間隔物結構118保留在適當位置。隨後在介電質側壁間隔物結構118處於適當位置的情況下執行第二蝕刻，以移除鐵電層(參見例如第8圖中的804)和上部導電體層(參見例如第8圖中的802)的暴露部分。該蝕刻可以導致導電殘餘物117(其包括從鐵電層804及/或上部導電體802蝕刻/移除的化學物質)形成在底部電極的外側壁、鐵電層的外側壁、及/或介電質側壁間隔物結構118的外側壁上，以及在介電質側壁間隔物結構118的上表面和硬掩模116的上表面上。但是對於介電質側壁間隔物結構118，該導電殘餘物可能使頂部電極和底部電極彼此短路，從而導致元件的不可操作性。在一些情況下，導電殘餘物117可以是「斑點狀的」或「參差不齊的」，而不是連續的層，從而覆蓋暴露結構的一些部分但不覆蓋暴露結構的其他部分。此外，導電殘餘物117可以朝向介電質隔離物結構118的頂部變厚並且朝向底部電極變薄，此是由於導電殘餘物的蝕刻和再沉積從結構的頂部行進到該結構的底部的方式，但
是對於該實例和本申請中的其他實例，其他結構亦在本揭示之一實施例的範疇內。
如第12圖的剖視圖1200所示，第一介電質襯墊128和第二介電質襯墊130被形成為覆蓋通孔介電質層124和記憶體結構。在一些實施例中，第一介電質襯墊128可以例如是或包含碳化矽，並且第二介電質襯墊130可以包含TEOS二氧化矽。上部互連介電質層126隨後被形成以覆蓋第一介電質襯墊128和第二介電質襯墊130，並且可以是或包含例如氧化矽、低介電常數介電質、一些其他合適的介電質，或前述的任何組合。
如第13圖的剖視圖1300所示，對上部互連介電質層126的頂表面執行平坦化以使該頂表面變平。例如，可以藉由CMP、一些其他合適的平坦化製程或前述的任何組合來執行平坦化。隨後，在上部互連介電質層126中形成開口，並且在該等開口中形成通孔(例如，120te和120)和金屬線(例如，106te、1304)。通孔和金屬線可以例如經由鑲嵌製程或雙鑲嵌製程形成。通孔和金屬線可以是或包含例如銅、鋁、鎳、鈦、鉭、氮化鈦、氮化鉭、鉑、銥、釕、鎢、銀、一些其他合適的導電材料，或前述的任何組合。在IC的外周區404中，互連結構的金屬層可以以與記憶體區402中相同的間隔或高度間隔開，此簡化了記憶體區402和外周區404的整合。例如，外周區404中的金屬層1302、1304可以具有與記憶體區402中的106be和106te相同的豎直間隔。
第14圖繪示了根據一些實施例的流程圖形式1400的方法。
在操作1402處，形成底部電極層，並在該底部電極層上形成鐵電層。在鐵電層上方形成頂部電極層。在一些實施例中，該操作可以與例如第3圖至第8圖的全部或部分一致。
在操作1404處，在頂部電極層上形成掩模。在一些實施例中，該操作可以與例如第9圖的全部或部分一致。
在操作1406處，在掩模處於適當位置的情況下，執行蝕刻以移除頂部電極層的一部分以將頂部電極結構留在適當位置。在對應於鐵電層的表面的高度處終止蝕刻。在一些實施例中，該操作可以與例如第9圖的全部或部分一致。
在操作1408處，沿著鐵電層的表面上方、沿著頂部電極結構的側壁，以及在頂部電極結構的上表面上方形成保形介電質層。在一些實施例中，該操作可以與例如第10圖的全部或部分一致。
在操作1410處，回蝕保形介電質層，以在鐵電層的表面上以及沿著頂部電極結構的側壁以及沿著掩模的側壁形成介電質側壁間隔物結構。在一些實施例中，該操作可以與例如第11圖的全部或部分一致。
在1412處，在掩模和介電質側壁間隔物結構處於適當位置的情況下，移除鐵電層的一部分和底部電極層的
一部分。在一些實施例中，該操作可以與例如第11圖的全部或部分一致。
在1414處，沿著介電質側壁間隔物結構的最外側壁並且在硬掩模的上表面上形成第一襯墊。在一些實施例中，該操作可以與例如第12圖的全部或部分一致。
在1416處，沿著第一襯墊的最外側壁並且在第一襯墊的上表面上形成第二襯墊。在一些實施例中，該操作可以與例如第12圖的全部或部分一致。
在1418處，穿過第一襯墊並穿過第二襯墊形成通孔以與頂部電極電接觸。在一些實施例中，該操作可以與例如第13圖的全部或部分一致。
因此，一些實施例涉及記憶體元件。該記憶體元件包括底部電極結構，以及覆蓋該底部電極結構的頂部電極。該頂部電極具有第一寬度。鐵電式結構將底部電極結構與頂部電極分開，並且鐵電式結構具有大於第一寬度的第二寬度，使得鐵電式結構包括凸耳，該凸耳反映了第一寬度與第二寬度之間的差。介電質側壁間隔物結構設置在凸耳上，並覆蓋頂部電極的最外側壁。
在一些實施例中，鐵電式結構包括具有第一寬度的上部鐵電部分和具有第二寬度的下部鐵電部分，並且凸耳對應於上部鐵電部分與下部鐵電部分相交處的一高度。
在一些實施例中，凸耳與鐵電式結構的最上表面間隔開一距離，該距離是鐵電式結構的總高度的約5%至約30%。
在一些實施例中，導電殘餘物，導電殘餘物沿著介電質側壁間隔物結構的最外側壁、沿著鐵電式結構的最外側壁，以及沿著底部電極結構的最外側壁設置。
在一些實施例中，硬掩模在頂部電極的一上表面上。在一些實施例中，第一介電質襯墊沿著介電質側壁間隔物結構的最外側壁並且在硬掩模的上表面之上。
在一些實施例中，第一介電質襯墊包含碳化矽。
在一些實施例中，第二介電質襯墊沿著第一介電質襯墊的最外側壁並且在第一介電質襯墊的上表面之上。
在一些實施例中，金屬線在頂部電極上方延伸；以及導電通孔延伸穿過硬掩模、第一介電質襯墊和第二介電質襯墊，以將金屬線電耦合到頂部電極。
其他實施例涉及方法。在該方法中，形成底部電極層，在該底部電極層上形成鐵電層，並且若在該鐵電層上形成頂部電極層。在頂部電極層上形成掩模。在掩模處於適當位置的情況下，執行蝕刻以移除頂部電極層的一部分以將頂部電極結構留在適當位置。在對應於鐵電層的表面的高度處終止蝕刻。在鐵電層的表面上方、沿著頂部電極結構的側壁，以及在頂部電極結構的上表面上方形成保形介電質層。回蝕保形介電質層，以在鐵電層的表面上以及沿著頂部電極結構的側壁形成介電質側壁間隔物結構。在掩模和介電質側壁間隔物結構處於適當位置的情況下，移除鐵電層的一部分和底部電極層的一部分。
在一些實施例中，沿著介電質側壁間隔物結構的最外側壁並且在掩模的上表面之上形成SiC襯墊。
在一些實施例中，沿著SiC襯墊的最外側壁並且在SiC襯墊的上表面之上形成TEOS襯墊。
在一些實施例中，穿過SiC襯墊並穿過TEOS襯墊形成通孔以與頂部電極結構電接觸。
在一些實施例中，移除鐵電層的部分並移除底部電極層的部分使從鐵電層和底電極層移除的化學物質沿著介電質側壁間隔物結構的最外側壁重新沉積。
此外，其他實施例涉及一種記憶體元件，該記憶體元件包括底部電極結構，以及覆蓋該底部電極結構的頂部電極。該頂部電極具有在該頂部電極的最外側壁之間量測的第一寬度。鐵電式結構將底部電極結構與頂部電極分開。該鐵電式結構包括具有第一寬度的上部鐵電部分，以及具有第二寬度的下部鐵電部分，該第二寬度大於該第一寬度，以使得凸耳對應於上部鐵電部分與下部鐵電部分相交處的高度。介電質側壁間隔物結構設置在凸耳上，並覆蓋頂部電極的最外側壁。
在一些實施例中，介電質硬掩模設置在頂部電極之上並且設置在介電質側壁間隔物結構的內側壁內。
在一些實施例中，第一襯墊沿著介電質側壁間隔物結構的最外側壁並且在介電質硬掩模的上表面上；第二襯墊沿著第一襯墊的最外側壁並且在第一襯墊的上表面上，第二襯墊具有與第一襯墊的第一組成不同的第二組成；
以及通孔延伸穿過介電質硬掩模、穿過第一襯墊、並穿過第二襯墊以與頂部電極電接觸。
在一些實施例中，凸耳與鐵電式結構的最上表面間隔開一距離，該距離是鐵電式結構的總高度的約5%至約30%。
在一些實施例中，導電殘餘物沿著介電質側壁間隔物結構的最外側壁、沿著鐵電式結構的最外側壁，以及沿著底部電極結構的最外側壁設置。
在一些實施例中，導電殘餘物包含化學物質，並且鐵電式結構包含化學物質。
先前概述了若干實施例的特徵，使得本領域技藝人士可以更好地理解本揭露之一實施例的各態樣。本領域技藝人士應當理解，他們可以容易地使用本揭露之一實施例作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現與本文介紹的實施例相同的優點。本領域技藝人士亦應當認識到，此類等同構造不脫離本揭露之一實施例的精神和範圍，並且在不脫離本揭露之一實施例的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。
100:剖視圖
102:鐵電式電容器結構
104:底部電極結構
106be:底部電極導線
106te:頂部電極導線
108:底部電極
110:底部電極通孔
112:鐵電式結構
112A:上部鐵電部分
112B:下部鐵電部分
114:頂部電極
116:硬掩模
117:導電殘餘物
118:介電質側壁間隔物結構
119:凸耳
120te:頂部電極通孔
122:下部互連介電質層
124:通孔介電質層
126:上部互連介電質層
128:第一介電質襯墊
130:第二介電質襯墊
W1、W2、WS:寬度
hS:高度
Claims (10)
- 一種記憶體元件，包括：一底部電極結構；一頂部電極，該頂部電極覆蓋該底部電極結構，該頂部電極具有一第一寬度；一鐵電式結構，該鐵電式結構將該底部電極結構與該頂部電極分開，該鐵電式結構具有大於該第一寬度的一第二寬度，使得該鐵電式結構包括一凸耳，該凸耳反映了該第一寬度與該第二寬度之間的一差；一介電質側壁間隔物結構，該介電質側壁間隔物結構設置在該凸耳上並覆蓋該頂部電極的最外側壁；以及一導電殘餘物，該導電殘餘物沿著該介電質側壁間隔物結構的最外側壁、沿著該鐵電式結構的最外側壁，以及沿著該底部電極結構的最外側壁設置。
- 如請求項1所述之記憶體元件，其中該鐵電式結構包括具有該第一寬度的一上部鐵電部分和具有該第二寬度的一下部鐵電部分，並且該凸耳對應於該上部鐵電部分與該下部鐵電部分相交處的一高度。
- 如請求項2所述之記憶體元件，其中該凸耳與該鐵電式結構的一最上表面間隔開一距離，該距離是該鐵電式結構的一總高度的約5%至約30%。
- 一種記憶體元件的製造方法，包括： 形成一底部電極層，在該底部電極層上的一鐵電層，以及在該鐵電層上的一頂部電極層；在該頂部電極層上沉積一硬掩模層；形成一圖案化掩模部分覆蓋該硬掩模層；執行一蝕刻以移除未被該圖案化掩模所覆蓋的該硬掩模層的一部分和該頂部電極層的一部分，以形成一硬掩模和一頂部電極結構，並在對應於該鐵電層的一表面的一高度處終止該蝕刻；在該鐵電層的該表面上方、沿著該頂部電極結構的側壁，以及在該頂部電極結構的一上表面上方形成一保形介電質層；回蝕該保形介電質層，以在該鐵電層的該表面上以及沿著該頂部電極結構的側壁形成一介電質側壁間隔物結構；以及在該掩模和該介電質側壁間隔物結構處於適當位置的情況下，移除該鐵電層的一部分並移除該底部電極層的一部分。
- 如請求項4所述之方法，更包括：沿著該介電質側壁間隔物結構的最外側壁並且在該掩模的一上表面之上形成一碳化矽襯墊。
- 如請求項5所述之方法，更包括：沿著該碳化矽襯墊的最外側壁並且在該碳化矽襯墊的一上表面之上形成一原矽酸四乙酯襯墊。
- 如請求項6所述之方法，更包括：穿過該碳化矽襯墊並穿過該原矽酸四乙酯襯墊形成一通孔以與該頂部電極結構電接觸。
- 一種記憶體元件，包括：一底部電極結構；一頂部電極，該頂部電極覆蓋該底部電極結構，該頂部電極具有一第一寬度，如在該頂部電極的最外側壁之間量測的；一鐵電式結構，該鐵電式結構將該底部電極結構與該頂部電極分開，其中該鐵電式結構包括具有該第一寬度的一上部鐵電部分，以及具有一第二寬度的一下部鐵電部分，該第二寬度大於該第一寬度，以使得一凸耳對應於該上部鐵電部分與該下部鐵電部分相交處的一高度，其中該底部電極結構之一底部部分的寬度小於該鐵電式結構的該下部鐵電部分的該第二寬度；以及一介電質側壁間隔物結構，該介電質側壁間隔物結構設置在該凸耳上並覆蓋該頂部電極的最外側壁。
- 如請求項8所述之記憶體元件，其中該底部電極結構包含一頂部部分連接該底部部分與該鐵電式結構，該底部電極結構的該頂部部分的寬度等於該鐵電式結構的該下部鐵電部分的該第二寬度。
- 如請求項9所述之記憶體元件，更包括： 一第一襯墊，該第一襯墊沿著該介電質側壁間隔物結構的最外側壁並且在該介電質硬掩模的一上表面上；一第二襯墊，該第二襯墊共形地沿著該第一襯墊的最外側壁並且在該第一襯墊的一上表面上，該第二襯墊具有與該第一襯墊的一第一組成不同的一第二組成；以及一通孔，該通孔延伸穿過該介電質硬掩模、穿過該第一襯墊、並穿過該第二襯墊以與該頂部電極電接觸。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862738604P | 2018-09-28 | 2018-09-28 | |
| US62/738,604 | 2018-09-28 | ||
| US16/452,965 US11195840B2 (en) | 2018-09-28 | 2019-06-26 | Method and structures pertaining to improved ferroelectric random-access memory (FeRAM) |
| US16/452,965 | 2019-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202029471A TW202029471A (zh) | 2020-08-01 |
| TWI712157B true TWI712157B (zh) | 2020-12-01 |
Family
ID=69949081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108131932A TWI712157B (zh) | 2018-09-28 | 2019-09-04 | 記憶體元件及其製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11195840B2 (zh) |
| KR (1) | KR102306515B1 (zh) |
| CN (1) | CN110970438B (zh) |
| TW (1) | TWI712157B (zh) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11723213B2 (en) | 2018-09-28 | 2023-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structures pertaining to improved ferroelectric random-access memory (FeRAM) |
| US12171104B2 (en) | 2018-09-28 | 2024-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structures pertaining to improved ferroelectric random-access memory (FeRAM) |
| US11430861B2 (en) * | 2019-12-27 | 2022-08-30 | Kepler Computing Inc. | Ferroelectric capacitor and method of patterning such |
| JP7260863B2 (ja) * | 2019-12-27 | 2023-04-19 | 国立研究開発法人産業技術総合研究所 | 強誘電性薄膜、それを用いた電子素子および強誘電性薄膜の製造方法 |
| US11289497B2 (en) | 2019-12-27 | 2022-03-29 | Kepler Computing Inc. | Integration method of ferroelectric memory array |
| US11482528B2 (en) | 2019-12-27 | 2022-10-25 | Kepler Computing Inc. | Pillar capacitor and method of fabricating such |
| US11289602B2 (en) * | 2020-01-03 | 2022-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | FeFET of 3D structure for capacitance matching |
| US11342343B2 (en) * | 2020-01-09 | 2022-05-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for manufacturing the same |
| US11121135B1 (en) * | 2020-05-15 | 2021-09-14 | Winbond Electronics Corp. | Structure of memory device |
| US11552103B2 (en) | 2020-06-26 | 2023-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional stackable ferroelectric random access memory devices and methods of forming |
| US11289511B2 (en) * | 2020-07-02 | 2022-03-29 | Wuxi Petabyte Technologies Co, Ltd. | Ferroelectric memory devices with reduced edge leakage and methods for forming the same |
| US11984353B2 (en) | 2021-02-04 | 2024-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | High capacitance MIM device with self aligned spacer |
| US11856788B2 (en) | 2021-03-04 | 2023-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of fabricating the same |
| US11792998B1 (en) | 2021-06-11 | 2023-10-17 | Kepler Computing Inc. | Process integration flow for embedded memory with multi-pocket masks for decoupling processing of memory areas from non-memory areas |
| DE102021118788A1 (de) * | 2021-07-15 | 2023-01-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | VERFAHREN UND STRUKTUREN FÜR VERBESSERTEN FERROELEKTRISCHEN DIREKTZUGRIFFSSPEICHER (FeRAM) |
| US12457751B2 (en) * | 2021-07-19 | 2025-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interfacial layer with high texture uniformity for ferroelectric layer enhancement |
| US12238933B2 (en) * | 2021-11-04 | 2025-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures and methods of forming the same |
| US20230157032A1 (en) * | 2021-11-16 | 2023-05-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bit-line resistance reduction |
| US20230262991A1 (en) * | 2022-02-15 | 2023-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ferroelectric memory device with leakage barrier layers |
| US12484232B2 (en) * | 2022-02-25 | 2025-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ferroelectric memory device and method of fabricating the same |
| US20230292525A1 (en) * | 2022-03-11 | 2023-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory structure and method of forming the same |
| US12471298B2 (en) * | 2022-05-26 | 2025-11-11 | Tetramem Inc. | Ferroelectric non-volatile memory devices |
| US20230389331A1 (en) * | 2022-05-26 | 2023-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell isolation |
| US12432929B2 (en) | 2022-07-28 | 2025-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ferroelectric memory device with blocking layer |
| US20240381658A1 (en) * | 2023-05-10 | 2024-11-14 | Taiwan Semiconductor Manufacturing Company | Ferroelectric tunnel junction structure with l-shaped spacers |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060244023A1 (en) * | 2005-04-27 | 2006-11-02 | Hiroyuki Kanaya | Ferroelectric memory device and method of manufacturing the same |
| US20080157050A1 (en) * | 2006-12-29 | 2008-07-03 | Industrial Technology Research Institute | Phase-change memory and fabrication method thereof |
| US20090134379A1 (en) * | 2007-11-26 | 2009-05-28 | Elpida Memory, Inc. | Phase-change nonvolatile memory and manufacturing method therefor |
| US20160056376A1 (en) * | 2014-08-21 | 2016-02-25 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW404021B (en) * | 1998-04-09 | 2000-09-01 | Hitachi Ltd | Semiconductor memory device and manufacturing method thereof |
| US6611014B1 (en) | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
| JP3901949B2 (ja) | 2001-02-06 | 2007-04-04 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2003347512A (ja) * | 2002-05-27 | 2003-12-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7091102B2 (en) * | 2002-12-20 | 2006-08-15 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having a capacitor with a hydrogen barrier spacer on a sidewall thereof and integrated circuit devices formed thereby |
| US7098142B2 (en) | 2003-02-26 | 2006-08-29 | Infineon Technologies Ag | Method of etching ferroelectric devices |
| US7001821B2 (en) | 2003-11-10 | 2006-02-21 | Texas Instruments Incorporated | Method of forming and using a hardmask for forming ferroelectric capacitors in a semiconductor device |
| US6982448B2 (en) | 2004-03-18 | 2006-01-03 | Texas Instruments Incorporated | Ferroelectric capacitor hydrogen barriers and methods for fabricating the same |
| CN100421236C (zh) * | 2004-05-28 | 2008-09-24 | 富士通株式会社 | 半导体装置及其制造方法 |
| US7572698B2 (en) | 2006-05-30 | 2009-08-11 | Texas Instruments Incorporated | Mitigation of edge degradation in ferroelectric memory devices through plasma etch clean |
| US7812384B2 (en) * | 2007-04-27 | 2010-10-12 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
| JP5865858B2 (ja) * | 2013-03-22 | 2016-02-17 | 株式会社東芝 | 磁気抵抗効果素子及び磁気抵抗効果素子の製造方法 |
| US9111944B2 (en) | 2013-09-09 | 2015-08-18 | Cypress Semiconductor Corporation | Method of fabricating a ferroelectric capacitor |
| US9105572B2 (en) * | 2013-09-09 | 2015-08-11 | Hiroyuki Kanaya | Magnetic memory and manufacturing method thereof |
| US9559294B2 (en) * | 2015-01-29 | 2017-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned magnetoresistive random-access memory (MRAM) structure for process damage minimization |
| US10403348B2 (en) | 2016-04-12 | 2019-09-03 | Fudan University | Large current-readout ferroelectric single-crystal thin film memory as well as method of preparing the same and method of operating the same |
-
2019
- 2019-06-26 US US16/452,965 patent/US11195840B2/en active Active
- 2019-09-04 TW TW108131932A patent/TWI712157B/zh active
- 2019-09-24 KR KR1020190117685A patent/KR102306515B1/ko active Active
- 2019-09-26 CN CN201910917271.6A patent/CN110970438B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060244023A1 (en) * | 2005-04-27 | 2006-11-02 | Hiroyuki Kanaya | Ferroelectric memory device and method of manufacturing the same |
| US20080157050A1 (en) * | 2006-12-29 | 2008-07-03 | Industrial Technology Research Institute | Phase-change memory and fabrication method thereof |
| US20090134379A1 (en) * | 2007-11-26 | 2009-05-28 | Elpida Memory, Inc. | Phase-change nonvolatile memory and manufacturing method therefor |
| US20160056376A1 (en) * | 2014-08-21 | 2016-02-25 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102306515B1 (ko) | 2021-10-01 |
| TW202029471A (zh) | 2020-08-01 |
| CN110970438B (zh) | 2022-07-29 |
| US20200105772A1 (en) | 2020-04-02 |
| KR20200037087A (ko) | 2020-04-08 |
| US11195840B2 (en) | 2021-12-07 |
| CN110970438A (zh) | 2020-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI712157B (zh) | 記憶體元件及其製造方法 | |
| US11723213B2 (en) | Method and structures pertaining to improved ferroelectric random-access memory (FeRAM) | |
| TWI734440B (zh) | 積體晶片及其形成方法 | |
| KR100416608B1 (ko) | 반도체 메모리 장치 및 그의 제조방법 | |
| TW202201405A (zh) | 記憶體陣列及其製造方法 | |
| CN102237364B (zh) | 存储器件的制造方法 | |
| CN113437079A (zh) | 存储器器件及其制造方法 | |
| CN114725065A (zh) | 半导体存储装置 | |
| JP6634480B2 (ja) | 不揮発性メモリ構造およびその製造方法 | |
| KR19980070626A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20090001437A1 (en) | Integrated Circuit Devices Including Recessed Conductive Layers and Related Methods | |
| TW202218136A (zh) | 鐵電隨機存取記憶體元件及其形成方法 | |
| KR100703970B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| TWI826908B (zh) | 積體晶片及其形成方法 | |
| TWI779769B (zh) | 積體晶片、記憶體裝置及其形成方法 | |
| KR102902744B1 (ko) | 개선된 FeRAM(Ferroelectric Random-Access Memory)에 관한 방법 및 구조 | |
| CN101132004B (zh) | 半导体器件及其制造方法 | |
| JP2016046269A (ja) | 半導体装置および半導体装置の製造方法 | |
| US9257398B2 (en) | Semiconductor device and method for forming the same | |
| US20080230818A1 (en) | Non-volatile memory device | |
| TW202434065A (zh) | 積體晶片及其形成方法 | |
| CN117412588A (zh) | 半导体器件 | |
| US12171104B2 (en) | Method and structures pertaining to improved ferroelectric random-access memory (FeRAM) | |
| JP2008130615A (ja) | 半導体記憶装置及びその製造方法 | |
| TWI870924B (zh) | 積體電路晶片及其形成方法 |