TWI711044B - 記憶體裝置及其操作方法 - Google Patents

Abstract

一種記憶體裝置，包括多個記憶胞區塊及源極電壓產生器。每一記憶胞區塊具有至少一個記憶胞。源極電壓產生器耦接多個記憶胞區塊，用以：依據每一記憶胞區塊中一記憶胞為被選取狀態，使記憶胞區塊的源極電壓為第一電壓，依據每一記憶胞區塊中所有記憶胞為未被選取狀態，使記憶胞區塊的源極電壓為第二電壓，其中，第一電壓的絕對值小於第二電壓的絕對值。此外，一種記憶體裝置的操作方法亦被提出。

Description

記憶體裝置及其操作方法

本發明是有關於一種記憶體裝置及其操作方法，且特別是有關於一種降低資料讀寫錯誤的記憶體裝置及其操作方法。

隨著電子科技的進步，電子產品成為人們生活中的重要工具。相同的，為提供更多的功能，以及傳送更多的資訊，電子產品中的記憶體裝置的容量也越來越大。隨著容量需求的增加，記憶體陣列的尺寸也隨之變大。

然而，在進行記憶體裝置的資料讀寫操作時，感測電流由開啟電流（on current，Ion）及關斷電流（off current，Ioff）組成。因此，在記憶體陣列為大尺寸的情況下，被選中記憶胞的開啟電流可能會被累積的未被選中記憶胞的關斷電流干擾，以致後續電路無法識別正確的邏輯，造成記憶體裝置的讀寫錯誤。此外，過大的關斷電流亦會導致臨界電壓（threshold voltage）邊限的惡化。

本發明提供一種記憶體裝置及其操作方法，可減少關閉電流以降低資料讀寫的錯誤。

本發明的記憶體裝置包括：多個記憶胞區塊以及源極電壓產生器。每一記憶胞區塊具有至少一個記憶胞。源極電壓產生器耦接多個記憶胞區塊，用以依據每一記憶胞區塊中一記憶胞為被選取狀態，使記憶胞區塊的源極電壓為第一電壓，依據每一記憶胞區塊中所有記憶胞為未被選取狀態，使記憶胞區塊的源極電壓為第二電壓，其中，第一電壓的絕對值小於第二電壓的絕對值。

本發明的記憶體裝置的操作方法包括：提供源極電壓產生器以依據多個記憶胞區塊中每一記憶胞區塊中一記憶胞為被選取狀態，使記憶胞區塊的源極電壓為第一電壓。以及依據每一記憶胞區塊中所有記憶胞為未被選取狀態，使記憶胞區塊的源極電壓為第二電壓，其中，第一電壓的絕對值小於第二電壓的絕對值。

基於上述，本發明的實施例提供一種記憶體裝置及其操作方法，當記憶胞區塊中有一個記憶胞為被選取狀態，源極電壓產生器輸出第一電壓至所述記憶胞區塊中所有記憶胞的源極端；當記憶胞區塊中所有記憶胞皆為未被選取狀態，源極電壓產生器輸出絕對值大於第一電壓的第二電壓至所述記憶胞區塊中所有記憶胞的源極端。如此一來，可減少關閉電流以降低資料讀寫的錯誤，並改善臨界電壓邊限惡化的情形。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1繪示本發明一實施例的記憶體裝置的示意圖。請參照圖1，記憶體裝置100包括多個記憶胞區塊以及源極電壓產生器110，源極電壓產生器110耦接多個記憶胞區塊，並且每一記憶胞區塊具有至少一個記憶胞。記憶體裝置100例如為非揮發性記憶體，本發明並不加以限制。

為易於描述，本實施例的記憶體裝置100包括記憶胞區塊120、記憶胞區塊130及記憶胞區塊140，然而記憶胞區塊的數量本發明並不加以限制。此外，本實施例的每一記憶胞區塊具有兩個記憶胞，記憶胞區塊120具有記憶胞121及記憶胞122，記憶胞區塊130具有記憶胞131及記憶胞132，記憶胞區塊140具有記憶胞141及記憶胞142，然而記憶胞區塊中記憶胞的數量本發明亦不加以限制。

圖2繪示本發明一實施例的記憶體裝置的操作方法的詳細流程圖。圖2實施例的記憶體裝置的操作方法200適用於圖1實施例的記憶體裝置100。以下將參照圖1實施例的各項元件來詳細說明圖2實施例的記憶體裝置的操作方法200。

首先，源極電壓產生器110依據每一記憶胞區塊中一記憶胞為被選取狀態，使記憶胞區塊的源極電壓為第一電壓（步驟S220）。也就是說，當記憶胞區塊中有一個記憶胞為被選取狀態，源極電壓產生器110輸出第一電壓至所述記憶胞區塊中所有記憶胞的源極端。舉例來說，請參照圖1，若記憶胞區塊130中記憶胞131為未被選取狀態，記憶胞132為被選取狀態，源極電壓產生器110輸出為第一電壓的源極電壓Vs至記憶胞區塊130。值得一提的，關於記憶胞的未被選取狀態及被選取狀態將於圖3進一步說明。

隨後，源極電壓產生器110依據每一記憶胞區塊中所有記憶胞為未被選取狀態，使記憶胞區塊的源極電壓為第二電壓（步驟S240）。特別是，第一電壓的絕對值小於第二電壓的絕對值。也就是說，當記憶胞區塊中所有記憶胞皆為未被選取狀態，源極電壓產生器110輸出絕對值大於第一電壓的第二電壓至所述記憶胞區塊中所有記憶胞的源極端。舉例來說，請再次參照圖1，若記憶胞區塊120中記憶胞121及記憶胞122皆為未被選取狀態，源極電壓產生器110輸出為第二電壓的源極電壓Vs至記憶胞區塊120。相同地，若記憶胞區塊140中記憶胞141及記憶胞142皆為未被選取狀態，源極電壓產生器110亦輸出為第二電壓的源極電壓Vs至記憶胞區塊140。

在此，步驟S220與步驟S240可同時進行或互換，所述之步驟順序僅為本實施例之一實施方式，本發明不以此為限。

圖3繪示本發明一實施例的記憶胞的示意圖。請參照圖3，記憶胞300包括選擇電晶體310及浮動閘極電晶體320，選擇電晶體310具有第一端N1、第二端N2及閘極端G1，浮動閘極電晶體320具有第三端N3、第四端N4及閘極端G2，浮動閘極電晶體320的第三端N3耦接選擇電晶體310的第二端N2，第四端N4耦接位元線BL。

在本實施例中，第一端N1接收源極電壓Vs，閘極端G1接收選擇訊號SEL，並且閘極端G2接收控制訊號CRL。當閘極端G1接收為電壓0的選擇訊號SEL，記憶胞300為未被選取狀態；相反地，當閘極端G1接收為電壓Vcc的選擇訊號SEL，記憶胞300為被選取狀態。值得注意的，記憶體裝置100中僅能有一個記憶胞為被選取狀態，其餘的記憶胞皆為未被選取狀態。

圖4繪示本發明一實施例的記憶體裝置的多個記憶胞區塊的示意圖。請參照圖4，圖4中多個記憶胞區塊類似於圖1中多個記憶胞區塊。兩者不同之處僅在於，圖4的每一記憶胞區塊具有至少兩個記憶胞，然而相同於圖1，為易於描述，本實施例的每一記憶胞區塊具有兩個記憶胞。

以下將詳細說明本實施例每一記憶胞區塊中記憶胞相互連接的架構。以記憶胞區塊130為例，記憶胞區塊130具有記憶胞131及記憶胞132，記憶胞131中選擇電晶體311的第一端N11耦接記憶胞132中選擇電晶體312的第一端N12，以共同接收源極電壓Vs。記憶胞131中浮動閘極電晶體321的第四端N41以及記憶胞132中浮動閘極電晶體322的第四端N42皆耦接位元線BL。記憶胞區塊120及記憶胞區塊140中記憶胞相互連接的架構相同於記憶胞區塊130中記憶胞相互連接的架構，在此便不多贅述。

在本實施例中，記憶胞132為被選取狀態，其餘的記憶胞皆為未被選取狀態。因此，在記憶胞區塊130中，記憶胞131中選擇電晶體311的閘極端G11接收為電壓0的選擇訊號，記憶胞132中選擇電晶體312的閘極端G12接收為電壓Vcc的選擇訊號，源極電壓產生器110輸出為電壓V1的源極電壓Vs至記憶胞區塊130。且在記憶胞區塊120及記憶胞區塊140中，記憶胞121、記憶胞122、記憶胞141及記憶胞142中選擇電晶體的閘極端皆接收為電壓0的選擇訊號，源極電壓產生器110輸出為電壓V2的源極電壓Vs至記憶胞區塊120及記憶胞區塊140。

值得一提的，在本實施例中，記憶胞131中浮動閘極電晶體321的閘極端G21及記憶胞132中浮動閘極電晶體322的閘極端G22皆接收為電壓0的控制訊號。並且，記憶胞121、記憶胞122、記憶胞141及記憶胞142中浮動閘極電晶體的閘極端亦皆接收為電壓0的控制訊號。此外，在本實施例中，電壓V1的絕對值小於電壓V2的絕對值。

在一實施中，電壓V1為0伏特，電壓V2大於0伏特，使得未被選取的記憶胞（記憶胞121、記憶胞122、記憶胞141及記憶胞142）的Vgs小於0伏特，並且強烈關閉未被選取的記憶胞（記憶胞121、記憶胞122、記憶胞141及記憶胞142）。因此，在進行記憶體裝置的資料讀寫操作時，可減少記憶體裝置中的關斷電流Ioff，以改善被選取記憶胞的開啟電流Ion被累積的未被選取記憶胞的關斷電流Ioff干擾的狀況，亦改善臨界電壓邊限惡化的情形，而提升記憶體裝置的讀寫正確性。

請再次參照圖1，在一實施例中，當每一記憶胞區塊具有至少兩個記憶胞，源極電壓產生器110包括邏輯運算電路111，邏輯運算電路111針對記憶胞區塊120、記憶胞區塊130及記憶胞區塊140進行一邏輯運算，以產生源極電壓Vs。

圖5繪示本發明一實施例的邏輯運算電路的示意圖。請參照圖5，邏輯運算電路500包括多個反或閘及多個多工器。然而，在本實施中，僅以一個反或閘（反或閘510）及一個多工器（多工器520）為例。反或閘510耦接記憶胞區塊，多工器520耦接反或閘510。反或閘510接收每一記憶胞區塊中所有記憶胞的選擇訊號（在此以選擇訊號SEL1及選擇訊號SEL2為例），並輸出控制訊號CL至多工器520。多工器520依據控制訊號CL選擇輸出電壓V1或電壓V2至記憶胞區塊中所有記憶胞的源極端。

在本實施例中，邏輯運算可以為反或邏輯運算。然而，在另一實施例中，邏輯運算亦可為等效反或邏輯運算的邏輯運算，本發明並不加以限制。另，在本實施例中，電壓V1的絕對值小於電壓V2的絕對值。然而，在其他實施例中，邏輯運算為或邏輯運算時，電壓V1的絕對值可大於電壓V2的絕對值。此外，在本實施例中，多工器520可以是透過硬體描述語言（Hardware Description Language，HDL）或是其他任意本領域具通常知識者所熟知的數位電路的設計方式來進行設計，並且為本領域具有通常知識者所熟知的多工器。

特別是，圖5的邏輯運算電路可運用在圖4的記憶體裝置的多個記憶胞區塊，以針對圖4中多個記憶胞區塊進行邏輯運算，以產生源極電壓Vs。

值得一提的，本發明實施例的記憶體裝置可以為二維架構的快閃記憶體或為三維架構的快閃記憶體。以下請分別參照圖6至圖9，圖6及圖7繪示本發明一實施例的二維架構的記憶體裝置的示意圖。圖8及圖9繪示本發明一實施例的三維架構的記憶體裝置的示意圖。需特別注意，圖6至圖9繪示每一記憶胞區塊具有兩個記憶胞的記憶體裝置。

在圖6中，記憶體裝置600為二維架構的快閃記憶體。記憶體裝置600具有字元線WL1至WL6、位元線BL1至BL10、選擇訊號線GSL1至GSL6以及源極線SL1至SL3。字元線WL1、選擇訊號線GSL1、源極線SL1、選擇訊號線GSL2及字元線WL2依序縱向排列。源極電壓產生器110用以產生源極電壓Vs以驅動多條源極線SL1至SL3。在圖6中，位元線BL1與字元線WL1、選擇訊號線GSL1及源極線SL1的交錯位置上，可設置記憶胞，以及位元線BL1與源極線SL1、選擇訊號線GSL2及字元線WL2的交錯位置上，可設置另一記憶胞，此兩個記憶胞即構成記憶體裝置600中的一個記憶胞區塊，並藉由同一條源極線SL1接收源極電壓Vs。

在本實施例中，記憶體裝置600具有多個記憶胞區塊，所述多個記憶胞區塊的結構皆如上所述，在此便不多贅述。此外，在本實施例中，字元線、位元線、選擇訊號線及源極線的數量並不以圖6的記憶體裝置600中字元線、位元線、選擇訊號線及源極線的數量為限。

圖7為記憶體裝置600的側面示意圖，亦可為記憶體裝置100的側面示意圖。在圖7中，配置多個N型的重摻雜區（N+）作為記憶胞121中電晶體、記憶胞122中電晶體、記憶胞131中電晶體、記憶胞132中電晶體、記憶胞141中電晶體及記憶胞142中電晶體的源極與汲極。並且，利用圖5的邏輯運算電路500針對記憶胞區塊120、記憶胞區塊130及記憶胞區塊140進行一邏輯運算，以產生源極電壓Vs。具體而言，反或閘710、反或閘720及反或閘730分別耦接記憶胞區塊120、記憶胞區塊130及記憶胞區塊140，多工器712、多工器722及多工器732分別耦接反或閘710、反或閘720及反或閘730。反或閘710接收記憶胞121的選擇訊號SEL11及記憶胞122的選擇訊號SEL12並輸出控制訊號CS1，接著，多工器712依據控制訊號CS1以選擇輸出電壓V1或電壓V2至記憶胞區塊120中記憶胞121及記憶胞122的源極端。相同地，反或閘720接收記憶胞131的選擇訊號SEL21及記憶胞132的選擇訊號SEL22並輸出控制訊號CS2，接著，多工器722依據控制訊號CS2以選擇輸出電壓V1或電壓V2至記憶胞區塊130中記憶胞131及記憶胞132的源極端。反或閘730接收記憶胞141的選擇訊號SEL31及記憶胞142的選擇訊號SEL32並輸出控制訊號CS3，接著，多工器732依據控制訊號CS3以選擇輸出電壓V1或電壓V2至記憶胞區塊140中記憶胞141及記憶胞142的源極端。

在圖8中，記憶體裝置800為三維架構的快閃記憶體。記憶體裝置800具有字元線WL1至WL3、位元線BL1至BL5、多條選擇訊號線GSL（未示出）以及源極線SL1及SL2。源極電壓產生器110用以產生源極電壓Vs以驅動源極線SL1及SL2。相同於圖6，在圖8中，位元線與字元線、選擇訊號線及源極線的交錯位置上，可設置記憶胞。

在本實施例中，基於三維架構，字元線WL1至WL3可分別依據不同高度層級來進行配置。各字元線WL1、WL2、WL3並以水平方向進行延伸。位元線BL1至BL5則可與字元線WL1至WL3正交的方式來進行配置。此外，在本實施例中，字元線、位元線、選擇訊號線及源極線的數量並不以圖8的記憶體裝置800中字元線、位元線、選擇訊號線及源極線的數量為限。

圖9為記憶體裝置800的側面示意圖。在圖9中，位元線BL1位於位元線BL2的前側，此外，配置多個N型的重摻雜區（N+）作為記憶胞中電晶體的源極。電晶體的汲極通過垂直通道耦合到位元線。並且，利用圖5的邏輯運算電路500針對多個記憶胞區塊進行一邏輯運算，以產生源極電壓Vs。由於所述邏輯運算類似於圖7，在此便不多贅述。

圖10繪示本發明一實施例在記憶體裝置進行資料讀寫操作時，改善臨界電壓邊限惡化情況的差異圖。請參照圖10，在本實施例中，記憶體裝置通過源極偏置方法來減少關閉電流loff。詳細來說，在記憶體裝置尺寸變大的情況下，臨界電壓Vt的範圍會由寬度W變為寬度W’。因此，本發明實施例在記憶胞中選擇電晶體的閘極電壓Vg等於0伏特，源極電壓Vs大於0伏特的條件下，由於Vgs小於0伏特，臨界電壓Vt可以向左移動以增大過驅動（over-drive），也就是使寬度Won及寬度Woff分別變為寬度Won’及寬度Woff’，為更高的開啟電流Ion保留更多的餘量，並且大大壓制了關斷電流Ioff，以改善被選取記憶胞的開啟電流Ion被累積的未被選取記憶胞的關斷電流Ioff干擾的狀況，同時改善因尺寸變大而導致臨界電壓邊限惡化的情形，提升記憶體裝置的讀寫正確性。

綜上所述，本發明所提供的記憶體裝置及其操作方法藉由當記憶胞區塊中存在被選取狀態的記憶胞，選擇輸出第一電壓至所述記憶胞區塊中所有記憶胞的源極端；當記憶胞區塊中未存在被選取狀態的記憶胞，選擇輸出絕對值大於第一電壓的第二電壓至所述記憶胞區塊中所有記憶胞的源極端。如此一來，可壓制關閉電流的產生，以改善關斷電流干擾的狀況，並同時改善臨界電壓邊限惡化的情形，而提升記憶體裝置的讀寫正確性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、600、800:記憶體裝置

110:源極電壓產生器

111、500:邏輯運算電路

120、130、140:記憶胞區塊

121、122、131、132、141、142、300:記憶胞

200:操作方法

310、311、312:選擇電晶體

320、321、322:浮動閘極電晶體

510、710、720、730:反或閘

520、712、722、732:多工器

BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10:位元線

CRL、CS1、CS2、CS3:控制訊號

G1、G2、G11、G12、G21、G22:閘極端

GSL1、GSL2、GSL3、GSL4、GSL5、GSL6:選擇訊號線

Ioff:關斷電流

Ion:開啟電流

N1、N11、N12:第一端

N2:第二端

N3:第三端

N4、N41、N42:第四端

S220、S240:步驟

SEL、SEL1、SEL2、SEL11、SEL12、SEL21、SEL22、SEL31、SEL32:選擇訊號

SL1、SL2、SL3:源極線

V1、V2、Vcc:電壓

Vg:閘極電壓

Vs:源極電壓

Vt:臨界電壓

W、W’、Woff、Woff’、Won、Won’:寬度

WL1、WL2、WL3、WL4、WL5、WL6:字元線

圖1繪示本發明一實施例的記憶體裝置的示意圖。 圖2繪示本發明一實施例的記憶體裝置的操作方法的詳細流程圖。 圖3繪示本發明一實施例的記憶胞的示意圖。 圖4繪示本發明一實施例的記憶體裝置的多個記憶胞區塊的示意圖。 圖5繪示本發明一實施例的邏輯運算電路的示意圖。 圖6及圖7繪示本發明一實施例的二維架構的記憶體裝置的示意圖。 圖8及圖9繪示本發明一實施例的三維架構的記憶體裝置的示意圖。 圖10繪示本發明一實施例在記憶體裝置進行資料讀寫操作時，改善臨界電壓邊限惡化情況的差異圖。

200:操作方法

S220、S240:步驟

Claims (8)

1. 一種記憶體裝置，包括：多個記憶胞區塊，每一記憶胞區塊具有至少一個記憶胞；以及一源極電壓產生器，所述源極電壓產生器耦接所述多個記憶胞區塊，用以：依據每一所述記憶胞區塊中一記憶胞為被選取狀態，使所述記憶胞區塊的一源極電壓為一第一電壓，依據每一所述記憶胞區塊中所有記憶胞為未被選取狀態，使所述記憶胞區塊的所述源極電壓為一第二電壓，其中，所述第一電壓的絕對值小於所述第二電壓的絕對值，其中每一所述記憶胞區塊具有至少兩個記憶胞，所述源極電壓產生器包括一邏輯運算電路，其中該邏輯運算電路包括：多個反或閘，所述多個反或閘分別耦接所述多個記憶胞區塊，所述多個反或閘分別接收所述多個記憶胞區塊中所述至少兩個記憶胞的選擇訊號，並分別輸出多個控制訊號；以及多個多工器，分別耦接所述多個反或閘，所述多個多工器分別依據所述多個控制訊號選擇輸出所述第一電壓或所述第二電壓至所述多個記憶胞區塊中所述至少兩個記憶胞的源極端。
2. 如申請專利範圍第1項所述的記憶體裝置，其中所述邏輯運算電路針對所述多個記憶胞區塊進行一邏輯運算，以產生所 述源極電壓。
3. 如申請專利範圍第2項所述的記憶體裝置，其中該邏輯運算為反或邏輯運算。
4. 如申請專利範圍第2項所述的記憶體裝置，其中所述至少兩個記憶胞各自包括：一選擇電晶體，具有一第一端、一第二端及一第一閘極端，所述第一端接收所述源極電壓，所述第一閘極端接收所述選擇訊號；以及一浮動閘極電晶體，具有一第三端、一第四端及一第二閘極端，所述第三端耦接所述第二端，所述第四端耦接一位元線，所述第二閘極端接收一控制訊號。
5. 如申請專利範圍第4項所述的記憶體裝置，其中每一記憶胞區塊具有第一記憶胞及第二記憶胞，其中所述第一記憶胞中所述選擇電晶體的所述第一端耦接所述第二記憶胞中所述選擇電晶體的所述第一端，以共同接收所述源極電壓，其中所述第一記憶胞中所述浮動閘極電晶體的所述第四端以及所述第二記憶胞中所述浮動閘極電晶體的所述第四端皆耦接所述位元線。
6. 如申請專利範圍第1項所述的記憶體裝置，其中所述記憶體裝置為二維架構的快閃記憶體或為三維架構的快閃記憶體。
7. 一種記憶體裝置的操作方法，包括： 提供一源極電壓產生器以依據多個記憶胞區塊中每一記憶胞區塊中一記憶胞為被選取狀態，使所述記憶胞區塊的一源極電壓為一第一電壓；以及依據每一所述記憶胞區塊中所有記憶胞為未被選取狀態，使所述記憶胞區塊的所述源極電壓為一第二電壓，其中，所述第一電壓的絕對值小於所述第二電壓的絕對值，其中每一所述記憶胞區塊具有至少兩個記憶胞，且提供所述源極電壓產生器的步驟更包括提供一邏輯運算電路，其中提供所述邏輯運算電路的步驟更包括，提供多個反或閘以分別接收所述多個記憶胞區塊中所述至少兩個記憶胞的閘極電壓，並分別輸出多個控制訊號；以及提供多個多工器以分別依據所述多個控制訊號選擇輸出所述第一電壓或所述第二電壓至所述多個記憶胞區塊中所述至少兩個記憶胞的源極端。
8. 如申請專利範圍第7項所述的操作方法，其中提供所述邏輯運算電路的步驟更包括，提供所述邏輯運算電路以針對所述多個記憶胞區塊進行一邏輯運算，以產生所述源極電壓。

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