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TWI710114B - 製作半導體元件的方法與半導體元件 - Google Patents

製作半導體元件的方法與半導體元件 Download PDF

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TWI710114B
TWI710114B TW108130678A TW108130678A TWI710114B TW I710114 B TWI710114 B TW I710114B TW 108130678 A TW108130678 A TW 108130678A TW 108130678 A TW108130678 A TW 108130678A TW I710114 B TWI710114 B TW I710114B
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gate
recessed area
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Inventor
林孟漢
吳偉成
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台灣積體電路製造股份有限公司
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Abstract

提供了一種用於製作整合的半導體元件的方法，該整合的半導體元件包含形成在半導體基板的凹陷區域中的嵌入式快閃記憶體陣列，該方法包含在形成記憶體陣列的浮置和控制閘極堆疊之前，在閘極材料層上沉積保護層並在保護層上沉積自流平犧牲層，以產生實質上平坦的上表面。隨後將犧牲層蝕刻到移除犧牲層的深度，並仍在保護層上留下實質上平坦的面。隨後將光掩膜沉積在保護層上，並從閘極材料層蝕刻出閘極疊層。

Description

製作半導體元件的方法與半導體元件
本揭露是關於一種製作半導體元件的方法以及半導體元件。
與其他類型的固態非揮發性記憶體結構相比，快閃記憶體具有一些特定的優點和益處，例如改善的讀取、寫入和/或抹除速度、功耗、緊湊性、成本等相關。快閃記憶體通常用在高密度資料儲存元件中，用於相機、蜂巢式電話、錄音機、便攜式USB資料儲存元件(又稱為拇指驅動器或快閃驅動器)等中。通常，在此類應用中，在專用微晶片上製作快閃記憶體，隨後將快閃記憶體與包含適當處理器電路的另外一個或多個晶片一起耦合在單個封裝中，或者在用以電耦合的單獨封裝中。
具有嵌入式快閃記憶體的處理器是最近的發展趨勢。在此類元件中，快閃記憶體陣列與邏輯和控制電路系統一起在單個晶片上製作。該佈置往往用於微控制器單元(microcontroller units，MCU)(亦即，整合到單個晶片上的 小型電腦元件)中，該等微控制器單元通常被設計成重複執行有限數量的特定任務。MCU通常用於智能卡、無線通訊裝置、汽車控制單元等中。將記憶體與相關處理電路系統整合可以提高處理速度，同時減小封裝大小、功耗和成本。
本揭露之一些實施方式提供了一種製作半導體元件的方法，包含在半導體基板的非平面表面上形成保護層，在保護層上形成犧牲層，在犧牲層上形成表面，以及平坦化犧牲層的表面到足以移除犧牲層和移除一部分的保護層的深度。
本揭露之一些實施方式提供了一種製作半導體元件的方法包含在半導體基板中形成凹陷區域，在凹陷區域上形成用於記憶體陣列的浮動閘極和控制閘極的多層閘極材料，在凹陷區域中的閘極材料上形成保護層，平坦化保護層，在平坦化的保護層上形成蝕刻掩膜層，以及藉由蝕刻閘極材料在凹陷區域中形成閘極堆疊。
本揭露的另一些實施方式提供了一種製作半導體元件的方法，包含在半導體基板的凹陷區域中的閘極材料層的堆疊上形成保護層，在保護層上沉積犧牲層到足以在半導體基板上產生平坦化表面的深度，以及移除犧牲層到足以在保護層上產生實質上平坦的表面的深度。
本揭露之再一些實施方式提供一種半導體元件，包含半導體基板與快閃記憶體陣列。半導體基板包含凹 陷區域，凹陷區域具有中心部分與周邊部分。快閃記憶體陣列位於凹陷區域中，快閃記憶體陣列包含多個閘極堆疊，各閘極堆疊具有寬度，閘極堆疊的寬度在凹陷區域的中心部分與凹陷區域的周邊部分是均勻的。
100:元件
102:半導體基板
104:快閃記憶體陣列/記憶體陣列
106:處理器電路
108:電晶體
110:控制閘極
112:通道區
114:閘極介電質
115:隔離區
115a:淺溝槽隔離(STI)區域
116:源極區/汲極區
118:記憶體單元
120:控制閘極
122:通道區
124:閘極介電質
126:浮動閘極
128:抹除閘極介電質
130:抹除閘極
132:源極區
134:汲極區
136:選擇閘極
138:材料層
138a:介電層
140:凹陷區域
142:表面
144:表面
150:保護層
152:硬掩膜層
154:氧化物層
156:多晶矽層
158:介電層
160:多晶矽層
162:保護層
164:底部抗反射塗層
164a:部分
164b:部分
166:圖案化膜層
166a:部分
166b:部分
168:閘極堆疊
168a:閘極堆疊
168b:閘極堆疊
168c:閘極堆疊
170:保護帽
180:犧牲層
182:上表面
184:平坦化表面
186:圖案化膜層
188:底部抗反射塗層
190:介電層
192:保護性介電層
200:方法
202:步驟
204:步驟
206:步驟
208:步驟
210:步驟
212:步驟
214:步驟
216:步驟
218:步驟
220:步驟
222:步驟
224:步驟
240:方法
242:步驟
244:步驟
246:步驟
當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭露的各態樣。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了論述的清楚性，可以任意地增大或縮小各種特徵的尺寸。
第1圖是根據一個實施例的在製作期間具有嵌入式快閃記憶體(例如，微控制器單元)的半導體元件的一部分的示意性側剖視圖。
第2A圖至第2D圖是在製作製程的各個階段第1圖的半導體元件的示意性側面剖視圖，特別地圖示了在嵌入式記憶體陣列的控制閘極和浮動閘極形成期間的凹陷區域，並且圖示了由各種揭示的實施例解決的問題的根源。
第3A圖至第3F圖是在製作製程的各個階段第1圖的半導體元件的示意性側面剖視圖，圖示了根據一個實施例，第1圖的元件的控制閘極和浮動閘極的形成。特別地，第3A圖至第3F圖的製程從上面參考第2B圖描述的階段繼續，並且取代參考第2C圖至第2D圖描述的製程的部分。
第4圖和第5圖是流程圖，概述了根據各個實施例的製作方法，該製作方法與參考第2A圖至第2B圖和第3A圖至第3F圖描述的製程一致。
以下揭露內容提供了用於實施所提供標的的不同特徵的各種實施例或實例。以下描述了元件和佈置的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並且旨在為限制性的。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包含第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包含可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不表示所論述的各種實施例及/或配置之間的關係。
此外，在此可以使用空間相對術語，諸如「下方」、「以下」、「下部」、「上方」、「上部」等來簡化描述，以描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包含使用或操作中的裝置/元件的不同取向。設備可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。
在附圖中，一些元件用參考號後跟字母表示，例如「704a、704b」。在此類情況下，使用字母標記，其中字 母標記可在相應的描述中用於指代許多在其他方面類似或相同的要素中的特定要素或在許多在其他方面類似或相同的要素中的特定要素之間進行區分。在說明省略了來自參考的字母，並且僅藉由編號提及此類要素的情況下，則可以將此理解為對由該參考號所標識的任何或所有要素的總體參考，除非使用其他區別性語言。
除非上下文明確地進一步限制了範疇，否則對半導體基板的提及可以在其範疇內包含形成或沉積在基板上的任何元件。例如，提及平坦化半導體基板的表面可以指平坦化沉積或以其他方式形成在基板的實際基底材料上的一層或多層材料，包含例如多晶矽層、金屬層、介電層，或材料、層和/或元件的組合。
微控制器單元(microcontroller unit，MCU)通常包含多個分立元件，諸如中心處理單元(central processing unit，CPU)核心、靜態隨機存取記憶體(static random access memory，SRAM)陣列(或模組)、快閃記憶體模組、系統整合模組、定時器、類比數位轉換器(analog-to-digital converter，ADC)、通訊和網絡模組、電源管理模組等。該等元件中的每一個繼而包含多個被動和主動電子元件，諸如電阻器、電容器、電晶體和二極體。大量該等元件，特別是主動元件，是基於各種類型的金氧半導體場效應電晶體(metal-oxide semiconductor field effect transistors，MOSFET)或其變型。在MOSFET中，在源極端子與汲極端子 之間延伸的通道區中的導電性由該通道區中的電場控制，該電場由控制閘極與元件主體之間的電壓差產生。
第1圖是根據一個實施例，在半導體基板102上進行製作期間，元件100的一部分(例如，MCU)的示意側剖視圖。元件100包含具有嵌入式快閃記憶體陣列104的處理器，以及形成在半導體基板102上的其他處理器電路106。其他處理器電路106包含複數個電晶體108，電晶體108用於各種不同功能，但是出於本揭露的目的將被稱為邏輯電晶體，邏輯電晶體中的每一個包含由閘極介電質114與通道區隔離的控制閘極110。源極區/汲極區116形成在通道區112的相對端處。隔離區115使元件100的各種元件電隔離，以防止在操作期間不同元件之間的干擾。
快閃記憶體陣列104定位於凹陷區域140內，並由淺溝槽隔離(shallow trench isolation，STI)區域115a隔離。快閃記憶體陣列104包含複數個快閃記憶體單元118，快閃記憶體單元118在許多方面類似於邏輯電晶體108，每個快閃記憶體單元118具有控制閘極120、通道區122和閘極介電質124。然而，每個快閃記憶體單元118亦包含位於控制閘極120與閘極介電質124之間的浮動閘極126。在所示實施例中，抹除閘極介電質128位於每個浮動閘極126與對應的抹除閘極130之間。交替的源極區132和汲極區134在記憶體單元118之間交錯，使得每個記憶體單元與一側上的相鄰記憶體單元共享源極區132並且與相對側上的相鄰記憶體單元共享汲極區134。選擇閘極136定位於每個記憶體單元118的汲極區134與 控制閘極120和浮動閘極126之間。各種材料層138以總體輪廓圖示，該等材料層138不被用以作為元件100中的導體或半導體。該等層可以包含介電質、光阻劑覆蓋物、鈍化層、蝕刻終止層、間隔物等，並且包含介電層138a，介電層138a位於記憶體單元118的每個浮動閘極126與相應控制閘極120之間。
由於邏輯電晶體108和快閃記憶體單元118的結構相似性，它們將具有相似的高度，但記憶體單元的浮動閘極126和相應介電層138a的附加高度除外。此可能成問題，因為在製作製程中會有多處需要執行化學機械拋光(chemical mechanical polishing CMP)程序，以產生實質上平坦的表面以用於後續製程步驟。將邏輯電晶體108的控制閘極110減小到適當高度的CMP程序可能損壞記憶體單元118的較高控制閘極120。
一種解決方案是在凹陷區域140中形成記憶體陣列104，其中半導體基板102的在凹陷區域內的表面142相對於該基板的在凹陷區域外的表面144高度減小一定距離，該距離約等於浮動閘極126和介電層138a的總厚度。此在兩表面142、144之間的高度差又視為記憶體單元所在之記憶體陣列104的表面142與圍繞凹陷區域140之其他元件所形成的周邊區域之表面144之間的段差或是段差值。根據一個實施例，經由蝕刻程序形成凹陷區域140，在蝕刻程序中將半導體基板102的表面在預期的凹陷區域140上均勻地蝕刻到期望的深度，從而產生實質上平坦的表面142，後續在該實質上平坦的表面142上形成記憶體單元118。
根據一個替代實施例，在半導體基板102的在預期凹陷區域140外的表面上沉積或生長半導體材料層，從而將表面144升高到凹陷表面142上方的期望高度。為便於說明，本揭露中所提及凹陷區域140的形成包含導致所定義區域相對於周圍基板具有深度的任何製程，其中此深度約等於浮動閘極電晶體與不使用浮動閘極的MOSFET電晶體之間的高度差。
如上所述，邏輯電晶體108藉由在相應的通道區112上施加電場來操作，從而改變通道區的導電率。藉由在控制閘極110與半導體基板102之間施加電壓電位來產生電場。當存在具有選定極性的電場時，MOSFET可用以增大或減小導電率。通常，邏輯電路中的電晶體被設計為如開關一般起作用，從而回應於具有選定強度的電場而導通或關斷，並控制通道區中的電流流動。
在記憶體單元118中，在寫入操作期間，可以藉由施加寫入電壓至控制閘極120，同時在通道區122上施加電壓電位，而迫使電子隧穿閘極介電質124到達浮動閘極126，在浮動閘極126處電子可以無限地保持被捕集。若在浮動閘極126上捕集到足夠數量的電子，則該些電子可以阻擋由控制閘極120產生的電場，從而防止控制閘極起作用以改變通道區122中的導電性。因此，可以藉由在汲極區132和源極區134上施加電壓電位，同時向控制閘極120施加讀取電壓以產生電場，並測試通道區122中的電流來偵測電子的存在。通常，二元值(binary value)中的「1」是製作時和編程之前的快閃記憶體單元的默認設置，而若通道電流不受控制閘極120處的讀取 電壓的影響，則指示二元值為「0」。快閃記憶體單元118上的二元值0可以藉由施加足夠強大的抹除電壓到抹除閘極130而被抹除，即返回到1。此使得被捕集在與激勵的抹除閘極130相鄰的記憶體單元118的浮動閘極126上的電子隧穿穿過抹除閘極介電質128到達抹除閘極130。實際上，存在更多記憶體單元118與抹除閘極130相鄰，沿著垂直於第1圖的視圖的行延伸。在抹除操作期間，該些記憶體單元中的每一個皆被抹除，因此稱為快閃記憶體。
隨著技術的進步賦能更小且更緊湊的特徵，功率和電壓要求降低，同時提高了記憶體密度和速度。然而，隨著尺寸的減小而出現的問題是，閘極尺寸的非常小的變化可對效能具有逐漸增大的影響，因為相對於標稱閘極尺寸此類變化表示較大的變化。隨著技術節點降至低於65nm、40nm和28nm規模，此成為更大的問題。
第2A圖至第2D圖是在製作製程的各個階段的半導體基板102的示意性側面剖視圖，特別地圖示了在第1圖的元件100的快閃記憶體陣列104的控制閘極120和浮動閘極126形成期間的凹陷區域140。第2A圖至第2D圖中所示的圖，以及相應的描述僅是製作製程中的個別步驟，而非意欲提供關於製作製程總體的信息。
首先，如第2A圖所示，保護層150在半導體基板102的表面144上形成，並且可以包含複數個層的例如氧化矽、氮化矽等。在半導體基板102中形成隔離區115，並沉積硬掩膜層152。隨後，在各向異性(anisotropic)蝕刻製程中形 成凹陷區域140。在凹陷區域140內的基板表面142上形成氧化物層154，並在氧化物層154上生長多晶矽層156。氧化物層154和多晶矽層156包含最終將形成記憶體陣列104的閘極介電質124和浮動閘極126的材料。
前進到第2B圖中所示的階段，在半導體基板102上沉積介電層158，之後是多晶矽層160和保護層162。介電層158和多晶矽層160包含最終將形成記憶體陣列104的介電層138a和控制閘極120的材料，而保護層162將用介電層158和多晶矽層160圖案化以在閘極堆疊上形成保護帽，以在後續製程步驟期間保護控制閘極和浮動閘極。根據一個實施例，保護層162是硬掩膜材料，通常是氧化物、氮化物、無定形碳、此類材料的組合等。術語硬掩膜材料是指一個(或多個)層的材料，該一個(或多個)層的材料實質上抵抗在掩膜形成之後將採用的製程中的選定製程。掩膜得以抵抗在掩膜形成之後將採用的製程中的選定製程的特性是來自於硬掩膜材料的組成或是硬掩膜材料的組成與其厚度的協作。硬掩膜材料的厚度可以根據需求變化，而不應限定於本揭露中所提及的厚度範圍。於一些實施例中，硬掩膜材料可包含厚度為約400Å至約500Å的氮化矽(SiN)層、厚度為約1000Å至約1200Å的二氧化矽(SiO2)層，以及厚度為約700Å至約900Å的氮化矽層。於一些實施例中，硬掩膜材料包含厚度為約440Å的氮化矽層、厚度為約1100Å的二氧化矽層，以及厚度為約800Å的氮化矽層。於此些實施例中，硬掩膜材料中的這些材料層的總厚度約為2340Å，其大於凹陷區域140的深度，如凹陷區域140的深度 大於約300Å。這些層的厚度決定於如後第2D圖所示之蝕刻製程的蝕刻選擇性。於另一些實施例中，硬掩膜材料中的這些材料層的總厚度為約2100Å至約2600Å並大於凹陷區域140的深度，如凹陷區域140的深度大於約300Å。
在第2C圖中，在保護層162上施加底部抗反射塗層(bottom anti-reflection coating，BARC)164，之後是圖案化膜層166。圖案化膜層166將經圖案化以產生蝕刻掩膜，其中底部抗反射塗層164定位在基板與圖案化膜層之間，以防止在膜的圖案化期間由半導體基板102的表面的反射引起的對膜層的損壞。底部抗反射塗層164通常經由旋塗製程施加，而取決於圖案化膜的類型，圖案化膜層166可以經由幾種製程中的任何一種施加，包含例如沉積製程，諸如熱沉積或化學氣相沉積(chemical vapor deposition，CVD)。如第2C圖中所示，底部抗反射塗層164傾向於在凹陷區域140的邊緣的部分164b比在中心的部分164a中更厚地沉積。若藉由旋塗施加圖案化膜166，則在凹陷區域的邊緣的部分166b亦將可能比在凹陷區域的中間的部分166a中更厚。
最後轉向第2D圖，在圖案化膜層166的圖案化之後，執行蝕刻製程，從而產生複數個閘極堆疊168，每個閘極堆疊168具有保護帽170、控制閘極120和介電層138a。介電層158、多晶矽層160和保護層162的殘留物保留在凹陷區域140的周邊周圍。在執行額外的製程步驟(包含沉積另外的介電層)之後，在後續步驟中將閘極介電質124和浮動閘極126從它們的母層(氧化物層154、多晶矽層156)蝕刻出。
如第2D圖所示，凹陷區域140的中心附近的閘極堆疊168a比更靠近該區域邊緣的閘極堆疊168b更窄。此是由凹陷區域140的邊緣附近較厚的底部抗反射塗層部分164b和圖案化膜層部分166b引起的，如上面參考第2C圖所述。通常，底部抗反射塗層的材料被認為是共形的，並且由基板的表面特徵引起的厚度的小變化的影響可以忽略不計。隨著尺寸繼續下降，由基板的表面特徵引起的厚度的小變化的影響可能變成重大問題，特別是在低於例如65nm、40nm和28nm規模的技術節點處。此是因為控制閘極120和浮動閘極126的尺寸對元件的關鍵操作特徵具有直接影響，該些關鍵操作特徵為諸如讀取速度和寫入速度、編程及抹除狀態電壓和電流，以及功耗等。
為了利用凹陷區域140的邊緣附近的記憶體單元118(見第1圖)，可以修改整個記憶體陣列104(見第1圖)的操作參數，以確保資料不會因為凹陷區域的邊緣附近的記憶體單元未正確寫入或抹除而丟失或損壞。以該方式修改整個記憶體單元的操作參數可能導致整個陣列的效能低於最優。一種替代方案是使離凹陷區域140的邊緣最近的單元保持無效，或使邊緣區域留空，但此將導致容量損失。若元件的所有記憶體單元都在單個陣列中，則減小的總容量可以是最小的，但是許多MCU元件被設計為將較小的記憶體陣列放置在將使用它們的電路附近，以提高吞吐速度。在此類元件中，較小的記憶體陣列位於元件上的多個位置處。因此，邊緣區域的總面積遠大於單個陣列中的總面積，因此損失的容量亦大得多。
發明人認識到，若底部抗反射塗層沉積在實質上平坦的表面上，則可以消除該問題。然而，在第2B圖中所示的處理階段處平坦化表面是有問題的。CMP製程將具有在凹陷區域140上產生凹陷的趨勢，並且其他平坦化製程不適用或者將需要許多額外的製程步驟。
以下參考第3A圖至第3F圖描述的實施例減少或消除了上述底部抗反射塗層厚度變化和相關的閘極均勻性變化。第3A圖至第3F圖是根據一個實施例的在製作製程的各個階段的半導體基板102的示意性側面剖視圖，圖示了第1圖的元件100的記憶體陣列104的控制閘極120和浮動閘極126的形成。特別地，第3A圖至第3F圖的製程從參考第2B圖描述的階段繼續，並且替代後續第2C圖至第2D圖描述的製程的部分。因此，從第2B圖的階段行進，第3A圖圖示了在保護層162上沉積犧牲層180。根據本揭露的實施例，犧牲層180是以旋塗製程施加的光阻劑層，具有足以完全填充凹陷區域140上的保護層162中的凹陷的厚度。犧牲層180是自流平(self-leveling)的，意味著當犧牲層180被施加時，其上表面182是在不需要進一步處理的情況下實質上平坦的。於本揭露的一些實施例中，每次旋塗製程所施加的犧牲層180的厚度為約1000Å。每次旋塗製程所施加的犧牲層180的厚度不限於約1000Å，如每次旋塗製程可大於約1000Å的厚度。犧牲層180不限於光阻劑層，在本揭露的其他實施例中，犧牲層180可以為其他的流動性材料。進一步地說，犧牲層180的流動性材料不限於由旋塗 製程所施加，在其他的實施例中，亦可使用其他的適當製程來施加流動性材料。
如第3B圖所示，執行非選擇性蝕刻製程，將基板的表面回蝕到保護層162，同時完全移除犧牲層180。蝕刻製程的化學性質經選擇為使得犧牲層180和保護層162的蝕刻速率實質上相等。因此，蝕刻製程在基板的表面上均勻地進行，在保護層162的表面上留下平坦化的面184。隨後在保護層162的平坦化表面184上以均勻的厚度沉積圖案化膜層186和底部抗反射塗層188。底部抗反射塗層188通常是適當的流動性材料且透過旋塗製程製作，而圖案化膜層186則是透過適當的製程，如第2A圖至第2D圖所示之化學氣相沉積所製作。於本揭露之一些實施例中，上表面182為實質上平坦的，此處所指的「實質上」是指上表面為足夠平坦使得後續製作圖案化膜層186和底部抗反射塗層188時，兩者的厚度變化可以縮小，導致製作控制閘極時，如前所述，控制閘極可以具有均勻的寬度。
其他的製程亦可用以移除犧牲層180以及部分移除保護層162。保護層162在經由蝕刻移除犧牲層180及部分的保護層162之後所保留的部分決定於所選用的蝕刻製程。於一些實施例中，蝕刻製程移除部分的保護層162並保留部分的保護層162，保護層162保留的部分的深度為約1500Å至約2000Å。根據本揭露所述的實施例，透過旋塗製程施加犧牲層180並移除犧牲層180以及部份的保護層162可以提升底部抗反射塗層188沉積跨越快閃記憶體陣列104(見第1圖)之中心區域與周邊區域的均勻性。底部抗反射塗層188的均勻性使得 所製作的閘極堆疊168c(見第3C圖)在快閃記憶體陣列104(見第1圖)之中心區域與周邊區域具有均勻的寬度。
根據一個實施例，犧牲層180的蝕刻直接在沉積之後進行，並且若必要時，平坦化犧牲層180，而沒有任何中間製程步驟。根據另一實施例，在犧牲層180的沉積與其隨後在蝕刻製程中的移除之間可執行一個或多個製程步驟。該些中間製程步驟可以包含與記憶體陣列104的形成無關的處理。
行進至第3C圖，將圖案化膜層188圖案化以形成蝕刻掩膜，並且蝕刻保護性層162、多晶矽層160和介電層158以形成閘極堆疊168c。與第2D圖的閘極堆疊168a和168b相比，歸因於底部抗反射塗層188和圖案化膜層186的均勻厚度，第3C圖的閘極堆疊168c在厚度方面實質上相等，底部抗反射塗層188和圖案化膜層186的均勻厚度繼而導致保護層162的平坦化表面184。
第3D圖至第3E圖是半導體基板102的示意性側面剖視圖，圖示了凹陷區域140的一小部分，並且圖示了經歷記憶體陣列的閘極堆疊168實質上完成的階段的製作製程。在第3D圖中，在閘極堆疊168上沉積一個或多個介電層190。在第3E圖中，在將閘極堆疊168用作自對準掩膜(self-aligned mask)的蝕刻製程中形成浮動閘極126和閘極介電質124。最後，在第3F圖中，在閘極堆疊168上形成氧化物並進行蝕刻以在閘極堆疊168的側面上留下保護性介電層192。
第4圖和第5圖是流程圖，概述了根據各個實施例的製作方法，製作方法與上面參考第2A圖至第2B圖和第3A圖至第3F圖描述的製程一致。
第4圖概述了根據一個實施例的方法200，在該方法中，在步驟202處，在半導體基板102中形成凹陷區域140。在步驟204中，在半導體基板102的凹陷區域140內上形成第一介電層154，並且在步驟206中在第一介電層154上形成第一多晶矽層156。在步驟208中，在第一多晶矽層156上形成第二介電層158，之後在步驟210中在第二介電層158上形成第二多晶矽層160。在步驟212中，在第二多晶矽層160上形成保護層162。在步驟214中，在保護層162上形成犧牲層180，犧牲層180可自流平以形成平坦的上表面182。在步驟216中，在非選擇性蝕刻製程中，將犧牲層180與保護層162的一部分一起移除，並維持保護層162的平坦表面184。在相應的步驟218和220中，在保護層162上沉積圖案化膜層186以及底部抗反射塗層188，並且在步驟222中對圖案化膜層186進行圖案化。最後，在步驟224中，在蝕刻製程中定義由圖案化膜層186調節的複數個控制閘極120。
第5圖是流程圖，概述了根據另一實施例的用於在製作過程中提供平坦化表面的方法240。在步驟242中，在半導體基板的非平坦表面上沉積保護層162。在步驟244中，在保護層162上形成自流平的犧牲層180，從而形成平坦的上表面182。在步驟246中，執行非選擇性蝕刻製程，其中移除 整個犧牲層180和保護層162的一部分，並保留保護層162的剩餘部分的平坦化表面184。
在此圖示和描述的實施例提供了對用於製作包含嵌入式快閃記憶體陣列的微電子元件的製程的改善。根據各種實施例，在將記憶體陣列的控制和浮動閘極堆疊定義在半導體基板上的凹陷區域中之前，在基板上在將要形成閘極堆疊的材料層上提供平坦表面，以用於以均勻厚度沉積抗反射塗層和圖案化膜層。此為有益的，因為抗反射塗層在沉積在非平面表面上時具有厚度變化的趨勢，此繼而可導致控制閘極尺寸和浮動閘極尺寸的不均勻性。控制閘極和浮動閘極的尺寸對記憶體元件的關鍵操作特徵具有直接影響，該些關鍵操作特徵為諸如讀取度、寫入度和抹除速度，編程及抹除狀態電壓和電流位凖、功耗等。若閘極尺寸在記憶體陣列內變化，則典型的實踐是基於最弱單元的操作特徵來操作整個陣列。因此，尺寸的顯著變化是問題，因為即使陣列中的一小部分單元需要更高的電壓和/或更長的讀取和寫入時間，整個陣列亦在相同的位凖下操作，從而導致整個陣列的效率和速度的損失。藉由提供平坦表面，減少或消除了記憶體陣列的閘極尺寸的不均勻性。此繼而導致陣列具有更高的整體速度和效率。
根據一個實施例，改善包含在半導體基板的非平坦表面上(特別是例如在半導體基板的凹陷區域上，將在該凹陷區域中形成嵌入式記憶體陣列)形成保護層。隨後在保護層上沉積犧牲層達到某一深度，該深度足以允許在犧牲層上形成 實質上平坦的表面。隨後將犧牲層蝕刻到移除犧牲層的深度並留下在保護層中形成的平坦表面。
根據另一實施例，該方法包含在半導體基板中形成凹陷區域，以及在凹陷區域上的層中形成用於記憶體陣列的複數個浮動閘極和控制閘極的閘極材料。隨後在凹陷區域中的閘極材料上形成保護層，並平坦化該保護層以改善閘極尺寸的均勻性。在平坦化的保護層上形成蝕刻掩膜，並且藉由蝕刻閘極材料在凹陷區域中形成記憶體陣列的閘極疊層。根據一個實施例，平坦化該保護層包含在該保護層上沉積自流平犧牲層以產生實質上平坦的表面，隨後以均勻的速率蝕刻該表面達到足以移除該犧牲層的深度，此導致在保護層上的平坦表面。
根據另一實施例，該方法包含在半導體基板的凹陷區域中的閘極材料層堆疊上形成保護層。隨後在保護層上沉積自流平犧牲層到足以產生半導體基板的平坦化表面的深度，並且以均勻的速率回蝕該犧牲層到足以在保護層上產生實質上平坦的表面的深度。
本揭露之一些實施方式提供了一種製作半導體元件的方法，包含在半導體基板的非平面表面上形成保護層，在保護層上形成犧牲層，在犧牲層上形成表面，以及平坦化犧牲層的表面到足以移除犧牲層和移除一部分的保護層的深度。
於一些實施例中，平坦化犧性層的表面到足以移除犧牲層和移除一部分的保護層的深度的步驟包含蝕刻犧牲層的表面以完全地移除犧牲層以及部分地移除保護層。
於一些實施例中，犧牲層包含光阻劑材料，且其中在保護層上形成犧牲層和在犧牲層上形成表面的步驟包含將自流平材料旋塗到半導體基板上。
於一些實施例中，在半導體基板的非平坦表面上形成保護層包含在半導體基板的凹陷區域上形成保護層。
於一些實施例中，方法包含在形成保護層之前，在凹陷區域上形成用於記憶體陣列的浮動閘極和控制閘極的多層材料，以及在凹陷區域上形成用於複數個抹除閘極的多層材料。
於一些實施例中，在凹陷區域上形成用於浮動閘極和控制閘極的多層材料包含在半導體基板上形成第一介電層、在第一介電層上形成第一多晶矽層、在第一介電層上形成第二介電層，以及在第二介電層上形成第二多晶矽層。
本揭露之一些實施方式提供了一種製作半導體元件的方法包含在半導體基板中形成凹陷區域，在凹陷區域上形成用於記憶體陣列的浮動閘極和控制閘極的多層閘極材料，在凹陷區域中的閘極材料上形成保護層，平坦化保護層，在平坦化的保護層上形成蝕刻掩膜層，以及藉由蝕刻閘極材料在凹陷區域中形成閘極堆疊。
於一些實施例中，平坦化保護層包含在保護層上沉積犧牲層，平坦化犧牲層，以及在平坦化犧牲層之後，在凹陷區域上以均勻的速率蝕刻犧牲層的平坦化表面到足以在保護層上留下平坦化表面的深度。
於一些實施例中，蝕刻犧牲層的平坦化表面到足以在保護層上留下平坦化表面的深度包含蝕刻犧牲層的平坦化表面到足以完全移除犧牲層的一深度。
於一些實施例中，在保護層上沉積犧牲層和平坦化犧牲層一起包含在保護層上沉積自流平犧牲層。
於一些實施例中，保護層上沉積自流平犧牲層包含使用旋塗製程來沉積自流平犧牲層。
於一些實施例中，蝕刻犧牲層的平坦化表面包含在沉積並平坦化犧牲層之後直接蝕刻犧牲層的平坦化表面，而沒有中間製程步驟。
於一些實施例中，在平坦化的保護層上形成蝕刻掩膜層包含在平坦化的保護層上形成抗反射塗層，以及在抗反射塗層上形成蝕刻掩膜層。
於一些實施例中，形成用於浮動閘極和控制閘極的閘極材料包含在凹陷區域上沉積閘極介電層，在閘極介電層上沉積第一多晶矽層，在第一多晶矽層上沉積閘極間介電層，以及在閘極間介電層上沉積第二多晶矽層。
於一些實施例中，在凹陷區域中形成閘極堆疊包含以與閘極圖案對應的圖案來圖案化蝕刻掩膜層，以及使用圖案化的蝕刻掩膜層蝕刻閘極間介電層和第二多晶矽層。
本揭露的另一些實施方式提供了一種製作半導體元件的方法，包含在半導體基板的凹陷區域中的閘極材料層的堆疊上形成保護層，在保護層上沉積犧牲層到足以在半 導體基板上產生平坦化表面的深度，以及移除犧牲層到足以在保護層上產生實質上平坦的表面的深度。
於一些實施例中，形成保護層包含形成包含無定形碳、氧化物和氮化物中的一種或多種的層。
於一些實施例中，沉積犧牲層包含旋塗一光阻劑材料層到半導體基板上。
於一些實施例中，在半導體基板的凹陷區域中的閘極材料層堆疊上形成保護層包含在閘極材料層堆疊上形成保護層，閘極材料層堆疊包含第一介電層、第一多晶矽層、第二介電層和第二多晶矽層。
於一些實施例中，方法更包含在移除犧牲層之後，從閘極材料層堆疊和保護層形成閘極堆疊。
本揭露之再一些實施方式提供一種半導體元件，包含半導體基板與快閃記憶體陣列。半導體基板包含凹陷區域，凹陷區域具有中心部分與周邊部分。快閃記憶體陣列位於凹陷區域中，快閃記憶體陣列包含多個閘極堆疊，各閘極堆疊具有寬度，閘極堆疊的寬度在凹陷區域的中心部分與凹陷區域的周邊部分是均勻的。
於一些實施例中，各閘極堆疊包含設置於半導體基板的凹陷區域上的浮動閘極、設置於浮動閘極上的控制閘極，以及設置於浮動閘極上的保護蓋層。
於一些實施例中，保護蓋層的深度為約1500Å至約2000Å。
在請求項中使用序數，亦即，第一、第二、第三等，亦即以便清楚地區分主張保護的元件或其特徵等。序數可以任意分配，或者簡單地按照引入元件的順序分配。使用此類數字並不表示任何其他關係，諸如操作順序、此類元件的相對位置等。此外，用於指代請求項中的元件的序數不應被假定為與說明書中用於指代讀出該請求項的揭示實施例的元件的編號相關，亦不應與在無關的請求項中用以指定類似的元件或特徵的編號相關。
儘管請求項中記載的方法和製程步驟可以按照與說明書中揭示和描述的步驟順序相對應的順序呈現，但是除非明確指出，否則在說明書或請求項中呈現步驟的順序不限制可以執行步驟的順序。
本揭露的摘要是作為根據一個實施例對本發明的一些原理的簡要概述而提供的，而不意欲作為對其任何實施例的完整或確定的描述，亦不應依賴於定義在說明書或申請專利範圍中使用的術語。摘要不限制申請專利範圍的範疇。
先前概述了若干實施例的特徵，使得本領域技藝人士可以更好地理解本揭露的各態樣。本領域技藝人士應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現與本文介紹的實施例相同的優點。本領域技藝人士亦應當認識到，此類等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。
100:元件
102:半導體基板
104:快閃記憶體陣列/記憶體陣列
106:處理器電路
108:電晶體
110:控制閘極
112:通道區
114:閘極介電質
115a:淺溝槽隔離(STI)區域
116:源極區/汲極區
118:記憶體單元
120:控制閘極
122:通道區
124:閘極介電質
126:浮動閘極
128:抹除閘極介電質
130:抹除閘極
132:源極區
134:汲極區
136:選擇閘極
138:材料層
138a:介電層
140:凹陷區域
142:表面
144:表面

Claims (8)

  1. 一種製作半導體元件的方法，包含：在一半導體基板的一凹陷區域上形成用於浮動閘極和控制閘極的多層閘極材料；在該些閘極材料上形成一保護層；在該保護層上形成一犧牲層；在該犧牲層上形成一表面；平坦化該犧牲層的該表面到足以移除該犧牲層和移除一部分的該保護層的一深度；以及蝕刻該凹陷區域中平坦化的該保護層和該些閘極材料以形成等寬的複數個閘極堆疊。
  2. 如請求項1所述之製作半導體元件的方法，其中該犧牲層包含一光阻劑材料，且其中在該保護層上形成一犧牲層和在該犧牲層上形成一表面的步驟包含將一自流平材料旋塗到該半導體基板上。
  3. 一種製作半導體元件的方法，包含：在一半導體基板中形成一凹陷區域；在該凹陷區域上形成用於一記憶體陣列的複數個浮動閘極和複數個控制閘極的多層閘極材料；在該凹陷區域中的該些閘極材料上形成一保護層；平坦化該保護層；在該平坦化的保護層上形成一蝕刻掩膜層；以及 藉由蝕刻該些閘極材料在該凹陷區域中形成複數個閘極堆疊。
  4. 如請求項3所述之製作半導體元件的方法，其中平坦化該保護層包含：在該保護層上沉積一犧牲層；平坦化該犧牲層；以及在平坦化該犧牲層之後，在該凹陷區域上以一均勻的速率蝕刻該犧牲層的該平坦化表面到足以在該保護層上留下一平坦化表面的一深度。
  5. 如請求項4所述之製作半導體元件的方法，其中在該保護層上沉積一犧牲層和平坦化該犧牲層一起包含在該保護層上沉積一自流平犧牲層。
  6. 如請求項5所述之製作半導體元件的方法，其中在該保護層上沉積一自流平犧牲層包含使用一旋塗製程來沉積一自流平犧牲層。
  7. 如請求項4所述之製作半導體元件的方法，其中蝕刻該犧牲層的該平坦化表面包含在沉積並平坦化該犧牲層之後直接蝕刻該犧牲層的該平坦化表面，而沒有中間製程步驟。
  8. 一種半導體元件，包含： 一半導體基板，包含一凹陷區域，該凹陷區域具有一中心部分與一周邊部分；以及一快閃記憶體陣列於該凹陷區域中，該快閃記憶體陣列包含複數個閘極堆疊，各該閘極堆疊具有垂直於堆疊方向的寬度，該些閘極堆疊的寬度在該凹陷區域的該中心部分與該凹陷區域的該周邊部分是均勻的。
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