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TWI707460B - 具有多層堆疊結構的三維記憶體元件及其形成方法 - Google Patents

具有多層堆疊結構的三維記憶體元件及其形成方法 Download PDF

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TWI707460B
TWI707460B TW108139185A TW108139185A TWI707460B TW I707460 B TWI707460 B TW I707460B TW 108139185 A TW108139185 A TW 108139185A TW 108139185 A TW108139185 A TW 108139185A TW I707460 B TWI707460 B TW I707460B
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宏斌 朱
唐娟
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大陸商長江存儲科技有限責任公司
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Abstract

一種3D記憶體元件，包括基底、基底上的交替堆疊層和豎直地延伸穿過交替堆疊層的阻擋結構。交替堆疊層包括(i)具有至少被阻擋結構橫向包圍的複數個成對介電質層的交替介電質堆疊層，以及(ii)具有複數個導體/介電質層對的交替導體/介電質堆疊層。3D記憶體元件還包括均豎直地延伸穿過交替導體/介電質堆疊層的通道結構和源極結構以及豎直地延伸穿過交替介電質堆疊層的接觸結構。源極結構沿相應側壁包括至少一個錯開部分。

Description

具有多層堆疊結構的三維記憶體元件及其形成方法
本揭露關於記憶體元件的技術領域，特別是關於一種三維(3D)記憶體元件以及用於形成3D記憶體元件的方法。
通過改進製程技術、電路設計、程式設計演算法和製作方法，使平面存儲單元縮小到了更小的尺寸。但是，隨著記憶體單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。結果，平面記憶體單元的儲存密度接近上限。
3D儲存架構能夠解決平面記憶體單元中的密度限制。3D儲存架構包括記憶體陣列以及用於控制去往和來自記憶體陣列的訊號的週邊元件。
提供了具有多堆疊結構的3D記憶體元件以及用於形成3D記憶體元件的方法的實施例。
在一個示例中，一種3D記憶體元件包括基底、基底上的交替堆疊層和豎直地延伸穿過交替堆疊層的阻擋結構。交替堆疊層包括(i)包括至少被阻擋 結構橫向包圍的複數個成對介電質層的交替介電質堆疊層，以及(ii)包括複數個導體/介電質層對的交替導體/介電質堆疊層。在一些實施例中，3D記憶體元件還包括均豎直地延伸穿過交替導體/介電質堆疊層的通道結構和源極結構以及豎直地延伸穿過交替介電質堆疊層的接觸結構。源極結構沿相應側壁包括至少一個錯開部分。
在另一示例中，一種用於形成3D記憶體元件的方法包括下述操作。首先，在基底上形成包括複數個成對介電質層的第一介電質堆疊，些成對介電質層中的每者具有第一介電質層和不同於第一介電質層的第二介電質層。形成豎直地延伸穿過第一介電質堆疊的第一縫隙開口部分。縫隙犧牲部分處於第一縫隙開口部分中。在第一介電質堆疊上形成包括另一複數個成對介電質層的第二介電質堆疊，另一複數個成對介電質層中的每者包括另一第一介電質層和不同於另一第一介電質層的另一第二介電質層。此外，形成豎直地延伸穿過第二介電質堆疊的第二縫隙開口部分，第二縫隙開口部分暴露縫隙犧牲部分。去除縫隙犧牲部分，第一縫隙開口部分和第二縫隙開口部分形成了縫隙開口。此外，在縫隙開口中形成源極結構。
在另一示例中，一種用於形成3D記憶體元件的方法包括下述操作。首先，在基底上形成包括複數個成對介電質層的第一介電質堆疊，些成對介電質層中的每者具有第一介電質層和不同於第一介電質層的第二介電質層。形成均豎直地延伸穿過第一介電質堆疊的通道犧牲部分、縫隙犧牲部分、第一接觸部分和阻擋犧牲部分。第一阻擋部分包圍第一接觸部分以及第一介電質堆疊的內側部分。在第一介電質堆疊上形成包括另一複數個成對介電質層的第二介電質堆疊，另一複數個成對介電質層中的每者具有另一第一介電質層和不同於另一第一介電質層的另一第二介電質層。形成均豎直地延伸穿過第一介電質堆疊的另一通道犧牲部分、另一縫隙犧牲部分、第二接觸部分和另一阻擋犧牲部分。 此外，採用通道結構代替通道犧牲部分和另一通道犧牲部分，採用源極結構代替縫隙犧牲部分和另一縫隙犧牲部分，並且採用阻擋結構代替阻擋犧牲部分和另一阻擋犧牲部分。
100:3D記憶體元件
102:基底
104:外側部分
106:內側部分
108:阻擋結構
110:通道結構
111:導電插塞
112-1:元件
112-2:介電質核心
113:汲極結構
114:導體層
116:第一介電質層
118:源極結構
118-1:絕緣間隔部
118-2:源極觸點
119:摻雜區
120:堆疊層結構
120-1:第一記憶體堆疊
120-2:第二記憶體堆疊
122:接觸結構
124:介電質層
126:第二介電質層
202:基底
204、204-1:外側部分
206、206-1、206-2:內側部分
208:阻擋結構
210:通道結構
211:導電插塞
212-1:複合層
212-2:介電質核心
213:汲極結構
214:導體層
216:第一介電質層
218:源極結構
218-1:絕緣間隔部
218-2:源極觸點
219:摻雜區
220:堆疊層結構
220-1:第一介電質堆疊
220-2:第二介電質堆疊
222:接觸結構
222-1:第一接觸部分
224:介電質層
226:第二介電質層
228:阻擋開口
228-1:第一阻擋開口部分
228-2:第二阻擋開口部分
230:通道孔
230-1:第一通道孔部分
230-2:第二通道孔部分
234:縫隙結構
234-1:第一縫隙開口部分
234-2:第二縫隙開口部分
236-1、236-2:第一介電質層
238:阻擋犧牲結構
238-1:第一阻擋犧牲部分
240:通道犧牲結構
240-1:第一通道犧牲部分
244:縫隙犧牲結構
244-1:第一縫隙犧牲部分
246-1、246-2:第二介電質層
250、250-3:蝕刻遮罩
250-1、250-2:蝕刻遮罩部分
252-1:第一接觸開口部分
252-2:第二接觸開口部分
300:製作方法
302、304、306、308、310、312、314、316:操作
318、320、322、324、326、328:操作
被併入本文並形成說明書的部分的圖式例示了本揭露的實施例並與說明書一起進一步用以解釋本揭露的原理，並使相關領域的通常知識者能夠做出和使用本揭露。
第1圖示出了根據本揭露的一些實施例的具有多堆疊結構的示例性3D記憶體元件的截面圖。
第2A圖-第2K圖示出了根據本揭露的一些實施例的處於示例性製作方法的各個階段的具有多堆疊的3D記憶體元件的截面圖。
第3A圖-第3C圖示出了根據本揭露的一些實施例的用於形成具有多堆疊結構的3D記憶體元件的示例性製作方法的流程圖。 將參考圖式描述本揭露的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於範例性目的而進行的。相關領域中的通常知識者將認識到，可以使用其它配置和佈置而不脫離本揭露的精神和範圍。對相關領域的通常知識者顯而易見的是，本揭露還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「範例性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性， 但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域通常知識者的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如：至少部分取決於上下文。本文中使用的術語「一個或複數個」可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「該」的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語「基於」理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，其同樣至少部分地取決於上下文。
如本文使用的，術語「額定/額定地」是指在產品或過程的設計階段期間設置的用於部件或過程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「大約」代表可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的數值。基於特定技術節點，術語「大約」可以代表定量的數值，例如在數值的10%-30%(例如：值的±10%、±20%或±30%)內變化。
如本文使用的，階梯結構是指一組表面，其包括至少兩個水準表面(例如，沿x-y平面)和至少兩個(例如，第一和第二)垂直表面(例如，沿z軸)，從而使每個水準表面鄰接至從該水準表面的第一邊緣向上延伸的第一垂直表面，並且鄰接至從該水準表面的第二邊緣向下延伸的第二垂直表面。「臺階」或「階梯」是指一組鄰接表面的高度上的豎直變換。在本揭露中，術語「階梯」和術語「臺階」是指階梯結構的一個層級，並且可互換使用。在本揭露中，水 平方向可以指平行於基底(例如，提供用於形成位於其上的結構的製作平臺的基底)的頂表面的方向(例如，x軸或y軸)，並且垂直方向可以指垂直於該結構的頂表面的方向(例如，z軸)。
在各種電子產品中廣泛使用的NAND快閃記憶體元件是非揮發性的、低重量的，具有低功耗和良好性能。當前，平面NAND快閃記憶體元件已經達到了其儲存極限。為了進一步提高儲存容量並且降低每位元的儲存成本，已經提出了3D NAND記憶體元件。習知的3D NAND記憶體元件往往包括複數個儲存塊。相鄰的儲存塊往往被閘縫隙(gate line slit,GLS)隔開，陣列共用源極(ACS)形成於該閘縫隙中。在形成習知的3D NAND記憶體元件的製作方法中，往往通過蝕刻穿過導體/介電質層對的整個堆疊層而形成GLS。
隨著對更高儲存容量的需求，提出了具有多堆疊結構的3D NAND記憶體元件。與習知的3D NAND記憶體元件相比較，具有多堆疊結構的3D NAND記憶體元件往往沿垂直方向具有更多的層級(或導體/介電質層對)。由於提高的層級數量的原因，習知的用以形成GLS的蝕刻方法變得有挑戰性。例如，可能形成具有不希望出現的高深寬比的GLS。由於沿垂直方向的更高數量的導體/介電質層對的原因，元件材料也可能變得難以完全去除。還可能影響3D NAND記憶體元件的性能。
本揭露提供了一種具有多堆疊結構的3D記憶體元件(例如，3D NAND記憶體元件)以及用於形成該3D記憶體元件的方法。該3D記憶體元件具有在該3D記憶體元件中豎直延伸的縫隙開口(例如，GLS)。在該縫隙開口中形成源極結構(例如，ACS)。可以通過依次沉積複數個介電質堆疊來形成3D記憶體元件，並且可以通過在每個介電質堆疊中形成縫隙開口部分並且將縫隙開口部分接頭連接而形成縫隙開口。之後，可以將源極結構形成在該縫隙開口中。錯開部分可以形成在縫隙開口部分之間，例如，形成在相鄰堆疊的介面處並且 沿縫隙開口的側壁。因而，縫隙開口和源極結構的形成可以更少地受沿垂直方向的層級數量的影響。
在本揭露中，還可以通過形成該縫隙開口的相同蝕刻製程來形成其他結構，從而(例如)減少製作步驟和/或圖案化遮罩的數量。在一些實施例中，可以通過形成該縫隙開口的相同蝕刻製程來形成用於形成通道結構的通道孔。在一些實施例中，通過形成該縫隙開口的相同蝕刻製程來形成用於形成接觸結構(例如，貫穿陣列觸點或TAC)的接觸開口和用於形成圍繞TAC的阻擋結構的阻擋開口。可以在預期製作階段在縫隙開口、通道孔和阻擋開口中形成以及去除相應的犧牲結構，以便形成接觸結構、阻擋結構、源極結構和通道結構。為了進一步減少製作步驟，導電材料用於形成犧牲結構，從而能夠在無需將任何犧牲結構形成在接觸開口中的情況下形成接觸結構。能夠改進3D記憶體元件的製作。
第1圖示出了根據一些實施例的具有多堆疊結構的示例性3D記憶體元件100的截面圖。如第1圖所示，3D記憶體元件100可以包括基底102以及處於基底102之上的堆疊層結構120。堆疊層結構120可以是包括第一記憶體堆疊120-1和第二記憶體堆疊120-2的交替堆疊層。3D記憶體元件100可以包括豎直地延伸穿過堆疊層結構120的阻擋結構108，其沿橫向將堆疊層結構120分成內側部分106和外側部分104。阻擋結構108可以包圍內側部分106，內側部分106包括複數個介電質對。接觸結構122(例如，貫穿陣列觸點或TAC)可以豎直地延伸穿過堆疊層結構120的內側部分106。可以在外側部分104中形成豎直地延伸穿過堆疊層結構120的複數個通道結構110以及一個或複數個源極結構118(例如，陣列共用源極或ACS)。下文將提供對該結構的詳細描述。
基底102可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣層上覆矽(SOI)、絕緣層上覆鍺(GOI)、或者任何其他適當材 料。在一些實施例中，基底102是通過研磨、蝕刻、化學機械研磨(CMP)或其任何組合而被減薄的減薄基底(例如，半導體層)。在一些實施例中，基底102包括矽。
堆疊層結構120可以包括處於外側部分104中的複數個成對導體層114和介電質層124。通道結構110與導體層114的相交可以形成複數個存儲單元。複數個導體/介電質層對又被稱為「交替半導體/介電質堆疊層」。堆疊層結構120中的導體/介電質層對的數量(例如，32、64、96或128個)確定3D記憶體元件100中的存儲單元的數量。交替導體/介電質堆疊層中的導體層114和介電質層124在垂直方向(例如，z方向)中交替。換言之，除了處於交替導體/介電質堆疊層的頂部或底部的層之外，每個導體層114可以在兩側與兩個介電質層124相鄰，並且每個介電質層124可以在兩側與兩個導體層114相鄰。導體層114均可以具有相同厚度或者可以具有不同厚度。類似地，介電質層124可以均具有相同厚度或者可以具有不同厚度。導體層114可以包括導體材料，該導體材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電質層124可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，導體層114包括金屬層，例如W，並且介電質層124包括氧化矽。
通道結構110可以形成陣列，並且可以均在基底102上方豎直延伸。通道結構110可以包括豎直地延伸穿過交替導體/介電質堆疊層的半導體通道。半導體通道可以包括採用由複數個通道形成層構成的通道形成結構填充的通道孔，該些通道形成層例如為介電質材料(例如，作為記憶體膜)和半導體材料(例如，作為半導體層)。在一些實施例中，記憶體膜是包括穿隧層、記憶體層(又稱為「電荷捕捉層」)和阻障層的複合層。為了便於舉例說明，記憶體膜和半導體層被放在一起描繪成元件112-1。半導體通道的通道孔的其餘空間可以部 分或者全部填充有包括介電質材料(例如氧化矽)的介電質核心112-2。半導體通道可以具有穿過堆疊層結構120的圓柱形狀(例如，柱形狀)或者可以在相鄰堆疊的介面處具有錯開部分(例如，處於第一記憶體堆疊120-1和第二記憶體堆疊120-2之間並且沿通道結構110的側壁)。根據一些實施例，介電質核心、半導體層、穿隧層、記憶體層和阻障層沿徑向從柱的中心朝其外表面按照該順序佈置。半導體層可以包括矽，諸如非晶矽、多晶矽和/或單晶矽。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。記憶體層可以包括氮化矽、氮氧化矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。在一個示例中，記憶體層可以包括氧化矽/氮氧化矽(或氮化矽)/氧化矽(ONO)的複合層。
在一些實施例中，通道結構110還包括處於通道結構110的下部(例如，底部的下端)中的導電插塞111(例如，半導體插塞)。如文中所使用的，在基底102被置於3D記憶體元件100的最低平面中時，部件(例如，通道結構110)的「上端」是在垂直方向上離基底102較遠的一端，並且部件(例如，通道結構110)的「下端」是在垂直方向上離基底102較近的一端。導電插塞111可以包括在任何適當方向上從基底102磊晶生長或者沉積到基底102上的半導體材料，例如矽。應當理解，在一些實施例中，導電插塞111包括單晶矽，即與基底102相同的材料。換言之，導電插塞111可以包括從基底102生長的磊晶生長半導體層。導電插塞111還可以包括與基底102不同的材料。在一些實施例中，導電插塞111包括矽、鍺和矽鍺的至少其中之一。在一些實施例中，導電插塞111的部分處於基底102的頂表面上方並且與半導體通道接觸。導電插塞111可以導電連接至半導體通道。在一些實施例中，導電插塞111的頂表面位於底部介電質層124(例如，處於堆疊層結構120的底部的介電質層)的頂表面和底表面之間。
在一些實施例中，通道結構110還包括處於通道結構110的上部(例 如，處於上端)中的汲極結構113(例如，通道插塞)。汲極結構113可以接觸半導體通道的上端，並且可以導電連接至半導體通道。汲極結構113可以包括半導體材料(例如，多晶矽)或導電材料(例如，金屬)。在一些實施例中，汲極結構113包括填充有作為黏合層的Ti/TiN或Ta/TaN以及作為導體材料的鎢的開口。通過在3D記憶體元件100的製作期間覆蓋半導體通道的上端，汲極結構113能夠起著蝕刻停止層的作用，以防止蝕刻到半導體通道中填充的介電質，諸如氧化矽和氮化矽。
在一些實施例中，源極結構118豎直地延伸穿過交替導體/介電質堆疊層並且接觸基底102。源極結構118可以包括絕緣間隔部118-1以及處於絕緣間隔部118-1中的源極觸點118-2。可以在基底102中形成與源極結構118接觸的摻雜區119。源極觸點118-2可以導電連接至摻雜區119，從而能夠通過摻雜區119和源極結構118施加源極電壓。源極結構118可以包括複數個源極部分，每個源極部分在相應的記憶體堆疊(例如，120-1或120-2)中延伸。相互豎直對準(例如，沿z方向)的源極結構可以相互接觸並且導電連接。每個源極部分沿x-z平面的截面可以具有梯形形狀，該梯形形狀的橫向尺寸可以朝基底102下降。如第1圖所示，源極結構118可以在相鄰記憶體堆疊(120-1和120-2)的介面處具有錯開部分。錯開部分可以沿著源極結構118的側壁。由相鄰源極部分的橫向尺寸的差異形成的錯開部分可以包括與相鄰源極部分的端部接觸的橫向部分。在一些實施例中，絕緣間隔部118-1可以包括適當的介電質材料，例如氧化矽。在一些實施例中，源極觸點118-2可以包括適當的導電材料，諸如鎢、多晶矽、摻雜矽、矽化物、鋁、銅和鈷中的一者或多者。例如，源極觸點118-2可以包括處於第一記憶體堆疊120-1中的源極部分中的多晶矽以及處於第二記憶體堆疊120-2中的源極部分中的鎢。摻雜區119可以包括與基底102相比具有相反極性(導電型)的適當摻質。
阻擋結構108可以完全包圍內側部分106，內側部分106又可以被稱為TAC區和/或交替介電質堆疊層。阻擋結構108可以將堆疊層結構120橫向劃分成交替導體/介電質堆疊層和交替介電質堆疊層。也就是說，阻擋結構108可以是交替導體/介電質堆疊層和交替介電質堆疊層之間的邊界。在一些實施例中，交替介電質堆疊層包括複數個交替的第一介電質層116和第二介電質層126。第二介電質層126可以不同於第一介電質層116。在一些實施例中，第一介電質層116和第二介電質層126均包括氮化矽和氧化矽。交替介電質堆疊層中的第二介電質層126可以與交替導體/介電質堆疊層中的介電質層124相同。在一些實施例中，交替介電質堆疊層中的成對介電質層的數量可以與交替導體/介電質堆疊層中的導體/介電質層對的數量相同。
在一些實施例中，阻擋結構108呈閉合形狀(例如，矩形、方形、圓形等)，以將交替介電質堆疊層完全包圍。沿x-z平面，阻擋結構108的橫向尺寸可以小於通道結構110的橫向尺寸。在一些實施例中，阻擋結構108可以包括從阻擋結構108的側壁朝中心沿徑向佈置的一種或多種介電質材料，諸如氧化矽、氮氧化矽、氮化矽、高介電常數(高k)介電質。阻擋結構108可以使交替介電質堆疊層與導體/介電質堆疊層絕緣。
在一些實施例中，接觸結構122豎直地延伸穿過交替介電質堆疊層並且接觸基底102。接觸結構122可以包括複數個接觸部分，每個接觸部分在相應的記憶體堆疊(例如，120-1或120-2)中延伸。相互豎直對準(例如，沿z方向)的接觸部分可以相互接觸並且導電連接。每個接觸部分沿x-z平面的截面可以具有梯形形狀，該梯形形狀的橫向尺寸可以朝基底102下降。如第1圖所示，接觸結構122可以在相鄰記憶體堆疊(120-1和120-2)的介面處具有錯開部分(例如第1圖中的虛線標示處)。錯開部分可以沿著接觸結構122的側壁。由相鄰接觸部分的橫向尺寸的差異形成的錯開部分可以包括與相鄰接觸部分的端部接觸的橫向 部分。在一些實施例中，接觸結構122可以包括適當的導電材料，諸如鎢、多晶矽、摻雜矽、矽化物、鋁、銅和鈷中的一者或多者。
3D記憶體元件100可以是單片式3D記憶體元件的部分。術語「單片式」是指3D記憶體元件的部件(例如，週邊元件和記憶體陣列元件)形成在單個基底上。對於單片式3D記憶體元件而言，由於週邊元件加工和記憶體陣列元件加工的錯綜複雜，製造遇到了額外的限制。例如，記憶體陣列元件(例如，NAND通道結構)的製造受到與已經形成或者將要形成在同一基底上的週邊元件相關聯的熱預算的約束。
替代地，3D記憶體元件100可以是非單片式3D記憶體元件的部分，在非單片式3D記憶體元件中，部件(例如，週邊元件和記憶體陣列元件)可以單獨形成在不同基底上，並且之後按照(例如)面對面方式鍵合。在一些實施例中，記憶體陣列元件基底(例如，基底102)作為鍵合的非單片式3D記憶體元件的基底而保留，並使週邊元件(包括用於促進3D記憶體元件100的操作的任何數位、類比和/或混合訊號週邊電路，例如頁緩衝器、解碼器和鎖存器；未示出)翻轉，並且朝下面向記憶體陣列元件(例如，NAND儲存串)，以用於混合鍵合。應當理解，在一些實施例中，記憶體陣列元件基底(例如，基底102)被翻轉並且朝下面向週邊元件(未示出)以用於混合鍵合，使得在鍵合的非單片式3D記憶體元件中，記憶體陣列元件處於週邊元件上方。記憶體陣列元件基底(例如，基底102)可以是減薄基底(其並非鍵合的非單片式3D記憶體元件的基底)，並且可以在減薄的記憶體陣列元件基底的背面上形成非單片式3D記憶體元件的後段製程(BEOL)互連。
第2A圖-第2K圖示出了根據一些實施例的處於製作方法的各種階段的具有多堆疊的3D記憶體元件100的截面圖。第3A圖-第3C圖示出了用以形成3D記憶體元件100的製作方法300的流程圖。第3B圖是第3A圖的延續，並且第3C圖 是第3B圖的延續。為了便於舉例說明，描述了具有雙堆疊結構的3D記憶體元件100的製作方法。在各種實施例中，3D記憶體元件還可以沿垂直方向(例如，z方向)具有兩個以上的堆疊。具有兩個以上的堆疊的3D記憶體元件中的結構的製作可以與3D記憶體元件100的製作類似，並且在本文中未描述。
在製程的開始，在基底之上的第一介電質堆疊中形成複數個第一通道孔部分，並且在每個第一通道孔部分的底部形成導電插塞(操作302)。第2A圖示出了對應結構。
如第2A圖所示，可以在第一介電質堆疊220-1中形成複數個第一通道孔部分230-1。第一介電質堆疊220-1可以在基底202之上具有交錯的第一介電質層236-1和第二介電質層246-1(例如，成對介電質層)的介電質堆疊層。導電插塞211可以形成於相應的第一通道孔部分230-1的底部。
可以通過在基底202之上交替沉積第一介電質層236-1和第二介電質層246-1而形成第一介電質堆疊220-1。第一介電質層236-1和第二介電質層246-1可以在後續閘極替換製程期間具有不同的蝕刻選擇性。在一些實施例中，第一介電質層236-1和第二介電質層246-1包括不同材料。在一些實施例中，第一介電質層236-1包括氮化矽，並且絕緣材料層的沉積包括化學氣相沉積(CVD)、物理氣相沉積(PVD)和原子層沉積(ALD)中的一者或多者。在一些實施例中，第二介電質層246-1包括氧化矽，並且絕緣材料層的沉積包括CVD、ALD和PVD中的一者或多者。
可以形成豎直地延伸穿過第一介電質堆疊220-1的複數個第一通道孔部分230-1。可以通過使用蝕刻遮罩(例如，圖案化PR層)執行非等向性蝕刻製程(例如乾式蝕刻)和/或等向性蝕刻製程(濕式蝕刻)以去除第一介電質堆疊220-1的部分來形成複數個第一通道孔部分230-1。在一些實施例中，第一介電質層236-1和第二介電質層246-1的蝕刻包括適當的非等向性蝕刻製程(例如乾式 蝕刻)和/或適當的等向性蝕刻製程(例如濕式蝕刻)。
可以通過在基底202上方形成相應的第一通道孔部分230-1的相同蝕刻製程和/或通過單獨的凹陷蝕刻製程在每個第一通道孔部分230-1的底部形成凹陷區域，以暴露基底202的頂部。在一些實施例中，導電插塞211形成於每個第一通道孔部分230-1的底部，例如，在凹陷區域之上。導電插塞211可以通過磊晶生長製程和/或沉積製程形成，並且可以包括半導體材料。在一些實施例中，導電插塞211可以通過磊晶生長形成，並且被稱為磊晶部分。任選地，可以執行凹陷蝕刻(例如，乾式蝕刻和/或濕式蝕刻)以去除通道孔的側壁上的多餘半導體材料，和/或控制預期位置處的導電插塞211的頂表面。在一些實施例中，導電插塞211包括單晶矽並且通過從基底102磊晶生長而形成。在一些實施例中，導電插塞211包括通過沉積製程形成的多晶矽。磊晶生長的磊晶部分的形成可以包括但不限於氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MPE)或者它們的任何組合。所沉積的磊晶部分的形成可以包括但不限於CVD、PVD和/或ALD。
重新參考第3A圖，在形成第一通道孔部分和導電插塞之後，在第一介電質堆疊中形成一個或複數個第一縫隙開口部分、一個或複數個第一阻擋開口部分以及一個或複數個第一接觸開口部分(操作304)。每個第一阻擋開口部分包圍至少一個第一接觸開口部分以及第一介電質堆疊的內側部分。第2B圖示出了對應結構。
如第2B圖所示，可以在同一製程中形成豎直地穿過第一介電質堆疊220-1的一個或複數個第一縫隙開口部分234-1、一個或複數個第一阻擋開口部分228-1以及一個或複數個第一接觸開口部分252-1。每個第一阻擋開口部分228-1可以橫向包圍至少一個第一接觸開口部分252-1和第一介電質堆疊220-1的部分。第一介電質堆疊220-1的被第一阻擋開口部分228-1包圍的部分可以被稱為第一介電質堆疊220-1的內側部分206-1。第一介電質堆疊220-1的未被第一阻擋開 口部分228-1包圍的部分(例如，內側部分206-1的外側)可以被稱為第一介電質堆疊220-1的外側部分204-1。在一些實施例中，第一縫隙開口部分234-1和第一通道孔部分230-1可以形成於外側部分204-1中，並且第一阻擋開口部分228-1和第一接觸開口部分252-1可以形成於內側部分206-1中。第一阻擋開口部分228-1可以將第一介電質堆疊220-1的內側部分206-1與外側部分204-1分開。
在一些實施例中，可以執行適當的非等向性蝕刻製程(例如，乾式蝕刻)和適當的等向性蝕刻製程(例如，濕式蝕刻)來形成第一縫隙開口部分234-1、第一阻擋開口部分228-1和第一接觸開口部分252-1。基底202可以在每個第一縫隙開口部分234-1、每個第一阻擋開口部分228-1和每個第一接觸開口部分252-1的底部暴露。在一些實施例中，第一縫隙開口部分234-1的截面和第一接觸孔開口部分252-1的截面均包括梯形形狀，該梯形形狀的橫向尺寸朝基底202逐漸降低。在一些實施例中，第一阻擋開口部分228-1的橫向尺寸小於第一通道孔部分230-1的橫向尺寸。
重新參考第3A圖，在形成第一縫隙開口部分、第一阻擋開口部分和第一接觸開口部分之後，沉積導電材料，以填充第一通道孔部分、第一縫隙開口部分、第一阻擋開口部分和第一接觸開口部分，以形成第一介電質堆疊中的第一通道犧牲部分、第一縫隙犧牲部分、第一阻擋犧牲部分和第一接觸部分(操作306)。第2C圖示出了對應結構。
如第2C圖所示，可以在同一製程中沉積導電材料以填充第一通道孔部分230-1、第一縫隙開口部分234-1、第一阻擋開口部分228-1和第一接觸開口部分252-1，以相應地形成第一通道犧牲部分240-1、第一縫隙犧牲部分244-1、第一阻擋犧牲部分238-1和第一接觸部分222-1。導電材料可以包括鎢、多晶矽、摻雜矽、矽化物、鈷、鋁和銅中的一者或多者，並且可以是使用諸如CVD、PVD、ALD和電鍍中的一者或多者的適當的沉積製程沉積的。任選地，執行平面化製 程(例如，乾式/濕式蝕刻和/或CMP)以去除第一介電質堆疊220-1的頂表面上的任何多餘材料(例如，所沉積的導電材料)。
重新參考第3A圖，在形成第一通道犧牲部分、第一縫隙犧牲部分、第一阻擋犧牲部分和第一接觸部分之後，在第一介電質堆疊之上形成第二介電質堆疊(操作308)。第二介電質堆疊覆蓋第一通道犧牲部分、第一縫隙犧牲部分、第一阻擋犧牲部分和第一接觸部分。第2D圖示出了對應結構。
如第2D圖中所示，第二介電質堆疊220-2可以形成於第一介電質堆疊220-1之上並且覆蓋第一通道犧牲部分240-1、第一縫隙犧牲部分244-1、第一阻擋犧牲部分238-1和第一接觸部分222-1。第二介電質堆疊220-2可以包括複數個交錯的第一介電質層236-2和第二介電質層246-2(例如，複數個成對介電質)。在一些實施例中，第一介電質層236-2可以與第一介電質層236-1類似或相同，並且第二介電質層246-2可以與第二介電質層246-1類似或相同。第二介電質堆疊220-2的形成可以與第一介電質堆疊220-1的形成類似或相同，並且本文中不再重複詳細描述。第一介電質堆疊220-1和第二介電質堆疊220-2可以形成堆疊層結構220。在一些實施例中，在第二介電質堆疊220-2之上形成介電質帽蓋層，例如，包括諸如氧化矽的適當介電質材料。
重新參考第3A圖，在同一製程中，形成一個或複數個第二通道孔部分、一個或複數個第二縫隙開口部分、一個或複數個第二接觸開口部分以及一個或複數個第二阻擋開口部分，其中每一者暴露相應的第一通道犧牲部分、第一縫隙犧牲部分、第一接觸部分和第一阻擋犧牲部分(操作310)。第2E圖示出了對應結構。
如第2E圖所示，一個或複數個第二通道孔部分230-2、一個或複數個第二縫隙開口部分234-2、一個或複數個第二接觸開口部分252-2、以及一個或複數個第二阻擋開口部分228-2被形成為豎直地(例如，沿z方向)延伸穿過第二介 電質堆疊220-2，並且暴露相應的第一通道犧牲部分240-1、第一縫隙犧牲部分244-1、第一接觸部分222-1和第一阻擋犧牲部分238-1。第二通道孔部分230-2、第二縫隙開口部分234-2、第二接觸開口部分252-2和第二阻擋開口部分228-2中的每者可以與相應的第一通道犧牲部分240-1、第一縫隙犧牲部分244-1、第一接觸部分222-1和第一阻擋犧牲部分238-1豎直(例如，沿z方向)對準。第二通道孔部分230-2和第二縫隙開口部分234-2可以形成於第二介電質堆疊220-2的外側部分204-2中，並且第二接觸開口部分252-2和第二阻擋開口部分228-2可以形成於第二介電質堆疊220-2的內側部分206-2中。
在一些實施例中，第二縫隙開口部分234-2的截面和第二接觸孔開口部分252-2的截面均包括梯形形狀，該梯形形狀的橫向尺寸朝基底202逐漸降低。在一些實施例中，第二阻擋開口部分228-2的橫向尺寸小於第二通道孔部分230-2的橫向尺寸。在一些實施例中，在第一介電質堆疊220-1和第二介電質堆疊220-2的介面處，第二縫隙開口部分234-2的橫向尺寸(例如，直徑)小於第一縫隙犧牲部分244-1的橫向尺寸(例如，直徑)，並且第二接觸開口部分252-2的橫向尺寸(例如，直徑)小於第一接觸部分222-1的橫向尺寸(例如，直徑)。相應地，在該介面處，第一接觸部分222-1的橫向部分可以圍繞第二接觸開口部分252-2，並且第一縫隙犧牲部分244-1的橫向部分可以圍繞第二縫隙開口部分234-2。在一些實施例中，第二阻擋開口部分228-2、第一阻擋開口部分228-1、第二通道孔部分230-2和第一通道孔部分230-1的截面也具有梯形形狀，其橫向尺寸朝基底202逐漸下降。可以在第一介電質堆疊220-1和第二介電質堆疊220-2的介面處，在第二阻擋開口部分228-2和第一阻擋開口部分228-1之間以及第二通道孔部分230-2和第一通道孔部分230-1之間形成錯開部分。可以採用適當的非等向性蝕刻製程(例如，乾式蝕刻)和/或適當的等向性蝕刻製程(例如，濕式蝕刻)去除第二介電質堆疊220-2的部分，並且形成第二通道孔部分230-2、第二縫隙開口部分 234-2、第二接觸開口部分252-2和第二阻擋開口部分228-2。
重新參考第3B圖，在形成第二通道孔部分、第二縫隙開口部分、第二接觸開口部分和第二阻擋開口部分之後，沉積另一導電材料，以填充第二通道孔部分、第二縫隙開口部分、第二接觸開口部分和第二阻擋開口部分，從而在第二介電質堆疊中形成第二通道犧牲部分、第二縫隙犧牲部分、第二接觸部分和第二阻擋犧牲部分(操作312)。第2F圖示出了對應結構。
如第2F圖所示，可以在同一製程中沉積另一導電材料，以填充第二通道孔部分230-2、第二縫隙開口部分234-2、第二接觸開口部分252-2和第二阻擋開口部分228-2，從而在第二介電質堆疊220-2中形成第二通道犧牲部分240-2、第二縫隙犧牲部分244-2、第二接觸部分222-2和第二阻擋犧牲部分238-2。在一些實施例中，第二通道犧牲部分240-2、第二縫隙犧牲部分244-2、第二接觸部分222-2和第二阻擋犧牲部分238-2中的每者與相應的第一通道犧牲部分240-1、第一縫隙犧牲部分244-1、第一接觸部分222-1和第一阻擋犧牲部分238-1接觸。每個第一阻擋犧牲部分238-1和相應的第二阻擋犧牲部分238-2可以形成阻擋犧牲結構238。每個第一縫隙犧牲部分244-1和相應的第二縫隙犧牲部分244-2可以形成縫隙犧牲結構244。每個第一通道犧牲部分240-1和相應的第二通道犧牲部分240-2可以形成通道犧牲結構240。每個第一接觸部分222-1和相應的第二接觸部分222-2可以形成接觸結構222。在一些實施例中，第一接觸部分222-1和第二接觸部分222-2的橫向尺寸之間的差異可以在介面處形成錯開部分/形狀。在一些實施例中，第一縫隙犧牲部分244-1和第二縫隙犧牲部分244-2的橫向尺寸之間的差異可以在介面處形成錯開部分/形狀。第一介電質堆疊220-1和第二介電質堆疊220-2可以被稱為堆疊層結構220。通道犧牲結構240和縫隙犧牲結構244可以形成於堆疊層結構220的外側部分204中，並且接觸結構222和阻擋犧牲結構238可以形成於堆疊層結構220的內側部分206中。
另一導電材料可以與填充第一通道孔部分230-1、第一縫隙開口部分234-1、第一接觸開口部分252-1和第一阻擋開口部分238-1的導電材料相同或不同。例如，另一導電材料可以包括鎢、多晶矽、矽化物、摻雜矽、鋁、銅和鈷中的一者或多者。在一些實施例中，導電材料包括多晶矽，並且另一導電材料包括鎢。在一些實施例中，導電材料和另一導電材料兩者包括鎢。另一導電材料可以是通過諸如CVD、PVD、ALD和/或電鍍的適當沉積製程沉積的。任選地，執行平坦化製程(例如，CMP和/或凹陷蝕刻)以去除第二介電質堆疊220-2的頂表面上的多餘材料，例如，另一導電材料。
重新參考第3B圖，在形成通道犧牲結構、縫隙犧牲結構、接觸結構和阻擋犧牲結構之後，在堆疊層結構之上形成蝕刻遮罩，以覆蓋縫隙犧牲結構和接觸結構，並且暴露通道犧牲結構和阻擋犧牲結構(操作314)。第2G圖示出了對應結構。
如第2G圖所示，可以在堆疊層結構220(例如，第二介電質堆疊220-2)之上形成蝕刻遮罩250(圖案化蝕刻遮罩)，以覆蓋縫隙犧牲結構244和接觸結構222，並且暴露通道犧牲結構240和阻擋犧牲結構238。具體而言，蝕刻遮罩250可以具有覆蓋接觸結構222的部分250-1和覆蓋縫隙犧牲結構244的另一遮罩部分250-2。每個遮罩250可以包括能夠承受蝕刻製程的任何適當材料。例如，蝕刻遮罩250可以包括軟材料(例如，光阻劑)、硬材料(例如，碳、多晶矽和碳化矽)或者它們的組合。蝕刻遮罩250可以具有單層結構或多層結構。在一些實施例中，蝕刻遮罩250是圖案化光阻層。
重新參考第3B圖，在形成蝕刻遮罩之後，去除通道犧牲結構和阻擋犧牲結構，以形成一個或複數個通道孔以及一個或複數個阻擋開口(操作316)。第2G圖示出了對應結構。
重新參考第2G圖，在同一製程中去除通道犧牲結構240和阻擋犧牲結 構238，以形成通道孔230和阻擋開口228。阻擋開口228可以暴露基底202，並且通道孔230可以暴露導電插塞211。可以執行適當的非等向性蝕刻製程(例如，乾式蝕刻)和/或適當的等向性蝕刻製程(例如，濕式蝕刻)，以去除通道犧牲結構240和阻擋犧牲結構238，從而形成阻擋開口228和通道孔230。在一些實施例中，通道孔230是通過第一通道孔部分230-1和第二通道孔部分230-2的接頭連接形成的，並且阻擋開口228是通過第一阻擋開口部分228-1和第二阻擋開口部分228-2的接頭連接形成的。
重新參考第3B圖，在形成通道孔和阻擋開口之後，形成複數個通道形成層，以在通道孔中形成一個或複數個通道結構並且在阻擋開口中形成一個或複數個阻擋結構(操作318)。第2H圖示出了對應結構。
如第2H圖所示，在同一製程中可以在通道孔230中依次沉積複數個通道形成層，以形成記憶體膜和半導體層的複合層212-1和介電質核心212-2。具體而言，記憶體膜可以包括阻障層、記憶體層和穿隧層。在一些實施例中，介電質核心、半導體層、穿隧層、記憶體層和阻障層沿徑向從通道結構210的中心朝向側壁按該順序佈置。介電質核心可以包括氧化矽。半導體層可以包括矽，諸如非晶矽、多晶矽和/或單晶矽。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。在一個示例中，記憶體層可以包括氧化矽/氮氧化矽(或氮化矽)/氧化矽(ONO)的複合層。記憶體層可以包括氮化矽、氮氧化矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。
在一些實施例中，在通道孔230中的導電插塞211之上形成與導電插塞211接觸的半導體通道。在一些實施例中，首先沉積記憶體膜以覆蓋通道孔的側壁和導電插塞211的頂表面，並且之後在記憶體膜之上和導電插塞211上方沉積半導體層。接下來可以使用諸如ALD、CVD、PVD、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程按所列舉順序沉積阻障層、記憶體層和穿 隧層，以形成記憶體膜。之後，可以使用諸如ALD、CVD、PVD、任何其他適當製程或其任何組合的一種或多種薄膜沉積製程在穿隧層上沉積半導體層。在一些實施例中，通過在沉積半導體層(例如氧化矽)之後沉積介電質材料，介電質核心212-2可以填充通道孔230的其餘空間。介電質核心212-2可以是通過ALD、CVD和PVD中的一者或多者沉積的。
阻擋開口228的橫向尺寸可以充分小，從而使阻障層、記憶體層和/或穿隧層的沉積能夠以介電質材料填充阻擋開口228。之後，可以形成阻擋結構208，從而將堆疊層結構220的內側部分206和外側部分204分開。在一些實施例中，阻擋結構208包括氧化矽、氮氧化矽、高k介電質和/或氮化矽中的一者或多者，並在3D記憶體元件100中的外側部分204和內側部分206之間提供絕緣。
在一些實施例中，在每個通道孔230的上部中形成汲極結構213。在一些實施例中，可以通過CMP、研磨、濕式蝕刻和/或乾式蝕刻去除堆疊層結構220的頂表面上以及每個通道孔230的上部中的記憶體膜、半導體層和介電質核心212-2的部分，以在通道孔230的上部中形成凹陷，使得半導體通道的頂表面可以位於通道孔230中的預期位置。在一些實施例中，可以去除蝕刻遮罩250並且可以形成附加遮罩層，以暴露通道孔230，以用於形成汲極結構213。在一些實施例中，不去除蝕刻遮罩250，並且不需要附加蝕刻遮罩來形成汲極結構213。之後，可以通過經由諸如CVD、PVD、ALD、電鍍、無電鍍或其任何組合的一種或多種薄膜沉積製程向凹陷中沉積諸如金屬和/或矽的導電材料，來形成汲極結構213。由此形成了通道結構210。任選地，執行平面化製程(例如，乾式/濕式蝕刻和/或CMP)來去除堆疊層結構220的頂表面上的任何多餘材料。
重新參考第3C圖，在形成通道結構和阻擋結構之後，在接觸結構之上形成另一蝕刻遮罩，並且暴露縫隙犧牲結構(操作320)。第2I圖示出了對應結構。
如第2I圖所示，可以形成另一蝕刻遮罩250-3，以覆蓋每個接觸結構222，並且可以暴露縫隙犧牲結構244。在一些實施例中，暴露了通道結構210。蝕刻遮罩250-3可以是從操作318中保留下來的蝕刻遮罩250的部分250-1，或者可以是通過單獨製程形成的，具體取決於形成汲極結構213的製程。與蝕刻遮罩250類似，蝕刻遮罩250-3可以包括軟材料和/或硬材料，並且可以具有單層結構或多層結構。對蝕刻遮罩250-3的詳細描述可以參照對蝕刻遮罩250的描述，並且本文中不再重複。
重新參考第3C圖，在形成另一蝕刻遮罩之後，去除縫隙犧牲結構，以形成一個或複數個縫隙開口(操作322)。第2I圖示出了對應結構。
如第2I圖所示，可以去除縫隙犧牲結構244，以形成暴露基底202的縫隙開口234。可以執行適當的非等向性蝕刻製程(例如，乾式蝕刻)和/或適當的等向性蝕刻製程(例如，濕式蝕刻)以去除縫隙犧牲結構244，從而形成縫隙開口234，縫隙開口234是通過相鄰縫隙開口部分(例如，第一縫隙開口部分234-1和第二縫隙開口部分234-2)的接頭連接形成的。在一些實施例中，汲極結構213可以充當蝕刻停止層，以防止通道結構210受到蝕刻。
重新參考第3C圖，在形成了縫隙開口之後，通過縫隙開口去除堆疊層結構的外側部分中的第一介電質層的部分，以在堆疊層結構的外側部分中形成複數個橫向凹陷(操作324)，並且沉積導體材料以在堆疊層結構的外側部分中的橫向凹陷中形成複數個導體層(操作326)。第2J圖示出了對應結構。
如第2J圖所示，去除堆疊層結構220的外側部分204中的第一介電質層236-1和236-2，以在外側部分204中形成複數個橫向凹陷。阻擋結構208可以保留第一介電質層236-1和236-2的處於內側部分206中的部分。對第一介電質層236-1和236-2的蝕刻可以包括等向性蝕刻製程，例如，濕式蝕刻。之後可以沉積導體材料，以填充橫向凹陷，從而在外側部分204中形成複數個導體層214。第 二介電質層(例如，246-1和246-2)在外側部分204中的剩餘部分可以被描繪成介電質層224。堆疊層結構220的外側部分204中的導體層214和介電質層224可以在外側部分204中形成交替導體/介電質堆疊層。第一介電質層(例如，236-1和236-2)在內側部分206中的剩餘部分可以被描繪成第一介電質層216。第二介電質層(例如，246-1和246-2)在外側部分204中的剩餘部分可以被描繪成第二介電質層226。第一介電質層216和第二介電質層226可以在堆疊層結構220的內側部分206中形成交替介電質堆疊層。相應地，具有交替介電質堆疊層和交替導體/介電質堆疊層的堆疊層結構220可以被稱為交替堆疊層。第一介電質堆疊220-1可以形成第一記憶體堆疊，並且第二介電質堆疊220-2可以形成第二記憶體堆疊。在一些實施例中，導體材料通過CVD、PVD和ALD的至少其中之一沉積。任選地，可以去除蝕刻遮罩250-3。
重新參考第3C圖，在形成導體層之後，在每個縫隙開口中形成源極結構(操作328)。第2K圖示出了對應結構。
如第2K圖所示，可以在縫隙結構234中形成源極結構218。源極結構218可以包括處於縫隙開口234中的絕緣間隔部218-1以及處於絕緣間隔部218-1中的源極觸點218-2。在一些實施例中，在基底202中在縫隙開口234的底部形成摻雜區219。在一些實施例中，源極觸點218-2與摻雜區219接觸並且導電連接。源極結構218可以通過相鄰記憶體堆疊(例如，第一和第二記憶體堆疊)中的源極部分的接頭連接而形成。遵循著縫隙開口234的形狀，源極結構218可以在相鄰記憶體堆疊(例如，第一和第二記憶體堆疊)的介面處具有錯開部分。在一些實施例中，絕緣間隔部218-1包括氧化矽，並且源極觸點218-2包括鎢、多晶矽、矽化物、摻雜矽、鋁、鈷和銅中的一者或多者。絕緣間隔部218-1可以均通過CVD、PVD和ALD中的一者或多者沉積，並且源極觸點218-2可以均通過CVD、PVD、ALD和電鍍中的一者或多者沉積。摻雜區219可以是通過離子佈植形成 的。任選地，執行平面化製程(例如，CMP和/或凹陷蝕刻)以去除堆疊層結構220之上的任何多餘材料(例如，用於形成源極結構218的材料)。
儘管未詳細描述，但是堆疊層結構220可以具有階梯結構。階梯結構可以是通過單獨蝕刻每個介電質堆疊220-1/220-2(例如，對兩個介電質堆疊的蝕刻被其他製作方法(例如，其他結構的形成)分開)或者在一個蝕刻製程中對堆疊層結構220進行蝕刻而形成的。在任一種情況下，階梯結構可以是通過使用蝕刻遮罩反復地蝕刻複數個交錯的第一介電質層和第二介電質層而形成的，例如，該蝕刻遮罩是處於相應的介電質堆疊/堆疊層結構之上的圖案化PR層。每個第一介電質層和下面的第二介電質層可以被稱為介電質對。在一些實施例中，一個或複數個介電質對可以形成一個層級/階梯。在階梯結構的形成期間，對PR層進行修整(例如，從堆疊層結構的邊界向內(通常從所有方向)進行遞增蝕刻)，並將其用作對介電質堆疊/堆疊層結構的暴露部分進行蝕刻的蝕刻遮罩。受到修整的PR的量可以與階梯的尺寸直接相關(例如，作為其決定因素)。可以使用適當蝕刻(例如，諸如濕式蝕刻的等向性乾式蝕刻)來獲得對PR層的修整。可以形成一個或複數個PR層並且依次對其進行修整，以用於形成階梯結構。在對PR層進行修整之後，可以使用適當的蝕刻劑對每個介電質對進行蝕刻，以去除第一介電質層和下面的第二介電質層兩者的一部分。經蝕刻的第一介電質層和第二介電質層可以在相應的介電質堆疊/堆疊層結構中形成階梯。之後可以去除PR層。
階梯結構的形成可以發生在製作方法的任何適當階段中。在一些實施例中，階梯結構是通過單獨地蝕刻第一介電質堆疊220-1和第二介電質堆疊220-2形成的。可以在第一介電質堆疊220-1的沉積(例如第2A圖所示的階段)之後以及第二介電質堆疊220-2的沉積(例如，第2C圖所示的階段)之前的任何適當階段執行對第一介電質堆疊220-1的蝕刻。可以在第二介電質堆疊220-2的沉積 (例如，第2D圖中所示的階段)之後的任何適當階段執行對第二介電質堆疊220-2的蝕刻。在一些實施例中，階梯結構是通過在一個蝕刻製程中蝕刻堆疊層結構220而形成的。例如，可以在第二介電質堆疊220-2的沉積(例如，第2D圖中所示的階段)之後的任何適當階段執行該蝕刻。形成階梯結構的具體順序/時序不應受到本揭露的實施例的限制。
在一些實施例中，3D記憶體元件包括基底、基底上的交替堆疊層和豎直地延伸穿過該交替堆疊層的阻擋結構。該交替堆疊層包括(i)包括至少被該阻擋結構橫向包圍的複數個成對介電質層的交替介電質堆疊層，以及(ii)包括複數個導體/介電質層對的交替導體/介電質堆疊層。在一些實施例中，該3D記憶體元件還包括均豎直地延伸穿過該交替導體/介電質堆疊層的通道結構和源極結構以及豎直地延伸穿過該交替介電質堆疊層的接觸結構。該源極結構沿相應側壁包括至少一個錯開部分。
在一些實施例中，該接觸結構沿相應側壁包括至少一個錯開部分。通道結構的至少一個錯開部分和接觸結構的至少一個錯開部分處於相同的豎直高度。
在一些實施例中，阻擋結構包括氧化矽、氮化矽或其組合。
在一些實施例中，該些成對介電質層中的每者包括氧化矽層和氮化矽層，並且該些導體/介電質層對中的每者包括金屬層和氧化矽層。
在一些實施例中，一種用於形成3D記憶體元件的方法包括下述操作。首先，在基底上形成包括複數個成對介電質層的第一介電質堆疊，該些成對介電質層中的每者具有第一介電質層和不同於該第一介電質層的第二介電質層。形成豎直地延伸穿過該第一介電質堆疊的第一縫隙開口部分。縫隙犧牲部分處於第一縫隙開口部分中。在第一介電質堆疊上形成包括另一複數個成對介電質層的第二介電質堆疊，該另一複數個成對介電質層中的每者包括另一第一 介電質層和不同於該另一第一介電質層的另一第二介電質層。此外，形成豎直地延伸穿過該第二介電質堆疊的第二縫隙開口部分，該第二縫隙開口部分暴露該縫隙犧牲部分。去除該縫隙犧牲部分，該第一縫隙開口部分和第二縫隙開口部分形成了縫隙開口。此外，在縫隙開口中形成源極結構。
在一些實施例中，該方法還包括下述操作。首先，形成豎直地延伸穿過該第一介電質堆疊的第一通道孔部分。在同一製程中，形成該縫隙犧牲部分和處於第一通道孔部分中的通道犧牲部分。在同一製程中，形成該第二縫隙開口部分和豎直地延伸穿過第二介電質堆疊的第二通道孔部分。第二通道孔部分暴露通道犧牲部分。去除通道犧牲部分。第二通道孔部分和第一通道孔部分形成了通道孔。在通道孔中形成通道結構。
在一些實施例中，該方法包括在同一製程中在該第二縫隙開口部分中形成另一縫隙犧牲部分，使之與該縫隙犧牲部分接觸，並且在該第二通道孔部分中形成另一通道犧牲部分，使之與該通道犧牲部分接觸。在一些實施例中，該方法還包括在去除該縫隙犧牲部分的同一製程中去除該另一縫隙犧牲部分；以及在去除該通道犧牲部分的同一製程中去除該另一通道犧牲部分，以形成該通道孔。
在一些實施例中，形成該通道犧牲部分和該縫隙犧牲部分包括沉積導電材料以在同一沉積製程中填充該第一通道孔部分和該第一縫隙開口部分。在一些實施例中，形成該另一通道犧牲部分和該另一縫隙犧牲部分包括沉積另一導電材料以在同一沉積製程中填充該第二通道孔部分和該第二縫隙開口部分。
在一些實施例中，該方法還包括在該通道犧牲部分和該另一通道犧牲部分的去除期間以及在該通道結構的形成期間形成覆蓋該另一縫隙犧牲部分和該縫隙犧牲部分的蝕刻遮罩。
在一些實施例中，該方法還包括在該第一通道孔部分的形成之後並且在該第一縫隙開口部分的形成之前在該第一通道孔部分中形成與該基底接觸的導電插塞結構。
在一些實施例中，該方法還包括在形成該第一縫隙開口部分的同一製程中形成均豎直地延伸穿過該第一介電質堆疊的第一接觸開口部分和第一阻擋開口部分。該第一阻擋開口部分包圍第一接觸開口部分以及第一介電質堆疊的內側部分。
在一些實施例中，該方法還包括在填充該第一通道孔部分和該第一縫隙開口部分的同一製程中沉積導電材料以填充該第一接觸開口部分和該第一阻擋開口部分，以在第一接觸開口部分中形成第一接觸部分並在第一阻擋開口部分中形成阻擋犧牲部分。
在一些實施例中，該方法還包括形成第二介電質堆疊以覆蓋該第一接觸部分和該阻擋犧牲部分。
在一些實施例中，該方法還包括通過形成該第二通道孔部分和該第二縫隙開口部分的同一製程來形成均豎直地延伸穿過該第二介電質堆疊的第二接觸開口部分和第二阻擋開口部分。該第二接觸開口部分暴露該第一接觸部分，並且該第二阻擋開口部分暴露該阻擋犧牲部分。該第二阻擋開口部分包圍該第二接觸開口部分以及該第二介電質堆疊的一部分。
在一些實施例中，該方法還包括通過填充該第二通道孔部分和該第二縫隙開口部分的同一製程來沉積另一導電材料以填充該第二接觸開口部分和該第二阻擋開口部分。形成處於該第二接觸開口部分中並且與該第一接觸部分接觸的第二接觸部分，並且形成處於該第二阻擋開口部分中的另一阻擋犧牲部分。
在一些實施例中，該方法還包括在去除該通道犧牲部分和該另一通 道犧牲部分的同一製程中去除該阻擋犧牲部分和該另一阻擋犧牲部分。該第一阻擋開口部分和該第二阻擋開口部分形成阻擋開口。
在一些實施例中，該方法還包括通過形成該通道結構的同一製程利用通道形成層填充該阻擋開口，以形成阻擋結構。
在一些實施例中，該方法還包括在該阻擋犧牲部分和該另一阻擋犧牲部分的去除、該阻擋結構的形成以及該縫隙開口的形成期間形成覆蓋該第二接觸部分和該第一接觸部分的另一蝕刻遮罩。
在一些實施例中，該方法還包括在該源極結構的形成之前通過該縫隙開口去除該第一介電質堆疊的外側部分中的第二介電質層以及該第二介電質堆疊的外側部分中的另一第二介電質層，以形成複數個橫向凹陷。在一些實施例中，該方法還包括在形成該源極結構之前通過該縫隙開口沉積導體材料以在該些橫向凹陷中形成複數個導體層。
在一些實施例中，一種用於形成3D記憶體元件的方法包括下述操作。首先，在基底上形成包括複數個成對介電質層的第一介電質堆疊，該些成對介電質層中的每者具有第一介電質層和不同於該第一介電質層的第二介電質層。形成均豎直地延伸穿過該第一介電質堆疊的通道犧牲部分、縫隙犧牲部分、第一接觸部分和阻擋犧牲部分。該第一阻擋部分包圍第一接觸部分和第一介電質堆疊的內側部分。在第一介電質堆疊上形成包括另一複數個成對介電質層的第二介電質堆疊，該另一複數個成對介電質層中的每者具有另一第一介電質層和不同於該另一第一介電質層的另一第二介電質層。形成均豎直地延伸穿過該第一介電質堆疊的另一通道犧牲部分、另一縫隙犧牲部分、第二接觸部分和另一阻擋犧牲部分。此外，採用通道結構代替該通道犧牲部分和該另一通道犧牲部分，採用源極結構代替該縫隙犧牲部分和該另一縫隙犧牲部分，並且採用阻擋結構代替該阻擋犧牲部分和該另一阻擋犧牲部分。
在一些實施例中，該方法還包括在形成該通道犧牲部分、該縫隙犧牲部分、該第一接觸部分和該阻擋犧牲部分之前形成均豎直地延伸穿過該第一介電質堆疊的第一通道孔部分、第一縫隙開口部分、第一接觸開口部分和第一阻擋開口部分。該第一阻擋開口部分包圍第一接觸開口部分和第一介電質堆疊的內側部分。
在一些實施例中，該方法還包括在形成該另一通道犧牲部分、該另一縫隙犧牲部分、該第二接觸部分和該另一阻擋犧牲部分之前形成均豎直地延伸穿過該第二介電質堆疊的第二通道孔部分、第二縫隙開口部分、第二接觸開口部分和第二阻擋開口部分。該第二通道孔部分暴露該通道犧牲部分，該第二縫隙開口部分暴露該縫隙犧牲部分，該第二接觸開口部分暴露該第一接觸部分，並且該第二阻擋開口部分暴露該阻擋犧牲部分。該另一通道犧牲部分形成於該第一通道孔部分中，該另一縫隙犧牲部分形成於該第一縫隙開口部分中，該第二接觸部分形成於該第二接觸開口部分中，並且該另一阻擋犧牲部分形成於該第二阻擋開口部分中。
在一些實施例中，形成該通道犧牲部分、該縫隙犧牲部分、該第一接觸部分和該阻擋犧牲部分包括在同一製程中沉積導電材料以填充該第一通道孔部分、該第一縫隙開口部分、該第一接觸開口部分和該第一阻擋開口部分。在一些實施例中，形成該另一通道犧牲部分、該另一縫隙犧牲部分、該第二接觸部分和該另一阻擋犧牲部分包括在同一製程中沉積另一導電材料以填充該第二通道孔部分、該第二縫隙開口部分、該第二接觸開口部分和該第二阻擋開口部分。
在一些實施例中，採用通道結構代替該通道犧牲部分和該另一通道犧牲部分並且採用阻擋結構代替該阻擋犧牲部分和該另一阻擋犧牲部分包括下述操作。形成蝕刻遮罩以覆蓋該另一縫隙犧牲部分、該縫隙犧牲部分、該接觸 結構和該第二接觸部分，並且暴露該另一通道犧牲部分和該另一阻擋犧牲部分。在同一製程中，去除該通道犧牲部分、該另一通道犧牲部分、該阻擋犧牲部分和該另一阻擋犧牲部分。該第一通道孔部分和該第二通道孔部分形成通道孔，該第一阻擋開口部分和該第二阻擋開口部分形成阻擋開口。在同一製程中，沉積複數個通道形成層以填充該通道孔和該阻擋開口。
在一些實施例中，採用源極結構代替該縫隙犧牲部分和該另一縫隙犧牲部分包括：形成覆蓋該第二接觸部分的另一蝕刻遮罩並且去除該蝕刻遮罩的覆蓋該另一縫隙結構的部分；以及去除該縫隙犧牲部分和該另一縫隙犧牲部分。該第一縫隙開口部分和該第二縫隙開口部分形成縫隙開口。在一些實施例中，採用源極結構代替該縫隙犧牲部分和該另一縫隙犧牲部分還包括在該縫隙開口中形成該源極結構。
在一些實施例中，該方法還包括在該源極結構的形成之前並且在該縫隙開口的形成之後通過該縫隙開口去除該第一介電質堆疊的外側部分中的第二介電質層以及該第二介電質堆疊的外側部分中的另一第二介電質層，以形成複數個橫向凹陷。在一些實施例中，該方法還包括通過該縫隙開口沉積導體材料以在該些橫向凹陷中形成複數個導體層。
在一些實施例中，該方法還包括在該第一通道孔部分的形成之後並且在該第一縫隙開口部分、該第一接觸開口部分和該第一阻擋開口部分的形成之前在該第一通道孔部分中形成與該基底接觸的導電插塞結構。
在一些實施例中，該第一縫隙結構、該第一阻擋開口部分和該第一接觸開口部分是在同一製程中形成的。在一些實施例中，該第一縫隙結構、該第一阻擋開口部分、該第一接觸開口部分和該第二通道孔部分是在同一製程中形成的。
針對特定實施例的說明，於此將完全揭示本揭露的一般性質，使得 他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本揭露的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而非用於進行限制，從而本說明書的術語或措辭將由該技術領域中的通常知識者按照該教導和指導進行解釋。
上文已經借助於功能構建塊描述了本揭露的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中，出於方便描述的目的，係任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本揭露的一個或複數個範例實施例，但未必涵蓋所有的範例性實施例。因此，發明內容和摘要部分並非旨在透過任何方式限制本揭露和所附的申請專利範圍。
本揭露的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據下方申請專利範圍及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件
102:基底
104:外側部分
106:內側部分
108:阻擋結構
110:通道結構
111:導電插塞
112-1:元件
112-2:介電質核心
113:汲極結構
114:導體層
116:第一介電質層
118:源極結構
118-1:絕緣間隔部
118-2:源極觸點
119:摻雜區
120-1:第一記憶體堆疊
120-2:第二記憶體堆疊
122:接觸結構
124:介電質層
126:第二介電質層

Claims (17)

  1. 一種用於形成三維(3D)記憶體元件的方法，包括：在一基底上形成包括複數個成對介電質層的一第一介電質堆疊，該些成對介電質層中的每一對包括一第一介電質層和不同於該第一介電質層的一第二介電質層；形成豎直地延伸穿過該第一介電質堆疊的一第一縫隙開口部分；在該第一縫隙開口部分中形成一縫隙犧牲部分；在該第一介電質堆疊上形成包括另一複數個成對介電質層的一第二介電質堆疊，該另一複數個成對介電質層中的每一對包括另一第一介電質層和不同於該另一第一介電質層的另一第二介電質層；形成豎直地延伸穿過該第二介電質堆疊的一第二縫隙開口部分，該第二縫隙開口部分暴露該縫隙犧牲部分；於該第二縫隙開口部分中形成與該縫隙犧牲部分接觸的另一縫隙犧牲部分；同時去除該縫隙犧牲部分以及該另一縫隙犧牲部分，以於該第一縫隙開口部分和該第二縫隙開口部分形成一縫隙開口；以及在該縫隙開口中形成一源極結構。
  2. 如請求項1所述的用於形成三維記憶體元件的方法，還包括：形成豎直地延伸穿過該第一介電質堆疊的一第一通道孔部分；在同一製程中，形成該縫隙犧牲部分和處於該第一通道孔部分中的一通道犧牲部分；在同一製程中，形成該第二縫隙開口部分和豎直地延伸穿過該第二介電質堆疊的一第二通道孔部分，該第二通道孔部分暴露該通道犧牲部分； 於該第二通道孔部分中形成與該通道犧牲部分接觸的另一通道犧牲部分；同時去除該通道犧牲部分以及該另一通道犧牲部分，以於該第二通道孔部分和該第一通道孔部分形成通道孔；以及在該通道孔中形成一通道結構。
  3. 如請求項2所述的用於形成三維記憶體元件的方法，其中該另一縫隙犧牲部分以及該另一通道犧牲部分是在同一製程中形成。
  4. 如請求項3所述的用於形成三維記憶體元件的方法，其中，形成該通道犧牲部分和該縫隙犧牲部分包括沉積一導電材料，以在同一沉積製程中填充該第一通道孔部分和該第一縫隙開口部分；並且形成該另一通道犧牲部分和該另一縫隙犧牲部分包括沉積另一導電材料，以在同一沉積製程中填充該第二通道孔部分和該第二縫隙開口部分。
  5. 如請求項3所述的用於形成三維記憶體元件的方法，其中在該通道犧牲部分和該另一通道犧牲部分的去除期間以及在該通道結構的形成期間，所述用於形成三維記憶體元件的方法還包括形成覆蓋該另一縫隙犧牲部分和該縫隙犧牲部分的一蝕刻遮罩。
  6. 如請求項4所述的用於形成三維記憶體元件的方法，其中在該第一通道孔部分的形成之後並且在該第一縫隙開口部分的形成之前，所述用於形成三維記憶體元件的方法還包括在該第一通道孔部分中形成與該基底接觸的一導電插塞結構。
  7. 如請求項6所述的用於形成三維記憶體元件的方法，還包括在形成該第一縫隙開口部分的同一製程中形成均豎直地延伸穿過該第一介電質堆疊的一第一接觸開口部分和一第一阻擋開口部分，其中，該第一阻擋開口部分包圍該第一接觸開口部分和該第一介電質堆疊的內側部分。
  8. 如請求項7所述的用於形成三維記憶體元件的方法，還包括在填充該第一通道孔部分和該第一縫隙開口部分的同一製程中沉積該導電材料，以填充該第一接觸開口部分和該第一阻擋開口部分，從而形成該第一接觸開口部分中的第一接觸部分和該第一阻擋開口部分中的阻擋犧牲部分。
  9. 如請求項8所述的用於形成三維記憶體元件的方法，還包括通過形成該第二通道孔部分和該第二縫隙開口部分的同一製程形成均豎直地延伸穿過該第二介電質堆疊的第二接觸開口部分和第二阻擋開口部分，其中，該第二接觸開口部分暴露該第一接觸部分，並且該第二阻擋開口部分暴露該阻擋犧牲部分；並且該第二阻擋開口部分包圍該第二接觸開口部分和該第二介電質堆疊的部分。
  10. 如請求項9所述的用於形成三維記憶體元件的方法，還包括：通過填充該第二通道孔部分和該第二縫隙開口部分的同一製程，沉積該另一導電材料以填充該第二接觸開口部分和該第二阻擋開口部分，從而形成處於該第二接觸開口部分中並且與該第一接觸部分接觸的一第二接觸部分以及處於該第二阻擋開口部分中的另一阻擋犧牲部分。
  11. 如請求項10所述的用於形成三維記憶體元件的方法，還包括：在去除該通道犧牲部分和該另一通道犧牲部分的同一製程中，去除該阻擋犧牲部分和該另一阻擋犧牲部分，該第一阻擋開口部分和該第二阻擋開口部分形成一阻擋開口。
  12. 如請求項11所述的用於形成三維記憶體元件的方法，還包括通過形成該通道結構的該同一製程採用一通道形成層填充該阻擋開口，以形成一阻擋結構。
  13. 一種用於形成三維(3D)記憶體元件的方法，包括：在一基底上形成包括複數個成對介電質層的第一介電質堆疊，該些成對介電質層中的每一對包括一第一介電質層和不同於該第一介電質層的一第二介電質層；形成均豎直地延伸穿過該第一介電質堆疊的一通道犧牲部分、一縫隙犧牲部分、一第一接觸部分和一阻擋犧牲部分，其中，該第一阻擋部分包圍該第一接觸部分和該第一介電質堆疊的內側部分；在該第一介電質堆疊上形成包括另一複數個成對介電質層的一第二介電質堆疊，該另一複數個成對介電質層中的每一對包括另一第一介電質層和不同於該另一第一介電質層的另一第二介電質層；形成均豎直地延伸穿過該第一介電質堆疊的另一通道犧牲部分、另一縫隙犧牲部分、一第二接觸部分和另一阻擋犧牲部分；以及採用一通道結構代替該通道犧牲部分和該另一通道犧牲部分，採用一源極結構代替該縫隙犧牲部分和該另一縫隙犧牲部分，並且採用一阻擋結構代替該阻擋犧牲部分和該另一阻擋犧牲部分。
  14. 如請求項13所述的用於形成三維記憶體元件的方法，還包括在形成該通道犧牲部分、該縫隙犧牲部分、該第一接觸部分和該阻擋犧牲部分之前形成均豎直地延伸穿過該第一介電質堆疊的一第一通道孔部分、一第一縫隙開口部分、一第一接觸開口部分和一第一阻擋開口部分，其中，該第一阻擋開口部分包圍該第一接觸開口部分以及該第一介電質堆疊的該內側部分。
  15. 如請求項14所述的用於形成三維記憶體元件的方法，還包括在形成該另一通道犧牲部分、該另一縫隙犧牲部分、該第二接觸部分和該另一阻擋犧牲部分之前形成均豎直地延伸穿過該第二介電質堆疊的一第二通道孔部分、一第二縫隙開口部分、一第二接觸開口部分和一第二阻擋開口部分，其中：該第二通道孔部分暴露該通道犧牲部分，該第二縫隙開口部分暴露該縫隙犧牲部分，該第二接觸開口部分暴露該第一接觸部分，並且該第二阻擋開口部分暴露該阻擋犧牲部分；以及該另一通道犧牲部分形成於該第一通道孔部分中，該另一縫隙犧牲部分形成於該第一縫隙開口部分中，該第二接觸部分形成於該第二接觸開口部分中，並且該另一阻擋犧牲部分形成於該第二阻擋開口部分中。
  16. 如請求項15所述的用於形成三維記憶體元件的方法，其中，形成該通道犧牲部分、該縫隙犧牲部分、該第一接觸部分和該阻擋犧牲部分包括在同一製程中沉積導電材料以填充該第一通道孔部分、該第一縫隙開口部分、該第一接觸開口部分和該第一阻擋開口部分；以及形成該另一通道犧牲部分、該另一縫隙犧牲部分、該第二接觸部分和該另一阻擋犧牲部分包括在同一製程中沉積另一導電材料以填充該第二通道孔部 分、該第二縫隙開口部分、該第二接觸開口部分和該第二阻擋開口部分。
  17. 如請求項16所述的用於形成三維記憶體元件的方法，其中，採用該通道結構代替該通道犧牲部分和該另一通道犧牲部分並且採用該阻擋結構代替該阻擋犧牲部分和該另一阻擋犧牲部分的步驟包括：形成覆蓋該另一縫隙犧牲部分、該縫隙犧牲部分、該接觸結構和該第二接觸部分並且暴露該另一通道犧牲部分和該另一阻擋犧牲部分的蝕刻遮罩；在同一製程中，去除該通道犧牲部分、該另一通道犧牲部分、該阻擋犧牲部分和該另一阻擋犧牲部分，該第一通道孔部分和該第二通道孔部分形成一通道孔，該第一阻擋開口部分和該第二阻擋開口部分形成一阻擋開口；以及在同一製程中沉積複數個通道形成層，以填充該通道孔和該阻擋開口。
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