[go: up one dir, main page]

TWI707342B - 記憶系統及半導體記憶裝置 - Google Patents

記憶系統及半導體記憶裝置 Download PDF

Info

Publication number
TWI707342B
TWI707342B TW108102197A TW108102197A TWI707342B TW I707342 B TWI707342 B TW I707342B TW 108102197 A TW108102197 A TW 108102197A TW 108102197 A TW108102197 A TW 108102197A TW I707342 B TWI707342 B TW I707342B
Authority
TW
Taiwan
Prior art keywords
wiring layers
mode
voltage
memory
wiring
Prior art date
Application number
TW108102197A
Other languages
English (en)
Other versions
TW202011408A (zh
Inventor
前嶋洋
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202011408A publication Critical patent/TW202011408A/zh
Application granted granted Critical
Publication of TWI707342B publication Critical patent/TWI707342B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

實施形態提供一種能夠抑制記憶容量降低之記憶系統及半導體記憶裝置。 實施形態之記憶系統包含半導體記憶裝置100及控制器200。半導體記憶裝置100包含：複數個第1配線層31；複數個第2配線層31；半導體柱48；第1電荷儲存層46；第2電荷儲存層46；以及控制部15，其能夠進行獨立地選擇複數個第1配線層31之一個及複數個第2配線層31中之相對應之一個之第1模式之控制以及一次選擇複數個第1配線層31之一個及複數個第2配線層31中之相對應之一個之第2模式之控制。控制器200控制半導體記憶裝置100之控制部15，使其進行第1模式之控制或第2模式之控制。

Description

記憶系統及半導體記憶裝置
本發明之實施形態係關於一種記憶系統及半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not-And，反及)型快閃記憶體。
實施形態提供一種能夠抑制記憶容量降低之記憶系統及半導體記憶裝置。
實施形態之記憶系統包含半導體記憶裝置、及控制半導體記憶裝置之控制器。半導體記憶裝置包含：複數個第1配線層，其等沿第1方向積層；複數個第2配線層，其等於與第1方向交叉之第2方向上，與複數個第1配線層中之任一者分離地分別配置；半導體柱，其設置於複數個第1配線層與複數個第2配線層之間，且沿第1方向延伸；第1電荷儲存層，其配置於複數個第1配線層與半導體柱之間；第2電荷儲存層，其配置於複數個第2配線層與半導體柱之間；以及控制部，其能夠進行獨立地選擇複數個第1配線層之一個及複數個第2配線層中之相對應之一個之第1模式之控制、以及一次選擇複數個第1配線層之一個及複數個第2配線層中之相對應之一個之第2模式之控制。控制器控制半導體記憶裝置之控制部，使其進行第1模式之控制或第2模式之控制。
[相關申請案] 本申請案享有以日本專利申請案2018-172868號(申請日：2018年9月14日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
以下，參照圖式對實施形態進行說明。圖式係模式性圖。再者，於以下說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之文字後之數字係用以將藉由包含相同文字之參照符號被參照且具有相同構成之要素彼此加以區別。於無須將以包含相同文字之參照符號表示之要素相互區別之情形時，該等要素藉由僅包含相同文字之參照符號被參照。
1.第1實施形態 對第1實施形態之記憶系統及半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板上方三維地積層有記憶胞電晶體之三維積層型NAND型快閃記憶體為例來進行說明。
1.1關於構成 1.1.1關於記憶系統之整體構成 首先，使用圖1對本實施形態之記憶系統之整體構成進行說明。
如圖1所示，記憶系統1具備NAND型快閃記憶體100(以下，簡單地記載為「記憶體100」)及控制器200。控制器200及記憶體100亦可由例如其等之組合構成一個半導體記憶裝置，作為其示例，可列舉如SDTM 卡般之記憶卡、或SSD(solid state drive，固態磁碟機)等。
記憶體100具備複數個記憶胞電晶體，非揮發地記憶資料。記憶體100藉由NAND匯流排與控制器200連接，並基於來自控制器200之命令動作。更具體而言，記憶體100係與控制器200進行例如8位元之信號DQ[7：0]之收發。信號DQ[7：0]例如為資料、位址及指令。
又，記憶體100自控制器200接收例如晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn及讀出賦能信號REn。而且，記憶體100將待命/忙碌信號RBn發送至控制器200。
晶片賦能信號CEn係用以將記憶體100設為賦能之信號，例如以低(Low)(｢L｣)位準觸發。指令鎖存賦能信號CLE係表示信號DQ為指令之信號，例如以高(High)(｢H｣)位準觸發。位址鎖存賦能信號ALE係表示信號DQ為位址之信號，例如以｢H｣位準觸發。寫入賦能信號WEn係用以將接收到之信號取入至記憶體100內之信號，每當自控制器200接收到指令、位址及資料等，便以例如｢L｣位準觸發。因此，每當WEn被切換時，便將信號DQ取入至記憶體100。讀出賦能信號REn係用以使控制器200自記憶體100讀出資料之信號。讀出賦能信號REn例如以｢L｣位準觸發。待命/忙碌信號RBn係表示記憶體100是否為忙碌狀態(是無法自控制器200接收指令之狀態，還是能夠自控制器200接收指令之狀態)之信號，例如於記憶體100為忙碌狀態時被設為｢L｣位準。
控制器200響應來自主機機器2之要求(命令)，對記憶體100命令資料之讀出動作、寫入動作及刪除動作等。又，控制器200管理記憶體100之記憶空間。
控制器200包含主機介面電路210、內建記憶體(RAM；random access memory(隨機存取記憶體))220、處理器(CPU；central processing unit(中央處理單元))230、緩衝記憶體240、NAND介面電路250及ECC(error checking and correcting，錯誤檢查及訂正)電路260。
主機介面電路210經由控制器匯流排而與主機機器2連接，負責與主機機器2之通信。主機介面電路210將自主機機器2接收到之要求及資料傳送至處理器230及緩衝記憶體240。又，主機介面電路210響應處理器230之命令，將緩衝記憶體240內之資料傳送至主機機器2。
NAND介面電路250經由NAND匯流排而與記憶體100連接，負責與記憶體100之通信。NAND介面電路250將處理器230所發行之命令傳送至記憶體100。又，NAND介面電路250於寫入動作時，將緩衝記憶體240內之寫入資料傳送至記憶體100。進而，NAND介面電路250於讀出動作時，將自記憶體100讀出之資料傳送至緩衝記憶體240。
處理器230控制控制器200整體之動作。例如，處理器230於自主機機器2接收到寫入要求(包含指令、邏輯位址及資料)時，響應該寫入要求而發行對於記憶體100之寫入命令(包含指令、物理位址及資料)。於讀出動作及刪除動作時亦同樣。
本實施形態之記憶系統1於寫入動作及讀出動作中具備正常模式及統合模式之2個動作模式。處理器230根據成為寫入動作或讀出動作之對象之記憶體100之物理位址，選擇(指定)任一動作模式，並發行與所選擇之動作模式對應之寫入命令或讀出命令。關於2個動作模式之詳細情況，於下文中敍述。
又，處理器230執行耗損平均(wear levelling)等用以管理記憶體100之各種處理。進而，處理器230執行各種運算。例如，處理器230執行資料之加密處理或隨機化處理等。
ECC電路260執行資料之錯誤訂正(ECC：error checking and correcting(錯誤檢查及訂正))處理。
內建記憶體220為例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體))等半導體記憶體，被用作處理器230之作業區域。內建記憶體220保持用以管理記憶體100之韌體、或各種管理表格等。例如，於內建記憶體220中，儲存有自記憶體100讀出之將記憶體100之物理位址(塊位址)與2個動作模式建立關聯之資訊(以下，記載為「塊位址資訊」)。
緩衝記憶體240暫時性地保持控制器200自記憶體100接收到之讀出資料、或自主機機器2接收到之寫入資料等。
1.1.2關於半導體記憶裝置之構成 其次，使用圖2對半導體記憶裝置之構成進行說明。再者，於圖2中利用箭頭線表示各塊間之連接之一部分，但塊間之連接並不限定於此。
如圖2所示，記憶體100包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、定序器15、待命/忙碌電路16、電壓產生電路17、記憶胞陣列18、列解碼器19(19A及19B)、列驅動器20(20A及20B)、感測放大器21、資料暫存器22、以及行解碼器23。
輸入輸出電路10控制與控制器200進行之信號DQ之輸入輸出。更具體而言，輸入輸出電路10具備輸入電路及輸出電路。輸入電路將自控制器200接收到之資料DAT(寫入資料WD)發送至資料暫存器22，將位址ADD發送至位址暫存器13，將指令CMD發送至指令暫存器14。輸出電路將自狀態暫存器12接收到之狀態資訊STS、自資料暫存器22接收到之資料DAT(讀出資料RD)、及自位址暫存器13接收到之位址ADD發送至控制器200。輸入輸出電路10與資料暫存器22經由資料匯流排而連接。
邏輯控制電路11自控制器200接收例如晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn及讀出賦能信號REn。而且，邏輯控制電路11根據接收到之信號控制輸入輸出電路10及定序器15。
狀態暫存器12於例如資料之寫入動作、讀出動作及刪除動作中，暫時性地保持自定序器15接收到之狀態資訊STS，並對控制器200通知動作是否已正常結束。
位址暫存器13暫時性地保持經由輸入輸出電路10而自控制器200接收到之位址ADD。而且，位址暫存器13例如將列位址RA(包含塊位址及頁位址)傳送至列解碼器19A及19B以及列驅動器20A及20B，且將行位址CA傳送至行解碼器23。
指令暫存器14暫時性地保存經由輸入輸出電路10而自控制器200接收到之指令CMD，並傳送至定序器15。
定序器15控制記憶體100整體之動作。更具體而言，定序器15根據指令暫存器14所保持之指令CMD，控制例如狀態暫存器12、待命/忙碌電路16、電壓產生電路17、列解碼器19A及19B、列驅動器20A及20B、感測放大器21、資料暫存器22、以及行解碼器23等，而執行寫入動作、讀出動作及刪除動作等。
待命/忙碌電路16根據定序器15之控制，將待命/忙碌信號RBn發送至控制器200。
電壓產生電路17根據定序器15之控制，產生寫入動作、讀出動作及刪除動作所需要之電壓，並將該所產生之電壓供給至例如記憶胞陣列18、列驅動器20A及20B、以及感測放大器21等。
記憶胞陣列18具備包含與列及行建立對應關係之非揮發性記憶胞電晶體(以下，亦記載為「記憶胞」)之例如4個塊BLK0～BLK3。再者，記憶胞陣列18內之塊BLK之個數為任意。關於記憶胞陣列18之構成之詳細情況，於下文中敍述。
記憶胞陣列18包含用戶區域及管理區域作為記憶體之空間區域，例如，複數個塊BLK分別被分配為用戶區域及管理區域。用戶區域係自主機機器2接收到之用戶資料之寫入動作及讀出動作所使用之區域。管理區域係保存例如控制程式、或各種設定參數等管理用資料之區域。例如，於管理區域中儲存有塊位址資訊。
列解碼器19包含列解碼器19A及19B。列解碼器19A及19B分別連接於在各塊BLK中沿列方向配置之不同之配線。列解碼器19A及19B包含對應於各塊BLK之塊解碼器(未圖示)。塊解碼器將自控制器200接收到之位址(塊位址)解碼。列解碼器19A及19B基於解碼結果選擇塊BLK中之任一者。換言之，列解碼器19A及19B亦可謂由控制器200(自控制器200接收到之位址)控制。而且，列解碼器19A及19B將自列驅動器20A及20B分別供給之電壓施加至所選擇之塊BLK。列解碼器19A及19B進行分別對應於正常模式及統合模式之動作。
列驅動器20包含列驅動器20A及20B。列驅動器20A及20B根據列位址RA，將寫入動作、讀出動作及刪除動作所需要之電壓分別供給至列解碼器19A及19B。
感測放大器21於讀出動作時，感測自記憶胞陣列18讀出之資料。而且，感測放大器21將讀出資料RD發送至資料暫存器22。又，感測放大器21於寫入動作時，將寫入資料WD發送至記憶胞陣列18。
資料暫存器22具備複數個鎖存電路。鎖存電路保持寫入資料WD及讀出資料RD。例如，於寫入動作中，資料暫存器22暫時性地保持自輸入輸出電路10接收到之寫入資料WD，並發送至感測放大器21。又，例如，於讀出動作中，資料暫存器22暫時性地保持自感測放大器21接收到之讀出資料RD，並發送至輸入輸出電路10。
行解碼器23例如於寫入動作、讀出動作及刪除動作時，將行位址CA解碼，並根據解碼結果選擇資料暫存器22內之鎖存電路。
1.1.3記憶胞陣列之電路構成 其次，使用圖3對記憶胞陣列18之電路構成進行說明。圖3表示1個塊BLK中之記憶胞陣列18之電路圖。
如圖3所示，塊BLK包含複數個串組件SU(SU0、SU1、…)。再者，塊BLK內之串組件SU之個數為任意。又，各個串組件SU包含複數個記憶體群MG。記憶體群MG之各者包含2個記憶體串MSa及MSb。以下，於不限定記憶體串MSa及MSb之各者之情形時，記載為記憶體串MS。
記憶體串MSa例如包含8個記憶胞電晶體MCa0～MCa7、以及選擇電晶體STa1及STa2。同樣地，記憶體串MSb例如包含8個記憶胞電晶體MCb0～MCb7、以及選擇電晶體STb1及STb2。以下，於不限定記憶胞電晶體MCa0～MCa7及MCb0～MCb7之各者之情形時，記載為記憶胞電晶體MC。又，於不限定選擇電晶體STa1及STb1之各者之情形時，記載為選擇電晶體ST1，於不限定選擇電晶體STa2及STb2之各者之情形時，記載為選擇電晶體ST2。
記憶胞電晶體MC具備控制閘極及電荷儲存層，非揮發地保持資料。再者，記憶胞電晶體MC可為於電荷儲存層使用絕緣層之MONOS(metal-oxide-nitride-oxide-semiconductor，金屬-氧化物-氮化物-氧化物-半導體)型，亦可為於電荷儲存層使用導電層之FG(floating gate，浮閘)型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶體串MS之各者中所包含之記憶胞電晶體MC之個數亦可為16個、32個、48個、64個、96個或128個等，其個數並不限定。進而，記憶體串MS之各者中所包含之選擇電晶體ST1及ST2之個數為任意，只要分別有1個以上即可。
記憶體串MS中所包含之記憶胞電晶體MC、以及選擇電晶體ST1及ST2分別串聯連接。更具體而言，於記憶體串MSa中，選擇電晶體STa2、記憶胞電晶體MCa0～MCa7、及選擇電晶體STa1各自之電流路徑按該順序串聯連接。記憶體串MSb亦同樣地，選擇電晶體STb2、記憶胞電晶體MCb0～MCb7、及選擇電晶體STb1各自之電流路徑按該順序串聯連接。而且，記憶體群MG中所包含之選擇電晶體STa1之汲極與選擇電晶體STb1之汲極共通連接於複數條位元線BL(BL0、…、BL(K－1)，其中，(K－1)為2以上之整數)中之任一條。複數條位元線BL由感測放大器21獨立地控制。又，塊BLK內之各記憶體群MG中所包含之選擇電晶體STa2之源極與選擇電晶體STb2之源極共通連接於源極線SL。
串組件SU內之複數個選擇電晶體STa1之閘極共通連接於選擇閘極線SGDa，複數個選擇電晶體STb1之閘極共通連接於選擇閘極線SGDb。更具體而言，串組件SU0內之複數個選擇電晶體STa1之閘極共通連接於選擇閘極線SGDa0，複數個選擇電晶體STb1之閘極共通連接於選擇閘極線SGDb0。同樣地，串組件SU1內之複數個選擇電晶體STa1之閘極共通連接於選擇閘極線SGDa1。複數個選擇電晶體STb1之閘極共通連接於選擇閘極線SGDb1。
塊BLK內之複數個選擇電晶體STa2之閘極共通連接於選擇閘極線SGSa，複數個選擇電晶體STb2之閘極共通連接於選擇閘極線SGSb。再者，選擇閘極線SGSa及SGSb亦可設置於每個串組件SU。
以下，於不限定選擇閘極線SGDa(SGDa0、SGDa1、…)及SGDb(SGDb0、SGDb1、…)之各者之情形時，記載為選擇閘極線SGD，於不限定各選擇閘極線SGSa及SGSb之情形時，記載為選擇閘極線SGS。
選擇閘極線SGDa(SGDa0～SGDa3)及SGSa由列解碼器19A獨立地控制，選擇閘極線SGDb(SGDb0～SGDb3)及SGSb由列解碼器19B獨立地控制。
同一塊BLK內之複數個記憶胞電晶體MCa0～MCa7及MCb0～MCb7之控制閘極分別共通連接於設置在每個塊BLK之字元線WLa0～WLa7及WLb0～WLb7。字元線WLa0～WLa7由列解碼器19A獨立地控制，字元線WLb0～WLb7由列解碼器19B獨立地控制。以下，於不限定字元線WLa及WLb之各者之情形時，記載為字元線WL。
塊BLK例如為資料之刪除單位，同一塊BLK內所包含之記憶胞電晶體MC所保持之資料一起被刪除。又，寫入動作及讀出動作係相對於共通連接於1個串組件SU之1條字元線WL之複數個記憶胞電晶體MC一起進行。以下，於資料之寫入動作及讀出動作時，將相對於一起選擇之記憶胞電晶體MC之各者要寫入、或讀出之1位元資料之集合記載為「頁」。
於記憶胞陣列18內，配置於同一行之複數個記憶體群MG共通連接於任一位元線BL。即，位元線BL於複數個塊BLK之複數個串組件SU間，將各串組件SU之1個記憶體群MG共通連接。串組件SU包含連接於不同之位元線BL且連接於同一選擇閘極線SGD之複數個記憶體群MG。又，塊BLK包含共用字元線WL之複數個串組件SU。換言之，塊BLK包含共通連接於塊BLK內之複數個串組件SU之複數條字元線WL。而且，記憶胞陣列18包含共用位元線BL之複數個塊BLK。於記憶胞陣列18內，藉由將選擇閘極線SGS、字元線WL及選擇閘極線SGD積層於半導體基板上方，而三維地積層有記憶胞電晶體MC。
1.1.4記憶胞陣列之平面構成 其次，使用圖4及圖5對記憶胞陣列18之平面構成進行說明。圖4之例表示包含4個串組件SU0～SU3之塊BLK0之選擇閘極線SGD(SGDa0～SGDa3及SGDb0～SGDb3)之平面佈局，圖5之例表示塊BLK0之字元線WLa0及WLb0之平面佈局。再者，於圖4及圖5之例中，省略絕緣膜。
如圖4所示，沿與半導體基板平行之X方向延伸之12條配線層30a_1、30b_1、30a_2、30a_3、30b_2、30a_4、30a_5、30b_3、30a_6、30a_7、30b_4及30a_8係沿與半導體基板平行且與X方向正交之Y方向依序排列。以下，於不限定配線層30a_1、30b_1、30a_2、30a_3、30b_2、30a_4、30a_5、30b_3、30a_6、30a_7、30b_4及30a_8之各者之情形時，記載為配線層30。各配線層30作為選擇閘極線SGD而發揮功能。於圖4之例中，於塊BLK0內，2個配線層30a_1及30a_2作為選擇閘極線SGDa0而發揮功能，且共通連接於列解碼器19A。配線層30a_3及30a_4作為選擇閘極線SGDa1而發揮功能，且共通連接於列解碼器19A。配線層30a_5及30a_6作為選擇閘極線SGDa2而發揮功能，且共通連接於列解碼器19A。配線層30a_7及30a_8作為選擇閘極線SGDa3而發揮功能，且共通連接於列解碼器19A。又，配線層30b_1、30b_2、30b_3及30b_4分別作為選擇閘極線SGDb0～SGDb3而發揮功能，且分別連接於列解碼器19B。
於塊BLK內沿Y方向相鄰之配線層30係藉由未圖示之絕緣膜而隔開。將設置於配線層30a與配線層30b之間之絕緣層之區域記載為記憶體溝槽MT。更具體而言，於配線層30a_1與30b_1之間、配線層30b_1與30a_2之間、配線層30a_3與30b_2之間、配線層30b_2與30a_4之間、配線層30a_5與30b_3之間、配線層30b_3與30a_6之間、配線層30a_7與30b_4之間、及配線層30b_4與30a_8之間，設置有記憶體溝槽MT。記憶體溝槽MT係以設置於選擇閘極線SGD下方之未圖示之複數條字元線WL及選擇閘極線SGS亦分別分離之方式設置。
又，將設置於2個配線層30a間之絕緣層之區域記載為狹縫SLT。更具體而言，於配線層30a_2與30a_3之間、配線層30a_4與30a_5之間及配線層30a_6與30a_7之間設置有狹縫SLT。狹縫SLT係將選擇閘極線SGD分離，而不將設置於下方之字元線WL及選擇閘極線SGS分離。
於設置有記憶體溝槽MT之配線層30a與30b之間，以成為例如錯位排列之方式配置有分別沿垂直於半導體基板之Z方向延伸之複數個記憶體柱MP。1個記憶體柱MP對應於1個記憶體串MSa及1個記憶體串MSb。
例如，於設置於選擇閘極線SGDa0(配線層30a_1)與選擇閘極線SGDb0(配線層30b_1)之間之記憶體柱MP中，包含選擇閘極線SGDa0之一部分及與選擇閘極線SGDa0相接之記憶體柱MP之一部分之區域作為串組件SU0之選擇電晶體STa1而發揮功能。同樣地，包含選擇閘極線SGDb0之一部分及與選擇閘極線SGDb0相接之記憶體柱MP之一部分之區域作為串組件SU0之選擇電晶體STb1而發揮功能。
其次，對字元線WLa0及WLb0之平面佈局進行說明。字元線WLa0及WLb0於Z方向上設置於選擇閘極線SGD之下方。
如圖5所示，字元線WLa0包含沿Y方向延伸之配線層31a_0及沿X方向延伸之5條配線層31a_1～31a_5。字元線WLb0包含沿Y方向延伸之配線層31b_0及沿X方向延伸之4條配線層31b_1～31b_4。以下，於不限定配線層31a_0～31a_5及31b_0～31b_4之各者之情形時，記載為配線層31。
於配線層31a_0與配線層31b_0之間，沿Y方向依序配置有配線層31a_1、31b_1、31a_2、31b_2、31a_3、31b_3、31a_4、31b_4及31a_5。配線層31a_1～31a_5之一端連接於配線層31a_0，配線層31b_1～31b_4之一端連接於配線層31b_0。
配線層31a_1配置於配線層30a_1之下方。配線層31b_1配置於配線層30b_1之下方。配線層31a_2配置於配線層30a_2及配線層30a_3之下方。配線層31b_2配置於配線層30b_2之下方。配線層31a_3配置於配線層30a_4及配線層30a_5之下方。配線層31b_3配置於配線層30b_3之下方。配線層31a_4配置於配線層30a_6及配線層30a_7之下方。配線層31b_4配置於配線層30b_4之下方。配線層31a_5配置於配線層30a_8之下方。
字元線WLa0與字元線WLb0係藉由記憶體溝槽MT而相互隔開。又，於字元線WLa0與字元線WLb0之間配置有圖4中所說明之複數個記憶體柱MP。
於設置於字元線WLa0與字元線WLb0之間之記憶體柱MP中，包含字元線WLa0之一部分及與字元線WLa0相接之記憶體柱MP之一部分之區域作為記憶胞電晶體MCa0、即1個記憶部而發揮功能。同樣地，包含與字元線WLa0對應之字元線WLb0之一部分及與字元線WLb0相接之記憶體柱MP之一部分之區域作為記憶胞電晶體MCb0而發揮功能。即，與1個記憶體柱MP對應之記憶胞電晶體MC於同一層(layer)中設置有2個(以下，將此種構造記載為「雙單元構造」)。
列解碼器19A連接於字元線WLa0，列解碼器19B連接於字元線WLb0。
其他字元線WL及選擇閘極線SGS亦同樣。
1.1.5記憶胞陣列之剖面構成 其次，使用圖6對記憶胞陣列18之剖面構成進行說明。圖6係沿圖4及圖5之A1-A2線之記憶胞陣列18之剖視圖。
如圖6所示，於半導體基板40上形成有絕緣層41。絕緣層41例如使用氧化矽膜(SiO2 )。再者，亦可於形成有絕緣層41之區域、即半導體基板40與配線層42之間設置有列解碼器19A及19B或感測放大器21等之電路。
於絕緣層41上形成有作為源極線SL而發揮功能之配線層42。配線層42包含導電材料，例如使用添加有雜質之n型半導體、或金屬材料。又，例如配線層42亦可為半導體層與金屬層之積層構造。
於配線層42上形成有絕緣層43，於絕緣層43上以相互於Z方向上相隔之方式，介置複數個絕緣層43地依序積層有作為選擇閘極線SGS而發揮功能之配線層33、作為字元線WL0～WL7而發揮功能之8層配線層31及作為選擇閘極線SGD而發揮功能之配線層30。於配線層30上進而積層有絕緣層43。
絕緣層43例如使用SiO2 。配線層30～32包含導電材料，例如使用添加有雜質之n型半導體或p型半導體、或金屬材料。例如，作為配線層30～32，使用氮化鈦(TiN)/鎢(W)之積層構造。TiN於藉由例如CVD(chemical vapor deposition，化學氣相沈積)而將W成膜時，具有作為用以防止W與SiO2 進行反應之障壁層、或用以使W之密接性提高之密接層之功能。
以貫通配線層30～32且底面與配線層42相接之方式形成有沿X方向延伸之記憶體溝槽MT。記憶體溝槽MT於Y方向上將設置於2個記憶體柱MP之間之配線層30～32分別分離。記憶體溝槽MT內由絕緣層51填埋。絕緣層51例如使用SiO2 。
以貫通作為選擇閘極線SGD而發揮功能之配線層30且底面與作為字元線WL7而發揮功能之配線層31相接之方式形成有沿X方向延伸之狹縫SLT。即，狹縫SLT於Y方向上將作為選擇閘極線SGD而發揮功能之配線層30分離。狹縫SLT內由絕緣層53填埋。絕緣層53例如使用SiO2 。
複數個記憶體柱MP於Y方向上與記憶體溝槽MT交替地配置。記憶體柱MP包含阻擋絕緣膜45、電荷儲存層46、隧道絕緣膜47、半導體層(或者亦記載為半導體柱)48、核心層49及上覆層50。
更具體而言，以貫通配線層30～32及絕緣層43且底面到達配線層42之方式，形成有與記憶體柱MP對應之孔AH。於孔AH之側面依序積層有阻擋絕緣膜45、電荷儲存層46及隧道絕緣膜47。而且，以側面與隧道絕緣膜47相接且底面與配線層42相接之方式形成有半導體層48。半導體層48係供形成記憶胞電晶體MC以及選擇電晶體ST1及ST2之通道之區域。因此，半導體層48作為連接選擇電晶體ST2、記憶胞電晶體MC0～MC7及選擇電晶體ST1之電流路徑之信號線而發揮功能。於半導體層48內設置有核心層49。而且，於半導體層48及核心層49上，形成有側面與隧道絕緣膜47相接之上覆層50。
阻擋絕緣膜45、隧道絕緣膜47及核心層49例如使用SiO2 。電荷儲存層46例如使用氮化矽膜(SiN)。半導體層48及上覆層50例如使用多晶矽。
於上覆層50上形成有接觸插塞52，於接觸插塞52上設置有作為位元線BL而發揮功能之配線層54。接觸插塞52及配線層54包含導電材料，例如使用鈦(Ti)/TiN/W之積層構造等。
於圖6之例中，與記憶體柱MP之紙面左側相接之配線層32作為選擇閘極線SGSa而發揮功能，8層配線層31作為字元線WLa0～WLa7而發揮功能，配線層30作為選擇閘極線SGDa而發揮功能。同樣地，與記憶體柱MP之紙面右側相接之配線層32作為選擇閘極線SGSb而發揮功能，8層配線層31作為字元線WLb0～WLb7而發揮功能，配線層30作為選擇閘極線SGDb而發揮功能。
因此，由記憶體柱MP及設置於記憶體柱MP之紙面左側且作為字元線WLa0～WLa7而發揮功能之8層配線層31分別構成記憶胞電晶體MCa0～MCa7。更具體而言，由半導體層48、設置於記憶體柱MP之紙面左側之8層配線層31以及設置於半導體層48與8層配線層31之間之記憶體柱MP之紙面左側一半中所包含之阻擋絕緣膜45、電荷儲存層46及隧道絕緣膜47分別構成記憶胞電晶體MCa0～MCa7。由記憶體柱MP及設置於記憶體柱MP之紙面左側且作為選擇閘極線SGSa而發揮功能之配線層32構成選擇電晶體STa2。由記憶體柱MP及設置於記憶體柱MP之紙面左側且作為選擇閘極線SGDa而發揮功能之配線層30構成選擇電晶體STa1。
同樣地，由記憶體柱MP及設置於記憶體柱MP之紙面右側且作為字元線WLb0～WLb7而發揮功能之8層配線層31分別構成記憶胞電晶體MCb0～MCb7。更具體而言，由半導體層48、設置於記憶體柱MP之紙面右側之8層配線層31、設置於半導體層48與8層配線層31之間之記憶體柱MP之紙面右側一半中所包含之阻擋絕緣膜45、電荷儲存層46及隧道絕緣膜47分別構成記憶胞電晶體MCb0～MCb7。由記憶體柱MP及設置於記憶體柱MP之紙面右側且作為選擇閘極線SGSb而發揮功能之配線層32構成選擇電晶體STb2。由記憶體柱MP及設置於記憶體柱MP之紙面右側且作為選擇閘極線SGDb而發揮功能之配線層30構成選擇電晶體STb1。
1.2正常模式及統合模式 其次，使用圖7及圖8對正常模式及統合模式進行說明。圖7及圖8之例表示塊BLK0之字元線WLa0及WLb0之平面佈局。
本實施形態於執行寫入動作及讀出動作時，針對每個塊BLK選擇正常模式及統合模式之2個動作模式中之任一者。
如圖7所示，正常模式係於選擇塊BLK中，選擇設置於同層之字元線WLa或WLb中之任一者，且選擇選擇串組件SU之選擇閘極線SGDa或SGDb中之任一者來執行寫入動作或讀出動作之動作模式。即，為於雙單元構造中選擇記憶胞電晶體MCa或MCb中之任一者之動作模式。於圖7之例中，選擇塊BLK0之字元線WLa0被選擇，字元線WLb0被設為非選擇。又，串組件SU0之選擇閘極線SGDa0被選擇。於該情形時，於選擇串組件SU0中，記憶胞電晶體MCa0被選擇，記憶胞電晶體MCb0被設為非選擇。進而，於非選擇串組件SU1～SU3中，記憶胞電晶體MCa0及MCb0分別被設為非選擇。
如圖8所示，統合模式係於選擇塊BLK中，選擇設置於同層之字元線WLa及WLb之兩者，且選擇選擇串組件SU之選擇閘極線SGDa及SGDb之兩者來執行寫入動作或讀出動作之動作模式。即，為於雙單元構造中選擇記憶胞電晶體MCa及MCb之兩者之動作模式。於圖8之例中，選擇塊BLK0之字元線WLa0及WLb0被選擇。又，串組件SU0之選擇閘極線SGDa0及SGDb0被選擇。於該情形時，於選擇串組件SU0中，記憶胞電晶體MCa0及MCb0被選擇。進而，於非選擇串組件SU1～SU3，記憶胞電晶體MCa0及MCb0分別被設為非選擇。
例如，設為於1個塊BLK中包含與2N位元組(N為1以上之整數)之資料對應之個數之記憶胞電晶體MC。於是，於對應於正常模式之塊BLK中，能夠保持2N位元組之資料，於對應於統合模式之塊BLK中，相對於2個記憶胞電晶體MC儲存1位元之資料，因此能夠保持N位元組之資料。
1.3寫入動作 其次，對寫入動作進行說明。寫入動作大致包含編程動作及編程驗證動作。而且，藉由反覆進行編程動作與編程驗證動作之組合(以下，稱為「編程循環」)，而記憶胞電晶體MC之閾值電壓上升至目標位準。
編程動作係藉由將電子注入至電荷儲存層46而使閾值電壓上升(或藉由禁止注入而維持閾值電壓)之動作。以下，將使閾值電壓上升之動作稱為「｢0｣編程」，對被設為｢0｣編程對象之位元線BL自感測放大器21賦予與｢0｣編程對應之電壓(例如，電壓VSS)。另一方面，將維持閾值電壓之動作稱為「｢1｣編程」或「寫入禁止」，對被設為｢1｣編程對象之位元線BL自感測放大器21賦予與｢1｣編程對應之電壓(以下，記載為「電壓VBL」)。以下，將與｢0｣編程對應之位元線記載為BL(｢0｣)，將與｢1｣編程對應之位元線記載為BL(｢1｣)。
編程驗證動作係於編程動作之後，讀出資料，並判定記憶胞電晶體MC之閾值電壓是否達到作為目標之目標位準之動作。以下，將記憶胞電晶體MC之閾值電壓達到目標位準之情形記載為「已通過驗證」，將未達到目標位準之情形記載為「未通過驗證」。
再者，於本實施形態中，對記憶胞電晶體MC能夠保持二進制(1位元)之資料之情形進行說明，但記憶胞電晶體MC亦可能夠保持四進制(2位元)以上之資料。
1.3.1寫入動作之整個流程 首先，使用圖9對寫入動作之整個流程進行說明。
如圖9所示，主機機器2將寫入要求發送至控制器200(步驟S10)。
處理器230若接收到來自主機機器2之寫入要求，則選擇動作模式(步驟S11)。更具體而言，與自主機機器2接收到之邏輯位址對應地分配記憶體100之物理位址(塊BLK)。此時，於基於塊位址資訊所分配之物理位址(塊BLK)對應於正常模式之情形時，處理器230選擇正常模式。另一方面，於所分配之物理位址對應於統合模式之情形時，處理器230選擇統合模式。
於選擇了正常模式之情形時(步驟S12_是(Yes))，處理器230發行與正常模式對應之寫入命令(包含指令、物理位址及資料)，並發送至記憶體100(步驟S13)。
定序器15根據接收到之寫入命令，於正常模式下執行寫入動作(步驟S14)。
另一方面，於選擇了統合模式之情形時(步驟S12_否(No))，處理器230發行與統合模式對應之寫入命令，並發送至記憶體100(步驟S15)。
定序器15根據接收到之寫入命令，於統合模式下執行寫入動作(步驟S16)。
1.3.2寫入動作時之指令序列 其次，使用圖10及圖11對寫入動作時之指令序列進行說明。圖10表示正常模式之指令序列，圖11表示統合模式之指令序列。
如圖10所示，首先，處理器230將通知執行寫入動作之指令｢80h｣輸出至記憶體100，並且將指令鎖存賦能信號CLE設為｢H｣位準來觸發。
其次，處理器230輸出位址｢ADD｣，並且將位址鎖存賦能信號ALE設為｢H｣位準來觸發。再者，於圖10之例中，以5個週期(cycle)表示位址，但週期數為任意。
其次，處理器230輸出所需週期數之寫入資料｢WD｣。
其次，處理器230輸出指示寫入執行之指令｢10h｣，並且將指令鎖存賦能信號CLE設為｢H｣位準來觸發。
記憶體100響應指令｢10h｣，而於正常模式下開始寫入動作，變為忙碌狀態(RBn＝｢L｣)。
若寫入動作完成，則記憶體100變為待命狀態，使待命/忙碌信號RBn恢復為｢H｣位準。
其次，對統合模式之指令序列進行說明。以下，以與圖10不同之方面為中心進行說明。
如圖11所示，首先，處理器230將指示寫入動作中之統合模式之前綴指令(prefix command)｢XXh｣輸出至記憶體100，並且將指令鎖存賦能信號CLE設為｢H｣位準來觸發。以後之處理器230之動作與圖10之指令序列相同。
記憶體100響應指令｢XXh｣及｢10h｣，而於統合模式下開始寫入動作，變為忙碌狀態(RBn＝｢L｣)。
若寫入動作完成，則記憶體100變為待命狀態，待命/忙碌信號RBn恢復為｢H｣位準。
1.3.3記憶體中之寫入動作 其次，使用圖12對記憶體100中之寫入動作進行說明。
如圖12所示，首先，記憶體100自控制器200接收寫入命令(步驟S101)。
於未接收到前綴指令｢XXh｣之情形時(步驟S102_否)、即於接收到正常模式之寫入命令之情形時，定序器15選擇正常模式(步驟S103)。
於接收到前綴指令｢XXh｣之情形時(步驟S102_是)、即於接收到統合模式之寫入命令之情形時，定序器15選擇統合模式(步驟S104)。
其次，定序器15執行編程動作(步驟S105)。於選擇了正常模式之情形時，列解碼器19A及19B對選擇塊BLK之字元線WLa0～WLa7或WLb0～WLb7中之任一者施加編程電壓。又，於選擇了統合模式之情形時，列解碼器19A及19B對選擇塊BLK之字元線WLa0～WLa7中之任一者、及設置於同層之字元線WLb0～WLb7中之任一者施加編程電壓。更具體而言，例如於統合模式下，列解碼器19A及19B對選擇塊BLK之字元線WLa0及WLb0施加編程電壓。
於編程動作後，定序器15執行編程驗證動作(步驟S106)。
於未通過驗證之情形時(步驟S107_否)，定序器15確認編程循環次數是否已達到預先設定之上限次數(步驟S108)。
於編程循環次數已達到上限次數之情形時(步驟S108_是)，定序器15結束寫入動作，並將寫入動作未正常結束之主旨報告給控制器200。
於編程循環次數未達到上限次數之情形時(步驟S108_否)，定序器15使編程電壓之設定電壓值升壓(step up)，並返回至步驟S105。
又，於通過了驗證之情形時(步驟S107_是)，定序器15結束寫入動作。
1.3.4寫入動作時之各配線電壓 其次，使用圖13及圖14對寫入動作時之各配線電壓進行說明。圖13表示於寫入動作時對各配線施加之電壓之一例，圖14表示顯示各配線電壓之時序圖。圖13之例表示於正常模式下，串組件SU0之字元線WLa3被選擇，於統合模式下，串組件SU0之字元線WLa3及WLb3被選擇之情形。再者，其他字元線WL被選擇之情形亦同樣。
如圖13所示，設為於正常模式下字元線WLa3被選擇。即，例如選擇串組件SU0之記憶體串MSa被選擇，記憶體串MSb被設為非選擇。於該情形時，列解碼器19A於選擇記憶體串MSa中，對選擇字元線WLa3施加編程電壓VPGM，對非選擇字元線WLa0～WLa2及WLa4～WLa7分別施加電壓VPASS。電壓VPGM係用以將電子注入至電荷儲存層46之高電壓。電壓VPASS係不受記憶胞電晶體MC之閾值電壓影響地將記憶胞電晶體MC設為導通狀態之電壓。電壓VPGM與電壓VPASS處於VPGM＞VPASS之關係中。
於非選擇記憶體串MSb中，設置於與字元線WLa3同層之字元線WLb3係與其他字元線WLb0～WLb2及WLb4～WLb7同樣地被設為非選擇。列解碼器19B對字元線WLb0～WLb7施加電壓VPASS。
又，列解碼器19A及19B對選擇閘極線SGDa0及SGDb0分別施加例如電壓VSGD2。電壓VSGD2係將與位元線BL(｢1｣)對應之選擇電晶體STa1設為截止狀態，將與位元線BL(｢0｣)對應之選擇電晶體STa1設為導通狀態之電壓。進而，列解碼器19A及19B對選擇閘極線SGSa及SGSb分別施加電壓VSGS。電壓VSGS係將選擇電晶體STa2及STb2設為截止狀態之電壓。
其次，對統合模式進行說明。
於統合模式下，設為字元線WLa3及WLb3被選擇。即，例如選擇串組件SU0之記憶體串MSa及MSb被選擇。於該情形時，列解碼器19A及19B對選擇字元線WLa3及WLb3分別施加編程電壓VPGM。
又，列解碼器19A對非選擇字元線WLa0～WLa2及WLa4～WLa7分別施加電壓VPASS。列解碼器19B對非選擇字元線WLb0～WLb2及WLb4～WLb7分別施加電壓VPASS。
又，與正常模式同樣地，列解碼器19A及19B對選擇閘極線SGDa0及SGDb0分別施加例如電壓VSGD2。進而，列解碼器19A及19B對選擇閘極線SGSa及SGSb分別施加電壓VSGS。
其次，對各配線之電壓詳細地進行說明。
如圖14所示，於時刻t0，感測放大器21對位元線BL(｢0｣)施加電壓VSS，對位元線BL(｢1｣)施加電壓VBL。列解碼器19A及19B對與選擇串組件SU0對應之選擇閘極線SGDa0及SGDb0施加電壓VSGD1，對與非選擇串組件SU1～SU3對應之選擇閘極線SGDa1～SGDa3及SGDb1～SGDb3施加電壓VSS。電壓VSGD1係不受位元線BL之電壓影響地將選擇電晶體ST1設為導通狀態之電壓。藉此，選擇串組件SU0之選擇電晶體STa1及STb1被設為導通狀態，非選擇串組件SU1～SU3之選擇電晶體STa1及STb1被設為斷開狀態。
又，列解碼器19A及19B對選擇閘極線SGS(SGSa及SGSb)施加電壓VSGS。對源極線SL施加電壓VSL。電壓VSL為高於電壓VSGS之電壓。藉此，串組件SU0～SU3之選擇電晶體STa2及STb2被設為斷開狀態。
於時刻t2，列解碼器19A及19B對與選擇串組件SU0對應之選擇閘極線SGDa0及SGDb0施加電壓VSGD2。藉此，與位元線BL(｢1｣)對應之選擇電晶體STa1及STb1被設為截止狀態，記憶體串MSa及MSb之通道被設為浮動狀態。
於時刻t3，列解碼器19A及19B對字元線WL(WLa0～WLa7及WLb0～WLb7)分別施加電壓VPASS。藉此，與處於浮動狀態之位元線BL(｢1｣)對應之記憶體串MSa及MSb之通道電壓藉由與字元線WL之耦合而上升。
於時刻t4，列解碼器19A及/或19B對選擇字元線WL施加電壓VPGM。更具體而言，例如於正常模式之情形時，列解碼器19A例如對選擇字元線WLa3施加電壓VPGM。又，例如於統合模式之情形時，列解碼器19A及19B對選擇字元線WLa3及WLb3分別施加電壓VPGM。藉此，於連接於選擇字元線WL之要寫入｢0｣資料之記憶胞電晶體MC中，電荷被注入至電荷儲存層。另一方面，於連接於選擇字元線WL之要寫入｢1｣資料之記憶胞電晶體MC中，通道電壓藉由電壓VPGM所引起之耦合而上升，因此，電荷基本未被注入至電荷儲存層。
然後，於時刻t5～t6，進行恢復動作，各配線之電壓被重設。
1.4讀出動作 其次，對讀出動作進行說明。
1.4.1讀出動作之整個流程 首先，使用圖15對讀出動作之整個流程進行說明。
如圖15所示，主機機器2將讀出要求發送至控制器200(步驟S20)。
處理器230若接收到來自主機機器2之讀出要求，則選擇動作模式(步驟S21)。更具體而言，確認與自主機機器2接收到之邏輯位址對應之記憶體100之物理位址(塊BLK)，於基於塊位址資訊所選擇之物理位址對應於正常模式之情形時，處理器230選擇正常模式。另一方面，於所選擇之物理位址對應於統合模式之情形時，處理器230選擇統合模式。
於選擇了正常模式之情形時(步驟S22_是)，處理器230發行對應於正常模式之讀出命令(包含指令及物理位址)，並將其發送至記憶體100(步驟S23)。
定序器15根據接收到之讀出命令，於正常模式下執行讀出動作(步驟S24)。
另一方面，於選擇了統合模式之情形時(步驟S22_否)，處理器230發行對應於統合模式之讀出命令，並將其發送至記憶體100(步驟S25)。
定序器15根據接收到之讀出命令，於統合模式下執行讀出動作(步驟S26)。
定序器15當讀出動作結束時，將讀出資料發送至控制器200(步驟S27)。
處理器230於對自記憶體100接收到之讀出資料進行ECC處理之後，將進行錯誤訂正後之讀出資料作為對於讀出要求之讀出應答發送至主機機器2(步驟S28)。
主機機器2獲取資料(步驟S29)，讀出動作結束。
1.4.2讀出動作時之指令序列 其次，使用圖16及圖17對讀出動作時之指令序列進行說明。圖16表示正常模式之指令序列，圖17表示統合模式之指令序列。
如圖16所示，首先，處理器230將通知執行讀出動作之指令｢00h｣輸出至記憶體100，並且將指令鎖存賦能信號CLE設為｢H｣位準來觸發。
其次，處理器230輸出位址｢ADD｣，並且將位址鎖存賦能信號ALE設為｢H｣位準來觸發。再者，於圖10之例中，以5個週期表示位址，但週期數為任意。
其次，處理器230輸出指示讀出執行之指令｢30h｣，並且將指令鎖存賦能信號CLE設為｢H｣位準來觸發。
記憶體100響應指令｢30h｣，而於正常模式下開始讀出動作，變為忙碌狀態(RBn＝｢L｣)。
若讀出動作完成，則記憶體100變為待命狀態，使待命/忙碌信號RBn恢復為｢H｣位準。
處理器230若接收到｢H｣位準之待命/忙碌信號RBn，則切換讀出賦能信號REn，自記憶體100讀出讀出資料｢RD｣。
其次，對統合模式之指令序列進行說明。以下，以與圖16不同之方面為中心進行說明。
如圖17所示，首先，處理器230將指示讀出動作中之統合模式之前綴指令｢YYh｣輸出至記憶體100，並且將指令鎖存賦能信號CLE設為｢H｣位準來觸發。以後之處理器230之動作與圖16之指令序列相同。
記憶體100響應指令｢YYh｣及｢30h｣，而於統合模式下執行讀出動作。
1.4.3記憶體中之讀出動作 其次，使用圖18對記憶體100中之讀出動作進行說明。
如圖18所示，首先，記憶體100自控制器200接收讀出命令(步驟S111)。
於未接收到前綴指令｢YYh｣之情形時(步驟S112_否)、即於接收到正常模式之讀出命令之情形時，定序器15選擇正常模式(步驟S113)。
於接收到前綴指令｢YYh｣之情形時(步驟S112_是)、即於接收到統合模式之寫入命令之情形時，定序器15選擇統合模式(步驟S114)。
其次，定序器15執行讀出動作(步驟S115)。於選擇了正常模式之情形時，列解碼器19A及19B對選擇塊BLK之字元線WLa0～WLa7或WLb0～WLb7中之任一者施加讀出電壓。又，於選擇了統合模式之情形時，列解碼器19A及19B對選擇塊BLK之字元線WLa0～WLa7中之任一者、及設置於同層之字元線WLb0～WLb7中之任一者施加讀出電壓。更具體而言，例如，列解碼器19A及19B對選擇塊BLK之字元線WLa0及WLb0施加讀出電壓。
定序器15根據讀出賦能信號REn，輸出讀出資料(步驟S116)。
1.4.4讀出動作時之各配線電壓 其次，使用圖19～圖21對讀出動作時之各配線電壓進行說明。圖19表示讀出動作時對各配線施加之電壓之一例。圖20表示正常模式下之各配線之電壓，圖21表示統合模式下之各配線之電壓。圖19～圖21之例表示於正常模式下，串組件SU0之字元線WLa3被選擇，於統合模式下，串組件SU0之字元線WLa3及WLb3被選擇之情形。再者，其他字元線WL被選擇之情形亦同樣。
於以下之說明中，為了方便說明，對於字元線WL及記憶胞電晶體MC之編號使用變數i。變數i為由例如控制器200所具備之計數器(未圖示)所保持之變數，藉由控制器200之控制而遞增。
如圖19所示，於在正常模式下選擇了字元線WLa3(WLai；i＝3)之情形時，列解碼器19A於選擇記憶體串MSa中，對選擇字元線WLa3施加讀出電壓VCGRV，對非選擇字元線WLa0～WLa2及WLa4～WLa7分別施加電壓READ。電壓VCGRV係與讀出對象資料之閾值電壓位準對應之電壓。電壓VREAD係不受記憶胞電晶體MC之閾值電壓影響地將記憶胞電晶體MC設為導通狀態之電壓。電壓VCGRV與電壓VREAD處於VCGRV＜VREAD之關係中。
列解碼器19B於非選擇記憶體串MSb中，對設置於與字元線WLa3同層之字元線WLb3(WLbi)、設置於下層之字元線WLb2(WLb(i－1))及設置於上層之字元線WLb4(WLb(i＋1))施加例如負電壓VBB。即，於非選擇記憶體串MSb中，對字元線WLb(i－1)、WLbi及WLb(i＋1)施加負電壓VBB。負電壓VBB係不受記憶胞電晶體MC之閾值電壓影響地將記憶胞電晶體MC設為截止狀態之電壓。於讀出動作中，為了防止誤讀出，將與非選擇記憶體串MSb之字元線WLb(i－1)、WLbi及WLb(i＋1)對應之記憶胞電晶體MCb(i－1)、MCbi及MCb(i＋1)設為斷開狀態。
再者，對非選擇記憶體串MSb之字元線WLb(i－1)、WLbi及WLb(i＋1)施加之電壓亦可並非負電壓。只要為將記憶胞電晶體MCb(i－1)、MCbi及MCb(i＋1)設為斷開狀態之電壓即可。進而，被設為斷開狀態之非選擇記憶體串MSb之記憶胞電晶體MCb之個數為任意，只要包含同層之非選擇記憶胞電晶體MCbi即可。例如，非選擇記憶體串MSb之記憶胞電晶體MCb0～MCb7亦可被設為斷開狀態。
又，列解碼器19B對其他非選擇字元線WLb0、WLb1、及WLb5～WLb7施加電壓VREAD。
進而，列解碼器19A及19B對選擇閘極線SGDa0及SGDb0、以及選擇閘極線SGSa及SGSb分別施加電壓VSG。電壓VSG係將選擇電晶體STa1、STb1、STa2及STb2設為導通狀態之電壓。
其次，對統合模式進行說明。
於統合模式下，於選擇了字元線WLa3及WLb3之情形時，列解碼器19A及19B對選擇字元線WLa3及WLb3分別施加讀出電壓VCGRV。又，列解碼器19A對非選擇字元線WLa0～WLa2及WLa4～WLa7分別施加電壓VREAD。列解碼器19B對非選擇字元線WLb0～WLb2及WLb4～WLb7分別施加電壓READ。
進而，與正常模式同樣地，列解碼器19A及19B對選擇閘極線SGDa0及SGDb0、以及選擇閘極線SGSa及SGSb分別施加電壓VSG。
其次，對正常模式下之各配線電壓詳細地進行說明。
如圖20所示，於時刻t0，列解碼器19A及19B對與選擇串組件SU0對應之選擇閘極線SGDa0及SGDb0施加電壓VSG，對與非選擇串組件SU1～SU3對應之選擇閘極線SGDa1～SGDa3及SGDb1～SGDb3施加電壓VSS。藉此，選擇串組件SU0之選擇電晶體STa1及STb1被設為導通狀態，非選擇串組件SU1～SU3之選擇電晶體STa1及STb1被設為斷開狀態。
又，列解碼器19A及19B對選擇閘極線SGS(SGSa及SGSb)施加電壓VSG。藉此，串組件SU0～SU3之選擇電晶體STa2及STb2被設為斷開狀態。
列解碼器19A對選擇字元線WL(WLai；例如i＝3)施加讀出電壓VCGRV。藉此，於選擇記憶胞電晶體MCai之閾值電壓低於電壓VCGRV之情形時，記憶胞電晶體MCai被設為導通狀態，於閾值電壓為電壓VCGRV以上之情形時，記憶胞電晶體MCai被設為斷開狀態。
列解碼器19B對非選擇字元線WLb(i－1)、WLbi及WLb(i＋1)分別施加負電壓VBB。藉此，記憶胞電晶體MCb(i－1)、MCbi及MCb(i＋1)被設為斷開狀態。
進而，列解碼器19A及19B對其他非選擇字元線WL(WLa0～WLa2、WLa4～WLa7、WLb0、WLb1、及WLb5～WLb7)分別施加電壓VREAD。藉此，記憶胞電晶體MCa0～MCa2、MCa4～MCa7、MCb0、MCb1及MCb5～MCb7被設為導通狀態。
於時刻t1，感測放大器21對成為讀出對象之位元線BL施加電壓VBLRD，對並非讀出對象之位元線BL施加電壓VCELSRC。對源極線SL施加電壓VCELSRC。電壓VBLRD為施加於讀出對象之位元線BL之電壓。電壓VCELSRC為施加於源極線SL及並非讀出對象之位元線BL之電壓。電壓VBLRD與電壓VCELSRC處於VBLRD＞VCELSRC(＞VSS)之關係中。
於時刻t1～t2之期間內，於感測放大器21中讀出資料。然後，於時刻t2，進行恢復動作，各配線之電壓被重設。
其次，對統合模式下之各配線電壓詳細地進行說明。以下，以與圖20之正常模式不同之方面為中心進行說明。
如圖21所示，於時刻t0，列解碼器19A及19B對選擇字元線WL(WLai及WLbi；例如i＝3)施加讀出電壓VCGRV。藉此，於選擇記憶胞電晶體MCai及MCbi之閾值電壓低於電壓VCGRV之情形時，記憶胞電晶體MCai及MCbi被設為導通狀態，於閾值電壓為電壓VCGRV以上之情形時，記憶胞電晶體MCai及MCbi被設為斷開狀態。
又，列解碼器19A及19B對非選擇字元線WL(WLa0～WLa2、WLa4～WLa7、WLb0～WLb2、及WLb4～WLb7)分別施加電壓VREAD。藉此，記憶胞電晶體MCa0～MCa2、MCa4～MCa7、MCb0～MCb2及MCb4～MCb7被設為導通狀態。
其他動作與正常模式相同。
1.5本實施形態之效果 若為本實施形態之構成，則能夠抑制記憶容量之降低。對本效果進行詳細敍述。
例如，存在具有如下雙單元構造之NAND型快閃記憶體，即，記憶體柱MP與位於同層之2條字元線WL相接，且相對於1個記憶體柱MP於同層設置有2個記憶胞電晶體MC。於具有雙單元構造之NAND型快閃記憶體中，若因例如製造之偏差等而於設置於同層之2條字元線WL間產生配線短路，則記憶胞電晶體MC之寫入動作及讀出動作變得無法正常進行。因此，於同層字元線WL間產生了配線短路之塊BLK被設為無法使用(以下，記載為「壞塊」)。結果為，記憶體100之有效記憶容量降低。
相對於此，若為本實施形態之構成，則於寫入動作及讀出動作中，具有正常模式及統合模式這2個動作模式。於正常模式下，於1個塊BLK中可選擇設置於同層之2條字元線WL中之任一條。即，可選擇雙單元構造之一記憶胞電晶體MC。又，於統合模式下，於1個塊BLK中可以選擇設置於同層之2條字元線WL之兩者。即，可選擇雙單元之2個記憶胞電晶體MC。藉此，於同層之字元線WL間產生了配線短路之塊BLK中，可選擇統合模式，而執行寫入動作及讀出動作。結果為，能夠使用同層之字元線WL間產生了配線短路之塊BLK而不使其壞塊，因此能夠抑制記憶體100之有效記憶容量降低。
進而，若為本實施形態之構成，則藉由在統合模式下保持資料，即便同層之字元線WL間產生了配線短路亦能夠抑制誤讀出。因此，能夠使半導體記憶裝置之可靠性提高。
進而，若為本實施形態之構成，則對於同層之字元線WL間產生了配線短路之塊BLK，能夠藉由在統合模式下使用以補救壞塊化，因此，例如，於記憶體100之製造檢查中，能夠降低晶片不良率。因此，能夠抑制製造良率之下降。
2.第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，針對正常模式及統合模式之設定方法，表示3個示例。以下，以與第1實施形態不同之方面為中心進行說明。
2.1第1例 首先，對第1例進行說明。於第1例中，使用圖22對根據出貨前檢查之結果設定動作模式之情形進行說明。圖22係表示產品之出貨前檢查之結果與動作模式之關係之表格。
如圖22所示，作為產品之出貨前檢查，於各塊BLK中實施例如如字元線WLa0及WLb0般之同層之字元線WL所產生之配線短路(以下，亦記載為「同層間短路」)、及例如如字元線WLa0及WLa1般之不同之層之字元線WL所產生之配線短路(以下，亦記載為「不同層間短路」)之檢查。結果為，於同層間短路及不同層間短路之檢查均通過了之情形時，該塊BLK被判定為正常塊BLK，於正常模式下可以使用。於未通過同層間短路之檢查，但通過了不同層間短路之檢查之情形時，該塊BLK被判定為存在同層間短路，於統合模式下可以使用。又，於不受同層間短路之檢查結果影響地，未通過不同層間短路之檢查之情形時，該塊BLK被判定為無法使用，出現壞塊化。
該等結果作為塊位址資訊被寫入至例如記憶體100之記憶胞陣列18之管理區域、或保持系統資訊之暫存器等。藉此，記憶體100於產品出貨之階段，對各塊BLK分配正常模式及統合模式中之任一者。
控制器200自記憶體100讀出關於動作模式之塊位址資訊，並基於塊位址資訊進行動作模式之選擇。
2.2第2例 其次，對第2例進行說明。於第2例中，使用圖23對根據產品出貨後之經時劣化之影響，決定動作模式之情形進行說明。
如圖23所示，記憶系統1執行寫入動作或讀出動作(步驟S201)。
於寫入動作或讀出動作正常結束了之情形時(步驟S202_是)，不執行步驟S203以後之處理。
於寫入動作或讀出動作未正常結束之情形時(步驟S202_否)，更具體而言，例如於寫入動作中編程循環之次數已達到上限次數之情形時、或於讀出動作中讀出資料之錯誤位元數超過能夠藉由ECC處理進行訂正之位元數之情形時等，處理器230執行字元線WL間之短路檢查(步驟S203)。例如，於不同層間之配線短路檢查中，對偶數字元線WL0、WL2、WL4及WL6與奇數字元線WL1、WL3、WL5及WL7施加不同之電壓，來確認配線短路之有無。又，例如，於同層間之配線短路檢查中，對同層之字元線WLa及字元線WLb施加不同之電壓，來確認配線短路之有無。
於存在不同層間之配線短路之情形時(步驟S204_是)，處理器230將對象塊BLK設為壞塊化而無法使用(步驟S206)。更具體而言，處理器230當對象塊BLK中存在能夠補救之有效資料時，將資料移動至其他塊BLK中，然後將關於壞塊化之參數資訊發送至記憶體100。記憶體100基於參數資訊更新塊位址資訊(對於塊BLK之動作模式分配之變更)。
於無不同層間之配線短路之情形時(步驟S204_否)，確認同層間之配線短路之檢查結果。
於無同層間之配線短路之情形時(步驟S205_否)，處理器230選擇正常模式(步驟S207)。對象塊BLK係於正常模式下使用，因此處理器230不進行塊位址資訊之更新。
於有同層間之配線短路之情形時(步驟S205_是)，處理器230選擇統合模式(步驟S208)。更具體而言，處理器230於在正常模式下使用對象塊BLK之情形時，若存在能夠補救之有效資料，則將資料移動至其他塊BLK，然後將關於統合模式之參數資訊發送至記憶體100。記憶體100基於參數資訊更新塊位址資訊。又，於在統合模式下使用對象塊BLK之情形時，處理器230不進行塊位址資訊之更新。
2.3第3例 其次，對第3例進行說明。於第3例中，對根據資料選擇動作模式之情形進行說明。
例如，以記憶胞陣列18之與用戶區域對應之塊BLK對應於正常模式，與管理區域對應之塊BLK對應於統合模式之方式，預先對各塊分配正常模式及統合模式中之任一者。
藉此，例如，處理器230於在與用戶區域對應之塊BLK中執行寫入動作及讀出動作之情形時，選擇正常模式，於在與管理區域對應之塊BLK中執行寫入動作及讀出動作之情形時，選擇統合模式。
再者，分配正常模式及統合模式之塊BLK可任意地設定。
2.4本實施形態之效果 可將本實施形態應用於第1實施形態。再者，亦可組合第1例～第3例中之複數個應用於第1實施形態。
進而，若為本實施形態之第1例之構成，則產品出貨檢查中之壞塊之產生頻度被降低，因此能夠抑制產品良率之下降。
進而，若為本實施形態之第2例之構成，則能夠抑制產品之經時劣化所導致之壞塊增加。因此，能夠抑制使用中之產品中之有效記憶容量降低。
進而，若為本實施形態之第3例之構成，則於未產生字元線WL之同層間短路之塊BLK中，亦可應用統合模式。於對應於統合模式之塊BLK中，即便產生同層間短路，亦能夠抑制誤讀出，因此能夠使資料之可靠性提高。
3.第3實施形態 其次，對第3實施形態進行說明。於第3實施形態中，對記憶體100選擇動作模式之情況進行說明。以下，以與第1實施形態不同之方面為中心進行說明。
3.1寫入動作 3.1.1寫入動作之整個流程 首先，對寫入動作之整個流程進行說明。於本實施形態中，處理器230若自主機機器2接收到寫入要求，則不進行第1實施形態之圖9之步驟S11中之動作模式之選擇，而是將寫入命令發送至記憶體100。更具體而言，處理器230將第1實施形態之圖10中所說明之指令序列發送至記憶體100。
3.1.2記憶體中之寫入動作 其次，使用圖24對記憶體100中之寫入動作進行說明。
如圖24所示，首先，記憶體100自控制器200接收寫入命令(步驟S101)。定序器15參照例如管理區域中所保存之塊位址資訊，確認自控制器200接收到之位址ADD(塊位址)。
於選擇塊BLK為正常模式對應塊BLK之情形時(步驟S120_是)，定序器15選擇正常模式(步驟S103)。
另一方面，於選擇塊BLK為統合模式對應塊BLK之情形時(步驟S120_否)，定序器15選擇統合模式(步驟S104)。
步驟S105以後之動作與第1實施形態之圖12相同。
3.2讀出動作 3.2.1讀出動作之整個流程 其次，對讀出動作之整個流程進行說明。於本實施形態中，處理器230若自主機機器2接收到讀出要求，則不進行第1實施形態之圖15之步驟S21中之動作模式之選擇，而是將讀出命令發送至記憶體100。更具體而言，處理器230將第1實施形態之圖16中所說明之指令序列發送至記憶體100。
3.2.2記憶體中之讀出動作 其次，使用圖25對記憶體100中之讀出動作進行說明。
如圖25所示，首先，記憶體100自控制器200接收讀出命令(步驟S111)。定序器15參照例如管理區域中所保存之塊位址資訊，確認自控制器200接收到之位址ADD(塊位址)。
於選擇塊BLK為正常模式對應塊BLK之情形時(步驟S130_是)，定序器15選擇正常模式(步驟S113)。
於選擇塊BLK為統合模式對應塊BLK之情形時(步驟S130_否)，定序器15選擇統合模式(步驟S114)。
其次，與第1實施形態之圖18同樣地，定序器15執行讀出動作(步驟S115)。
3.3本實施形態之效果 若為本實施形態之構成，則能獲得與第1實施形態相同之效果。
再者，亦可組合第2實施形態與第3實施形態。
4.變化例 上述實施形態之記憶系統包含半導體記憶裝置(100)、及控制半導體記憶裝置之控制器(200)。半導體記憶裝置包含：複數個第1配線層(31；WLa)，其等沿第1方向(Z方向)積層；複數個第2配線層(31；WLb)，其等於與第1方向交叉之第2方向(Y方向)上，與複數個第1配線層中之任一者分離地分別配置；半導體柱(48)，其設置於複數個第1配線層與複數個第2配線層之間，且沿第1方向(Z方向)延伸；第1電荷儲存層(46)，其配置於複數個第1配線層與半導體柱之間；第2電荷儲存層(46)，其配置於複數個第2配線層與半導體柱之間；以及控制部(15)，其能夠進行獨立地選擇複數個第1配線層之一個及複數個第2配線層中之相對應之一個之第1模式(正常模式)之控制、以及一次選擇複數個第1配線層之一個及複數個第2配線層中之相對應之一個之第2模式(統合模式)之控制。控制器控制半導體記憶裝置之控制部，使其進行第1模式之控制或第2模式之控制。
藉由應用上述實施形態，可提供一種能夠抑制記憶容量之降低之記憶系統。
再者，實施形態並不限定於上述說明之形態，能夠進行各種變化。
例如，於上述實施形態中，對與1個記憶體柱MP對應之記憶胞電晶體MC為於同層中設置有2個之雙單元構造進行了說明，但並不限定於此。例如，與1個記憶體柱MP對應之記憶胞電晶體MC亦可於同層中設置有4個。即，記憶體柱MP亦可與設置於同層中之4條字元線WL相接。
又，於上述實施形態中，於第2動作模式下，對所選擇之字元線WLa及WLb(例如，圖13中之字元線WLa3及WLb3)施加相同之電壓VPGM，但施加於選擇字元線WLa之電壓與施加於選擇字元線WLb之電壓亦可包含製造上或設計上之偏差所導致之誤差。
又，上述實施形態中之「連接」亦包含中間例如介置電晶體或電阻等其他某物而間接地連接之狀態。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，能於不脫離發明主旨之範圍內，進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
1:記憶系統2:主機機器10:輸入輸出電路11:邏輯控制電路12:狀態暫存器13:位址暫存器14:指令暫存器15:定序器16:待命/忙碌電路17:電壓產生電路18:記憶胞陣列19A:列解碼器19B:列解碼器20A、20B:列驅動器21:感測放大器22:資料暫存器23:行解碼器30:配線層31:配線層32:配線層30a:配線層30a_1:配線層30a_2:配線層30a_3:配線層30a_4:配線層30a_5:配線層30a_6:配線層30a_7:配線層30a_8:配線層30b:配線層30b_1:配線層30b_2:配線層30b_3:配線層30b_4:配線層31a:配線層31a_0:配線層31a_1:配線層31a_2:配線層31a_3:配線層31a_4:配線層31a_5:配線層31b:配線層31b_0:配線層31b_1:配線層31b_2:配線層31b_3:配線層31b_4:配線層40:半導體基板41:絕緣層42:配線層43:絕緣層51:絕緣層45:阻擋絕緣膜46:電荷儲存層47:隧道絕緣膜48:半導體層49:核心層50:上覆層51:絕緣層52:接觸插塞53:絕緣層54:配線層100:記憶體200:控制器210:主機介面電路220:內建記憶體230:處理器240:緩衝記憶體250:NAND介面電路260:ECC電路ADD:位址AH:孔ALE:位址鎖存賦能信號BL(BL0～BL(K－1)):位元線BLK0～BLK3:塊CA:行位址CEn:晶片賦能信號CLE:指令鎖存賦能信號CMD:指令DAT:資料DQ(DQ0～DQ7):信號MCa0～MCa7:記憶胞電晶體MCb0～MCb7:記憶胞電晶體MG:記憶體群MP:記憶體柱MSa:記憶體串MSb:記憶體串MT:記憶體溝槽RA:列位址RBn:待命/忙碌信號RD:讀出資料REn:讀出賦能信號SGD:選擇閘極線SGDa0:選擇閘極線SGDa1:選擇閘極線SGDa2:選擇閘極線SGDa3:選擇閘極線SGDb0～SGDb3:選擇閘極線SGS:選擇閘極線SGSa:選擇閘極線SGSb:選擇閘極線SL:源極線SLT:狹縫STa1:選擇電晶體STa2:選擇電晶體STb1:選擇電晶體STb2:選擇電晶體STS:狀態資訊SU:串組件SU0:串組件SU1:串組件t0:時刻t1:時刻t2:時刻t3:時刻t4:時刻t5～t6:時刻VBB:負電壓VBL:電壓VBLRD:電壓VCELSRC:電壓VCGRV:電壓VPASS:電壓VPGM:電壓VREAD:電壓VSG:電壓VSGD1:電壓VSGD2:電壓VSGS:電壓VSL:電壓VSS:電壓WD:寫入資料WEn:寫入賦能信號WL:字元線WLa(WLa0～WLa7):字元線WLai:選擇字元線WLb0～WLb7:字元線WLbi:選擇字元線X:方向Y:方向Z:方向
圖1係第1實施形態之記憶系統之方塊圖。 圖2係第1實施形態之半導體記憶裝置之方塊圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之選擇閘極線SGD之俯視圖。 圖5係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之字元線WL0之俯視圖。 圖6係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖7係表示第1實施形態之半導體記憶裝置中之正常模式之圖。 圖8係表示第1實施形態之半導體記憶裝置中之統合模式之圖。 圖9係表示第1實施形態之記憶系統中之寫入動作之整個流程之流程圖。 圖10係第1實施形態之記憶系統中之正常模式時之寫入動作之指令序列。 圖11係第1實施形態之記憶系統中之統合模式時之寫入動作之指令序列。 圖12係第1實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖13係表示第1實施形態之半導體記憶裝置中之寫入動作時之各配線電壓之一例之圖。 圖14係表示第1實施形態之半導體記憶裝置中之寫入動作時之各配線電壓之時序圖。 圖15係表示第1實施形態之記憶系統中之讀出動作之整個流程之流程圖。 圖16係第1實施形態之記憶系統中之正常模式時之讀出動作之指令序列。 圖17係第1實施形態之記憶系統中之統合模式時之讀出動作之指令序列。 圖18係第1實施形態之半導體記憶裝置中之讀出動作之流程圖。 圖19係表示第1實施形態之半導體記憶裝置中之讀出動作時之各配線電壓之一例之圖。 圖20係表示第1實施形態之半導體記憶裝置中正常模式下之讀出動作時之各配線電壓之時序圖。 圖21係表示第1實施形態之半導體記憶裝置中統合模式下之讀出動作時之各配線電壓之時序圖。 圖22係表示第2實施形態之第1例之半導體記憶裝置之出貨前檢查之結果與動作模式之關係之表格。 圖23係第2實施形態之第2例之記憶系統中之字元線之配線短路檢查之流程圖。 圖24係第3實施形態之半導體記憶裝置中之寫入動作時之流程圖。 圖25係第3實施形態之半導體記憶裝置中之讀出動作時之流程圖。
BL:位元線
MP:記憶體柱
MSa:記憶體串
MSb:記憶體串
SGDa0:選擇閘極線
SGDb0:選擇閘極線
SGSa:選擇閘極線
SGSb:選擇閘極線
SL:源極線
VPASS:電壓
VPGM:電壓
VSGD2:電壓
VSGS:電壓
WL:字元線
WLa(WLa0~WLa7):字元線
WLb0~WLb7:字元線

Claims (11)

  1. 一種記憶系統，其具備：半導體記憶裝置；以及控制器，其控制上述半導體記憶裝置；且上述半導體記憶裝置包含：複數個第1配線層，其等沿第1方向積層；複數個第2配線層，其等於與上述第1方向交叉之第2方向上，與上述複數個第1配線層中之任一者分離地分別配置；半導體柱，其設置於上述複數個第1配線層與上述複數個第2配線層之間，且沿上述第1方向延伸；第1電荷儲存層，其配置於上述複數個第1配線層與上述半導體柱之間；第2電荷儲存層，其配置於上述複數個第2配線層與上述半導體柱之間；以及控制部，其能夠進行：個別地選擇上述複數個第1配線層之一個或上述複數個第2配線層中之相對應之一個之第1模式之控制、以及一次性地選擇上述複數個第1配線層之上述一個及上述複數個第2配線層中之相對應之上述一個之第2模式之控制；且上述控制器控制上述半導體記憶裝置之上述控制部，使其進行上述第1模式之控制或上述第2模式之控制。
  2. 如請求項1之記憶系統，其中於寫入動作中，於上述控制部進行上述 第1模式之控制之情形時，對上述複數個第1配線層之上述一個施加第1電壓，對上述複數個第2配線層中之相對應之上述一個施加低於上述第1電壓之第2電壓，於上述控制部進行上述第2模式之控制之情形時，對上述複數個第1配線層之上述一個及上述複數個第2配線層中之相對應之上述一個施加上述第1電壓。
  3. 如請求項1或2之記憶系統，其中於讀出動作中，於上述控制部進行上述第1模式之控制之情形時，對上述複數個第1配線層之上述一個施加第3電壓，對上述複數個第2配線層中之相對應之上述一個施加低於上述第3電壓之第4電壓，於上述控制部進行上述第2模式之控制之情形時，對上述複數個第1配線層之一個及上述複數個第2配線層中之相對應之上述一個施加上述第3電壓。
  4. 如請求項1或2之記憶系統，其中上述半導體記憶裝置包含關於上述第1模式及上述第2模式之資訊，上述控制器基於上述資訊指定上述第1模式及上述第2模式中之一個。
  5. 如請求項1或2之記憶系統，其中上述控制器於指定上述第2模式之情形時，對要發送至上述半導體記憶裝置之寫入命令及讀出命令賦予指示上述第2模式之執行之命令。
  6. 如請求項1或2之記憶系統，其中上述控制器於上述複數個第1配線層 與上述複數個第2配線層為非電性連接之情形時，於包含上述複數個第1配線層及上述複數個第2配線層之塊中，指定上述第1模式，於上述複數個第1配線層中之至少一個與上述複數個第2配線層中之至少一個電性連接之情形時，於上述塊中，指定上述第2模式。
  7. 一種半導體記憶裝置，其具備：半導體基板；複數個第1配線層，其等沿第1方向積層；複數個第2配線層，其等於與上述第1方向交叉之第2方向上，與上述複數個第1配線層中之任一者分離地分別配置；半導體柱，其設置於上述複數個第1配線層與上述複數個第2配線層之間，且沿上述第1方向延伸；第1電荷儲存層，其配置於上述複數個第1配線層與上述半導體柱之間；第2電荷儲存層，其配置於上述複數個第2配線層與上述半導體柱之間；以及控制部，其能夠進行：個別地選擇上述複數個第1配線層之一個或上述複數個第2配線層中之相對應之一個之第1模式之控制、以及一次性地選擇上述複數個第1配線層之一個及上述複數個第2配線層中之相對應之一個之第2模式之控制。
  8. 如請求項7之半導體記憶裝置，其中於寫入動作中，於上述控制部進行上述第1模式之控制之情形時，對上述複數個第1配線層之上述一個施加 第1電壓，對上述複數個第2配線層中之相對應之上述一個施加低於上述第1電壓之第2電壓，於上述控制部進行上述第2模式之控制之情形時，對上述複數個第1配線層之上述一個及上述複數個第2配線層中之相對應之上述一個施加上述第1電壓。
  9. 如請求項7或8之半導體記憶裝置，其中於讀出動作中，於上述控制部進行上述第1模式之控制之情形時，對上述複數個第1配線層之上述一個施加第3電壓，對上述複數個第2配線層中之相對應之上述一個施加低於上述第3電壓之第4電壓，於上述控制部進行上述第2模式之控制之情形時，對上述複數個第1配線層之上述一個及上述複數個第2配線層中之相對應之上述一個施加上述第3電壓。
  10. 如請求項7或8之半導體記憶裝置，其中上述控制部基於自外部控制器接收到之命令中所包含之位址，進行上述第1模式之控制或上述第2模式之控制。
  11. 如請求項7或8之半導體記憶裝置，其中上述控制部於上述複數個第1配線層與上述複數個第2配線層為非電性連接之情形時，於包含上述複數個第1配線層及上述複數個第2配線層之塊中，進行上述第1模式之控制，於上述複數個第1配線層中之至少一個及上述複數個第2配線層中之至少一個電性連接之情形時，於上述塊中，進行上述第2模式之控制。
TW108102197A 2018-09-14 2019-01-21 記憶系統及半導體記憶裝置 TWI707342B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-172868 2018-09-14
JP2018172868A JP2020047320A (ja) 2018-09-14 2018-09-14 メモリシステム及び半導体記憶装置

Publications (2)

Publication Number Publication Date
TW202011408A TW202011408A (zh) 2020-03-16
TWI707342B true TWI707342B (zh) 2020-10-11

Family

ID=69773267

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108102197A TWI707342B (zh) 2018-09-14 2019-01-21 記憶系統及半導體記憶裝置

Country Status (4)

Country Link
US (1) US10797073B2 (zh)
JP (1) JP2020047320A (zh)
CN (1) CN110911411B (zh)
TW (1) TWI707342B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9430735B1 (en) 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
US10366763B2 (en) 2017-10-31 2019-07-30 Micron Technology, Inc. Block read count voltage adjustment
JP2020047786A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置
JP2021086645A (ja) 2019-11-26 2021-06-03 キオクシア株式会社 半導体記憶装置
JP2022170342A (ja) 2021-04-28 2022-11-10 キオクシア株式会社 半導体記憶装置
CN113994315A (zh) * 2021-08-30 2022-01-28 长江存储科技有限责任公司 存储器及其操作方法、存储器系统
JP2025009214A (ja) * 2023-07-07 2025-01-20 キオクシア株式会社 メモリデバイス

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7742331B2 (en) * 2007-03-29 2010-06-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and data erase/write method thereof
US8902657B2 (en) * 2012-09-07 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device and controller
US20160260483A1 (en) * 2015-03-02 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
US9672918B2 (en) * 2014-09-10 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor memory
US9941015B2 (en) * 2013-12-18 2018-04-10 Toshiba Memory Corporation Semiconductor memory device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101582059B1 (ko) * 2011-09-29 2015-12-31 인텔 코포레이션 수직형 nand 메모리
JP2015176622A (ja) * 2014-03-14 2015-10-05 株式会社東芝 不揮発性半導体記憶装置
US20170062456A1 (en) 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
US10062429B1 (en) * 2017-04-17 2018-08-28 Intel Corporation System, apparatus and method for segmenting a memory array

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7742331B2 (en) * 2007-03-29 2010-06-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and data erase/write method thereof
US8902657B2 (en) * 2012-09-07 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device and controller
US9941015B2 (en) * 2013-12-18 2018-04-10 Toshiba Memory Corporation Semiconductor memory device
US9672918B2 (en) * 2014-09-10 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor memory
US20160260483A1 (en) * 2015-03-02 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system

Also Published As

Publication number Publication date
TW202011408A (zh) 2020-03-16
US20200091175A1 (en) 2020-03-19
CN110911411A (zh) 2020-03-24
US10797073B2 (en) 2020-10-06
CN110911411B (zh) 2023-10-24
JP2020047320A (ja) 2020-03-26

Similar Documents

Publication Publication Date Title
TWI707342B (zh) 記憶系統及半導體記憶裝置
TWI517160B (zh) 半導體記憶體系統
TWI610304B (zh) 半導體儲存裝置、其控制器及進行其中之資料運算之方法
TWI676985B (zh) 半導體記憶裝置
CN113113055B (zh) 半导体存储装置
JP5788183B2 (ja) 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8891306B2 (en) Semiconductor memory device
US10964398B2 (en) Memory device and a storage system using the same
JP7471883B2 (ja) メモリシステム
TWI752388B (zh) 半導體記憶裝置
JP5550386B2 (ja) 不揮発性半導体記憶装置及びメモリシステム
TWI845738B (zh) 半導體記憶體
US8649224B2 (en) Non-volatile semiconductor memory device
JP4709867B2 (ja) 半導体記憶装置
US11894077B2 (en) Self-diagnostic smart verify algorithm in user mode to prevent unreliable acquired smart verify program voltage
JP2020047337A (ja) メモリシステム
KR20240146946A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제어 방법
JP2014053061A (ja) 半導体記憶装置及びそのコントローラ
US12190969B2 (en) Plane level dedicated starting program voltage to reduce program time for multi-plane concurrent program operation
JP2014167842A (ja) 半導体記憶装置及びそのコントローラ
JP2017152066A (ja) 不揮発性半導体記憶装置及びメモリシステム
CN115132254A (zh) 擦除尾比较器方案