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TWI706675B - 包括具有混合式計數器結構之類比對數位轉換之影像感測器讀出電器 - Google Patents

包括具有混合式計數器結構之類比對數位轉換之影像感測器讀出電器 Download PDF

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TWI706675B
TWI706675B TW108101089A TW108101089A TWI706675B TW I706675 B TWI706675 B TW I706675B TW 108101089 A TW108101089 A TW 108101089A TW 108101089 A TW108101089 A TW 108101089A TW I706675 B TWI706675 B TW I706675B
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Taiwan
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coupled
counter
signal
type transistor
output
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TW108101089A
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TW201933862A (zh
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林盈侃
查理斯 吳
育昇 楊
Original Assignee
美商豪威科技股份有限公司
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Abstract

本發明揭示一種用於與一影像感測器一起使用之讀出電路，其包含一比較器，該比較器經耦合以比較來自一斜波產生器之一斜波信號與來自一像素陣列之一像素之一輸出信號。一計數器耦合至該比較器以進行計數直至該比較器偵測一斜波信號值已達到一輸出信號值。該計數器包含K個經級聯耦合之動態正反器電路以產生該計數器之N位元輸出之K最低有效位元(LSB)。該計數器亦包含N-K個經級聯耦合之靜態正反器電路以產生該計數器之該N位元輸出之N-K最高有效位元(MSB)。一鎖存器耦合至該計數器以儲存在該斜波信號值已達到該輸出信號值之後由該計數器產生之一計數值。

Description

包括具有混合式計數器結構之類比對數位轉換之影像感測器讀出電器
本發明大體上係關於影像感測器，且特定言之(但非排他性地)，係關於影像感測器中之類比對數位轉換。
影像感測器已變得無處不在。其等廣泛地用於數位靜態相機、蜂巢式電話、保全攝影機以及醫療、汽車及其他應用中。用於製造影像感測器之技術持續以一迅猛的速度進步。例如，對更高解析度及更低功率消耗之需求已促進此等裝置之進一步微型化及整合。
影像感測器習知地在一像素陣列上接收光，該光在像素中產生電荷。光之強度可影響在各像素中產生之電荷之量，其中更高之強度產生更高之電荷量。可藉由影像感測器中之類比對數位轉換器(ADC)電路基於由各像素產生之一信號與一參考電壓信號之一比較而將電荷轉換為電荷之一數位表示。在一些實例中，使用計數器電路來產生ADC電路之數位輸出。隨著影像感測器中之像素密度及圖框速率增大，由已知計數器電路消耗之電流之量急劇增加。另外，新的基於移位暫存器之資料傳輸結構少消耗一個數量級之電流，從而導致由已知計數器結構消耗之相對電流之總體百分比急劇增加。因此，已知計數器結構在計數器操作期間之大相對電流消耗導致大功率損耗，此降低影像感測器之功率效率。
本文中描述包含混合式計數器電路之影像感測器讀出電路之實例。在以下描述中，闡述許多特定細節以提供對該等實例之一透徹理解。然而，熟習相關技術者將認知，能夠在不具有一或多個特定細節之情況下或配合其他方法、組件、材料等等實踐本文中描述之技術。在其他例項中，未展示或詳細描述熟知結構、材料或操作以避免使某些態樣模糊不清。
貫穿本說明書之對「一個實例」或「一項實施例」之參考意指結合實例描述之一特定特徵、結構或特性包含於本發明之至少一個實例中。因此，貫穿本說明書之各種地方之片語「在一個實例中」或「在一項實施例中」之出現未必全部係指同一實例。此外，特定特徵、結構或特性可以任何適合方式組合於一或多個實例中。
貫穿本說明書，使用所屬領域之若干術語。此等術語具有其所出自之所屬領域之一般意義，除非本文中具體定義或其使用背景另有明確指示。應注意，可貫穿此文獻互換使用元件名稱及符號(例如，Si對矽)；然而，兩者具有相同含義。
為了繪示，圖1展示根據本發明之一實施例之一成像系統100之一個實例。如所描繪實例中展示，成像系統100包含像素陣列102、控制電路104、讀出電路108及功能邏輯106。在一個實例中，像素陣列102係光電二極體或影像感測器像素(例如，像素P1、P2、…、Pn)之一二維(2D)陣列。如繪示，光電二極體經配置成複數個列(例如，列R1至Ry)及複數個行(例如，行C1至Cx)以獲取一人員、位置、物件等之影像資料，該影像資料可接著用於呈現該人員、位置、物件等之一2D影像。然而，應瞭解，像素陣列102之像素或光電二極體不一定必須配置為列及行，且亦可採取其他組態。
在一個實例中，將一影像聚焦至像素陣列102上，且在像素陣列102之各影像感測器光電二極體/像素已透過回應於入射光而光生影像電荷來獲取其影像電荷之後，對應影像資料由讀出電路108讀出且接著被傳送至功能邏輯106。讀出電路108可經耦合以透過行位元線輸出120自像素陣列102中之複數個光電二極體讀出影像資料。
在一個實例中，控制電路104耦合至像素陣列102以控制像素陣列102中之複數個光電二極體之操作。例如，控制電路104可產生用於控制影像獲取之一快門信號。在一個實例中，該快門信號係一全域快門信號，其用於同時啟用像素陣列102內之全部像素以在一單一獲取窗口期間同時擷取其等之各自影像資料。在另一實例中，該快門信號係一滾動快門信號，使得像素之各列、各行或各群組在連續獲取窗口期間被循序地啟用。在另一實例中，影像獲取與照明效果(例如一閃光)同步。
在一個實例中，成像系統100可包含於一數位相機、手機、膝上型電腦或類似物中。另外，成像系統100可耦合至其他硬體件，諸如一處理器(通用或其他)、記憶體元件、輸出(USB埠、無線發射器、HDMI埠等等)、照明/閃光、電輸入(鍵盤、觸控顯示器、軌跡板、滑鼠、麥克風等等)及/或顯示器。其他硬體件可將指令遞送至成像系統100，自成像系統100提取影像資料或操縱由成像系統100供應之影像資料。
在各種實例中，讀出電路108可包含放大電路、類比對數位轉換(ADC)電路等等。在所繪示實例中，一斜波產生器電路112及一比較器110可包含於讀出電路108中以執行類比對數位轉換。在一些實施例中，可存在耦合至來自像素陣列102之各行位元線輸出120之一比較器110，且斜波產生器電路112將一參考電壓斜波信號提供至各比較器110以執行自來自像素陣列102之行位元線輸出120讀出之類比輸出信號之類比對數位轉換。
例如，在所描繪實例中，比較器110經耦合以比較透過一行位元線輸出120A接收之一像素之輸出信號與來自斜波產生器112之一斜波信號。當比較開始時，耦合至比較器110之混合式計數器114經組態以開始按一已知頻率計數，此有效地對斜波信號達到輸出信號值以將類比輸出轉換為一數位值所耗費之時間計時。如將論述，在一個實例中，回應於一計數啟用信號而啟用混合式計數器114以在斜波信號之一斜波事件期間進行計數，直至比較器110偵測來自斜波產生器112之一斜波信號值已達到來自行位元線輸出120A之輸出信號值。因此，當來自斜波產生器112之斜波信號達到輸出信號之值時，混合式計數器114中之值係來自行位元線輸出120A之輸出信號之經類比對數位轉換之值。
如將更詳細論述，在所描繪實例中，混合式計數器114具有一漣波計數器結構，該漣波計數器結構包含動態正反器以及靜態正反器電路兩者之一組合以根據本發明之教示減少電流消耗。在所描繪實例中，一旦比較器110及混合式計數器114之比較及計數操作完成，便接著在混合式計數器114中之動態正反器中之結果歸因於洩漏電流而衰減之前將來自混合式計數器114之數位影像值儲存於鎖存器116中。接著，可將鎖存器116中之經儲存數位影像資料自讀出電路108輸出至功能邏輯106以根據本發明之教示進行處理。
功能邏輯106可簡單地儲存自讀出電路108輸出之數位影像資料，或甚至藉由應用後影像效果(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度或以其他方式)操縱數位影像資料。在一個實例中，讀出電路108可沿著讀出行線一次讀出一列影像資料(已繪示)或可使用各種其他技術讀出影像資料(未繪示)，例如，串列讀出或同時完全並列讀出全部像素。
在一個實例中，讀出電路108亦可經組態以執行相關雙取樣(CDS)以自自像素陣列102獲取之影像資料移除不需要雜訊。如此做，在每次藉由讀出電路108自像素陣列102獲取實際影像資料信號之前最初藉由讀出電路108讀出一「黑色」參考影像。將存在於黑色參考影像中之任何信號假定為雜訊，且因此自自像素陣列102獲取之實際影像資料信號移除該信號。因此，可藉由自自像素陣列102讀出之實際影像資料信號減去或移除黑色影像資料而判定最終影像。
在圖1中繪示之實例中，將在混合式計數器114中量測之黑色影像資料儲存於鎖存器116中，且接著將其輸出至一負轉換器118以轉換為一負值。接著，在自像素陣列讀出之實際影像資料之類比對數位轉換之前，混合式計數器114經載入有負黑色影像資料值。在於轉換實際影像信號之前使用負黑色影像資料值初始化混合式計數器114之情況下，當比較器110完成比較實際影像資料與來自斜波產生器112之斜波信號時，混合式計數器114中之最終計數等於數位化實際數位影像資料值減去數位化黑色參考影像資料值，其係數位化影像資料之所要相關雙取樣值。接著，根據本發明之一實施例將數位化影像資料之此相關雙取樣值自讀出電路108輸出至功能邏輯106。
為了繪示，圖2係繪示根據本發明之一實施例之讀出電路208之一部分之一個實例之一示意圖，該讀出電路208包含一例示性混合式計數器214、一鎖存器216及一負轉換器218。應瞭解，圖2之讀出電路208、混合式計數器214、鎖存器216及負轉換器218可為圖1之讀出電路108、混合式計數器114、鎖存器116及負轉換器118之實例，且上文描述之類似命名或編號之元件可在下文類似地經耦合並起作用。
如圖2中描繪之實例中展示，混合式計數器214係使用具有經級聯耦合之動態正反器222及經級聯耦合之靜態正反器224之一組合之一漣波計數器結構實施之一N位元計數器。使用動態正反器實施表示N位元混合式計數器214之最低有效位元(LSB)之前K個級。在所繪示實例中，出於解釋目的展示3個經級聯耦合之動態正反器222A、222B及222C以表示前K個LSB級。當然，應瞭解，在其他實例中，K可等於除3以外之值。使用級聯耦合至K個經級聯耦合之動態正反器222之最後動態正反器(例如，222C)之靜態正反器224實施表示N位元混合式計數器214之最高有效位元(MSB)之剩餘N-K個級。在所繪示實例中，出於解釋目的展示3個經級聯耦合之靜態正反器224X、224Y及224Z以表示剩餘N-K個MSB級。當然，應瞭解，在其他實例中，N-K可等於除3以外之值。
可使用以下關係來近似計算混合式計數器214之功率消耗：
Figure 02_image001
(方程式1) 其中P 表示功率消耗，Cload 表示計數器負載，V 表示電壓，且fclk 表示計數器頻率。因此，自上文之方程式1可觀察到，降低計數器負載Cload 係降低功率消耗P 之一有效方式，此係因為電壓V 及計數器頻率fclk 係由外部系統要求判定。根據本發明之教示，應瞭解，藉由在混合式計數器214中包含動態正反器222而非在混合式計數器214中全部使用靜態正反器224，降低計數器負載Cload ，此係因為動態正反器比靜態正反器消耗更少功率，此因此降低混合式計數器214之總體功率消耗P 。
為了繪示，圖3係繪示根據本發明之一實施例之包含於一例示性混合式計數器中之動態正反器322之一個實例之電路之一示意圖。應瞭解，圖3之動態正反器322可為圖2之動態正反器222之一者之一實例，或包含於圖1之混合式計數器114中之一動態正反器之一實例，且上文描述之類似命名或編號之元件可在下文類似地經耦合並起作用。
例如，如圖3中描繪之實例中展示，動態正反器322包含一第一級，該第一級包含級聯耦合至一第一時脈p型電晶體350之一第一p型電晶體348，該第一時脈p型電晶體350級聯耦合至一第一n型電晶體352。第一p型電晶體348之一控制終端及第一n型電晶體352之一控制終端經耦合以接收動態正反器電路322之一輸入IN。第一時脈p型電晶體350之一控制終端經耦合以接收一時脈信號CLK。
動態正反器322之一第二級包含級聯耦合至一第二n型電晶體356之一第二時脈p型電晶體354，該第二n型電晶體356級聯耦合至一第一時脈n型電晶體358。第二n型電晶體356之一控制終端經耦合以自第一時脈p型電晶體350之輸出接收第一級之一輸出。第二時脈p型電晶體354之一控制終端及第一時脈n型電晶體358之一控制終端經耦合以接收時脈信號CLK。
動態正反器322之一第三級包含級聯耦合至一第二時脈n型電晶體362之一第二p型電晶體360，該第二時脈n型電晶體362級聯耦合至一第三n型電晶體364。第二p型電晶體360之一控制終端及第三n型電晶體之一控制終端經耦合以自第二時脈p型電晶體354之一輸出接收第二級之一輸出。第二時脈n型電晶體362之一控制終端經耦合以接收時脈信號CLK。
動態正反器322之一第四級包含經耦合以自第二p型電晶體360之一輸出接收第三級之一輸出之一第一反相器。在所繪示實例中，使用級聯耦合至一第四n型電晶體368之一第三p型電晶體366實施第一反相器。
動態正反器322之一第五級包含經耦合以透過第三p型電晶體366之一輸出自第一反相器接收第四級之一輸出之一第二反相器。在所繪示實例中，使用級聯耦合至一第五n型電晶體372之一第四p型電晶體370實施第二反相器。在圖3中描繪之實例中，第一反相器透過第三p型電晶體366之輸出係動態正反器322之一第一輸出Q，且第二反相器透過第四p型電晶體370之輸出係動態正反器322之一第二輸出QB。
在所繪示實例中，圖3之動態正反器322係真正單相時脈(TSPD)動態D正反器電路。因而，應瞭解，正反器322具有具備單相時脈CLK以增加時脈頻率、減少偏斜問題且降低功率消耗之動態正反器設計。相較而言，圖2之各靜態正反器224具有24個電晶體，而圖3中繪示之例示性動態正反器322僅具有13個電晶體。因此，相較於使用僅使用靜態正反器224實施之漣波計數器，在行混合式計數器114或214中使用動態正反器322大致將計數器之負載減半。
然而，應注意，動態正反器322亦歸因於其動態性質而具有最小切換頻率之一要求。若時脈CLK太緩慢或一段時間內無時脈輸入，則動態正反器322中儲存之值可歸因於洩漏電流而衰減並丟失。在漣波計數器之情況中，各級之時脈頻率係其前一級之頻率之一半。因此，返回參考圖2，使用在計數時較頻繁地切換之動態正反器222實施混合式計數器214之前K個LSB級，且使用在計數時較不頻繁地切換之靜態正反器224實施剩餘最後N-K個MSB級。在所描繪實例中，根據本發明之教示，在混合式計數器214之一計數操作期間，K個經級聯耦合之動態正反器電路之最後者(例如，圖2中之動態正反器222C)之時脈頻率仍大於動態正反器電路222之最小切換頻率以防止資料丟失。
為此目的，圖2中繪示之實例亦繪示一鎖存器216，該鎖存器216經耦合以回應於一寫入信號242中之一脈衝而讀出且儲存由混合式計數器214產生之N位元最終計數值Q＜1:N＞ 238。計數值Q＜1:N＞ 238之各位元由來自混合式計數器214之一各自級或動態/靜態正反器222A、222B、222C、…、224X、224Y、222Z之一各自輸出Q1 238A、Q2 238B、Q3 238C、…、QN-2 238X、QN-1 238Y、QN 238Z產生。如所描繪實例中展示，寫入信號242中之脈衝係回應於一計數器啟用信號COUNTER_EN 244及一比較器輸出就緒信號CMP_OUT 246而產生。在一個實例中，一AND閘228經耦合以接收計數器啟用信號COUNTER_EN 244及比較器輸出就緒信號CMP_OUT 246。一反相器230及一延遲電路230耦合至AND閘228之輸出。在一個實例中，延遲電路230包含如展示般串聯耦合之一或多個緩衝電路232A及232B。一AND閘234耦合至反相器230及延遲電路230之輸出以產生寫入信號242之脈衝。在所繪示實例中，回應於延遲電路230之延遲而判定寫入信號242之脈衝之持續時間。
在操作中，當啟用混合式計數器214以在一類比對數位轉換操作期間進行計數(其與斜波產生器112之斜波信號中之一斜波信號事件同時發生)時，計數器啟用信號COUNTER_EN 244經啟用或邏輯高。回應於來自斜波產生器112之斜波信號達到經轉換為數位之類比輸出信號值而觸發比較器輸出就緒信號CMP_OUT 246。
為了繪示，圖4係繪示根據本發明之一實施例之與一例示性混合式計數器相關聯之波形之一時序圖。應瞭解，與圖4之波形相關聯之混合式計數器可為與圖2之混合式計數器214或圖1之混合式計數器114相關聯之波形之實例，且上文描述之類似命名或編號之元件可在下文類似地經耦合並起作用。
在圖4中描繪之實例中，COUNTER_EN 414表示當最初在時間t1啟用混合式計數器(例如，混合式計數器214)以在一類比對數位轉換操作期間開始計數時(其在斜波產生器(例如，斜波112)之斜波信號RAMP 412中之斜波信號事件474期間發生)經啟用或邏輯高之一計數器啟用信號。當斜波信號412之斜波電壓如展示般在時間t2達到黑色位準440時，比較器(例如，比較器110)產生引起寫入信號442 (亦見寫入信號242)中之脈衝出現之輸出就緒信號(例如，CMP_OUT 246)。在一個實例中，混合式計數器214可在時間t2停止計數以進一步節約電力。
簡要地返回參考圖2，在時間t2在寫入信號242中出現之脈衝引起鎖存器216讀取且儲存來自混合式計數器214之輸出信號Q＜1:N＞ 238。在實例中，在混合式計數器214中之資料歸因於動態正反器中之洩漏電流而衰減或丟失之前將來自混合式計數器214之輸出信號Q＜1:N＞ 238儲存於鎖存器216中。圖2亦展示經保存輸出信號Q＜1:N＞ 238作為信號值S＜1:N＞自鎖存器216輸出。在一相關雙取樣實例中，在時間t2獲得之信號值S＜1:N＞實際上表示數位黑色信號位準。因而，負轉換器電路218將數位黑色信號位準轉換為一負黑色信號Sb＜1:N＞ 240。
在一個實例中，負轉換器電路218包含一N位元反相器226，該N位元反相器226補充或切換正二進位信號值S＜1:N＞之全部位元以產生一負黑色信號Sb＜1:N＞ 240。應瞭解，藉由使用N位元反相器226使信號值S＜1:N＞之全部位元反相，使用負黑色信號Sb＜1:N＞ 240獲得信號值S＜1:N＞之一的補數(one's complement)負表示。亦應瞭解，在一個實例中，亦可藉由將一加至負黑色信號Sb＜1:N＞ 240之一的補數表示(其可藉由經由來自負轉換器218之Sb1 240A、Sb2 240B、Sb3 240C、…、SbN -2 240X、SbN-1 240Y、SbN 240Z使用負黑色信號Sb＜1:N＞ 240載入混合式計數器214之N個級且接著脈衝化COUNTER_CLK 236而完成)而獲得二進位信號值S＜1:N＞之二的補數(two's complement)負表示。
接著，返回參考圖4中繪示之波形，在時間t2之後，在時間t3發生COUNTER_EN 414及斜波事件474之結束。應瞭解，在一個實例中，若黑色信號值440太低且因此小於斜波信號412之最小斜波電壓，則當回應於COUNTER_EN 414之下降邊緣在時間t3停用計數器時將產生寫入信號442以保證混合式計數器214結果鎖存於鎖存器216中。隨後，在下次啟用計數器之前且在斜波信號412中之下一個斜波事件476之前，如上文描述般回應於READ信號418而使用來自負轉換器218之負黑色信號Sb＜1:N＞ 240載入或初始化混合式計數器214，此在時間t4在混合式計數器214在時間t5再次開始計數之前發生。使用在時間t5之前載入鎖存器216中之負黑色信號Sb＜1:N＞ 240來實施自信號值減去黑色信號(即，相關雙取樣)。
在時間t5，經由COUNTER_EN 414啟用計數器以在斜波信號412中之下一個斜波事件476開始時開始計數。當斜波信號412電壓在時間t6達到信號值SIGNAL 438時，比較器(例如，比較器110)再次產生輸出就緒信號(例如，CMP_OUT 246)，該輸出就緒信號引起脈衝再次在寫入信號442 (亦見寫入信號242)中出現。在一個實例中，混合式計數器214可在時間t6停止計數以進一步節約電力。因此，在時間t6，在寫入信號442中出現之脈衝引起鎖存器216讀取且儲存來自混合式計數器214之輸出信號Q＜1:N＞ 238，該輸出信號Q＜1:N＞ 238作為最終信號值S＜1:N＞自鎖存器216輸出。
在實例中，在混合式計數器214中之資料歸因於動態正反器中之洩漏電流而衰減或丟失之前將來自混合式計數器214之輸出信號Q＜1:N＞ 238儲存於鎖存器216中。由於使用負黑色信號Sb＜1:N＞ 240初始化混合式計數器214，故在時間t6之後保存於鎖存器216中之最終信號值係相關雙取樣值。
在時間t7，不再經由COUNTER_EN 414啟用計數器且發生斜波事件476之結束。應瞭解，在一個實例中，若信號值438太低且因此小於斜波信號412之最小斜波電壓，則當回應於COUNTER_EN 414之下降邊緣在時間t7停用計數器時將產生寫入信號442以保證混合式計數器214結果鎖存於鎖存器216中。在時間t8，讀取信號418容許經保存最終信號值S＜1:N＞自鎖存器216讀出，且接著轉送至功能邏輯106以供進一步處理。
本發明之所繪示之實例之以上描述(包含摘要中所描述之內容)不旨在為窮舉性或將本發明限於所揭示之精確形式。雖然出於闡釋性目的在本文中描述本發明之特定實例，但如熟習相關技術者將認知，在本發明之範疇內各種修改係可能的。
依據上文詳細描述可對本發明做出此等修改。以下發明申請專利範圍中使用之術語不應被解釋為將本發明限於本說明書中所揭示之特定實例。實情係，本發明之範疇全部由以下發明申請專利範圍判定，以下發明申請專利範圍應根據發明申請專利範圍解譯之既定原則來解釋。
100‧‧‧成像系統 102‧‧‧像素陣列 104‧‧‧控制電路 106‧‧‧功能邏輯 108‧‧‧讀出電路 110‧‧‧比較器 112‧‧‧斜波產生器電路 114‧‧‧混合式計數器 116‧‧‧鎖存器 118‧‧‧負轉換器 120‧‧‧行位元線輸出 120A‧‧‧行位元線輸出 208‧‧‧讀出電路 214‧‧‧混合式計數器 216‧‧‧鎖存器 218‧‧‧負轉換器 222A‧‧‧動態正反器 222B‧‧‧動態正反器 222C‧‧‧動態正反器 224X‧‧‧靜態正反器 224Y‧‧‧靜態正反器 224Z‧‧‧靜態正反器 226‧‧‧N位元反相器 228‧‧‧AND閘 230‧‧‧反相器/延遲電路 232A‧‧‧緩衝電路 232B‧‧‧緩衝電路 234‧‧‧AND閘 236‧‧‧COUNTER_CLK 238‧‧‧N位元最終計數值/輸出信號Q＜1:N＞ 238A至238Z‧‧‧輸出Q1至QN 240‧‧‧負黑色信號Sb＜1:N＞ 240A至240Z‧‧‧Sb1至SbN 242‧‧‧寫入信號 244‧‧‧計數器啟用信號COUNTER_EN 246‧‧‧比較器輸出就緒信號CMP_OUT 322‧‧‧動態正反器 348‧‧‧第一p型電晶體 350‧‧‧第一時脈p型電晶體 352‧‧‧第一n型電晶體 354‧‧‧第二時脈p型電晶體 356‧‧‧第二n型電晶體 358‧‧‧第一時脈n型電晶體 360‧‧‧第二p型電晶體 362‧‧‧第二時脈n型電晶體 364‧‧‧第三n型電晶體 366‧‧‧第三p型電晶體 368‧‧‧第四n型電晶體 370‧‧‧第四p型電晶體 372‧‧‧第五n型電晶體 412‧‧‧斜波信號RAMP 414‧‧‧COUNTER_EN 418‧‧‧READ信號 438‧‧‧信號值SIGNAL 440‧‧‧黑色位準 442‧‧‧寫入信號 474‧‧‧斜波信號事件 476‧‧‧斜波事件
參考以下諸圖描述本發明之非限制性及非窮舉實施例，其中相似元件符號貫穿各種視圖指代相似部分，除非另有規定。
圖1繪示根據本發明之一實施例之包含利用一例示性混合式計數器之讀出電路之一成像系統之一個實例。
圖2係繪示根據本發明之一實施例之包含一例示性混合式計數器之讀出電路之一部分之一實例之一示意圖。
圖3係繪示根據本發明之一實施例之包含於一例示性混合式計數器中之一例示性動態正反器之電路之一示意圖。
圖4係繪示根據本發明之一實施例之與一例示性混合式計數器相關聯之波形之一時序圖。
對應參考符號貫穿圖式之若干視圖指示對應組件。熟習此項技術者應瞭解，圖中之元件係出於簡單及清楚之目的而繪示，且未必係按比例繪製。例如，可相對於其他元件誇大圖中之一些元件之尺寸以幫助改良對本發明之各項實施例之理解。此外，通常不描繪在一商業上可行之實施例中有用或必需之常見但熟知之元件以促進本發明之此等各項實施例之一更清楚視圖。
208‧‧‧讀出電路
214‧‧‧混合式計數器
216‧‧‧鎖存器
218‧‧‧負轉換器
222A‧‧‧動態正反器
222B‧‧‧動態正反器
222C‧‧‧動態正反器
224X‧‧‧靜態正反器
224Y‧‧‧靜態正反器
224Z‧‧‧靜態正反器
226‧‧‧N位元反相器
228‧‧‧AND閘
230‧‧‧反相器/延遲電路
232A‧‧‧緩衝電路
232B‧‧‧緩衝電路
234‧‧‧AND閘
236‧‧‧COUNTER_CLK
238‧‧‧N位元最終計數值/輸出信號Q<1：N>
238A至238Z‧‧‧輸出Q1至QN
240‧‧‧負黑色信號Sb<1：N>
240A至240Z‧‧‧Sb1至SbN
242‧‧‧寫入信號
244‧‧‧計數器啟用信號COUNTER_EN
246‧‧‧比較器輸出就緒信號CMP_OUT

Claims (18)

  1. 一種用於與一影像感測器一起使用之讀出電路，其包括：一比較器，其經耦合以比較來自一斜波(ramp)產生器之一斜波信號與來自一像素陣列之一像素之一輸出信號；及一計數器，其耦合至該比較器，其中該計數器具有N個級(stages)及一N位元輸出，其中該計數器係回應於一計數啟用信號而經啟用，以在該斜波信號之一斜波事件期間進行計數直至該比較器偵測一斜波信號值已達到一輸出信號值，其中該計數器包括：K個經級聯耦合之動態正反器(cascade-coupled dynamic flip-flop)電路，其中該K個經級聯耦合之動態正反器電路經耦合以產生該計數器之該N位元輸出之K最低有效位元(LSB)，其中該K個經級聯耦合之動態正反器電路之一第一者之一輸入經耦合以接收一計數器時脈，其中該K個經級聯耦合之動態正反器電路之一最後者在該計數器之一計數操作期間之一時脈頻率大於該K個經級聯耦合之動態正反器電路之一最小切換頻率；及N-K個經級聯耦合之靜態正反器電路，其中該N-K個經級聯耦合之靜態正反器電路經耦合以產生該計數器之該N位元輸出之N-K最高有效位元(most significant bits；MSB)，其中該K個經級聯耦合之動態正反器電路之該最後者之一輸出耦合至該N-K個經級聯耦合之靜態正反器電路之一第一者之一輸入；及一鎖存器(latch)，其耦合至該計數器以儲存在該斜波信號值已達到該輸出信號值之後由該計數器產生之一計數值。
  2. 如請求項1之讀出電路，其中來自該像素之該輸出信號係一黑色像素值或一信號像素值之一者，其中該鎖存器經耦合以在該斜波信號值已達到該黑色像素值之後儲存來自該計數器之一黑色計數值，且其中該鎖存器經耦合以在該斜波信號值已達到該信號像素值之後儲存來自該計數器之一信號計數值。
  3. 如請求項2之讀出電路，其進一步包括一負轉換器電路，該負轉換器電路耦合至該鎖存器，其中該負轉換器電路經耦合以將儲存於該鎖存器中之該黑色計數值轉換為一負黑色計數值，其中該計數器經耦合以在產生該信號計數值之前載入來自該負計數器電路之該負黑色計數值以初始化該計數器。
  4. 如請求項3之讀出電路，其中該負轉換器電路包括經耦合以使該黑色計數值反相之一N位元反相器電路。
  5. 如請求項1之讀出電路，其中該鎖存器進一步經耦合以回應於一寫入信號而儲存由該計數器產生之該計數值，其中該寫入信號係回應於一計數器啟用信號及一比較器輸出就緒信號而產生。
  6. 如請求項1之讀出電路，其中該K個經級聯耦合之動態正反器電路之各者包括一真正單相時脈D正反器電路，且其中該N-K個經級聯耦合之靜態正反器電路之各者包括一靜態D正反器電路。
  7. 如請求項6之讀出電路，其中該真正單相時脈D正反器電路包括：一第一級，其包含級聯耦合至一第一時脈p型電晶體之一第一p型電晶體，該第一時脈p型電晶體級聯耦合至一第一n型電晶體，其中該第一p型電晶體之一控制終端及該第一n型電晶體之一控制終端經耦合以接收該真正單相時脈D正反器電路之一輸入，且其中該第一時脈p型電晶體之一控制終端經耦合以接收一時脈信號；一第二級，其包含級聯耦合至一第二n型電晶體之一第二時脈p型電晶體，該第二n型電晶體級聯耦合至一第一時脈n型電晶體，其中該第二n型電晶體之一控制終端經耦合以接收該第一級之一輸出，且其中該第二時脈p型電晶體之一控制終端及該第一時脈n型電晶體之一控制終端經耦合以接收該時脈信號；一第三級，其包含級聯耦合至一第二時脈n型電晶體之一第二p型電晶體，該第二時脈n型電晶體級聯耦合至一第三n型電晶體，其中該第二n型電晶體之一控制終端及該第三n型電晶體之一控制終端經耦合以接收該第二級之一輸出，且其中該第二時脈n型電晶體之一控制終端經耦合以接收該時脈信號；一第一反相器，其經耦合以接收該第三級之一輸出；及一第二反相器，其經耦合以接收該第一反相器之一輸出，其中該第一反相器之該輸出係該真正單相時脈D正反器電路之一第一輸出，且其中該第二反相器之一輸出係該真正單相時脈D正反器電路之一第二輸出。
  8. 如請求項1之讀出電路，其中該讀出電路係耦合至該像素陣列之複數 個讀出電路之一者，其中該複數個讀出電路之各者耦合至該像素陣列之一個別行位元線輸出以自該像素陣列之一各自行讀取一各自輸出信號。
  9. 如請求項8之讀出電路，其中各行位元線輸出耦合至該像素陣列之複數個列。
  10. 一種成像系統，其包括：一像素陣列，其包含配置成複數個列及複數個行之複數個像素；控制電路，其耦合至該像素陣列以控制該像素陣列之操作；及複數個讀出電路，其等耦合至該像素陣列，其中該複數個讀出電路之各者耦合至該像素陣列之一各自行位元線輸出，其中該複數個讀出電路之各者包括：一比較器，其經耦合以比較來自一斜波產生器之一斜波信號與來自耦合至該各自行位元線輸出之一像素之一輸出信號；一計數器，其耦合至該比較器，其中該計數器具有N個級及一N位元輸出，其中該計數器係回應於一計數啟用信號而經啟用，以在該斜波信號之一斜波事件期間進行計數直至該比較器偵測一斜波信號值已達到一輸出信號值，其中該計數器包括：K個經級聯耦合之動態正反器電路，其中該K個經級聯耦合之動態正反器電路經耦合以產生該計數器之該N位元輸出之K最低有效位元(LSB)，其中該K個經級聯耦合之動態正反器電路之一第一者之一輸入經耦合以接收一計數器時脈，其中該K個經級聯耦合之動態正反器電路之一最後者在該計數器之一計數操作期間之一時 脈頻率大於該K個經級聯耦合之動態正反器電路之一最小切換頻率；及N-K個經級聯耦合之靜態正反器電路，其中該N-K個經級聯耦合之靜態正反器電路經耦合以產生該計數器之該N位元輸出之N-K最高有效位元(MSB)，其中該K個經級聯耦合之動態正反器電路之該最後者之一輸出耦合至該N-K個經級聯耦合之靜態正反器電路之一第一者之一輸入；及一鎖存器，其耦合至該計數器以儲存在該斜波信號值已達到該輸出信號值之後由該計數器產生之一計數值。
  11. 如請求項10之成像系統，其進一步包括功能邏輯，該功能邏輯耦合至該複數個讀出電路以接收自該像素陣列讀出之影像資料。
  12. 如請求項10之成像系統，其中來自該像素之該輸出信號係一黑色像素值或一信號像素值之一者，其中該鎖存器經耦合以在該斜波信號值已達到該黑色像素值之後儲存來自該計數器之一黑色計數值，且其中該鎖存器經耦合以在該斜波信號值已達到該信號像素值之後儲存來自該計數器之一信號計數值。
  13. 如請求項12之成像系統，其中該複數個讀出電路之各者進一步包括一負轉換器電路，該負轉換器電路耦合至該鎖存器，其中該負轉換器電路經耦合以將儲存於該鎖存器中之該黑色計數值轉換為一負黑色計數值，其中該計數器經耦合以在產生該信號計數值之前載入來自該負轉換器電路之 該負黑色計數值以初始化該計數器。
  14. 如請求項13之成像系統，其中該負轉換器電路包括經耦合以使該黑色計數值反相之一N位元反相器電路。
  15. 如請求項10之成像系統，其中該鎖存器進一步經耦合以回應於一寫入信號而儲存由該計數器產生之該計數值，其中該寫入信號係回應於一計數器啟用信號及一比較器輸出就緒信號而產生。
  16. 如請求項10之成像系統，其中該K個經級聯耦合之動態正反器電路之各者包括一真正單相時脈D正反器電路，且其中該N-K個經級聯耦合之靜態正反器電路之各者包括一靜態D正反器電路。
  17. 如請求項16之成像系統，其中該真正單相時脈D正反器電路包括：一第一級，其包含級聯耦合至一第一時脈p型電晶體之一第一p型電晶體，該第一時脈p型電晶體級聯耦合至一第一n型電晶體，其中該第一p型電晶體之一控制終端及該第一n型電晶體之一控制終端經耦合以接收該真正單相時脈D正反器電路之一輸入，且其中該第一時脈p型電晶體之一控制終端經耦合以接收一時脈信號；一第二級，其包含級聯耦合至一第二n型電晶體之一第二時脈p型電晶體，該第二n型電晶體級聯耦合至一第一時脈n型電晶體，其中該第二n型電晶體之一控制終端經耦合以接收該第一級之一輸出，且其中該第二時脈p型電晶體之一控制終端及該第一時脈n型電晶體之一控制終端經耦合以 接收該時脈信號；一第三級，其包含級聯耦合至一第二時脈n型電晶體之一第二p型電晶體，該第二時脈n型電晶體級聯耦合至一第三n型電晶體，其中該第二n型電晶體之一控制終端及該第三n型電晶體之一控制終端經耦合以接收該第二級之一輸出，且其中該第二時脈n型電晶體之一控制終端經耦合以接收該時脈信號；一第一反相器，其經耦合以接收該第三級之一輸出；及一第二反相器，其經耦合以接收該第一反相器之一輸出，其中該第一反相器之該輸出係該真正單相時脈D正反器電路之一第一輸出，且其中該第二反相器之一輸出係該真正單相時脈D正反器電路之一第二輸出。
  18. 如請求項10之成像系統，其中各行位元線輸出耦合至該像素陣列之複數個列。
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