TWI706531B

TWI706531B - 半導體結構的製造方法及內連線結構

Info

Publication number: TWI706531B
Application number: TW107141443A
Authority: TW
Inventors: 楊乃豪; 陳冠嘉; 蘇鴻文
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2017-11-28
Filing date: 2018-11-21
Publication date: 2020-10-01
Also published as: US11018055B2; US20190164825A1; KR102094950B1; DE102018107374B4; CN109994423B; US20200144112A1; US10438846B2; KR20200034691A; CN109994423A; TW201926618A; US10522399B2; KR20210020963A; KR102374898B1; US20190164827A1; DE102018107374A1; KR20190062119A

Abstract

本揭露提供以物理氣相沉積(PVD)製程形成導電填充材料(如一導電部件)之方法。於一實施例中，在基底上形成導電填充材料之方法包含：當在基底上形成導電填充材料之前層(pre-layer)時，維持在第一範圍的第一基底溫度持續第一時間，提供熱能至基底，使基底維持在第二範圍內的第二基底溫度持續第二時間，其中第二基底溫度較第一基底溫度高，以及持續提供熱能於基底，使基底維持在第三範圍內的第三基底溫度持續第三時間，以在基底上形成導電填充材料之主體層(bulk layer)。

Description

半導體結構的製造方法及內連線結構

本發明實施例係有關於一種半導體技術，特別係有關於一種半導體內連線結構之物理氣相沉積製程。

半導體積體電路產業(integrated circuit，IC)已經歷急速的成長。積體電路材料與設計上的技術演進已開創積體電路之不同世代，其中每一世代相較於前一世代，具有更小且更複雜之電路。在積體電路之演變過程中，通常功能性密度(即，每晶片面積所具有之內連元件數)已隨著特徵尺寸(即，使用製程所能製作之最小元件尺寸)之縮減而增加。此微縮化製程提供增加產品效率及降低相關成本的好處。然而，微縮化也帶來先前較大幾何尺寸世代未有的挑戰。在金屬化連線製造期間，沉積與圖案化的控制不準確與不適當可導致裝置結構的電氣性能惡化。

本發明實施例係提供一種半導體結構的製造方法，包括：當形成基底上之導電填充材料之前層(pre-layer)時，維持基底於第一範圍之第一基底溫度持續第一時間，對基底提供熱能以維持基底於第二範圍內的第二基底溫度持續第二時間，其中第二基底溫度高於第一基底溫度，以及當於基底上形成導電填充材料之主體層(bulk layer)時，對基底持續提供熱能以維持基底於第三範圍內的第三基底溫度持續第三時間。

本發明實施例亦提供一種半導體結構的製造方法，包括：藉由控制基底於一第一基底溫度，形成於介電層中之導電填充材料之前層，藉由維持基底於第二基底溫度使前層回流，其中第二基底溫度高於第一基底溫度，藉由維持基底於第三基底溫度形成一主體層，其中第三基底溫度高於第一基底溫度。

本發明實施例更提供一種內連線結構，包括：第一金屬材料之阻障層於介電材料之中、一包括含第二金屬材料之墊層於阻障層之上介電材料之中、一包括第三金屬材料之金屬填充材料於墊層之上介電材料之中，其中金屬填充材料之一頂面與介電材料之一頂面大致上共平面，其中含第三金屬材料與含第一金屬材料及含第二金屬材料之至少一者不同。

100‧‧‧流程圖

200‧‧‧半導體裝置

201、205、261、263‧‧‧頂面

202‧‧‧基底

203、490‧‧‧導電部件

204‧‧‧第一介電層

206‧‧‧蝕刻停止層

208‧‧‧第二介電層

210‧‧‧抗反射塗層

212‧‧‧開口

214、496‧‧‧阻障層

216‧‧‧襯層

218‧‧‧轉角部分

220‧‧‧底部部分

221、227、230、232、235、254、259‧‧‧厚度

224‧‧‧底部

225、226‧‧‧側壁

228‧‧‧表面

231‧‧‧側壁部分

250‧‧‧主體層

252‧‧‧前層

253、400‧‧‧導電填充材料

446‧‧‧鰭片結構

454‧‧‧閘極間隔物

456‧‧‧磊晶源極/汲極區

460‧‧‧接觸蝕刻停止層

462‧‧‧第一層間介電質

470‧‧‧界面介電質

472‧‧‧閘極介電層

474‧‧‧順應層

476‧‧‧閘極電極

494‧‧‧黏著層

498‧‧‧矽化物區

根據以下詳細描述並結合附圖閱讀時，可最好地理解本揭露之各面相。值得注意的是，依照產業的標準做法，各種部件並非依比例繪製。事實上，為使論述明確，各種部件之尺寸可能任意增加或減少。

第1圖係一流程圖，用以說明一些實施例中，製造半導體裝置之內連線結構之範例方法。

第2A~2I圖係剖面圖，用以說明一些實施例中，一半導體裝置於各種製造階段之剖面圖。

第3A圖係根據一些實施例，依於第1圖中不同製造階段之製程時間函數繪製之溫度軌跡圖。

第3B圖係根據一些實施例，依於第1圖中不同製造階段之製程時間函數繪製繪製之偏壓功率軌跡圖。

第4圖係根據一些實施例，可利用由第1圖所示之示範方法形成之導電部件之半導體裝置之剖面圖。

以下揭露內容提供用於實施本發明之不同部件之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一部件在第二部件上方或上之形成可包括第一部件及第二部件直接接觸地形成之實施例，且亦可包括額外部件可在第一部件與第二部件之間形成使得第一部件及第二部件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複係出於簡化及清楚之目的且本身並不決定所論述之各種實施例及/或組態之間的關係。

此外，為易於描述，本文中可使用諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」及其類似者之空間相對用語，以描述如諸圖中所說明之一個元件或部件相對於另一元件或部件的關係。除諸圖中所描繪之方位以外，空間相對用語亦意欲涵蓋裝置在使用或操作中之不同方位。設備可以其他方式定向(旋轉90度或處於其他方位)，且本文中所使用之空間相對描述詞可同樣依定向後的方位來解讀。

本揭露係關於半導體裝置，特別係半導體裝置中內連線結構之形成。本揭露提供以物理氣相沉積(physical vapor deposition)製程形成一導電填充材料(如導電部件)之方法。本揭露提供形成導電部件(如金屬接點、導孔、線等)於半導體裝置中之示範實施例及形成此導電部件之方法。進一步來說，於一些範例中，可在物理氣相沉積(PVD)製程中使用多步驟調節，形成導電填充材料之導電部件。於一些實施例中，形成導電部件之物理氣相沉積(PVD)製程可避免繁複的製程，如於乾/濕式製程間之腔體切換，其可能增加導電部件氧化之可能性。藉由利用物理氣相沉積(PVD)製程(如乾式製程)，可剔除一般使用在形成導電填充材料之電鍍製程(如濕式製程)之前的晶種層。此外，於一些範例中，於物理氣相沉積(PVD)製程中適當的控制，可幫助形成之導電部件具有良好填溝表現及於高深寬開口中具最少孔洞(void)及縫隙(seam)。

於此敘述之示範實施例以於後段製程(BEOL)形成導電部件(如一導電填充材料)為背景。本揭露一些方面的實施也可使用於其他製程。舉例來說，可於前段製程(FEOL)與/或中段製程(MEOL)中形成導電部件。下述內容為範例方法與結構的一些變化例。本技術領域中具有通常知識者應理解其他修飾亦屬其他實施例的範疇。雖然實施例的方法以特定順序說明，但其他實施例的方法亦可以任何合邏輯的順序進行，並可比此處所述的方法包括較少或較多的步驟。於一些圖示中，一些組件及部件符號之參考符號可能被省略以避免與其他組件或部件之混淆，以使圖示更易理解。

第1圖係一流程圖100，用以說明於一些實施例中，製造半導體裝置之連線結構的方法。第2A~2I圖係依據第1圖，說明半導體裝置於各種製造階段之剖面圖。本領域中具有通常知識者應理解半導體裝置及其相關結構之完整形成製程並未表示於圖中或於此說明。

流程圖100起始於步驟102，於半導體裝置200之結構上形成一或多介電層(例如蝕刻停止層206、第二介電層208及抗反射塗層(anti-reflective coating layer)210)，如第2A圖所示。半導體裝置200的結構可包含半導體基底202及形成於半導體基底202上的第一介電層204，第一介電層204包含導電部件203。半導體裝置200之結構可為積體電路(IC)於不同製造階段之多層結構。舉例來說，導電部件203可能為於後段製程(BEOL)中內連線結構之一部分，其中各個獨立裝置或部件以例如金屬線、導孔及/或導電填充材料形成互連。應注意的是，額外的結構、材料層或裝置結構可於形成含導電部件203之第一介電層204前形成在半導體基底202上。舉例來說，前段製程(FEOL)結構如閘極結構、接觸結構或其他合適之結構可在形成蝕刻停止層206前形成在半導體基底202上。

半導體基底202可以是或包含塊體半導體(bulk semiconductor)基底、絕緣體上覆半導體(semiconductor-on-insulator,SOI)基底或其他基底。半導體基底202之半導體材料可以是或包含矽(如<100>或<111>之結晶矽)、矽鍺、鍺、砷化鎵或其他半導體材料至少其中之一。半導體材料可為摻雜或未摻雜，如使用P型摻雜或N型摻雜。在一些使用絕緣體上覆半導體結構作為半導體基底202的實施例中，半導體基底202可包含設置於絕緣層上之半導體材料，其可為將埋藏絕緣體(buried insulator)設置在半導體基底中，或其可以是玻璃或藍寶石基底。於此描述的實施例中，半導體基底202為一含矽材料，如結晶矽基底。此外，半導體基底202並不限於任何尺寸、形狀或材料。半導體基底202可為一圈狀/圓形(round/circular)基底，其直徑可為200公厘(mm)、300公厘(mm)或是其他尺寸，如450公厘(mm)等。半導體基底202也可能為任何多邊形、方形、矩形、曲形或其他非圓形工件，如依需求之多邊形基底。

各種裝置可於半導體基底202上。舉例來說，半導體基底202可包含如鰭式場效電晶體、平面場效電晶體、垂直全繞式閘極場效電晶體等場效電晶體，或是包含二極體、電容、電感器(inductors)以及其他裝置。例如，裝置可全部形成於半導體基底202之中、一部分形成於半導體基底202之中且一部分形成於其一或多層的覆蓋層之中，及/或全部形成於其一或多層的覆蓋層之中。於此敘述之製程可用於形成及/或內連接各個裝置以形成積體電路(IC)。積體電路(IC)可以為任何電路，如用於特殊應用積體電路(ASIC)、處理器、記憶體或其他電路。

形成於基底202上之第一介電層204可為任何合適介電材料之一或多層。舉例來說，第一介電層204可為包含氧化物、氮化物、低介電材料、含矽碳材料或其他適合介電材料的單膜層。於一些範例中，第一介電層204包含堆疊層，其包含氧化物、氮化物、低介電材料或其他合適介電材料。第一介電層204之範例材料包含但不限於氧化矽、碳化矽、摻雜碳的氧化矽、氮化矽、氮氧化矽、非晶碳、介電常數低於4之合適介電材料及上列任何之組合。舉例來說，第一介電層204可為包含蝕刻停止(包含如氧化鋁及/或氮化鋁)及位於蝕刻停止上方之低介電常數介電質(包含如摻雜碳的氧化矽)之堆疊層。當描述第一介電層204形成於基底202之上時，一或多個中介層(intervening layer)可能存在於基底202之表面與第一介電層204之間。舉例來說，於下列描述中，形成第二部件上方或於其上之第一部件可能包括第一部件與第二部件之直接接觸之實施例，也可能包括形成附加部件於第一及第二部件之中，以至於第一及第二部件可能無直接接觸之實施例。

導電部件203可以任何合適技術形成於第一介電層204之中，如鑲嵌製程。半導體裝置200之導電部件203可經受研磨製程，如化學機械研磨(CMP)製程，因此導電部件203之頂面201與第一介電層204之頂面205大致上共平面，如第2A圖所示。導電部件203可能為或包含金屬、金屬合金、過渡金屬、過渡金屬合金或類似物。舉例來說，導電部件203可能由銅、鋁、金、鎢、鈷、鎳等所形成。於其他範例中，導電部件203由銅、含銅金屬、銅合金或含銅合金所形成。於一範例中，導電部件203為銅。

雖於此描述的範例中導電部件203，如第2A圖至第2I圖所示，使用於後段製程(BEOL)之內連線結構中，應注意的是，導電部件203以及將於後續製程形成於其上之導電部件也可位於任何結構中，如於前段製程(FEOL)之層間介電質中的接觸結構(contact structure)、或其他合適之結構。

蝕刻停止層206形成於導電部件203及第一介電層204之上，如第2A圖所示。蝕刻停止層206可提供一種機制以在形成如導孔時停止蝕刻製程。蝕刻停止層206可以任何合適技術形成，如物理氣相沉積(PVD)、原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition)。選擇蝕刻停止層206以具有與第二介電層208及/或第一介電層204不同之蝕刻特性(例如蝕刻選擇性)，其中第二介電層208將隨後形成於蝕刻停止層上。蝕刻停止層206之合適材料可包括氮化矽(silicon nitride)、碳化矽(silicon carbide)、摻雜氮的碳化矽(nitrogen-doped silicon carbide)、氮氧化矽(silicon oxynitride)、如氧化鉿(hafnium oxide)或氧化鋁(aluminum oxide)之金屬氧化物以及其任何組合。應考慮雖蝕刻停止層206表現為單一膜層，蝕刻停止層206可為含有二或更多於此所述材料及/或其他材料之堆疊層。

第二介電層208及抗反射塗層(ARC)210隨後形成於蝕刻停止層206上方，如第2A圖所示。第二介電層208可作為絕緣層使用。第二介電層208可為一介電常數低於約4之低介電層，如低於3.9，例如約3.2或更低。於一些實施方式中，第二介電材料208為超低介電常數材料，如具有低於2.5之介電常數之介電材料。第二介電層208之合適材料包含但不限於摻雜碳的氧化矽(例如也被稱為有機矽酸鹽玻璃(organo silicate glass)之碳氧化矽(silicon oxycarbide))、未摻雜矽酸鹽玻璃(undoped silicate glass)、摻氟矽玻璃(fluorinated silicate glass)、磷矽酸鹽玻璃(phosphosilicate glass)、硼磷矽酸鹽玻璃(borophosphosilicate glass)、以四乙基矽氧烷為主的氧化物(tetraethyl orthosilicate based oxide)、旋塗式玻璃(spin-on glass)、有機聚合物以及其任何組合。在蝕刻停止層206為碳化矽的案例中，第二介電層208可為例如碳氧化矽或其他上述對後續製程使用之蝕刻劑具不同抗性之材料。

抗反射塗層210用於抑制或最小化來自下方層之反射，此下方層對後續微影製程使用之紫外光具反射性。抗反射塗層210的範例材料可包含氧化矽、碳氧化矽、氮氧化矽、含碳氫化合物氧化矽、氮化矽、氮化鈦、氮化鉭、含鈦材料、含鉭材料、有機材料或其任何組合。於一些實施方式中，抗反射塗層210為無氮材料，如無氮之氧化物(nitrogen-free oxide)。於一實施方式中，抗反射塗層210為無氮之碳氧化矽(nitrogen-free silicon oxycarbide)。抗反射塗層210可以任何合適技術形成於第二介電層208上，如化學氣相沉積(CVD)、電漿強化化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(high-density plasma CVD)、旋轉塗佈製程等。平坦化製程，如化學機械研磨(CMP)製程，可被進行以使第二介電層208及/或抗反射塗層210平坦化。

於步驟103，開口212形成於第二介電層208之中。形成開口穿過抗反射塗層210、第二介電層208及蝕刻停止層206，如第2B圖所示。接著藉由合適蝕刻製程使用定義開口圖案之圖案化光阻層形成開口212。蝕刻製程使用混和蝕刻氣體及利用電漿參數以蝕刻開口212。而後以合適之剝除製程將圖案化光阻層去除。為使明確，第2B圖僅繪示一個開口212形成自第二介電層208至蝕刻停止層206中。應注意的是，額外之遮罩層(mask layer)，包含硬遮罩層或光阻層，可能利用於促成開口212在第二介電層208及蝕刻停止層206之中形成。導電部件可能形成於開口212中並與形成於其下之導電部件203電性連接。開口212可包含任何開口，如包含以雙鑲嵌製程形成具一導孔開口至導電部件203之溝槽。

於一實施方式中，開口212具有約50埃(Å)至約2000埃之高度，如約80埃至約1000埃，更明確的，約100埃至約500埃。開口212使導電部件203之頂面201之一部分露出，以提供電性連接。開口212具有約70埃至約120埃之寬度。

於步驟104，阻障層214及襯層216隨後沿開口212之側壁225形成，分別如第2C圖及第2D圖所示。阻障層214可順應沉積於開口212之中(例如於開口212之側壁225及導電部件203露出之表面之上)及抗反射塗層(ARC)210上方，或當抗反射塗層210不存在時第二介電層208上方，如第2C圖所示。阻障層214可為或包括含金屬材料，如氮化鈦或氧化鈦之含鈦材料、如氮化鉭或氧化鉭之含鉭材料、類似物、或其組合，並且阻障層214可以原子層沉積(ALD)、化學氣相沉積(CVD)或其他沉積技術沉積形成。阻障層214之厚度範圍可為約5埃至約100埃，如約8埃至約50埃，例如約20埃。

襯層216可順應沉積於阻障層214之上，如第2D圖所示。襯層216可為含金屬材料如鈷、鎢、銅、釕、鋁、金、銀、其合金、類似物或其組合，且可能以化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)或其他沉積技術沉積而成。襯層216之厚度範圍為約5埃至約100埃，如約8埃至約50埃，更特定的，例如約20埃至約30埃。於一範例中，襯層216為釕或鈷材料。

於步驟106，進行導電填充材料沉積製程。於一範例中，導電填充材料可為或包括鈷、鎢、銅、釕、鋁、金、銀、其合金、類似物或其組合，且導電填充材料可能以化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)或其他沉積技術沉積形成。於此描述之範例中，導電填充材料為一銅材料，此銅材料以包括如第1圖所示之三個操作階段之物理氣相沉積(PVD)製程形成。於第一操作階段106(a)，導電填充材料253之前層(pre-layer)252(如第2H圖所示)形成於襯層216上、開口212之中以及半導體裝置200之頂面上，如第2E圖所示。前層252可能於後續成長，形成導電填充材料填充於開口212之中，如上述步驟106之三個操作階段之導電填充材料沉積製程。

於第一操作階段106(a)，基底202置於基底支撐座上以形成前層252，基底支撐座置於物理氣相沉積(PVD)製程腔體中，如第2E圖所示。於低於約攝氏50度之溫度形成前層252，例如室溫，如約攝氏5度至約攝氏50度。當形成前層252時，基底支撐座中之加熱裝置可能會關閉，例如對基底202提供最小熱能或不提供熱能。一般相信，於室溫沉積前層252可防止前層252早期聚集(agglomeration)，此早期聚集常在傳統物理氣相沉積(PVD)製程腔體中發現，其可能造成於開口轉角形成不需要之突出結構(overhang structure)。藉由在形成前層252之沉積製程早期階段進行室溫控制，可於開口212之轉角部分218、側壁部分231以及底部部分220形成相對平順及均一的前層252結構，如第2E圖所示。

第3A圖描述出依第1圖之不同製程階段之製程時間函數繪製之溫度軌跡圖。相對低的基底溫度T1，如第3A圖所示，例如低於攝氏50度之一溫度(例如室溫)，可允許元素以一穩定方式均一地成長以避免早期聚集。因此，前層252於開口212之轉角部分218、底部部分220及側壁部分231之間的厚度差相對地小。舉例來說，前層252於轉角部分218的厚度225與前層252於側壁部分231之厚度232之差異可控制於低於50%(例如，厚度225與厚度232的厚度差(△THK)低於50%)。前層252於底部部分220之厚度221可為相似的，如對前層252於側壁部分231之厚度232或對前層252於轉角部分218的厚度225之厚度差低於30%。

舉例來說，前層252於轉角部分218的厚度225控制在約100埃至約280埃，同時側壁部分231之厚度232可控制在約80埃至約200埃以及於底部部分220之厚度221可控制於約80埃至約200埃。自襯層216之表面228算起之厚度235於第一操作階段106(a)之室溫沉積完成後可為約100埃至約300埃之厚度，如200埃。

在傳統的做法中，於沉積製程之初始階段時，元素的早期聚集可造成相對大量的元素形成於開口212之轉角部分218，其可能導致開口212的早期閉合以及在開口212中形成不需要的孔洞(void)及縫隙(seam)。藉由在形成前層252時，控制其於開口212之轉角部分218、底部部分220及側壁部分231之輪廓，可獲得具良好階梯覆蓋率的前層252的相對順應輪廓。

於一範例中，進行前層252之室溫沉積搭配提供一相對低之偏壓功率P1(例如，低偏壓功率沉積狀態)至基底支撐座，隨後提供一相對高之偏壓功率(例如，高偏壓功率沉積狀態)，如第3B圖所示。第3B圖描繪出依第1圖不同製造階段之時間函數繪製之偏壓功率軌跡圖。低偏壓功率幫助自製程腔體中的靶材上分離之材料以相對慢的速度被加速並被拉向基底，從而允許來自靶材的原子/元素緩慢及平緩地落在基底上。藉由如此，可獲得具良好階梯覆蓋率之前層252的相對平滑及均勻的輪廓，並且開口212早期閉合之可能性可被降低或消除。此外，低偏壓功率也能避免下方阻障層214及襯層216被傷害。在室溫沉積期間，低偏壓功率可持續一段時間直到前層252達到預期之厚度。舉例來說，當自襯層216之表面228算起之前層252之厚度235到達約80埃至約150埃，如約130埃(例如於低偏壓功率狀態形成一第一厚度)，於室溫沉積期間所施加的低偏壓功率可被停止。室溫沉積期間低偏壓功率之製程時間範圍可以為約20秒至約100秒。於室溫沉積期間之低偏壓功率狀態期間，一低偏壓功率低於約100瓦特(Watts)，如約70瓦特至約90瓦特，可被施加於基底支撐座偏壓裝置以幫助吸引自靶材上分離之材料。

於第一操作階段106(a)的室溫沉積期間之低偏壓功率後，如第3B圖所示，高偏壓功率P2可被施加以持續沉積前層252。在室溫沉積期間，在低偏壓功率後所施加之高偏壓功率提供了相對高之撞擊功率以持續沉積前層252，以及使前層252之表面形貌更加平滑，以便如有任何不平的表面聚集(agglomeration)可於沉積期間被濺離(sputtered off)，以橫跨前層252提供相對均勻的表面及厚度，包含開口212側壁226及底部224上的位置，如第2E圖所示。在第一操作階段106(a)於室溫沉積期間施加的高偏壓功率，可被配置以沉積範圍在約10埃至約100埃之厚度的前層252，舉例來說約65埃至約75埃，如約70埃(例如於高偏壓功率狀態下形成的第二厚度)。於高偏壓功率沉積狀態期間，雖然所形成的前層252可被量測為約70埃，應注意的是，由於部分的前層252可能於沉積前層252的期間被濺離時，於高偏壓功率沉積狀態期間形成的實際厚度可能高於70埃。一般相信於高偏壓功率沉積狀態期間，於基底上形成之厚度範圍可為約450埃至約550埃，如約500埃，但是同時會濺離範圍在約375埃至約475埃之厚度，從而使得在高偏壓功率沉積狀態期間所得之前層252厚度範圍為約65埃至約75埃，如約70埃。

於室溫沉積期間的高偏壓功率狀態期間，對基底支撐座偏壓裝置施加高於約200瓦特之高偏壓功率，如約350瓦特至約600瓦特，例如約450瓦特，以幫助吸引自靶材上分離之材料。

應注意的是，於第一操作階段106(a)之低偏壓功率以及高偏壓功率狀態兩期間，基底支撐座維持在相同溫度，如低於攝氏50度的室溫之穩定溫度，以提供前層250具有約200埃之厚度(例如，約130埃來自低偏壓功率狀態及約70埃來自高偏壓功率狀態)。

當於第一操作階段106(a)形成前層252時，供應包括如氬或氙之非反應性氣體之製程氣體以大力衝擊(energetically impinge upon)並濺鍍來自靶材的材料。於一些範例中，製程氣體亦可包括反應性氣體，如有能力與濺鍍材料反應之一或多種之含氧氣體或含氮氣體。可實施射頻功率源、直流功率源、脈衝直流功率源、或使用射頻功率及/或直流功率或脈衝直流功率組合之功率源，提供能量於靶材以將材料自靶材上分離。來自靶材的濺鍍材料可包含金屬元素，如在此描述之銅，沉積於基底202上並形成金屬固態層，如導電填充材料253之前層252。在一範例中，於沉積期間可供應範圍在約1每分鐘標準立方公分(sccm)至約50每分鐘標準立方公分體積流速之非反應性氣體，如約1每分鐘標準立方公分至約20每分鐘標準立方公分，同時於沉積期間可施加範圍在約20瓦特至約80瓦特之射頻功率源於靶材上。應注意的是，在此討論的為以300公厘基底為主之製程參數。可以預期的是，製程參數可能依形成之層厚、開口尺寸、基底尺寸、電漿反應器之能力及/或其應用而變動。

隨後，在前層252到達預期厚度後，於第二操作階段106(b)施加熱能於基底202上。施加至基底202之熱能可藉由啟動嵌於基底支撐座內的加熱裝置來提供，以對基底202提供熱能。因此，於第二操作階段106(b)下之基底支撐座中加熱裝置的溫度控制高於第一操作階段106(a)的溫度控制，如高於室溫(例如，高於攝氏50度)。於第二操作階段106(b)期間，在第一操作階段106(a)調整之其他製程參數可被停止，以允許熱能被供應至基底202。供應至基底202之熱能軟化及/或輕微融化來自前層252之金屬元素，從而允許前層252於開口212中回流，如第2F圖所示。對基底202施加的熱能促進前層回流製程，從而促進及增加橫跨前層252之厚度順應度。自前層252融化及/或回流之金屬元素允許前層252的輪廓進一步轉變，允許更多的金屬元素向下流至開口212之底部224。如此一來，輕微融化之前層252即因重力拉扯而向下回流至開口212之底部224，使得前層252於底部部分220之厚度230增加，同時於大多情況下，轉角部分218之厚度227降低，如第2F圖所示。

於一範例中，底部部分220之厚度230可較於第2E圖中回流製程前之底部部分220之厚度221增加約20至約50個百分比(%)。於一範例中，於第二操作階段106(b)的回流製程期間，底部部分220之厚度230之範圍在約96埃至約300埃。

於一實施例中，藉由控制基底溫度T2高於基底溫度T1，如第3A圖所示，可提供熱能至基底202。藉由放置基底202之基底支撐座之加熱裝置控制基底溫度T2，如約攝氏90度至約攝氏400度。於進行相對溫和溫度的回流製程的範例中，基底支撐座的加熱裝置被控制於約攝氏90度至約攝氏200度的範圍。此階段之溫度T2可如第3A圖所示之逐漸提高，以穩定增加對基底202提供之熱能。相反的，於進行相對高溫度的回流製程的範例中，其基底支撐座之加熱裝置被控制於約攝氏200度至約攝氏400度的範圍。一般相信開口212於轉角部分218之厚度227之縮減可以減少突出結構且增大開口212頂部之尺寸，因此允許隨後自靶材上分離之材料可成功沉積並填入開口212中。

於一實施例中，第二操作階段106(b)之回流製程可在與第一操作階段106(a)形成前層252相同的製程腔體或不同的製程腔體內進行。在此描述之一個特定範例，由於基底支撐座之不同溫度設定，第二操作階段106(b)回流製程在與第一操作階段106(a)形成前層252的不同製程腔體內進行。於一範例中，第二操作階段106(b)之回流製程可由任何合適的加熱裝置進行，如加熱器(heater)、烘烤板(baking plate)、加熱板(thermal plate)或類似物。於其他範例中，第二操作階段106(b)之回流製程可於其他製程腔體中進行，如其他物理氣相沉積(PVD)製程腔體，以利於第三操作階段106(c)於同一製程腔體內的進行。

於一範例中，第二操作階段106(b)之回流製程可進行約20秒至約60秒的範圍，如約40秒。於第二操作階段106(b)，回流製程期間，溫度可以線性方式從T1提升至T2，及/或逐步方式提升。舉例來說，溫度T1可於約20秒至約60秒的一段時間被線性提升至溫度T2。或者，也可藉由逐步控制將溫度T1提升至溫度T2，如每秒鐘分別提升攝氏5度至攝氏8度。於一特定範例中，於第二操作階段106(b)下將溫度T1線性提升至溫度T2。

於第三操作階段106(c)，進行相似於第一操作階段106(a)之前層沉積製程的物理沉積製程之沉積，如第2G圖所示，以形成主體層250直到導電填充材料253填充及形成於開口212中，如第2H圖所示。第三操作階段106(c)之製程參數與第一操作階段106(a)大致上是相似的，除了如第3A圖所示之熱能，如基底溫度T3(例如，基底支撐座加熱裝置之溫度控制)，以及如第3B圖所示之提供至基底202之偏壓功率P3。

第三操作階段106(c)對基底202的溫度控制與第二操作階段106(b)的溫度控制相比可相似、較高或較低，但較第一操作階段106(a)之溫度控制高。換句話說，第三操作階段106(c)之基底溫度控制高於室溫，如高於攝氏50度。於一範例中，第三操作階段106(c)基底支撐座之加熱裝置的溫度控制範圍為約攝氏90度至約攝氏200度，而第二操作階段106(b)之溫度控制範圍亦為約攝氏90度至約攝氏400度，以及，於第一操作階段106(a)，低於攝氏50度，如室溫。因此，將第二操作階段106(b)及第三操作階段106(c)之溫度控制配置成較第一操作階段106(a)之溫度控制高。一般相信，基底溫度與放置基底之基底支撐座之加熱裝置的溫度設定具正相關性(例如成比例)。

於一特定範例中，基底支撐座加熱裝置之溫度控制(i)於第三操作階段106(c)時範圍為約攝氏90度至約攝氏200度，(ii)於第二操作階段106(b)時範圍為約攝氏200度至約攝氏400度，以及(iii)於第一操作階段106(a)時為低於攝氏50度，如於室溫，如第3A圖所示。

因此，如第2G圖所示，當恢復沉積製程以持續成長前層252成為主體層250時，來自基底202的高溫在使形成在基底202上的前層252持續熔化及/或回流時，允許自靶材上分離的材料形成於開口212之中。藉由使用對基底202之溫度控制(例如，提供熱能的量)，可獲得允許將主體層250填入開口212 之中的沉積製程及回流製程，如第2H圖所示，以形成不具有非預期的孔洞或縫隙的導電填充材料253。於一範例中，底部部分220之厚度235以高於轉角部分218之厚度254(例如，包含自側壁部分231及轉角部分218回流之厚度)的速度增加，從而提供相對自下而上的沉積製程以填充開口212，並於開口212內形成不具有非預期的早期閉合或孔洞/縫隙的主體層250。

一般相信，基底的高溫控制(或稱為對基底支撐座加熱裝置之高溫設定)可對基底提供熱能，其可於持續沉積金屬元素時啟動回流製程。藉由在相對晚的階段對基底供應熱能(於第二操作階段106(b)及第三操作階段106(c)，而非沉積製程開頭之第一操作階段106(a))，可消除於傳統製程中常發現的金屬元素早期聚集，從而呈現均勻及順應沉積輪廓，以於開口212內啟動導電填充材料253的成功沉積製程。

此外，與如第3B圖所示之第一操作階段106(a)調整之低射頻偏壓功率狀態P1及高射頻偏壓功率狀態P2不同，第三操作階段106(c)控制之偏壓功率P3控制於中等偏壓功率狀態，如約150瓦特至約300瓦特，如約200瓦特至約250瓦特，如第3B圖所示。舉例來說，於第3B圖中，偏壓功率P2高於偏壓功率P3，且偏壓功率P3高於偏壓功率P1。一般相信中等偏壓功率狀態可幫助金屬元素沉積於開口中，同時具有沉積-濺鍍-沉積效應(depositing-sputtering-depositing effect)之良好平衡，從而將金屬元素沉積於開口中，以及允許金屬元素回流而不會過度地自基底201濺離。

當於第三操作階段106(c)形成主體層250時，除了對基底支撐座之溫度控制及偏壓功率控制之製程參數，其他於第三操作階段106(c)調整之製程參數與第一操作階段106(a)大致上相同。舉例來說，來自第一操作階段106(a)中包含非反應性氣體之製程氣體，如氬或氙，可於第三操作階段106(c)恢復供應以大力衝擊及濺鍍來自靶材的材料。可實施射頻功率源、直流功率源、脈衝直流功率源、或以使用射頻功率及/或直流功率或脈衝直流功率組合之功率源，提供能量於靶材以將材料自靶材上分離。於一範例中，沉積期間可供應約1每分鐘標準立方公分至約50每分鐘標準立方公分體積流速之非反應性氣體，如約1每分鐘標準立方公分至約20每分鐘標準立方公分，同時於沉積時施加約20瓦特至約800瓦特之射頻功率源於靶材上。應注意的是，在此討論的為以300公厘基底為主之製程參數。應思慮製程參數可能依形成之層厚、開口尺寸、基底尺寸、電漿反應器之容量及/或其應用而變動。

於第三操作階段106(c)之沉積及回流製程可持續進行，例如，直到導電填充材料253自襯層216表面228算起之厚度259已到達約500埃至1000埃的範圍，如至少約600埃。第三操作階段106(c)之製程時間範圍可為約30秒至約300秒，如約50秒至約100秒。

於步驟108，在導電填充材料253形成並填入開口212後，化學機械研磨(CMP)可自基底移除任何過量之導電填充材料253、襯層216、阻障層214以及任何可能殘留之遮罩(如抗反射塗層(ARC)210)，以使導電填充材料253之頂面261與第二介電層208之頂面263大致上共平面，如第2I圖所示。

第4圖為描述可使用第1圖製程形成之導電填充材料253的半導體裝置的不同位置的其他範例。於第4圖描述之範例中，導電填充材料253可利用於連接下方的導電部件203，其中下方的導電部件203於接觸結構中作為接觸插塞(contact plug)使用。第一介電層204作為其中形成有接觸插塞(例如導電部件203)的層間介電質(ILD)使用。

基底202包含形成於基底202上部之鰭片結構446。磊晶源極/汲極區456形成於鰭片結構446之中。閘極結構形成於鰭片結構446之上。每個閘極結構包含界面介電質470、閘極介電層472、一或多個選擇性順應層474以及閘極電極476。閘極間隔物454沿閘極結構之側壁形成。界面介電質470位於沿相應閘極間隔物454之間的鰭片結構446之表面。閘極介電層472順應地位於界面介電質470之上及沿著相應閘極間隔物454之側壁且位於其之間。一或多個選擇性順應層474順應地位於閘極介電層之上，及可包含一或多個阻擋及/或蓋層及一或多個功函數調整層。閘極電極476位於一或多個選擇性順應層474之上。

一接觸蝕刻停止層(contact etch stop layer)460順應地位於磊晶源極/汲極區456的表面以及閘極間隔物454的側壁之上，第一層間介電質462位於接觸蝕刻停止層460上方。第一介電層204，如於第2A圖至第2I圖所描述之第一介電層204，形成於第一層間介電質462、接觸蝕刻停止層460、閘極間隔物454及閘極結構上方。形成導電部件203及導電部件490以分別與閘極結構及磊晶源極/汲極區456電性連接。於說明用的範例中，導電部件490包含例如黏著層494、位於黏著層494上之阻障層496、位於磊晶源極/汲極區456上之矽化物區498，以及位於阻障層496上之導電填充材料400。於說明用的範例中，導電部件203包含例如黏著層494、位於黏著層494上之阻障層496以及位於阻障層496上之導電填充材料400。

蝕刻停止層206位於第一介電層204及導電部件490、400上。第二介電層208位於蝕刻停止層206上。形成導電部件(包含阻障層214、阻障層214上之襯層216，以及位於襯層216上之導電填充材料253)穿過第二介電層208及蝕刻停止層206，並與導電部件203、490電性連接。

本揭露之實施方式提供藉由物理氣相沉積(PVD)製程形成導電填充材料(如導電部件)之方法。導電填充材料之形成藉由於物理氣相沉積(PVD)不同製造階段，對基底提供不同熱能，以啟動形成導電填充材料之沉積製程及回流製程。隨著於沉積製程期間偏壓功率供應的控制，對基底的溫度控制可為低於攝氏50度(如室溫)至高溫(如攝氏90度至攝氏400度)。藉由這樣做，可獲得形成於高深寬開口中具有最少孔洞/縫隙及良好填溝表現之導電填充材料形成製程。此外，藉由利用物理氣相沉積(PVD)製程(如乾式製程)，可剔除一般使用在形成導電填充材料之電鍍製程(如濕式製程)之前的晶種層，提供更寬的製程寬裕度以填充阻障層、襯層及導電填充材料於介電層內。

於一實施例中，在基底上形成導電填充材料之方法包含當形成導電填充材料之前層於基底上時，維持基底於第一範圍之第一基底溫度持續第一時間，對基底提供熱能以維持基底於第二範圍內的第二基底溫度持續第二時間，其中第二基底溫度高於第一基底溫度，以及當形成導電填充材料之主體層於基底上時，對基底持續提供熱能以維持基底於第三範圍內的第三基底溫度持續第三時間。於一實施例中，第三基底溫度高於第一基底溫度。於一實施例中，第三基底溫度小於第二基底溫度。於一實施例中，當維持基底於第一基底溫度時，對放置基底之基底支撐座提供第一偏壓功率，以及隨後對基底支撐座提供第二偏壓功率，且第二偏壓功率大於第一偏壓功率。於一實施例中，當對基底持續提供熱能以維持基底於第三基底溫度時，對基底支撐座提供第三偏壓功率，且第三種偏壓功率大於第一種偏壓功率但小於第二種偏壓功率。於一實施例中，當對基底提供熱能以維持基底於第二基底溫度時，前層在維持基底於第二基底溫度的同時於基底上回流。於一實施例中，當前層回流時，前層之厚度順應度增加。於一實施例中，前層具有100埃至300埃之厚度，以及導電填充材料具有500埃至1000埃之厚度。於一實施例中，當維持第一範圍內的第一基底溫度時，基底溫度維持於攝氏5度至攝氏50度。於一實施例，當對基底提供熱能以維持基底於第二基底溫度時，放置基底之基底支撐座之加熱裝置溫度控制於攝氏200度至攝氏400度。於一實施例，當對基底持續提供熱能以維持基底於第三基底溫度時，放置基底之基底支撐座之加熱裝置控制於攝氏90度至攝氏200度。於一實施例，當維持基底於第一範圍內之第一基底溫度時，在放置基底之製程腔體中自靶材上濺鍍材料，以在基底上形成導電填充材料之前層。於一實施例中，當對基底持續提供熱能以維持基底於第三基底溫度時，在放置基底之製程腔體中自靶材上濺鍍材料，以在基底上形成導電填充材料之主體層。

於其他實施例中，於基底上形成導電填充材料的方法包含藉由控制基底於第一基底溫度，形成於介電層中之導電填充材料之前層，藉由維持基底於第二基底溫度回流前層，其中第二基底溫度高於第一基底溫度，以及藉由維持基底於第三基底溫度形成主體層於前層上，其中第三基底溫度高於第一基底溫度。於一實施例中，當形成前層時，維持基底於第一基底溫度的同時，在放置基底之製程腔體中自靶材上濺鍍材料。於一實施例中，對放置基底以形成前層之製程腔體中的基底支撐座提供第一偏壓功率，以及對基底支撐座提供第二偏壓功率以持續形成前層，其中第二偏壓功率高於第一偏壓功率。於一實施例中，當形成主體層時，對基底支撐座提供第三偏壓功率以形成主體層，且第三偏壓功率高於第一偏壓功率但小於第二偏壓功率。於一實施例中，當提供第三偏壓功率時，維持基底於第三基底溫度的同時，在放置基底之製程腔體中自靶材上濺鍍材料。

在另一個實施例中，內連線結構包含於介電材料之中之包括含第一金屬材料的阻障層、於介電材料之中阻障層之上之包括含第二金屬材料的墊層、介電材料之中墊層之上之包括含第三金屬材料的金屬填充材料，其中金屬填充材料之頂面與介電材料之頂面大致上共平面，其中含第三金屬材料與含第一金屬材料及含第二金屬材料兩者其中至少一者不同。於一實施例中，含第一金屬材料包括含鈦層或含鉭材料，以及含第二金屬材料包括釕或鈷材料，以及含第三金屬材料包括銅材料。

以上說明數個實施例之部件有利於本技術領域中具有通常知識者理解本揭露之各面向。本技術領域中具有通常知識者應理解其可輕易採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或達成相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明之精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

200‧‧‧半導體裝置

202‧‧‧半導體基底

203‧‧‧導電部件

204‧‧‧第一介電層

206‧‧‧蝕刻停止層

208‧‧‧第二介電層

212‧‧‧開口

214‧‧‧阻障層

216‧‧‧襯層

224‧‧‧底部

226‧‧‧側壁

253‧‧‧導電填充材料

261‧‧‧頂面

263‧‧‧頂面

Claims

一種半導體結構的製造方法，包括：當在一基底上形成一導電填充材料的一前層(pre-layer)時，維持該基底在一第一範圍內的一第一基底溫度持續一第一時間，其中維持該第一範圍內的該第一基底溫度更包括維持該基底溫度於攝氏5度至攝氏50度的範圍；提供一熱能於該基底，以維持該基底在一第二範圍內的一第二基底溫度持續一第二時間，其中該第二基底溫度高於該第一基底溫度；以及當在該基底上形成該導電填充材料的一主體層(bulk layer)時，持續提供該熱能於該基底，以維持該基底在一第三範圍內的一第三基底溫度持續一第三時間。
如申請專利範圍第1項所述之半導體結構的製造方法，其中該第三基底溫度高於該第一基底溫度。
如申請專利範圍第1項所述之半導體結構的製造方法，其中該第三基底溫度低於該第二基底溫度。
如申請專利範圍第1項所述之半導體結構的製造方法，其中維持該基底在該第一基底溫度更包括：施加一第一偏壓功率於一基底支撐座，該基底置於該基底支撐座；以及施加一第二偏壓功率於該基底支撐座，其中該第二偏壓功率大於該第一偏壓功率。
如申請專利範圍第4項所述之半導體結構的製造方法，其中持續提供該熱能於該基底，以維持該基底在該第三基底溫度更包括：施加一第三偏壓功率於該基底支撐座，其中該第三偏壓功率大於該第一偏壓功率但小於該第二偏壓功率。
如申請專利範圍第1項所述之半導體結構的製造方法，其中提供該熱能於該基底，以維持該基底在該第二基底溫度更包括：當在維持該基底於該第二基底溫度時，回流形成在該基底上的該前層。
如申請專利範圍第1項所述之半導體結構的製造方法，其中該前層具有100埃(Å)至300埃(Å)的厚度，且該導電填充材料具有500埃(Å)至1000埃(Å)的厚度。
如申請專利範圍第1項所述之半導體結構的製造方法，其中提供該熱能於該基底，以維持該基底於該第二基底溫度時包括控制一基底支撐座之一加熱裝置於攝氏200度至攝氏400度的溫度，該基底置於該基底支撐座；其中持續提供該熱能於該基底，以維持該基底在該第三基底溫度包括控制該基底支撐座之該加熱裝置於攝氏90度至攝氏200度的溫度，該基底置於該基底支撐座。
如申請專利範圍第1項所述之半導體結構的製造方法，其中維持該基底於該第一範圍內的該第一基底溫度更包括：在一製程腔體中自一靶材濺鍍一材料，以在該基底上形成該導電填充材料的該前層，其中該基底置於該製程腔體。
如申請專利範圍第1項所述之半導體結構的製造方法，其中持續提供該熱能於該基底，以維持該基底在該第三基底溫度更包括：在一製程腔體中自一靶材濺鍍一材料，以在該基底上形成該導電填充材料的該主體層，其中該基底置於該製程腔體。
一種半導體結構的製造方法，包括：藉由控制一基底在一第一基底溫度，在一介電層中形成一導電金屬填充層之一前層，其中控制該基底在該第一基底溫度更包括維持該基底溫度於攝氏5度至攝氏50度的範圍；藉由維持該基底在一第二基底溫度，回流該前層，其中該第二基底溫度高於該第一基底溫度；以及藉由維持該基底在一第三基底溫度，在該前層上形成一主體層，其中該第三基底溫度高於該第一基底溫度。
如申請專利範圍第11項所述之半導體結構的製造方法，其中形成該前層更包括：當維持該基底在該第一基底溫度時，在一製程腔體中自一靶材濺鍍一材料，其中該基底置於該製程腔體；對一基底支撐座施加一第一偏壓功率以形成該前層，其中該基底支撐座設置於該製程腔體中，且該基底置於該製程腔體；以及對該基底支撐座施加一第二偏壓功率以持續形成該前層，其中該第二偏壓功率大於該第一偏壓功率。
如申請專利範圍第12項所述之半導體結構的製造方法，其中形成該主體層更包括：對該基底支撐座施加一第三偏壓功率以形成該主體層，其中該第三偏壓功率大於該第一偏壓功率但小於該第二偏壓功率；以及當維持該基底在該第三基底溫度時，在該製程腔體中自該靶材濺鍍該材料，其中該基底置於該製程腔體。
一種內連線結構，包括：一阻障層，包括一含第一金屬材料，該阻障層在一介電材料中；一襯層，包括一含第二金屬材料，該襯層在該阻障層之上，該襯層在該介電材料中；一金屬填充材料，包括一含第三金屬材料，該金屬填充材料在該襯層之上，該金屬填充材料在該介電材料中，其中該金屬填充材料之一頂面與該介電材料之一頂面大致上共平面，其中該含第三金屬材料與含第一金屬材料及含第二金屬材料之至少一者不同；以及一另一金屬填充材料，連接該阻障層，且該阻障層完全遮蔽該另一金屬填充材料。
如申請專利範圍第14項所述之內連線結構，其中該含第一金屬材料包括一含鈦層或一含鉭材料，以及該含第二金屬材料包括一釕材料或一鈷材料，以及該含第三金屬材料包括一銅材料。