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TWI705529B - 空氣間隙形成處理 - Google Patents

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TWI705529B
TWI705529B TW108104739A TW108104739A TWI705529B TW I705529 B TWI705529 B TW I705529B TW 108104739 A TW108104739 A TW 108104739A TW 108104739 A TW108104739 A TW 108104739A TW I705529 B TWI705529 B TW I705529B
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阿希什 帕爾
高拉夫 塔瑞加
林三貴
王安川
徐菁鎂
尼汀 英格爾
安傑 巴納革
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美商應用材料股份有限公司
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Abstract

可以執行處理方法，以在半導體基板上形成空氣間隙間隔物。該方法可以包括以下步驟：形成間隔物結構，間隔物結構包括第一材料以及與第一材料不同的第二材料。該方法可以包括以下步驟：形成源極/汲極結構。源極/汲極結構可以藉由至少一種其他材料從間隔物結構的第二材料偏移。該方法亦可以包括以下步驟：從間隔物結構蝕刻第二材料，以形成空氣間隙。在蝕刻期間，源極/汲極結構可以並未暴露於蝕刻劑材料。

Description

空氣間隙形成處理
本技術係關於半導體系統、處理、及裝備。更具體而言，本技術係關於用於在半導體裝置上形成及蝕刻材料層的系統及方法。
可能藉由在基板表面上產生錯綜複雜圖案化的材料層的處理來製成積體電路。在基板上產生圖案化的材料需要用於移除暴露的材料的控制方法。化學蝕刻係用於多種目的，包括將光抗蝕劑中的圖案轉移到底下的層中、減薄層、或已存在於表面上的特徵的減薄橫向尺寸。通常期望具有蝕刻一種材料比另一種更快的蝕刻處理，以促進例如圖案轉移處理或單獨材料移除。據說這種蝕刻處理對於第一材料具有選擇性。由於材料、電路、及處理的多樣性，已開發對多種材料具有選擇性的蝕刻處理。
蝕刻處理可以依據處理中所使用的材料而稱為濕式或乾式。相對於其他介電質及材料，濕式HF蝕刻優先移除氧化矽。然而，濕式處理可能難以穿透一些受限的溝道，並且有時可能使剩餘材料變形。乾式蝕刻處理可以滲透到複雜的特徵及溝道中，但可能無法提供可接受的從頂部到底部的輪廓。隨著裝置尺寸在下一代裝置中持續縮小，當形成於特定層中的材料只有幾奈米時，選擇性可以發揮更大的作用（特別是當材料為電晶體形成中的關鍵時）。此外，隨著暴露材料的數量在製造期間的任何給定時間處增加，針對所有其他暴露材料維持足夠的選擇性變得更加困難。各種材料之間已開發許多不同的蝕刻處理選擇性，但是標準選擇性可能不再適用於當前及未來的裝置尺度。
因此，需要一種可用於生產高品質的裝置及結構改善的系統及方法。本技術解決了這些及其他需求。
可以執行處理方法，以在半導體基板上形成空氣間隙間隔物。該方法可以包括以下步驟：形成間隔物結構，間隔物結構包括第一材料以及與第一材料不同的第二材料。該方法可以包括以下步驟：形成源極/汲極結構。源極/汲極結構可以藉由至少一種其他材料從間隔物結構的第二材料偏移。該方法亦可以包括以下步驟：從間隔物結構蝕刻第二材料，以形成空氣間隙。在蝕刻期間，源極/汲極結構可以並未暴露於蝕刻劑材料。
在一些實施例中，間隔物結構可以形成於半導體基板上的閘極結構附近。可以垂直於閘極結構形成源極/汲極結構。源極/汲極結構可以是矽或鍺化矽，或者包括矽或鍺化矽。第一材料及第二材料可以是氧或氮，或者包括氧或氮。第一材料及第二材料可以是或包括氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、氧化矽、金屬氧化物、或金屬氮化物中之一或更多者。形成間隔物結構之步驟可以包括以下步驟：形成與閘極結構相鄰的包括第一材料的第一間隔物層。第一間隔物層可以至少部分覆蓋與閘極結構相交的鰭狀物。形成間隔物結構之步驟亦可以包括以下步驟：形成與第一間隔物層相鄰的包括第二材料的第二間隔物層。該方法亦可以包括以下步驟：形成與第二間隔物層相鄰的第三間隔物層。第三間隔物層可以是與第一間隔物層相同的材料。該方法亦可以包括以下步驟：在形成第三間隔物層之前，蝕刻第一間隔物層與第二間隔物層，以暴露與閘極結構相交的鰭狀物。該方法亦可以包括以下步驟：蝕刻第三間隔物層，以部分暴露與閘極結構相交的鰭狀物。
本發明的技術亦包括半導體結構，半導體結構包括基板與閘極結構，閘極結構覆蓋基板，並跨越基板形成於第一方向上。結構可以包括鰭狀物，鰭狀物覆蓋基板，並跨越基板形成於第二方向上。第二方向可以垂直於第一方向，而鰭狀物可以與閘極結構相交。結構可以包括與閘極結構相鄰的間隔物結構。間隔物結構可以包括至少三層，而其中包括空氣間隙。結構亦可以包括環繞間隔物結構外部的鰭狀物而形成的源極/汲極材料。在源極/汲極材料與空氣間隙之間可以包括間隔物結構的至少一個中間層。
在一些實施例中，間隔物結構可以包括第一層，第一層係與閘極結構相鄰，並在鰭狀物及基板上方從閘極結構橫向向外延伸一第一距離。間隔物結構亦可以包括第二層，第二層從第一層橫向向外，並在第一距離處接觸第一層。空氣間隙可以至少部分界定於與閘極相鄰的第一層的一部分、覆蓋基板的第一層的一部分、及第二層之間。第一層及第二層可以是或包括選自氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、氧化矽、金屬氧化物、及金屬氮化物所組成的群組的一或更多種材料。結構亦可以包括接觸蝕刻停止層，接觸蝕刻停止層係從閘極結構定位於間隔物結構的橫向向外的方向。
本技術亦可包括一種形成半導體結構的方法。該方法可以包括以下步驟：在半導體基板上的閘極結構附近形成第一間隔物層。第一間隔物層可以至少部分覆蓋形成於半導體基板上的鰭狀物。該方法可以包括以下步驟：形成與第一間隔物層相鄰的第二間隔物層。該方法可以包括以下步驟：使第一間隔物層與第二間隔物層凹陷，以完全垂直暴露鰭狀物的橫向區域。該方法可以包括以下步驟：形成與第一間隔物層相鄰的第三間隔物層。第三間隔物層可以至少部分覆蓋形成於半導體基板上的鰭狀物。該方法亦可以包括以下步驟：使第三間隔物層凹陷，以部分垂直暴露鰭狀物的橫向區域。該方法亦可以包括以下步驟：在鰭狀物的部分垂直暴露區域上磊晶生長源極/汲極材料。該方法可以包括以下步驟：相對於第一間隔物層與第三間隔物層而選擇性蝕刻第二間隔物層，以在第一間隔物層與第三間隔物層之間形成空氣間隙。在一些實施例中，在蝕刻期間，源極/汲極材料可以並未暴露於蝕刻劑材料。
這樣的技術可以提供優於習知系統及技術的許多益處。舉例而言，藉由在空氣間隙與源極/汲極材料之間維持中間層，源極/汲極材料可以在空氣間隙形成期間並未暴露於任何蝕刻劑材料。此外，因為源極/汲極材料可以並未暴露於蝕刻劑，所以可以使用相對於源極/汲極材料的較小選擇性或非選擇性的蝕刻劑。結合以下描述及隨附圖式，更詳細地描述這些及其他實施例以及其許多優點及特徵。
本發明的技術包括用於小節距特徵的半導體處理的系統及部件。隨著裝置尺寸不斷縮小，寄生電容變成更大的問題。具體而言，半導體裝置中的電容的兩種類型係為主動電容及寄生電容。主動電容大體與標準裝置效能有關。寄生電容傾向於不利地影響裝置效能，並且經常在平行導電線段被介電質分開時發生。舉例而言，在電晶體結構中，源極及汲極可以連接到垂直導線，而閘極亦可以與垂直導線連接。這些導線可以是彼此平行延伸並藉由介電材料（例如，氧化物）分開的兩根金屬線。此結構可能跨越介電質引起不希望的寄生電容。此電容基本上可能藉由引起延遲來減慢裝置效能，而降低裝置的頻率，並且還會導致功率消耗。
寄生電容取決於中間材料的介電常數以及平行導線之間的間距。隨著裝置特徵尺寸的縮小，導線之間的介電質越來越少，而可能增加寄生電容。常見的介電材料包括氧化矽，氧化矽的特徵取決於氧化物而具有約為4至5的介電常數。此介電常數可能不足以克服平行導電線段之間減少的間距。因此，可以使用替代材料。空氣的特徵可為具有約為1的介電常數，因此在氧化物內加入空氣間隙可以降低導線之間的總介電常數，而可以降低寄生電容。
因為蝕刻處理需要逐漸增加的複雜度以及周圍材料的暴露，習知技術在空氣間隙形成中一直努力。舉例而言，為了產生空氣間隙的垂直通道，可能需要在介電質中使用替代材料，以允許兩種材料之間的選擇性，而使得可以移除犧牲材料以形成空氣間隙，同時可以維持間隔物材料。因為在製造中使用多種介電質，所以當製造到達形成空氣間隙的階段時，可以暴露多個其他介電質材料，其中每一者的特徵係為相對於犧牲材料的選擇性。此外，空氣間隙形成可以發生於後續的源極/汲極材料形成（例如，矽或鍺化矽結構的磊晶生長）（隨後可以形成跨越閘極結構的源極及汲極）之後。當形成空氣間隙時，源極/汲極材料亦可以暴露於蝕刻劑材料。儘管犧牲材料與源極/汲極材料之間可能存在特定的選擇性，但是此選擇性仍然可能導致源極/汲極材料發生一定量蝕刻，而可能不利地影響裝置效能。
本技術利用多次調整用於移除及形成的處理以及藉由利用改善的間隔物結構而克服這些問題。根據本技術的間隔物可以包括多個間隔物層，以及包括可以在空氣間隙形成期間移除源極/汲極材料對於蝕刻劑的暴露的製造處理。藉由利用根據本技術形成的多個間隔物結構，可以產生一致的空氣間隙以降低寄生電容，而不會產生蝕刻源極/汲極材料的習知不利影響。
儘管其餘的揭示將常規地識別利用所揭示的技術的特定蝕刻處理，但應理解，系統及方法同樣適用於所描述的腔室中可能發生的沉積及清潔處理。因此，該技術不應視為受限於僅能用於蝕刻處理。本揭示將討論可以與本技術一起使用的一個可能的系統及腔室，以在根據本技術的示例性處理序列的所描述操作之前執行某些移除操作。
第1圖圖示根據實施例的沉積、蝕刻、烘焙、及固化腔室的處理系統100的一個實施例的頂視平面圖。在圖式中，一對前開式晶圓盒（FOUP）102供應各種尺寸的基板，各種尺寸的基板係由機器臂104接收，並在放置到位於串聯區段109a-c中的基板處理腔室108a-f中之一者之前，放置到低壓托持區域106中。第二機器臂110可用於將基板晶圓從托持區域106運輸到基板處理腔室108a-f並返回。除了循環層沉積（CLD）、原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、蝕刻、預清潔、脫氣、定向、及其他基板處理之外，可以配備每一基板處理腔室108a-f，以執行包括本文所述的乾式蝕刻處理的數個基板處理操作。
基板處理腔室108a-f可包括用於沉積、退火、固化、及/或蝕刻基板晶圓上的介電膜的一或更多個系統部件。在一個配置中，可以使用兩對處理腔室（例如，108c-d與108e-f），以在基板上沉積介電材料，而第三對處理腔室（例如，108a-b）可以用於蝕刻所沉積的介電質。在另一配置中，所有三對腔室（例如，108a-f）可經配置以蝕刻基板上的介電膜。可以在與不同實施例中所示的製造系統分離的腔室中執行所述的任何一或更多個處理。應理解，系統100可以考慮用於介電膜的沉積、蝕刻、退火、及固化腔室的附加配置。
第2A圖圖示在處理腔室內具有分隔的電漿產生區域的示例性處理腔室系統200的橫截面圖。在膜蝕刻期間（例如，氮化鈦、氮化鉭、鎢、矽、多晶矽、氧化矽、氮化矽、氮氧化矽、碳氧化矽等），處理氣體可以經由氣體入口組件205流入第一電漿區域215。遠端電漿系統（RPS）201可以視情況包括在系統中，並且可以處理隨後行進穿過氣體入口組件205的第一氣體。入口組件205可以包括二或更多個不同的氣體供應通道，其中若包括第二通道（未圖示），則第二通道可以繞過RPS 201。
圖示冷卻板203、面板217、離子消除器223、噴淋頭225、及具有基板255設置其上的基板支撐件265，且可以根據實施例而包括以上每一者。台座265可以具有熱交換通道，熱交換流體流經熱交換通道以控制基板的溫度，可在處理操作期間操作基板的溫度，以加熱及/或冷卻基板或晶圓。亦可以使用嵌入式電阻加熱器元件而電阻加熱可以包含鋁、陶瓷、或其組合的台座265的晶圓支撐盤，以實現相對高的溫度，例如從高達或約100℃至高於或約1100℃。
面板217可以是稜錐形、圓錐形、或具有窄的頂部部分擴展到寬的底部部分的其他類似結構。如圖所示，面板217另外可以是平坦的，並包括用於分配處理氣體的複數個貫通通道。取決於RPS 201的使用，電漿產生氣體及/或電漿激發物質可以穿過面板217中如第2B圖所示的複數個孔洞，以更均勻地遞送到第一電漿區域215中。
示例性配置可以包括氣體入口組件205通入由面板217從第一電漿區域215分隔的氣體供應區域258，而使得氣體/物質流經面板217中的孔洞而進入第一電漿區域215。可以選擇結構及操作特徵，以防止來自第一電漿區域215的電漿大量回流到供應區域258、氣體入口組件205、及流體供應系統210中。位於特徵之間的絕緣環220與面板217、或者腔室的導電頂部部分以及噴淋頭225一起示出，以允許相對於噴淋頭225及/或離子消除器223而將AC電位施加到面板217。絕緣環220可以定位於面板217與噴淋頭225及/或離子消除器223之間，以讓電容耦合電漿（CCP）能夠在第一電漿區域中形成。附加地，擋板（未圖示）可以位於第一電漿區域215中，或者另外與氣體入口組件205耦接，以影響流體經由氣體入口組件205進入區域的流動。
離子消除器223可以包含界定貫穿結構的複數個孔隙的板狀或其他幾何形狀，複數個孔隙經配置以消除離開第一電漿區域215的離子帶電物質的遷移，同時允許不帶電荷的中性或自由基物質穿過離子消除器223進入消除器與噴淋頭之間的活性氣體遞送區域。在實施例中，離子消除器223可以包含具有各種孔隙配置的多孔板。這些不帶電荷的物質可以包括利用活性較低氣體載體運輸穿過孔隙的高活性物質。如上所述，離子物質穿過孔洞的遷移可能減少，並在一些情況下完全消除。控制穿過離子消除器223的離子物質的量可以有利地提供增加對於與底下的晶圓基板接觸的氣體混合物的控制，這又可以增加對氣體混合物的沉積及/或蝕刻特性的控制。舉例而言，氣體混合物的離子濃度的調整可以顯著改變其蝕刻選擇性，例如，SiNx：SiOx蝕刻率、Si：SiOx蝕刻率等。在執行沉積的可替代實施例中，調整亦可以改變介電材料的共形至可流動式沉積的平衡。
離子消除器223中的複數個孔隙可經配置以控制活性氣體（亦即，離子、自由基、及/或中性物質）穿過離子消除器223的通路。舉例而言，可以控制孔洞的高寬比、或孔洞直徑對長度、及/或孔洞的幾何形狀，而使得減少穿過離子消除器223的活性氣體中的離子帶電物質的流動。離子消除器223中的孔洞可以包括面對電漿激發區域215的錐形部分以及面對噴淋頭225的圓柱形部分。圓柱形部分可以成形及定尺寸，以控制傳到噴淋頭225的離子物質的流動。作為控制離子物質穿過消除器的流動的附加手段，亦可以將可調整的電偏壓施加到離子消除器223。
離子消除器223可以用於減少或消除從電漿產生區域行進到基板的離子帶電物質的量。不帶電的中性及自由基物質仍然可以穿過離子消除器中的開口而與基板反應。應注意，在實施例中，可以不執行在環繞基板的反應區域中的離子帶電物質的完全消除。在某些情況下，離子物質意欲到達基板，以執行蝕刻及/或沉積處理。在這些情況下，離子消除器可以幫助將反應區域中的離子物質濃度控制在有助於處理的位準處。
與離子消除器223組合的噴淋頭225可以允許存在於第一電漿區域215的電漿，以避免在基板處理區域233中直接激發氣體，同時仍允許激發物質從腔室電漿區域215行進到基板處理區域233。以此方式，腔室可經配置以防止電漿接觸蝕刻中的基板255。此舉可以有利地保護基板上圖案化的各種複雜結構及膜，若直接與所產生的電漿接觸，則各種複雜結構及膜可能損傷、移位、或以其他方式彎曲。此外，當允許電漿接觸基板或接近基板位準時，可能增加氧化物物質蝕刻的速率。因此，若材料的暴露區域為氧化物，則可以藉由遠離基板維持電漿來進一步保護此材料。
處理系統可以進一步包括與處理腔室電耦接的功率供應器240，以提供電功率到面板217、離子消除器223、噴淋頭225、及/或台座265，以在第一電漿區域215或處理區域233中產生電漿。取決於所執行的處理，功率供應器可經配置以向腔室遞送可調整量的功率。這種配置可以允許可調諧電漿用於執行中的處理。與通常呈現為具有開啟或關閉功能的遠端電漿單元不同，可調諧電漿可經配置以向電漿區域215遞送特定量的功率。此舉又可以允許形成特定的電漿特性，而使得前驅物可以利用特定方式解離，以增強由這些前驅物產生的蝕刻輪廓。
可以在噴淋頭225上方的腔室電漿區域215或噴淋頭225下方的基板處理區域233中激發電漿。在實施例中，形成於基板處理區域233中的電漿可以是利用作為電極的台座形成的DC偏壓電漿。電漿可以存在於腔室電漿區域215中，以從例如含氟前驅物或其他前驅物的流入產生自由基前驅物。典型地，在射頻（RF）範圍中的AC電壓可以施加於處理腔室的導電頂部部分（例如，面板217）與噴淋頭225及/或離子消除器223之間，以在沉積期間激發腔室電漿區域215中的電漿。RF功率供應器可以產生13.56MHz的高RF頻率，但亦可以單獨產生其他頻率或與13.56MHz頻率組合產生其他頻率。
第2B圖圖示影響穿過面板217的處理氣體分佈的特徵的詳細視圖253。如第2A圖及第2B圖所示，面板217、冷卻板203、及氣體入口組件205相交，以界定氣體供應區域258，其中處理氣體可以從氣體入口205遞送進入氣體供應區域258。氣體可以填充氣體供應區域258，並穿過面板217中的孔隙259流到第一電漿區域215。孔隙259可經配置以基本上單向的方式引導流動，而使得處理氣體可以流入處理區域233中，但是在穿過面板217之後可以被部分或完全防止回流到氣體供應區域258中。
氣體分配組件（例如，用於處理腔室區段200的噴淋頭225）可以指稱為雙通道噴淋頭（DCSH），並附加地在第3圖所述的實施例中詳細說明。雙通道噴淋頭可以提供蝕刻處理，以允許隔開處理區域233之外之蝕刻劑，以在遞送到處理區域之前提供與腔室部件及彼此間的受限的相互作用。
噴淋頭225可以包含上板214及下板216。這些板可以彼此耦接，以界定這些板之間的容積218。板的耦接可以提供穿過上及下板的第一流體通道219以及穿過下板216的第二流體通道221。所形成的通道可經配置以提供從容積218單獨經由第二流體通道221穿過下板216的流體出入口，而第一流體通道219可以流體隔離開板與第二流體通道221之間的容積218。容積218可以經由氣體分配組件225的一側流體出入。
第3圖係為根據實施例的與處理腔室一起使用的噴淋頭325的底視圖。噴淋頭325可以對應於第2A圖所示的噴淋頭225。通孔365（圖示第一流體通道219的視圖）可以具有複數種形狀及配置，以控制及影響前驅物穿過噴淋頭225的流動。小孔洞375（圖示第二流體通道221的視圖）可以基本均勻地分佈在噴淋頭的表面上（甚至在通孔365中），並且可以有助於前驅物在離開噴淋頭時提供比其他配置更均勻的混合。
第4圖圖示製造方法400的所選擇操作，其中許多操作可以執行於例如前述腔室200中。方法400可以包括在開始該方法之前的一或更多個操作，而包括前端處理、沉積、蝕刻、研磨、清潔、或可以在所述操作之前執行的任何其他操作。該方法可以包括圖式中所示的多個可選擇操作，其可以或可以不特別與根據本技術的方法的一些實施例相關聯。舉例而言，為了提供更廣泛的結構形成範圍而描述許多操作，但是對於該技術而言並非關鍵，或者可以藉由替代方法來執行，這將在下面進一步討論。方法400描述第5圖中示意性圖示的操作，將結合方法400的操作而描述其說明。應理解，第5圖僅圖示局部示意圖，而基板可以包含任何數量的具有如圖式中所示的態樣以及仍然可以受益於本技術的態樣的替代結構態樣的電晶體區段。
方法400可以涉及可選擇的操作，以將半導體結構發展到特定製造操作。如第5A圖所示，半導體結構可以表示已經環繞鰭狀物材料蝕刻虛擬閘極材料（例如，在基板的P及N區域中）之後的裝置。如圖所示，結構500可以包括由矽或一些其他半導體基板材料製成或含有矽或一些其他半導體基板材料的基板501，並跨越基板501形成一或更多個鰭狀物材料503。結構500可以具有形成為覆蓋基板501的多個電晶體結構。舉例而言，可以在基板501上形成閘極結構505（可以是虛擬閘極材料），閘極結構505可以稍後在處理中移除，以產生金屬閘極。閘極結構505可以具有形成為覆蓋虛擬閘極的蓋材料507。如圖所示，閘極結構505可以跨越基板沿著第一方向形成為覆蓋基板。此外，可以跨越基板沿著第二方向形成鰭狀物503。第二方向可以垂直於第一方向，而鰭狀物503可以具體地與閘極結構505相交並跨越閘極結構505。
在一些實施例中，虛擬閘極可以是多晶矽或含矽材料。蓋材料507可以是介電材料，以及例如可以是氮化矽。如圖所示，結構500包括N-MOS區域510及P-MOS區域512，但在處理期間的定向可能並不重要，而該結構可以圖示反向區域。儘管未圖示，下面討論的幾個操作可以在結構的一側上執行，而另一側保持屏蔽。然後，可以利用移除及重新形成來切換遮罩，然後可以在另一結構上執行類似的操作。這些選項將在下面進一步描述，但應理解，可以在其他者之前處理任一區域，而這些方法不受所描述的實例的限制。此外，下面討論的間隔物材料可以在稍後形成任何遮罩之前在基板上同時形成。在不同實施例中，鰭狀物503可以包括相同或不同的材料，而在一些實施例中可以是包括矽或鍺化矽的任何已知材料。舉例而言，在P區域512中，鰭狀物503a可以是矽或者包括矽，而在N區域510中，鰭狀物503b可以是鍺化矽或者包括鍺化矽。
在操作405處，如第5B圖所示，可以在暴露結構上形成第一間隔物層514。如圖所示，第一間隔物層514可以至少部分覆蓋閘極結構505、鰭狀物503、及基板501上的暴露表面。可以形成第一間隔物層514，以共形地覆蓋暴露材料。第一間隔物層514可以在這些暴露結構中之每一者附近，並且可以沿著結構的側壁直接與閘極結構505相鄰。如圖所示，在鰭狀物503上方，第一間隔物層514可以從閘極結構沿著向外的方向橫向延伸，以覆蓋鰭狀物503的暴露表面。在實施例中，第一間隔物層514可以是第一材料或者包括第一材料，並且在實施例中可以包括含矽材料或含金屬材料。第一間隔物層514可以是絕緣材料，並且在實施例中可以包括氧、氮、及/或碳中之任一者。示例性材料可以是或包括氧化矽、氮化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽，或者可以是包括氧、氮、及/或碳濃度中之任一者的含金屬材料，並且可以例如包括鋁、鎂、鈦、鉭、或任何其他金屬及過渡金屬物質，以及其他非金屬材料。可以利用在暴露結構上執行共形塗層的各種方式中之任一者來執行小於或約為幾奈米或更大的厚度的沉積或形成。
如第5C圖所示，在形成第一間隔物層514之後，在操作410處，第二間隔物層516可以形成為與第一間隔物層514相鄰，並覆蓋第一間隔物層514。類似地，可以藉由在半導體結構的表面上的共形塗覆操作而形成第二間隔物層516。第二間隔物層516可以是犧牲層，而可以稍後被移除，以在半導體結構內產生空氣間隙。如圖所示，第二間隔物層516可以並未直接接觸閘極結構505、鰭狀物503、或基板501中之任一者。因為第一間隔物層514可以完全覆蓋這些特徵中之每一者，所以在一些實施例中，第二間隔物層516可以僅接觸第一間隔物層514，但是在其他實施例中，第二間隔物層516亦可以接觸額外的結構。
第二間隔物層516可以由第二材料形成，第二材料可以是與第一材料相同的材料或不同的材料，第一材料可以形成第一間隔物層514。第二間隔物層516可以由前述材料中之任一者形成或包括前述材料中之任一者，並且可以具有與第一間隔物層514不同的陰離子組成或濃度的特徵。舉例而言，第二層516的特徵可以在於第一間隔物層514的增加的碳、氧、或氮濃度。此調整可以產生蝕刻選擇性可以依據的特徵。藉由調整第一間隔物層514與第二間隔物層516之間的材料，可以在稍後的移除操作處相對於第一間隔物層514而選擇性移除第二間隔物層516，以產生與第一間隔物層514相鄰的空氣間隙。
如第5D圖所示，在形成第二間隔物層之後，可以在操作415處執行移除操作，以暴露半導體結構的結構。可以各向異性地執行操作415處所執行的凹陷，以暴露橫向特徵，同時維持覆蓋閘極結構505的側壁的第一間隔物層514與第二間隔物層516。在後續操作中執行磊晶生長以在鰭狀物上形成源極/汲極材料係作為一種示例性形成方法，而可以在任何暴露的含矽材料（例如，鰭狀物503）上讓生長發生。如前所述，閘極結構505可以包括虛擬閘極材料（例如，多晶矽）。若在源極/汲極形成期間暴露多晶矽，則材料亦可能不合適地形成於虛擬閘極上。因此，操作415可以維持閘極結構505、虛擬閘極多晶矽、或其他虛擬閘極材料的完全覆蓋。
如圖所示，所執行的凹陷或蝕刻可以從蓋材料507移除第一間隔物層514與第二間隔物層516，並且可以使來自鰭狀物503的材料在橫向方向上從閘極結構505完全凹陷超過沿著閘極結構505的側壁所形成的第一間隔物層514與第二間隔物層516的厚度。舉例而言，第一間隔物層514與第二間隔物層516中之每一者可以為約1nm至約3nm，因此二個間隔物層可以從閘極結構505橫向延伸約2nm至約6nm。此橫向覆蓋將部分覆蓋鰭狀物503，但是如圖式所示，由於從該位置橫向向外，鰭狀物503可以完全凹陷至基板位準。此外，基板501亦可以暴露於環繞閘極結構505的區域中。
圖式中可以看出，在凹陷之後，第二間隔物層516的特徵可以在於沿著閘極結構的側壁具有小的橫向延伸或沒有橫向延伸，並且可以具有片狀輪廓或平面形狀的特徵。然而，如圖所示，第一間隔物層514可以包括第二間隔物層516的整個厚度下方的一定量的橫向延伸。第一間隔物層514的特徵可以在於從閘極結構向外的方向上的橫向延伸。此橫向延伸可以與第二間隔物層516的厚度等同或相同。因此，在一些實施例中，第二間隔物層516可以並未與半導體裝置的任何其他結構接觸，而是與第一間隔物層514接觸。因此，移除第二間隔物層516可以並未暴露結構中的任何其他材料。
可以在先前描述的腔室200中執行移除操作415，而可以允許執行氧化物選擇性蝕刻或者針對含碳膜的選擇性蝕刻，以例如可以移除第一間隔物層514與第二間隔物層516，而不會對基板上的任何其他材料產生衝擊或具有最小的影響。可以使用電漿或遠端電漿的乾式蝕刻處理來執行該處理，而可以產生含鹵素前驅物的電漿流出物（例如，含氟前驅物或含氯前驅物）。在實施例中，該處理亦可以使用含氫前驅物，而亦可以包括在遠端電漿中，或者可以繞過遠端電漿而與處理區域中的含鹵素基的電漿流出物相互作用。
在實施例中，該處理可以在低於約10Torr的情況下執行，以及在實施例中可以在低於或約5Torr的情況下執行。在實施例中，處理亦可以在低於約100℃的溫度下執行，並且可以在低於約50℃的情況下執行。隨著在腔室200或此腔室的變化中執行，或者在能夠執行類似操作的不同腔室中執行，處理可以相對於蓋層507、鰭狀物503、及基板501而各向異性地選擇性移除第一間隔物層514與第二間隔物層516。在實施例中，該處理相對於第一間隔物層514與第二間隔物層516的選擇性可以大於或約100：1，而在實施例中，選擇性可以大於或約200：1、大於或約300：1、大於或約400：1、或大於或約500：1。由於此選擇性且因為如前所述的所形成的材料的厚度可以僅為幾奈米，所以在此移除操作期間可以基本上或大致上維持所有其他暴露材料。
一些習知方法可以在形成犧牲層之後暴露鰭狀物的蝕刻處理之後形成覆蓋鰭狀物的源極/汲極材料，但是習知技術可能並未執行類似於先前描述的方法400的操作。此形成將產生直接鄰接犧牲層或與犧牲層相鄰的源極/汲極材料。因此，在移除犧牲層期間，源極/汲極材料將直接暴露至蝕刻劑材料，而將至少部分蝕刻或影響與犧牲層的外表面接觸的源極/汲極材料。儘管可以形成空氣間隙，但是這些處理將會藉由在蝕刻處理期間將源極/汲極材料降解以形成空氣間隙，而不利地影響裝置效能。本技術可以藉由從第二間隔物層516向外產生附加間隔物層來克服這些問題。
在一些實施例中，如第5E圖所示，在操作420處，方法400可以任選地包括以下步驟：形成第三間隔物層518。第三間隔物層518可以與第一間隔物層514及/或第二間隔物層516類似地形成，並且可以共形地覆蓋凹陷操作415期間可能已經暴露的蓋層507、鰭狀物503、及基板501的暴露區域。第三間隔物層518可以與第二間隔物層516直接相鄰，並且可以與第一間隔物層514的至少一部分直接接觸。如前所述，第一間隔物層514可以沿著基板與鰭狀物橫向延伸一第一距離（例如，第二間隔物層516的厚度）。在第三間隔物層518的形成期間，第三間隔物層材料可以沿著第一間隔物層514的橫向延伸部分的最外表面在橫向延伸的第一距離處直接接觸第一間隔物層514，而第一間隔物層514的橫向延伸部分係沿著鰭狀物503及基板501的表面。
第三間隔物層518可以是先前描述的任何材料，而在一些實施例中，第三間隔物層518可以是與第一間隔物層514相同的材料。因此，所形成的間隔物可以提供第一材料的側壁，而完全在二個側壁表面上以及沿著底部表面包圍第二間隔物層516。因此，從閘極結構橫向向外形成的任何隨後形成的材料以及包括第一間隔物層514、第二間隔物層516、及第三間隔物層518中之每一者的間隔物結構可以並未接觸第二間隔物層516的任何橫向部分或表面，因為第三間隔物層518可以從閘極結構505沿著外側壁並沿著向外的橫向方向與第二間隔物層516直接相鄰。
如第5F圖所示，在操作425處，在形成第三間隔物層之後，方法400可以任選地包括以下步驟：將第三間隔物層518部分凹陷。凹陷操作可以部分暴露鰭狀物從第三間隔物層5182橫向向外的垂直部分。類似於第一間隔物層514與第二間隔物層516，第三間隔物層518可以具有橫向厚度的特徵，並且可以覆蓋鰭狀物503與基板501而至少達到此厚度。凹陷亦可以沿著在基板504附近或與基板501相鄰的鰭狀物503的部分而維持一定量的第三間隔物材料518。凹陷操作可以類似於先前的凹陷操作，並且可以類似地選擇性覆蓋層507、鰭狀物503、及基板501。
在形成及凹陷第三間隔物層518之後，可以繼續製造，並且可以在任選操作430處形成或生長覆蓋鰭狀物503的部分暴露區域的源極/汲極材料。源極/汲極材料可以是與源極/汲極材料生長其上的鰭狀物類似的材料，並且可以在與鰭狀物相同的方向上形成，而垂直於閘極結構。如前所述，源極/汲極材料可以至少藉由第三間隔物層518或其他中間層從第二間隔物層516橫向偏移，並且可以並未在半導體結構上的任何位置處與第二間隔物層516接觸。源極/汲極材料可以磊晶生長以覆蓋鰭狀物，或者可以利用任何其他方式執行，以在結構上提供矽、鍺化矽、或其他源極/汲極材料。然後，處理可以在任何數量的操作中繼續，以在移除虛擬閘極之後產生金屬閘極結構。可以利用任何數量的方式執行處理，並包括利用任何已知或將要開發的方式。
在可以包括暴露間隔物結構的層的上表面的各種後續處理之後，在一些實施例中，半導體結構可以類似於第5G圖所示的結構。如圖所示，金屬閘極508可以替換虛擬閘極結構505，而如前所述的源極/汲極材料520係形成為環繞暴露的鰭狀物503的上部。此外，包括第一間隔物層514、第二間隔物層516、及第三間隔物層518的間隔物結構係形成為與金屬閘極508相鄰。如先前所說明及討論，第一間隔物層514係在第二間隔物層516下方橫向延伸，以接觸第三間隔物層518。因此，除了第一間隔物層514與第三間隔物層518之外，第二間隔物層516可以並未暴露至結構上的任何其他材料。
然後，如第5H圖所示，可以在操作435處從間隔物結構蝕刻第二間隔物層516，以形成第一間隔物層514與第三隔離層518之間的空氣間隙。選擇性蝕刻處理可以如前所述執行，但是可以進行調諧以提供第二間隔物層與第一間隔物層及第三間隔物層之間的選擇性，以允許完全移除第二間隔物層516。如上所述，由於包括第三間隔物層518以及形成第二間隔物層516的特定處理，源極/汲極材料520在移除處理期間可以不暴露至任何蝕刻劑。因此，因為可無暴露，可以使用針對源極/汲極材料具有不完全選擇性的蝕刻劑或前驅物，或者可以針對源極/汲極材料不具有選擇性。
如圖所示，可以防止空氣間隙對於源極/汲極材料的任何直接接觸，以及在移除犧牲第二間隔物層516之後可以在任一側表面上藉由第一間隔物材料514與第三間隔物材料518來界定，以及可以藉由第一間隔物材料514從下方界定。半導體結構500亦可以包括接觸蝕刻停止層522，接觸蝕刻停止層522可以是先前描述的任何材料（例如，氮化矽），並且可以在實施例中提供定位於間隔物結構從閘極結構的橫向向外的方向的第四間隔物層。然而，依據可以在源極/汲極材料的生長之後形成接觸蝕刻停止層而不形成第三間隔物層518的形成處理，接觸蝕刻停止層522將不會構成中間層，並且源極/汲極材料仍然直接接觸犧牲第二間隔物層516。因此，在形成空氣間隙期間，源極/汲極材料將與蝕刻劑接觸，並且可能發生由於不完全選擇性所引起的損傷。藉由形成根據本技術的實施例的間隔物結構，可以形成空氣間隙結構，而不會不利地影響源極/汲極材料，並且可以因此藉由產生具有減小的介電常數的特徵的間隔物來改善效能，減小的介電常數可以減少所產生的裝置中的寄生電容。
在先前描述中，為了解釋之目的，已經闡述許多細節，以提供對於本技術的各種實施例的理解。然而，對於該領域具有通常知識者顯而易見的是，可以在沒有這些細節中之一些或在具有附加細節的情況下實施某些實施例。
已揭示幾個實施例，但應理解，該領域具有通常知識者可以在不悖離實施例的精神的情況下使用各種修改、替代構造、及等同物。此外，為了避免不必要地模糊本技術，並未描述許多已知的處理及元件。因此，上面的描述不應視為限制本技術之範疇。
當提供值的範圍時，應理解，除非上下文另有明確說明，亦具體揭示該範圍的上限與下限之間的每一中間值到下限單位的最小部分。包括在所述範圍中的任何所述值或未敘述的中間值與所述範圍中的任何其他所述或中間值之間的任何較窄範圍。這些較小範圍的上限與下限可以獨立地包括在範圍中或排除在外，而包括上下限其中一者、兩者或不含上下限的較小範圍中的每一範圍亦包括在本技術內，可具有所述範圍中特別排除的極限值。在所述範圍包括一或二個限制的情況下，則亦包括排除這些所包括限制中的一或二者的範圍。
如本文及隨附專利申請範圍中所使用，除非上下文另有明確說明，否則單數形式「一」、「一個」、及「該」包括複數指稱。因此，舉例而言，指稱「一層」包括複數個這樣的層，而指稱「前驅物」包括指稱該領域具有通常知識者已知的一或更多個前驅物及其等同物等等。
此外，在本說明書及以下請求項中使用詞語「包含」、「所包含」、「含有」、「所含有」、「包括」、及「所包括」時，意欲在指定所述特徵、整體、部件、或操作的存在，但是不排除一或更多個其他特徵、整體、部件、操作、動作、或群組的存在或附加。
100‧‧‧處理系統 102‧‧‧前開式聯合晶圓盒 104‧‧‧機器臂 106‧‧‧托持區域 108a‧‧‧處理腔室 108b‧‧‧處理腔室 108c‧‧‧處理腔室 108d‧‧‧處理腔室 108e‧‧‧處理腔室 108f‧‧‧處理腔室 109a‧‧‧串聯區段 109b‧‧‧串聯區段 109c‧‧‧串聯區段 110‧‧‧第二機器臂 200‧‧‧腔室 201‧‧‧RPS單元 203‧‧‧冷卻板 205‧‧‧氣體入口組件 210‧‧‧流體供應系統 214‧‧‧上板 215‧‧‧第一電漿區域 216‧‧‧下板 217‧‧‧面板 218‧‧‧容積 219‧‧‧第一流體通道 220‧‧‧絕緣環 221‧‧‧第二流體通道 223‧‧‧離子抑制器 225‧‧‧噴淋頭 233‧‧‧基板處理區域 240‧‧‧功率供應器 253‧‧‧詳細視圖 255‧‧‧基板 258‧‧‧氣體供應區域 259‧‧‧孔隙 265‧‧‧台座 325‧‧‧噴淋頭 365‧‧‧通孔 375‧‧‧小孔洞 400‧‧‧方法 405‧‧‧操作 410‧‧‧操作 415‧‧‧操作 420‧‧‧操作 425‧‧‧操作 430‧‧‧操作 435‧‧‧操作 500‧‧‧結構 501‧‧‧基板 503‧‧‧鰭狀物 503a‧‧‧鰭狀物 503b‧‧‧鰭狀物 505‧‧‧閘極結構 507‧‧‧蓋材料 510‧‧‧N-MOS區域 512‧‧‧P-MOS區域 514‧‧‧第一間隔物層 516‧‧‧第二間隔物層 518‧‧‧第三間隔物層 520‧‧‧源極/汲極材料 522‧‧‧接觸蝕刻停止層
可以藉由參照說明書及圖式的其餘部分來實現所揭示的技術的本質及優點的進一步理解。
第1圖圖示根據本技術的一些實施例的示例性處理系統的頂視平面圖。
第2A圖圖示根據本技術的一些實施例的示例性處理腔室的示意性橫截面圖。
第2B圖圖示根據本技術的一些實施例的示例性噴淋頭的詳細視圖。
第3圖圖示根據本技術的一些實施例的示例性噴淋頭的底視平面圖。
第4圖圖示根據本技術的一些實施例的形成半導體結構中的空氣間隙的方法中的所選擇操作。
第5A圖至第5H圖圖示根據本技術的一些實施例中的正在執行所選擇操作的基板材料的示意性透視圖。
包括圖式中的幾個作為示意圖。應理解，圖式僅用於說明目的，而除非特別聲明按比例，否則不應視為按比例。此外，作為示意圖，圖式係提供為幫助理解，並且可能不包括相較於實際表示的所有態樣或資訊，並且可能包括誇示材料用於說明目的。
在隨附圖式中，類似的部件及/或特徵可以具有相同的元件符號。此外，相同類型的各種部件可以藉由在元件符號後利用字母來區分，以區分類似部件。若在說明書中僅使用最前面的元件符號，則該描述係適用於具有相同最前面的元件符號的任何一個類似部件，而與字母無關。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
400‧‧‧方法
405‧‧‧操作
410‧‧‧操作
415‧‧‧操作
420‧‧‧操作
425‧‧‧操作
430‧‧‧操作
435‧‧‧操作

Claims (20)

  1. 一種形成一半導體結構中的一空氣間隙的方法，該方法包含以下步驟： 形成一間隔物結構，該間隔物結構包括一第一材料以及與該第一材料不同的一第二材料； 形成一源極/汲極結構，其中該源極/汲極結構係藉由至少一種其他材料從該間隔物結構的該第二材料偏移；以及 從該間隔物結構蝕刻該第二材料，以形成該空氣間隙，其中在該蝕刻期間，該源極/汲極結構並未暴露於蝕刻劑材料。
  2. 如請求項1所述之形成一半導體結構中的一空氣間隙的方法，其中該間隔物結構係形成於一半導體基板上的一閘極結構附近。
  3. 如請求項2所述之形成一半導體結構中的一空氣間隙的方法，其中垂直於該閘極結構形成該源極/汲極結構。
  4. 如請求項1所述之形成一半導體結構中的一空氣間隙的方法，其中該源極/汲極結構包含矽或鍺化矽。
  5. 如請求項1所述之形成一半導體結構中的一空氣間隙的方法，其中該第一材料及第二材料包含氧或氮。
  6. 如請求項5所述之形成一半導體結構中的一空氣間隙的方法，其中該第一材料及第二材料包含氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、氧化矽、金屬氧化物、或金屬氮化物中之一或更多者。
  7. 如請求項1所述之形成一半導體結構中的一空氣間隙的方法，其中形成該間隔物結構之步驟包含以下步驟： 形成與一閘極結構相鄰的包括該第一材料的一第一間隔物層，其中該第一間隔物層至少部分覆蓋與該閘極結構相交的鰭狀物；以及 形成與該第一間隔物層相鄰的包括該第二材料的一第二間隔物層。
  8. 如請求項7所述之形成一半導體結構中的一空氣間隙的方法，進一步包含以下步驟：形成與該第二間隔物層相鄰的一第三間隔物層。
  9. 如請求項8所述之形成一半導體結構中的一空氣間隙的方法，其中該第三間隔物層具有與該第一間隔物層相同的材料。
  10. 如請求項8所述之形成一半導體結構中的一空氣間隙的方法，進一步包含以下步驟：在形成該第三間隔物層之前，蝕刻該第一間隔物層與該第二間隔物層，以暴露與該閘極結構相交的該等鰭狀物。
  11. 如請求項10所述之形成一半導體結構中的一空氣間隙的方法，進一步包含以下步驟：蝕刻該第三間隔物層，以部分暴露與該閘極結構相交的該等鰭狀物。
  12. 一種半導體結構，包含： 一基板； 一閘極結構，覆蓋該基板，並跨越該基板形成於一第一方向上； 一鰭狀物，覆蓋該基板，並跨越該基板形成於一第二方向上，其中該第二方向係垂直於該第一方向，且其中該鰭狀物係與該閘極結構相交； 一間隔物結構，與該閘極結構相鄰，其中該間隔物結構包含至少三層，而其中包括一空氣間隙；以及 一源極/汲極材料，環繞該間隔物結構外部的該鰭狀物而形成，其中在該源極/汲極材料與該空氣間隙之間包括該間隔物結構的至少一個中間層。
  13. 如請求項12所述之半導體結構，其中該間隔物結構包含一第一層，該第一層係與該閘極結構相鄰，並在該鰭狀物及該基板上方從該閘極結構橫向向外延伸一第一距離。
  14. 如請求項13所述之半導體結構，其中該間隔物結構進一步包含一第二層，該第二層從該第一層橫向向外，並在該第一距離處接觸該第一層，其中該空氣間隙至少部分界定於與該閘極相鄰的該第一層的一部分、覆蓋該基板的該第一層的一部分、及該第二層之間。
  15. 如請求項14所述之半導體結構，其中該第一層及第二層包含選自氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、氧化矽、金屬氧化物、及金屬氮化物所組成的群組的一或更多種材料。
  16. 如請求項12所述之半導體結構，進一步包含一接觸蝕刻停止層，該接觸蝕刻停止層係從該閘極結構定位於該間隔物結構的橫向向外的一方向。
  17. 一種形成一半導體結構的方法，該方法包含以下步驟： 在一半導體基板上的一閘極結構附近形成一第一間隔物層，其中該第一間隔物層至少部分覆蓋形成於該半導體基板上的一鰭狀物； 形成與該第一間隔物層相鄰的一第二間隔物層； 使該第一間隔物層與該第二間隔物層凹陷，以完全垂直暴露該鰭狀物的橫向區域； 形成與該第一間隔物層相鄰的一第三間隔物層，其中該第三間隔物層至少部分覆蓋形成於該半導體基板上的該鰭狀物；以及 使該第三間隔物層凹陷，以部分垂直暴露該鰭狀物的該等橫向區域。
  18. 如請求項17所述之形成一半導體結構的方法，進一步包含以下步驟：在該鰭狀物的該等部分垂直暴露區域上磊晶生長源極/汲極材料。
  19. 如請求項18所述之形成一半導體結構的方法，進一步包含以下步驟：相對於該第一間隔物層與該第三間隔物層而選擇性蝕刻該第二間隔物層，以在該第一間隔物層與該第三間隔物層之間形成一空氣間隙。
  20. 如請求項19所述之形成一半導體結構的方法，其中在該蝕刻期間，該源極/汲極材料並未暴露於蝕刻劑材料。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI705529B (zh) 2018-02-15 2020-09-21 美商應用材料股份有限公司 空氣間隙形成處理
US10868130B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10825722B1 (en) * 2019-08-29 2020-11-03 Nanya Technology Corporation Method of manufacturing a semiconductor structure
US11037851B2 (en) 2019-08-30 2021-06-15 Applied Materials, Inc. Nitrogen-rich silicon nitride films for thin film transistors
DE102020123264B4 (de) 2020-03-30 2022-11-10 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und Verfahren zu dessen Herstellung
US11563001B2 (en) 2020-03-30 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer and capping structures in semiconductor devices
CN115621315A (zh) * 2021-07-16 2023-01-17 联华电子股份有限公司 半导体元件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160163816A1 (en) * 2014-12-08 2016-06-09 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868649B1 (ko) * 2007-05-17 2008-11-12 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
US8937353B2 (en) 2010-03-01 2015-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial process for a finFET device
KR101887414B1 (ko) 2012-03-20 2018-08-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102055299B1 (ko) 2013-04-12 2019-12-16 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102131325B1 (ko) * 2014-01-06 2020-07-07 삼성전자 주식회사 에어 스페이서를 구비한 반도체 소자
US9871121B2 (en) * 2014-03-10 2018-01-16 Qualcomm Incorporated Semiconductor device having a gap defined therein
US9252233B2 (en) 2014-03-12 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap offset spacer in FinFET structure
KR102146469B1 (ko) * 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9412659B1 (en) 2015-01-29 2016-08-09 Globalfoundries Inc. Semiconductor structure having source/drain gouging immunity
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
KR20170122930A (ko) * 2016-04-28 2017-11-07 삼성전자주식회사 반도체 장치
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9768118B1 (en) * 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers
US10395991B2 (en) * 2017-12-04 2019-08-27 United Microelectronics Corp. Semiconductor device and method for fabricating the same
TWI705529B (zh) 2018-02-15 2020-09-21 美商應用材料股份有限公司 空氣間隙形成處理

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160163816A1 (en) * 2014-12-08 2016-06-09 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer

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