TWI701788B

TWI701788B - 半導體封裝及其製造方法

Info

Publication number: TWI701788B
Application number: TW107146838A
Authority: TW
Inventors: 陳德蔭
Original assignee: 南亞科技股份有限公司
Priority date: 2018-11-20
Filing date: 2018-12-24
Publication date: 2020-08-11
Also published as: US10629455B1; CN111199923A; TW202021075A

Abstract

本揭露提供一種半導體封裝及其製造方法。該半導體封裝包括一第一基材、一擋壩以及一第一接合墊。該第一基材包括一晶片安裝區及一外連接區，該外連接區位於該晶片安裝區外。該擋壩設於該第一基材之上，該擋壩設於該晶片安裝區與該外連接區之間，該擋壩環繞該晶片安裝區，且該擋壩包括一金屬層，由該擋壩之上視圖觀之，該擋壩呈波浪狀。該第一接合墊設於該第一基材之上，其中該第一接合墊位於該外連接區內。

Description

半導體封裝及其製造方法

本申請案主張2018/11/20申請之美國臨時申請案第62/769,929號及2018/12/10申請之美國正式申請案第16/215,130號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種半導體封裝及其製造方法，特別關於一種具有擋壩的半導體封裝及其製造方法。

半導體裝置對許多現代裝置來說是必要的。隨著科技的進步，半導體裝置具有日益強大的功能並包括愈來愈多的積體電路的同時，半導體裝置逐漸變小。隨著半導體裝置的微小化，3D晶片(3DIC)結構被廣泛應用於封裝構造上，例如封裝體堆疊（Package-on-Package, POP）結構等。

3DIC結構可包括相互堆疊之基板，並於兩基板之間封裝半導體晶片，以達到一較小之封裝構造。在3DIC封裝構造中，底部填充材料可以設於晶片與基板之間，以增強半導體晶片與基板之間的黏著程度。

然而，於填充底部填充材料時，底部填充材料可能會溢流並汙染位於外連接區內的接合墊，進而產生電性連接的問題。

此外，隨著半導體裝置的微小化，半導體裝置內部的晶片效能可能會受到相鄰晶片的電磁干擾。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露一方面提供一種半導體封裝。該半導體封裝包括一第一基材、一擋壩以及一第一接合墊。該第一基材包括一晶片安裝區及一外連接區，該外連接區位於該晶片安裝區外。該擋壩設於該第一基材之上，該擋壩設於該晶片安裝區與該外連接區之間，該擋壩環繞該晶片安裝區，且該擋壩包括一金屬層，由該擋壩之上視圖觀之，該擋壩呈波浪狀。該第一接合墊設於該第一基材之上，其中該第一接合墊位於該外連接區內。

在一些實施例中，該擋壩具有一第一區段，該第一區段呈雙波浪狀。

在一些實施例中，該擋壩包括複數個第一區段及複數個第二區段，該等第一區段係設於且連接於該等第二區段之間，該等第二區段係設於且連接於該等第一區段之間，該等第一區段係垂直區段，該等第二區段係水平區段，該等第一區段係呈波浪狀，且該等第二區段係呈波浪狀。

在一些實施例中，該半導體封裝另包括一半導體晶片，該半導體晶片安裝於該第一基材之該晶片安裝區之上。

在一些實施例中，該半導體封裝另包括一第二接合墊，該第二接合墊設於該外連接區之上，其中該半導體晶片透過一第二接合部電性連接該第二接合墊。

在一些實施例中，該半導體封裝另包括一底部填充材料設於該第一基材之上，其中該底部填充材料位於該晶片安裝區內，且該底部填充材料與該擋壩相接觸，且該底部填充材料設於該半導體晶片與該第一基材之間。

在一些實施例中，該半導體封裝另包括一第二基材，設於該半導體晶片之上，其中該第二基材透過一第一接合部電性連接該第一接合墊，且該第一接合部高於該第二接合部。

在一些實施例中，該擋壩之一非導電層接觸該擋壩之該金屬層與該第二基材。

在一些實施例中，該擋壩之該金屬層電性連接一接地端。

本揭露另一方面提供一種半導體封裝。該半導體封裝包括：一第一基材，包括一晶片安裝區及一外連接區，該外連接區在該晶片安裝區外；一擋壩，設於該第一基材之上，其中該擋壩設於該晶片安裝區與該外連接區之間，其中該擋壩環繞該晶片安裝區，該擋壩被圖案化呈一晶片對準標記；以及一第一接合墊，設於該第一基材之上，其中該第一接合墊係位於該外連接區內。

在一些實施例中，該擋壩包括一金屬層。

在一些實施例中，該擋壩包括一第一區段，該半導體晶片具有一側壁，該側壁相鄰該第一區段，且該側壁平行該第一區段。

在一些實施例中，該擋壩包括複數個第一區段及複數個第二區段，該等第一區段設於且連接於該等第二區段之間，該等第二區段係設於且連接於該等第一區段之間，該第一區段係呈垂直筆直的區段，且該第二區段係呈水平筆直的區段。

在一些實施例中，該半導體封裝另包括一半導體晶片，該半導體晶片安裝在該第一基材之該晶片安裝區之上，其中該半導體晶片透過一第二接合部電性連接該第二接合墊。

在一些實施例中，該半導體封裝另包括一底部填充材料，該底部填充材料設於該第一基材之上，其中該底部填充材料位於該晶片安裝區內且接觸該擋壩，該底部填充材料設於該半導體晶片與該第一基材之間。

在一些實施例中，該半導體封裝另包括一第二基材，該第二基材設於該半導體晶片之上，其中該第二基材透過一第一接合部電性連接該第一接合墊，且該第一接合部高於該第二接合部。

本揭露另一方面提供一種半導體封裝的製造方法，包括：提供一第一基材，包括一晶片安裝區及一外連接區，該外連接區位在該晶片安裝區外；以及形成一擋壩在該第一基材之上，其中該擋壩設於該晶片安裝區與該外連接區之間，該擋壩環繞該晶片安裝區，該擋壩包括一金屬層，且由該擋壩之上視圖觀之，該擋壩係呈波浪狀，其中一第一接合墊係設於該第一基材之上，且該第一接合墊係位於該外連接區內。

在一些實施例中，該製造方法另包括：形成一第二接合墊在該第一基材之上，以及形成一第二接合部在該第二接合墊上，其中該第二接合墊位於該晶片安裝區內；安裝一半導體晶片在該第一基材之該晶片安裝區之上，其中該半導體晶片透過該第二接合部電性連接該第二接合墊；以及填充一底部填充材料在該半導體晶片與該第一基材之間，其中該底部填充材料位於該晶片安裝區內。

在一些實施例中，該製造方法另包括：形成一第一接合部在該第一接合墊上，其中該第一接合部高於該第二接合部；以及設置一第二基材在該半導體晶片之上，其中該第二基材透過該第一接合部電性連接該第一接合墊。

在一些實施例中，該製造方法另包括：電性耦接該擋壩之該金屬層至一接地端。

在本揭露之一些實施例中，該半導體封裝可包括該擋壩，以防止該底部填充材料溢流。

此外，該擋壩包括金屬層且呈波浪狀，因此該半導體封裝可保護其晶片免受其他相鄰晶片之電磁干擾。

再者，該擋壩可作為晶片對準標記，用於將半導體晶片安裝在正確位置上。因此，相較於傳統的半導體封裝，該擋壩無需佔據額外空間。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

本文所使用之術語，僅係用於描述特定實施例，並非用於限制本發明概念。如本文中使用的，單數形式「一個（種）」和「所述（該）」也意圖包括複數形式，除非上下文清楚地另外指明。可進一步理解的是，當用在本說明書中時，術語「包含」和/或「包括」表明存在所陳述的特徵、整體、步驟、操作、元件和/或組成，但是不排除存在或增加一個或多個其它特徵、整體、步驟、操作、元件、組成、和/或其集合。

可理解的是，儘管本文可以使用術語「第一」、「第二」、「第三」等來描述各種元件、層、區域、或區段等，但是這些元件、層、區域、或區段等不應該被這些術語所限制。因為這些術語僅是用來區隔不同元件、層、區域、或區段等。所以，在不脫離本發明概念之教示的情況下，舉例而言，第一元件、層、區域、或區段亦可以被稱為第二元件、層、區域、或區段。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。

圖1為剖面示意圖，例示本揭露之一些實施例的半導體封裝100。請參考圖1，在一些實施例中，半導體封裝100包括第一基材102、擋壩110、第一接合墊120。

在一些實施例中，第一基材102包括晶片安裝區104及外連接區106。再者，晶片安裝區104與外連接區106不同。外連接區106位於晶片安裝區104之外。在一些實施例中，第一基材102可以為矽基板、玻璃基板或陶瓷基板等類似基板。

在一些實施例中，半導體晶片116安裝在第一基材102之晶片安裝區104之上。舉例而言，半導體晶片116可以是IC晶片、邏輯電路、或記憶體晶片（例如DRAM或SRAM等）。

在一些實施例中，第一接合墊120設於第一基材102之上。第一接合墊120係位於外連接區內106.在一些實施例中，第一基材102可以為的內連接結構，內連接結構具有填充有導電材料之複數穿孔(圖未示)。在一些實施例中，第一接合墊120設於第一基材102之上之頂部電路層103上。頂部電路層103可以是線路重佈層(Redistribution layer, RDL)。在一些實施例中，第一接合墊120包括導電層，其導電材料例如為銅、鈦、鎳等材料。

在一些實施例中，擋壩110設於第一基材102之上。近一步來說，擋壩110設於晶片安裝區104與外連接區106之間。擋壩110環繞晶片安裝區104。在一些實施例中，擋壩110包括金屬層112。在一些實施例中，擋壩110之金屬層112電性連接至接地端118，進而使半導體封裝100可保護半導體晶片116免於受到相鄰晶片之電磁干擾。在一些實施例中，金屬層112透過頂部電路層103電性連接接地端118。

在一些實施例中，金屬層112可包括導電材料，例如銅、鈦、鎳等。擋壩110係透過沈積製成而形成，例如化學氣相沈積(CVD)製程，並可藉由光刻或蝕刻等製程將其中一部分去除。

在一些實施例中，擋壩110之非導電層113設於擋壩110之金屬層112上，且非導電層113接觸擋壩110之金屬層112及第二基材140。

如圖2所示，由擋壩110之上視圖觀之，擋壩110係呈波浪狀。在一些實施例中，擋壩110具有呈雙波浪狀之第一區段1101。雙波浪狀之波長係設計成適用於降低電磁干擾之長度。

在一些實施例中，擋壩110ƒ包括複數個第一區段1101及複數個第二區段1102。第一區段1101係設於且連接於第二區段1102之間。第二區段1102係設於且連接於第一區段1101之間。第一區段1101係垂直區段。第二區段1102係水平區段。在一些實施例中，第一區段1101係呈波浪狀。第二區段1102係呈波浪狀。

在一些實施例中，相較於圖2所示之半導體封裝100的擋壩110，如圖3所示之半導體封裝600的擋壩610被揭露。擋壩610被圖案化呈晶片對準標記，用於將半導體晶片置放於正確位置。擋壩610可包括非導電材料或導電材料。

在一些實施例中，擋壩610包括第一區段6101。在一些實施例中，擋壩610包括複數個第一區段6101及複數個第二區段6102。第一區段6101係設於且連接於第二區段之間6102，且第二區段6102設於且連接於第一區段6101之間。在一些實施例中，第一區段6101係呈垂直筆直的區段，第二區段6102係呈水平筆直的區段。

在一些實施例中，半導體晶片116具有側壁1161，側壁1161相鄰第一區段，側壁1161平行第一區段.

在一些實施例中，擋壩610包括第一區段6101。在一些實施例中，擋壩610包括第一區段6101及第二區段6102。第一區段6101係設於且連接於第二區段之間6102，第二區段6102設於且連接於第一區段6101，第一區段6101係呈垂直筆直的區段。在一些實施例中，第二區段6102係呈水平筆直的區段。在一些實施例中，半導體晶片116具有相鄰第一區段6101之側壁1161，且側壁1161平行第一區段6101。

在一些實施例中，擋壩610係藉由沈積製程形成，如化學氣相沈積(CVD)製程，並再藉由蝕刻或光刻等製程來移除其一部分。

除了如圖3所示之半導體封裝600的擋壩610，半導體封裝600之其它構件可如圖1及圖2所示之半導體封裝100之構件相同。

如圖1及圖2所示，在一些實施例中，第二接合墊114設於外連接區106之上，半導體晶片116透過第二接合部115電性連接第二接合墊114。在一些實施例中，第二接合部115電性連接半導體晶片116之電極墊117以及第一基材102之上的頂部電路層103。

在一些實施例中，設於第一基材102之上之底部填充材料130位於晶片安裝區內104且接觸擋壩110。擋壩110可防止底部填充材料130溢流。底部填充材料130設於且填充於半導體晶片116與第一基材102之間。

在一些實施例中，第二基材140設於半導體晶片116之上。第二基材140透過第一接合部121電性連接第一接合墊120，且第一接合部121高於第二接合部115。在一些實施例中，第二基材140可以是內連接結構，內連接結構具有填充有導電材料之穿孔(圖未示)。在一些實施例中，第一接合部121電性連接第二基材140之底部電路141。在一些實施例中，第一接合部121或第二接合部115可以是導電柱體、錫球等。

圖4為流程圖，例示本揭露之一些實施例之半導體封裝的製造方法300。圖5至6為剖面示意圖，例示本揭露之一些實施例之半導體封裝之製造方法的不同製造階段。在一些實施例中，製造方法300包括許多操作(302, 304, 306, 308, and 310)，以下描述與說明並非用以限制操作之順序。

如圖4所示，於操作302，提供第一基材102。第一基材102包括晶片安裝區104及外連接區106。進一步來說，晶片安裝區104與外連接區106不同。外連接區106位於晶片安裝區104外。在一些實施例中，第一基材102可以為矽基板、玻璃基板或陶瓷基板等類似基板。

在一些實施例中，第一接合墊120設於第一基材之上102。第一接合墊120係位於外連接區內106。在一些實施例中，第一基材102可以為的內連接結構，內連接結構具有填充有導電材料之複數穿孔(圖未示)。在一些實施例中，第一接合墊120設於第一基材102之上之頂部電路層103上。頂部電路層103可以是線路重佈層(Redistribution layer, RDL)。在一些實施例中，第一接合墊120包括一導電層，其導電材料例如為銅、鈦、鎳等材料。

第一接合部121形成於第一接合墊120之上。在一些實施例中，第二接合墊114形成於第一基材102之上。第二接合部115形成於第二接合墊114上。第二接合墊114位於晶片安裝區內104。在一些實施例中，第一接合部121高於第二接合部115以連接另一基材。在一些實施例中，第一接合部121或第二接合部115可以是導電柱體、錫球等。

請參考圖2及圖4，在操作304，形成擋壩110於第一基材102之上。擋壩110設於晶片安裝區104與外連接區106之間，擋壩110環繞晶片安裝區104且包括金屬層112，由擋壩之上視圖觀之，擋壩110係呈波浪狀110。

在一些實施例中，擋壩110包括第一區段1101及第二區段1102。第一區段1101係設於且連接於第二區段1102之間。第二區段1102設於且連接於第一區段1101。第一區段1101係垂直區段。第二區段1102係水平區段。在一些實施例中，第一區段1101係呈波浪狀，且第二區段1102係呈波浪狀。

在一些實施例中，擋壩110之金屬層112電性連接接地端118，可使半導體封裝100保護半導體晶片116免受相鄰晶片產生之干擾。擋壩110係透過沈積製程形成，例如化學氣相沈積(CVD)製程。

在一些實施例中，擋壩110之非導電層113設於擋壩110之金屬層112之上。在一些實施例中，非導電層113接觸擋壩110之金屬層112以及第二基材140。

在操作306，如圖5所示，安裝半導體晶片116於第一基材102之晶片安裝區104之上。在一些實施例中，半導體晶片116透過第二接合部115電性連接第二接合墊114。舉例而言，半導體晶片116可以是IC晶片、邏輯電路、或記憶體晶片（例如DRAM、SRAM、或NVRAM等）。

如圖1所示，在操作308，填充底部填充材料130於半導體晶片116與第一基材102之間。在一些實施例中，底部填充材料130位於晶片安裝區104內。擋壩110可防止底部填充材料130溢流。底部填充材料130設於且填充於半導體晶片116與第一基材102之間。

操作310，如圖1所示，設置第二基材140於半導體晶片116之上。在一些實施例中，第二基材140透過第一接合部121電性連接第一接合墊120。在一些實施例中，第二基材140可以是內連接結構，內連接結構具有填充有導電材料之穿孔(圖未示)。在一些實施例中，第一接合部121電性連接第二基材140之底部電路141。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

100 半導體封裝 102 第一基材 103 頂部電路層 104 晶片安裝區 106 外連接區 110 擋壩 112 金屬層 113 非導電層 114 第二接合墊 115 第二接合部 116 半導體晶片 117 電極墊 118 接地端 120 第一接合墊 121 第一接合部 130 底部填充材料 140 第二基材 141 底部電路 300 製造方法 302 操作 304 操作 306 操作 308 操作 310 操作 1101 第一區段 1102 第二區段 1161 側壁 6101 第一區段 6102 第二區段

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。圖1為剖面示意圖，例示本揭露之一些實施例的半導體封裝；圖2為上視圖，例示本揭露之一些實施例的半導體封裝；圖3為上視圖，例示本揭露之一些實施例的半導體封裝；圖4為流程圖，例示本揭露之一些實施例之半導體封裝的製造方法；以及圖5至6為剖面示意圖，例示本揭露之一些實施例（例如圖4）之半導體封裝之製造方法的不同製造階段。

100 半導體封裝 102 第一基材 103 頂部電路層 104 晶片安裝區 106 外連接區 110 擋壩 112 金屬層 113 非導電層 114 第二接合墊 115 第二接合部 116 半導體晶片 117 電極墊 118 接地端 120 第一接合墊 121 第一接合部 130 底部填充材料 140 第二基材 141 底部電路 1161 側壁

Claims

一種半導體封裝，包括：一第一基材，包括一晶片安裝區及一外連接區，該外連接區位於該晶片安裝區外；一擋壩，設於該第一基材之上，該擋壩設於該晶片安裝區與該外連接區之間，其中該擋壩環繞該晶片安裝區，該擋壩包括一金屬層，且由該擋壩之上視圖觀之，該擋壩呈波浪狀；以及一第一接合墊，設於該第一基材之上，其中該第一接合墊位於該外連接區內；一半導體晶片，該半導體晶片安裝於該第一基材之該晶片安裝區之上；以及一第二基材，設於該半導體晶片之上，其中該擋壩之一非導電層接觸該擋壩之該金屬層與該第二基材。
如請求項1所述的半導體封裝，其中該擋壩具有一第一區段，該第一區段呈雙波浪狀。
如請求項1所述的半導體封裝，其中該擋壩包括複數個第一區段及複數個第二區段，該等第一區段係設於且連接於該等第二區段之間，該等第二區段係設於且連接於該等第一區段之間，該等第一區段係垂直區段，該等第二區段係水平區段，該等第一區段係呈波浪狀，且該等第二區段係呈波浪狀。
如請求項1所述的半導體封裝，另包括一第二接合墊，該第二接合墊設於該外連接區之上，其中該半導體晶片透過一第二接合部電性連接該第二接合墊。
如請求項4所述的半導體封裝，另包括一底部填充材料設於該第一基材之上，其中該底部填充材料位於該晶片安裝區內，且該底部填充材料與該擋壩相接觸，且該底部填充材料設於該半導體晶片與該第一基材之間。
如請求項5所述的半導體封裝，其中該第二基材透過一第一接合部電性連接該第一接合墊，且該第一接合部高於該第二接合部。
如請求項1所述的半導體封裝，其中該擋壩之該金屬層電性連接一接地端。
一種半導體封裝，包括：一第一基材，包括一晶片安裝區及一外連接區，該外連接區在該晶片安裝區外；一擋壩，設於該第一基材之上，其中該擋壩設於該晶片安裝區與該外連接區之間，其中該擋壩環繞該晶片安裝區，該擋壩被圖案化呈一晶片對準標記；一第一接合墊，設於該第一基材之上，其中該第一接合墊係位於該外連接區內；一半導體晶片，該半導體晶片安裝於該第一基材之該晶片安裝區之上；以及一第二基材，設於該半導體晶片之上，其中該擋壩之一非導電層接觸該擋壩之該金屬層與該第二基材。
如請求項8所述的半導體封裝，其中該擋壩包括一金屬層。
如請求項8所述的半導體封裝，其中該擋壩包括一第一區段，該半導體晶片具有一側壁，該側壁相鄰該第一區段，且該側壁平行該第一區段。
如請求項8所述的半導體封裝，其中該擋壩包括複數個第一區段及複數個第二區段，該等第一區段設於且連接於該等第二區段之間，該等第二區段係設於且連接於該等第一區段之間，該第一區段係呈垂直筆直的區段，且該第二區段係呈水平筆直的區段。
如請求項8所述的半導體封裝，其中該半導體晶片透過一第二接合部電性連接該第二接合墊。
如請求項12所述的半導體封裝，另包括一底部填充材料，該底部填充材料設於該第一基材之上，其中該底部填充材料位於該晶片安裝區內且接觸該擋壩，該底部填充材料設於該半導體晶片與該第一基材之間。
如請求項13所述的半導體封裝，其中該第二基材透過一第一接合部電性連接該第一接合墊，且該第一接合部高於該第二接合部。
一種半導體封裝的製造方法，包括：提供一第一基材，包括一晶片安裝區及一外連接區，該外連接區位在該晶片安裝區外；形成一擋壩在該第一基材之上，其中該擋壩設於該晶片安裝區與該外連接區之間，該擋壩環繞該晶片安裝區，該擋壩包括一金屬層，且由該擋壩之上視圖觀之，該擋壩係呈波浪狀；安裝一半導體晶片於該第一基材之該晶片安裝區之上；以及設置一第二基材在該半導體晶片之上，其中一第一接合墊係設於該第一基材之上，且該第一接合墊係位於該外連接區內，該擋壩之一非導電層接觸該擋壩之該金屬層與該第二基材。
如請求項15所述的製造方法，另包括：形成一第二接合墊在該第一基材之上，以及形成一第二接合部在該第二接合墊上，其中該第二接合墊位於該晶片安裝區內，該半導體晶片透過該第二接合部電性連接該第二接合墊；以及填充一底部填充材料在該半導體晶片與該第一基材之間，其中該底部填充材料位於該晶片安裝區內。
如請求項16所述的製造方法，另包括：形成一第一接合部在該第一接合墊上，其中該第一接合部高於該第二接合部，該第二基材透過該第一接合部電性連接該第一接合墊。
如請求項15所述的製造方法，另包括：電性耦接該擋壩之該金屬層至一接地端。