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TWI700705B - 用於多個資料庫之共用錯誤檢查和校正邏輯 - Google Patents

用於多個資料庫之共用錯誤檢查和校正邏輯 Download PDF

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TWI700705B
TWI700705B TW108123051A TW108123051A TWI700705B TW I700705 B TWI700705 B TW I700705B TW 108123051 A TW108123051 A TW 108123051A TW 108123051 A TW108123051 A TW 108123051A TW I700705 B TWI700705 B TW I700705B
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高橋進
藤澤宏樹
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美商美光科技公司
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Abstract

本發明揭示與可執行錯誤檢查及校正(ECC)功能之記憶體裝置相關之系統及方法。該等系統及方法可採用可共用於兩個或兩個以上庫之間的ECC邏輯。該ECC邏輯可用於執行記憶體操作，諸如讀取、寫入及遮罩寫入操作，且可提高儲存資料之可靠性。

Description

用於多個資料庫之共用錯誤檢查和校正邏輯
本發明係關於記憶體系統及裝置，且更具體而言，本發明係關於錯誤檢查及校正(ECC)電路。
本章節旨在向讀者介紹可與本發明之各種態樣相關之各種技術態樣，如下文將描述及/或主張。可認為此討論有助於向讀者提供促進本發明之各種態樣之理解的背景資訊。因此，應瞭解，此等敘述應鑑於此來解讀，而不應被解讀為先前技術之許可。
記憶體裝置(諸如隨機存取記憶體(RAM)裝置、動態RAM裝置(DRAM)、靜態RAM裝置(SRAM)或快閃記憶體)係電子系統及裝置(諸如電腦、伺服器、網路裝置、行動電話、智慧型電話、穿戴式裝置、媒體播放器、物聯網(IoT)裝置及其類似者)之一重要組件。記憶體裝置可用於提供用於處理電路(例如一處理器、一微控制器、一單晶片系統)之記憶體功能且促進資料處理操作及/或提供資料處理操作期間之資料儲存。為此，記憶體裝置可具有配置成記憶體陣列及/或庫之可定址記憶體元件。此等記憶體裝置亦可包含允許記憶體裝置接收命令及位址之一控制介面及/或提供記憶體元件與處理電路之間的資料存取之一輸入/輸出(I/O)介面。
特定記憶體裝置可提供可用於提高資料儲存之可靠性的錯誤檢查及校正(ECC)功能。在此等系統中，儲存於記憶體元件、陣列或庫中之資料可與錯誤位元或同位位元相關聯(例如與錯誤位元或同位位元一起儲存)。同位位元可提供允許驗證資料完整性之資料冗餘。例如，在一寫入操作期間，ECC電路可用於判定可與寫入資料一起儲存之同位位元。在一讀取操作期間，ECC電路可擷取讀取資料及同位位元且檢查讀取資料中之錯誤。在一遮罩寫入操作期間，ECC電路可擷取舊資料，使用同位位元來校正錯誤，執行遮罩寫入操作，且使用新遮罩字來產生新同位位元。一般而言，ECC碼可允許驗證及/或校正資料，且ECC電路因此可執行錯誤校正。
ECC電路可與資料庫或資料庫區段相關聯。具有ECC電路之一記憶體裝置之一實例係圖1A、圖1B及圖1C中所繪示之動態隨機存取記憶體(DRAM)陣列10。DRAM陣列10可具有8個資料庫且各資料庫可具有4個記憶體區塊。在實例中，DRAM陣列10具有含記憶體區塊12A、12B、12C及12D之資料庫0、含記憶體區塊14A、14B、14C及14D之資料庫1、含記憶體區塊16A、16B、16C及16D之資料庫2、含記憶體區塊18A、18B、18C及18D之資料庫3、含記憶體區塊22A、22B、22C及22D之資料庫4、含記憶體區塊24A、24B、24C及24D之資料庫5、含記憶體區塊26A、26B、26C及26D之資料庫6及含記憶體區塊28A、28B、28C及28D之資料庫7。
區塊可由庫邏輯電路控制。在DRAM陣列10之實例中，資料庫0與庫邏輯32A及32B相關聯，資料庫1與庫邏輯34A及34B相關聯，資料庫2與庫邏輯36A及36B相關聯，資料庫3與庫邏輯38A及38B相關聯，資料庫4與庫邏輯42A及42B相關聯，資料庫5與庫邏輯44A及44B相關聯，資料庫6與庫邏輯46A及46B相關聯，且資料庫7與庫邏輯48A及48B相關聯。所繪示之DRAM陣列10亦可包含一周邊電路區塊50。各記憶體區塊可與一專用行解碼器52及列解碼器54相關聯，如所繪示。
如上文所討論，記憶體裝置通常具有專用於各資料庫之ECC電路。此可向各資料庫提供專用ECC功能。在所繪示之DRAM陣列10中，將各資料庫繪示為由兩個專用ECC區塊服務。例如，ECC區塊62A及62B可專用於資料庫0。如所繪示，ECC區塊62A服務記憶體區塊12A及12B且ECC區塊62B服務記憶體區塊12C及12D。類似地，ECC區塊64A服務記憶體區塊14A及14B且ECC區塊64B服務資料庫1之記憶體區塊14C及14D，ECC區塊66A服務記憶體區塊16A及16B且ECC區塊66B服務資料庫2之記憶體區塊16C及16D，ECC區塊68A服務記憶體區塊18A及18B且ECC區塊68B服務資料庫3之記憶體區塊18C及18D，ECC區塊72A服務記憶體區塊22A及22B且ECC區塊72B服務資料庫4之記憶體區塊22C及22D，ECC區塊74A服務記憶體區塊24A及24B且ECC區塊74B服務資料庫5之記憶體區塊24C及24D，ECC區塊76A服務記憶體區塊26A及26B且ECC區塊76B服務資料庫6之記憶體區塊26C及26D，ECC區塊78A服務記憶體區塊28A及28B且ECC區塊78B服務資料庫7之記憶體區塊28C及28D。DRAM陣列10可具有一長度82及一高度84作為尺寸。
諸如上述配置之配置(其中各資料庫可具有專用ECC電路)促進記憶體裝置之設計符合特定使用者規格及/或標準規格。例如，當將兩個命令發出至相同資料庫或不同資料庫中之一位址時，特定標準(例如美國電子裝置工程聯合委員會(JEDEC)標準)可具有兩個命令之間的不同延時規格(即，兩個連續命令之間的最小週期)。即，發出至兩個不同資料庫中之兩個位址之一命令可具有一較小延時規格，而發出至一共同庫中之兩個位址之一命令可具有一較大延時規格。作為一實例，在低功率雙倍資料速率4 (LPDDR4)記憶體中之遮罩寫入(MWR)命令之JEDEC規格中，當將兩個相鄰遮罩讀取命令發出至相同資料庫時，其等之間的一最小延時係4*tCCD，及當將兩個相鄰遮罩讀取命令發出至不同資料庫時，其等之間的一最小延時係1*tCCD。換言之，相同資料庫之相鄰MWR命令之時間間隔可相對較長，而不同資料庫之兩個相鄰MWR命令之時間間隔可非常短。因為可在一遮罩寫入操作期間執行ECC操作，所以專用於各資料庫之ECC電路之存在可促進不同資料區塊中之MWR命令滿足短時間間隔。
每資料庫存在專用ECC電路會佔用大量平面規劃資源。隨著記憶體裝置變得更密集(例如每裝置更多記憶體)及/或記憶體裝置之尺寸減小，記憶體邏輯(其包含ECC邏輯)之可用平面規劃會變得更有限。
根據本發明之一態樣，一種設備包括：一第一資料庫之一第一記憶體區塊，該第一記憶體區塊包括第一複數個記憶體單元；一第二資料庫之一第二記憶體區塊，該第二記憶體區塊包括第二複數個記憶體單元，其中該第二資料庫不同於該第一資料庫；及一錯誤檢查及校正(ECC)區塊，其經組態以執行與定址該第一記憶體區塊或該第二記憶體區塊或兩者之記憶體操作相關聯之ECC操作。
根據本發明之一態樣，一種記憶體裝置包括：控制電路，其包括一命令解碼器、一位址解碼器及一寫入延時計數器；及一動態隨機存取記憶體(DRAM)陣列，其包括：複數個資料庫，其中各資料庫包括一組記憶體區塊；複數個錯誤檢查及校正(ECC)區塊，其中各個ECC區塊包括一各自ECC解碼器及一各自ECC癥狀解碼器(syndrome decoder)，且其中各個ECC區塊經組態以耦合至一第一資料庫之一第一記憶體區塊及一第二資料庫之一第二記憶體區塊，其中該第二資料庫不同於該第一資料庫；及一ECC控制邏輯，其經組態以自該寫入延時計數器接收一起始信號且提供觸發信號及一庫選擇命令至該複數個ECC區塊。
根據本發明之一態樣，一種使用耦合至一記憶體裝置之一第一記憶體區塊及一第二記憶體區塊之一共用錯誤檢查及校正(ECC)區塊來執行一遮罩寫入操作之方法包括：使用一第一庫選擇電路來自該第一記憶體區塊擷取第一讀取資料；使用一ECC解碼器、一ECC癥狀解碼器及該ECC區塊之位元校正電路來校正該第一讀取資料以產生第一校正資料；自耦合至該ECC區塊之一讀取/寫入(RW)匯流排接收第一寫入資料；自耦合至該ECC區塊之一資料遮罩(DM)匯流排接收第一資料遮罩；基於該第一校正資料、該第一寫入資料及該第一資料遮罩來產生第一遮罩寫入資料；及使用第二庫選擇電路來提供該第一遮罩寫入資料至該第一記憶體區塊；及其中該記憶體裝置包括一行間(tCCD)週期且在1個tCCD週期內執行該第一遮罩寫入資料之產生。
根據本發明之一態樣，一種記憶體裝置包括：一第一記憶體區塊，其屬於一第一記憶體庫，該第一記憶體區塊包括第一複數個記憶體單元；一第二記憶體區塊，其屬於一第二記憶體庫，該第二記憶體區塊包括第二複數個記憶體單元，其中該第二記憶體庫不同於該第一記憶體庫；及一錯誤檢查及校正(ECC)區塊，其包括一ECC電路，其中該第一記憶體區塊及該第二記憶體區塊共用該ECC電路。
下文將描述一或多個特定實施例。為提供此等實施例之一簡明描述，本說明書中未描述一實際實施方案之所有特徵。應暸解，如同任何工程或設計專案，在任何此類實際實施方案之開發中，必須作出諸多實施方案特定決策以達成可隨實施方案變動之開發者之特定目標，諸如符合系統相關及企業相關約束。此外，應暸解，此一開發計劃可能既複雜又耗時，但會是受益於本發明之一般技術者之一例行設計、製造(fabrication)及製造(manufacture)任務。
諸多電子系統及裝置(諸如電腦、行動電話、穿戴式裝置、物聯網(IoT)裝置、伺服器、資料中心處理及儲存裝置及其類似者)可採用記憶體裝置來提供資料儲存功能及/或促進資料處理操作執行。為此，此等電子系統可包含可耦合至記憶體裝置之處理電路。若干記憶體裝置可使用可安置於資料庫中之可定址記憶體元件(例如記憶體列或行)來儲存資料。可定址記憶體裝置之實例包含隨機存取記憶體(RAM)裝置、動態RAM (DRAM)裝置(諸如同步DRAM (SDRAM)裝置)、雙倍資料速率SDRAM裝置(例如DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM)、低功率DDR裝置(例如LPDDR3 SDRAM、LPDDR4 SDRAM)及圖形DDR SDRAM裝置(例如GDDR3 SDRAM、GDDR4 SDRAM)及靜態RAM (SRAM)裝置及/或快閃記憶體裝置等等。
為與記憶體裝置互動，電子系統中之處理電路可藉由與一輸入/輸出(I/O)介面及一命令介面互動來存取(例如讀取或寫入)記憶體元件。作為一實例，一處理器可藉由向一記憶體元件提供一寫入命令及/或一位址及待儲存之一系列字來儲存資訊，且藉由提供一讀取命令及/或一位址且接收儲存字來自來自記憶體裝置之一特定記憶體元件讀取儲存資訊。可經由命令介面來提供命令及/或位址，且可經由I/O介面來擷取請求資訊(例如字)。特定記憶體裝置能夠執行遮罩寫入操作。在一遮罩操作中，處理器可向含有舊資料之一記憶體元件提供一遮罩寫入命令及/或一位址及待儲存之一系列字及指示應保留舊資料之哪些部分之一資料遮罩。
諸多裝置亦包含可用於提高資料完整性之錯誤檢查及校正(ECC)電路。ECC電路可用於產生可在一寫入操作期間與資料一起儲存之同位位元(例如錯誤檢查位元、ECC位元、錯誤位元)。ECC電路亦可在一讀取操作期間使用先前儲存之錯誤位元來檢查及/或校正儲存資料。在一些實施方案中，ECC電路可標記(例如標籤)被識別為受損壞或不可修復之字。在遮罩寫入操作中，ECC邏輯可擷取舊資料，識別任何錯誤以產生一校正舊資料，基於傳入資料及資料遮罩來實施修正以產生新資料，產生新同位位元，且儲存含有新同位位元的該新資料。依此方式，ECC電路可提供冗餘至儲存資料，其可提高儲存操作之可靠性。
如上文所討論，可對可存取、儲存或修正資料庫中之資料之每個操作(其包含讀取、寫入及/或遮罩寫入操作)執行ECC操作。因而，為符合特定延時規格(例如讀取、寫入及遮罩寫入規格)，ECC資源之適當分配(例如ECC電路之數目及分佈)會影響記憶體裝置之設計。例如，如上文所討論，發出至相同資料庫(即，與一共同資料庫相關聯之位址)之命令之間的延時週期可相對較長，而至不同資料庫(即，不同資料庫中之位址)之命令之間的延時週期可非常短。因此，可基於資料庫之配置來分配ECC執行資源。
在習知系統(諸如圖1A至圖1C中所繪示之DRAM陣列10)中，各資料庫可具有用於服務其記憶體區塊之一或多個專用ECC區塊，如上文所描述。本說明書之實施例包含可具有可由不同資料庫之記憶體區塊共用之ECC區塊的記憶體裝置。此共用可允許減少所採用之ECC區塊之數目及/或大小，其可導致減小平面規劃晶粒、更快記憶體裝置操作及/或增大記憶體密度。因為ECC區塊可由不同ECC區塊之資料庫共用，所以ECC區塊可包含輸入電路、輸出電路、區塊選擇電路、鎖存電路及/或可促進不同資料庫存取之多工電路。此等實施方案可促進符合具有發出至可共用一ECC區塊之不同資料庫之命令之相對較短延時週期的標準。本文中所描述之改良亦可減少發出至一共同記憶體區塊之命令之延時，且可提高記憶體裝置之操作速度。
鑑於上文，圖2A、圖2B及圖2C繪示可採用服務不同資料庫之ECC區塊的一DRAM陣列110。DRAM陣列110可具有8個資料庫且各資料庫具有4個記憶體區塊。在實例中，DRAM陣列110具有含記憶體區塊112A、112B、112C及112D之資料庫0、含記憶體區塊114A、114B、114C及114D之資料庫1、含記憶體區塊116A、116B、116C及116D之資料庫2、含記憶體區塊118A、118B、118C及118D之資料庫3、含記憶體區塊122A、122B、122C及122D之資料庫4、含記憶體區塊124A、124B、124C及124D之資料庫5、含記憶體區塊126A、126B、126C及126D之資料庫6及含記憶體區塊128A、128B、128C及128D之資料庫7。因而，DRAM陣列110之容量(即，記憶體容量)可類似於圖1A、圖1B及圖1C中所繪示之DRAM陣列10之容量。
記憶體區塊可由庫邏輯電路控制。在DRAM陣列110中，各資料庫之記憶體區塊可相鄰。因此，可減少庫邏輯區塊之數目，各資料庫具有一單一庫邏輯區塊。如DRAM陣列110中所繪示，資料庫0可與一單一庫邏輯132相關聯，資料庫1與庫邏輯134相關聯，資料庫2與庫邏輯136相關聯，資料庫3與庫邏輯138相關聯，資料庫4與庫邏輯142相關聯，資料庫5與庫邏輯144相關聯，資料庫6與庫邏輯146相關聯，且資料庫7與庫邏輯148相關聯。因此，可將庫邏輯區塊之數目自DRAM陣列10之32個減少至DRAM陣列110中之16個且記憶體容量無任何減小。
所繪示之DRAM陣列110可包含一周邊電路區塊150。記憶體區塊亦可與行解碼器區塊152及列解碼器區塊154相關聯，如實例中所繪示。如上文所討論，在DRAM陣列110中，各資料庫之記憶體區塊可相鄰。因此，應注意，可將列解碼器區塊154之數目自DRAM陣列10中之32個減少至DRAM陣列110中之16個。此可由於共用列解碼器區塊154。例如，在資料庫0中，記憶體區塊112A及112C可共用一第一列解碼器154且記憶體區塊112B及112D可共用一第二列解碼請154，如所繪示。記憶體區塊112A及112C可共用一列解碼器154，因為其等由共用高達最高有效位元(即，RA=0)之共同位址啟動，且記憶體區塊112B及112D可共用一列解碼器154，因為其等由高達最高有效位元(即，RA=1)之共同位址啟動。如所繪示，資料庫1、2、3、4、5、6及7亦可具有列解碼器區塊154之類似配置，其中由一共同列位址啟動之兩個記憶體區塊由各列解碼器區塊154服務。
DRAM陣列110之配置亦可包含存在共用ECC邏輯區塊。例如，ECC區塊162A、162B、162C及162D可由資料庫0及1之記憶體區塊共用。共用ECC區塊162A可服務資料庫0之記憶體區塊112A及資料庫1之記憶體區塊114A，共用ECC區塊162B可服務資料庫0之記憶體區塊112C及資料庫1之記憶體區塊114C，共用ECC區塊162C可服務資料庫0之記憶體區塊112B及資料庫1之記憶體區塊114B，且共用ECC區塊162D可服務資料庫0之記憶體區塊112D及資料庫1之記憶體區塊114D。
類似地，ECC區塊164A、164B、164C及164D可由資料庫2及3之記憶體區塊共用。共用ECC區塊164A可服務資料庫2之記憶體區塊116A及資料庫3之記憶體區塊118A，共用ECC區塊164B可服務資料庫2之記憶體區塊116C及資料庫3之記憶體區塊118C，共用ECC區塊164C可服務資料庫2之記憶體區塊116B及資料庫3之記憶體區塊118B，且共用ECC區塊164D可服務資料庫2之記憶體區塊116D及資料庫3之記憶體區塊118D。
亦可在資料庫4與5之間找到ECC區塊之共用配置。ECC區塊166A、166B、166C及166D可由資料庫4及5之記憶體區塊共用。共用ECC區塊166A可服務資料庫4之記憶體區塊122A及資料庫5之記憶體區塊124A，共用ECC區塊166B可服務資料庫4之記憶體區塊122C及資料庫5之記憶體區塊124C，共用ECC區塊166C可服務資料庫4之記憶體區塊122B及資料庫5之記憶體區塊124B，且共用ECC區塊166D可服務資料庫4之記憶體區塊122D及資料庫5之記憶體區塊124D。亦繪示由資料庫6及7之記憶體區塊共用之ECC區塊168A、168B、168C及168D之一類似配置。共用ECC區塊168A可服務資料庫6之記憶體區塊126A及資料庫7之記憶體區塊128A，共用ECC區塊168B可服務資料庫6之記憶體區塊126C及資料庫7之記憶體區塊128C，共用ECC區塊168C可服務資料庫6之記憶體區塊126B及資料庫7之記憶體區塊128B，且共用ECC區塊168D可服務資料庫6之記憶體區塊126D及資料庫7之記憶體區塊128D。由於配置，DRAM陣列110可具有可小於DRAM陣列10之長度82及高度84的一長度182及一高度184以導致具有相同容量之更小型裝置。即，若DRAM陣列110具有相同於DRAM 10之長度及高度，則DRAM陣列110之記憶體容量變成大於DRAM陣列10。
鑑於上文，圖3繪示一記憶體裝置202之一方塊圖。記憶體裝置202可包含可經組態以控制及存取DRAM陣列110之控制電路。記憶體裝置202之控制電路可包含命令解碼器204及位址解碼器206。命令解碼器204及位址解碼器206可自一輸入緩衝器208接收可由耦合至記憶體裝置202之處理電路提供之一命令及位址信號210。命令解碼器204可使用命令信號212來產生一組指令至一存取控制電路211。命令信號212可包含可用於控制一ECC控制邏輯(ECC_CTRL) 216之一ECC命令(ECC_CMD)信號214。ECC控制邏輯216可控制ECC區塊162A、162B、162C、162D、164A、164B、64C、164D、166A、166B、166C、166D、168A、168B、168C及168D (圖3中僅繪示ECC區塊162A及168D)。ECC命令信號214可指示由命令解碼器204自命令及位址信號210解碼之命令。因而，ECC命令信號214可含有描述請求記憶體裝置操作(諸如一遮罩寫入命令、一讀取命令、一寫入命令或可採用ECC功能之任何其他操作)之資訊。位址解碼器206可產生可由一存取控制電路211使用之一位址信號218。存取控制電路211可使用命令信號212及位址信號218來產生可用於啟動DRAM陣列110中之資料庫及/或記憶體區塊之適當啟動信號220。
記憶體裝置202之控制電路亦可包含時脈電路。為此，一時脈信號226可由一輸入緩衝器228提供，輸入緩衝器228可自存取記憶體之一外部處理電路接收一時脈信號230。時脈信號226可提供至產生一系列內部時脈信號231之一內部時脈產生器229。記憶體裝置202之控制電路亦可包含可用於自時脈信號226產生同步信號以輔助ECC控制邏輯216之操作的電路。例如，接收時脈信號226之一寫入延時計數器224可用於產生起始信號(MWRR_clk0) 232及起始信號(MWRW_clk0) 234。起始信號232及234可用於協調ECC區塊之操作，如下文將詳細說明。可回應於由命令解碼器204產生之信號而產生起始信號232及234。例如，若命令解碼器204識別命令及位址信號210與一遮罩寫入命令相關，則可產生一遮罩寫入信號(DMWR) 222來觸發起始信號232及234產生。
DRAM陣列110可耦合至一讀取/寫入(RW)匯流排242及一資料遮罩(DM)匯流排244。RW匯流排242可用於載送字來往於DRAM陣列110之記憶體區塊。DM匯流排244可用於載送可與遮罩寫入操作相關聯之資料遮罩，如下文將詳細說明。RW匯流排242及DM匯流排244兩者可耦合至ECC區塊162A至162D、164A至164D、166A至166D、168A至168D及ECC控制邏輯216。在一些實施例中，RW匯流排242可為128位元寬且DM匯流排244可為16位元寬，如所繪示。RW匯流排242及DM匯流排244可耦合至記憶體裝置中之輸入/輸出(I/O)電路246。
I/O電路246可使用資料(DQ)信號248及資料選通信號(DQS)信號249來與處理電路交換資料。在此實例中，I/O電路246可經由可支援一低位元組之8個位元(例如DQ＜7:0＞)及一高位元組之8個位元(例如DQ＜8:15)之16個接針來接收DQ信號248。I/O電路246亦可接收資料遮罩信號250來執行遮罩寫入操作。可依DQS信號249之雙倍資料速率提供DQ信號248。I/O電路246可經由可對應於資料之低位元組及高位元組之兩個接針來接收資料遮罩信號250。記憶體裝置202之叢發長度(即，由處理器循序提供至各接針之位元之數目)可為16或32。在遮罩寫入操作期間，叢發長度可為16。因此，在一遮罩寫入操作期間，I/O電路246可透過DQ信號248來接收256個位元(即，16個接針之各者中之一16位元序列)，且在兩個循環內提供256個位元至RW匯流排242。此外，I/O電路246可透過DM信號250來接收32個位元(即，2個接針之各者中之一16位元序列)，且在兩個循環內提供32個位元至DM匯流排244。因此，在遮罩寫入操作期間，在兩個循環內並行提供經由RW匯流排242所提供之資料及經由DM匯流排244所提供之資料遮罩。
圖4A繪示包含耦合至資料庫0之記憶體區塊112A及資料庫1之記憶體區塊114A之共用ECC區塊162A之DRAM陣列110之一部分之一示意性方塊圖270。方塊圖繪示可促進ECC區塊之共用操作且可減少記憶體裝置202之連續命令之間的最小延時之ECC區塊162A之部分。應注意，可依類似於上述方式之一方式配置共用ECC區塊162B、162C、162D、164A、164B、164C、164D、166A、166B、166C及166D。
如上文所討論，共用ECC區塊162A可耦合至記憶體區塊112A及114A。記憶體區塊112A可使用128個資料線272A及272B及8個同位線274A及274B來耦合至ECC區塊162A。類似地，記憶體區塊114A可使用128個資料線276A及276B及8個同位線278A及278B來耦合至ECC區塊162A。在繪示圖中，資料線272A、272B、276A及276B耦合至ECC記憶體區塊284A及284B。類似地，同位線274A、274B、278A及278B耦合至ECC同位區塊286A及286B。方塊圖270詳細說明與相關聯於最低資料位元之資料線(例如資料線272A及276A)互動之ECC記憶體區塊284A及ECC同位區塊286A及與相關聯於最低同位位元之同位線(例如同位線274A及278A)互動之ECC同位區塊286A。為清楚起見，自方塊圖270省略ECC記憶體區塊284B及ECC同位區塊286B之細節。ECC記憶體區塊284B可包含ECC記憶體區塊284A中所繪示之電路之127個例項，且ECC同位區塊286B可包含ECC同位區塊286B中所繪示之電路之7個例項。可由記憶體區塊112A並行提供來自資料線272A及272B之128個資料位元及來自同位線274A及274B之8個同位位元。類似地，可由記憶體區塊114A並行提供來自資料線276A及276B之128個資料位元及來自同位線278A及278B之8個同位位元。
ECC區塊162A亦可包含可促進ECC操作之一ECC解碼器288、一ECC癥狀解碼器290及位元校正區塊292。ECC解碼器288可用於自資料位元321 (其包含資料位元320A)之128個位元產生同位位元(PoutP) 341 (其包含同位位元340A)。ECC癥狀解碼器290可用於自所產生之同位位元341及所擷取之同位位元(ECC_Bit) 339 (其包含同位位元338A)產生一錯誤資訊向量(SC) 315 (其包含錯誤位元314A)。例如，在一讀取操作期間或在一遮罩寫入操作期間，ECC癥狀解碼器290可使用所產生之同位位元341及與資料位元321一起儲存之同位位元339來判定錯誤資訊向量315。錯誤資訊向量315可具有相同於資料之位元數(例如實例中之128個位元)之維數且可指示資料位元321之一特定位元是否不正確。ECC記憶體區塊284A中之位元校正區塊292可基於接收錯誤資訊向量315之錯誤位元314A來校正儲存於鎖存器312中之對應資料位元。在一些實施例中，可使用一反相器來發生位元校正區塊292中之校正。如上文所討論，ECC記憶體區塊284B可各具有類似於位元校正區塊292之一各自位元校正區塊，其自錯誤資訊向量315接收一對應錯誤位元。
ECC記憶體區塊284A亦可包含可基於一控制指令(R/W/M_sel) 318來組態ECC操作之一3輸入多工器316。當選擇寫入模式W (例如輸入W)時，多工器316可提供來自鎖存器322之信號作為資料位元320A，鎖存器322可由一觸發信號(MWRW_clk1) 313時控。鎖存器322可儲存自RW匯流排242接收之一資料位元323。當選擇校正位元模式M時，多工器316可提供來自位元校正區塊292之校正資料位元作為資料位元320A。如上文所描述般執行位元之校正。可基於由觸發信號(MWRR_clk1) 311觸發鎖存器312來執行資料位元之校正。
當多工器316中選擇讀取模式R時，提供來自庫選擇多工器304之一輸出位元作為資料位元320A。庫選擇多工器304可由一庫選擇命令(BK_sel) 308組態。庫選擇多工器304可用於自資料線272A經由一緩衝器302A接收一位元306A或自資料線276A經由一緩衝器302A接收位元306B。可在一讀取操作期間提供多工器316之輸出資料位元320A至ECC解碼器288以識別錯誤，在一寫入操作期間提供多工器316之輸出資料位元320A至ECC解碼器288以產生同位位元，及/或在一遮罩寫入操作期間提供多工器316之輸出資料位元320A至ECC解碼器288以識別舊資料中之錯誤且產生與新資料相關聯之同位位元，如上文所討論。亦可提供多工器316之輸出資料位元320A至鎖存器324，鎖存器324由觸發信號(MWRW_clk2) 317時控。鎖存器324之輸出397可耦合至鎖存器326A，鎖存器326A經由一緩衝器302B來提供資料至記憶體區塊112A。鎖存器324之輸出397亦可耦合至鎖存器326B，鎖存器326B經由一緩衝器302B來提供資料至記憶體區塊114A。鎖存器326A及326B可由觸發信號(CWCLK+BK_sel) 309控制，觸發信號309可由庫選擇命令308閘控以選擇接收由ECC記憶體區塊284A產生之資料的資料庫。
在一些情境中(諸如在讀取及/或遮罩寫入操作期間)，ECC同位區塊286A可自記憶體區塊112A及114A經由緩衝器332A接收同位位元。可由庫選擇命令308控制之一庫選擇多工器334可用於選擇應用於及儲存於鎖存器336中之資料。鎖存器336可由觸發信號311時控，觸發信號311亦可時控鎖存器312，如上文所描述。可提供由鎖存器336提供之同位位元338A至ECC癥狀解碼器290以識別讀取資料中之錯誤，如上文所描述。可將由ECC解碼器288產生之同位位元340A儲存於一鎖存器346中，鎖存器346可由觸發信號(CWCLK) 309時控。由庫選擇命令308控制之一庫選擇解多工器342可判定記憶體區塊112A是否應經由一緩衝器332B來接收同位位元344A或記憶體區塊114A是否應經由一緩衝器332B來接收同位位元344B。
ECC區塊162A亦可包含擷取及儲存來自DM匯流排244之一資料遮罩382的電路。為此，可由亦觸發鎖存器322之觸發信號(MWRW_clk1) 313時控之一資料遮罩鎖存器386可用於儲存資料遮罩382且提供一鎖存資料遮罩信號(LDM) 390來指示一資料遮罩382準備好用於一遮罩寫入操作。在一些實施例中，ECC記憶體區塊284A中之多工器316亦可用於執行一遮罩寫入操作之資料遮罩步驟。因為多工器316可透過其W輸入來接收新資料且透過其M輸入來接收舊資料，所以可藉由調整控制指令318來執行資料遮罩。例如，當應執行遮罩時，多工器316可自M輸入選擇舊資料，而當不應執行遮罩時，多工器316可透過其W輸入來選擇新資料。為此，ECC邏輯可基於可鎖存於資料遮罩鎖存器386中之接收資料遮罩382來產生控制指令318。
圖4B繪示包含DRAM陣列110及RW匯流排242及DM匯流排244 (如圖4A中所繪示)之一示意性方塊圖400。應注意，在圖4B中，將圖4A之資料線272A及272B指示為資料線404A，將資料線276A及276B指示為資料線404B，將同位線274A及274B指示為同位線406A，且將同位線278A及278B指示為同位線406B。此外，ECC同位區塊286A及286B在此指稱為ECC同位區塊416，且ECC記憶體區塊284A及284B在此指稱為ECC記憶體區塊414。方塊圖400亦繪示ECC控制邏輯216。ECC控制邏輯216可提供圖4A中所指示之區塊選擇命令308、控制指令318及觸發信號309、311、313及317。ECC控制邏輯216可基於ECC命令信號(ECC_CMD) 214、起始信號(MWRW_clk0及MWRR_clk0) 232及234及鎖存資料遮罩信號(LDM) 390來產生信號。在圖4A及圖4B中，共用ECC區塊可服務不同資料庫中之兩個記憶體區塊。應注意，區塊選擇命令308可用於選擇哪一記憶體區塊應耦合至與ECC操作相關聯之共用ECC區塊。
鑑於上文，圖5、圖6及圖7繪示記憶體裝置在記憶體操作期間使用共用ECC區塊(諸如上文所繪示之共用ECC區塊)來執行ECC操作之方法。圖5繪示使用上述共用ECC區塊來讀取資料之一方法420。為清楚起見，特定程序之描述包含參考圖4A及圖4B中之電路作為實例。應注意，方法420可與可採用共用ECC電路(諸如上述共用ECC電路)之任何記憶體裝置一起使用。在一程序區塊422中，記憶體裝置可接收含有一讀取操作命令及一位址之一命令及位址指令。基於讀取操作，記憶體裝置可藉由啟動與請求位址相關聯之記憶體區塊之列及行來存取適當記憶體單元。
回應於此啟動，所啟動之記憶體區塊(例如記憶體區塊112A及/或114A)可在程序區塊424期間提供讀取資料至共用ECC區塊(例如ECC區塊162A)。可藉由使用資料線(例如資料線404A及/或404B)來執行此操作。在程序區塊426中，所啟動之記憶體區塊亦可提供與儲存資料相關聯之同位位元至對應共用ECC區塊。可藉由使用同位線(例如同位線406A及/或406B)來執行此操作。
在程序區塊428中，記憶體裝置可提供用於選擇提供資料之資料庫的命令至ECC區塊。例如，可使用庫選擇命令308來執行此操作。在程序區塊430中，可基於擷取同位位元與計算同位位元之間的一比較來執行ECC區塊(例如ECC區塊162A)中資料之驗證及校正，如上文所討論。可並行或依任何其他順序執行程序區塊424、426及428，且可使用上文所討論之觸發信號來調整程序之排程。程序區塊430可發生於程序區塊426及428之後。
當耦合至一ECC區塊之兩個庫具有請求資料(例如，兩個記憶體區塊112A及114A提供資料至ECC區塊162A)時，程序區塊428中之庫選擇命令308可與觸發信號及鎖存器一起使用以循序服務兩個資料。例如，可執行程序區塊424、426及428以服務記憶體區塊112A，且可循序執行程序區塊424、426及428以服務記憶體區塊114A，同時執行程序區塊430以服務記憶體區塊112A。此類型之管線操作可用於減少ECC區塊之主動共用期間之記憶體操作之延時。在程序區塊430結束時，準備在程序區塊432中提供讀取資料至I/O介面(例如經由RW匯流排242)，I/O介面可將資料傳回至請求處理電路。
圖6繪示使用上述共用ECC區塊來寫入資料之一方法440。一些程序之描述可參考圖4A及圖4B之元件作為實例。應注意，方法440可與可採用共用ECC電路之任何記憶體裝置一起使用。在一程序區塊442中，記憶體裝置可接收含有一寫入操作命令及一位址之一命令及位址指令。在一程序區塊444中，記憶體裝置之I/O電路(例如I/O電路246)可接收可經由(例如) RW匯流排242來傳至資料庫之傳入資料。可基於請求位址來判定接收資料之資料庫。與資料庫及/或區塊相關聯之ECC區塊可接收寫入資料。例如，ECC區塊162A可接收導引至記憶體區塊112A及/或114A之資料。
如上文所討論，可在程序區塊446中使用ECC區塊來計算同位位元。例如，ECC區塊162A可自傳入資料(例如資料位元323)計算同位位元341。在計算同位位元之後，可在程序區塊448中導引接收資料及計算同位位元至適當記憶體區塊。可使用一庫選擇命令(諸如庫選擇命令308)來執行記憶體區塊之選擇。例如，ECC區塊162A可使用鎖存器326A或326B及庫選擇命令308來指導接收資料，且可使用鎖存器346及庫選擇解多工器342及庫選擇命令308來指導計算同位位元。可在程序區塊450中使用資料線(例如資料線404A及/或404B)來執行接收資料之轉移，且可在程序區塊452中藉由使用同位線(例如同位線406A及/或406B)來執行同位位元之轉移。
可並行或依任何其他順序執行程序區塊448、450及452，且可使用上文所討論之觸發信號來調整程序之排程。當耦合至一ECC區塊之兩個庫具有用於寫入資料之位址(例如，兩個記憶體區塊112A及114A將自ECC區塊162A接收資料)時，可使用程序區塊448中之庫選擇命令308及程序區塊444、446、448、450及452中之觸發信號及鎖存器來循序服務兩個記憶體區塊。例如，可執行程序區塊444、446及448以服務記憶體區塊112A，且可循序執行程序區塊444、446及448以服務記憶體區塊114A，同時執行程序區塊450及452以服務記憶體區塊112A。此類型之管線操作可用於減少ECC區塊之主動共用期間之記憶體操作之延時。在程序區塊450及/或452結束時，可將資料儲存於資料庫中。
圖7繪示使用上述共用ECC區塊來執行遮罩寫入操作之一方法460。一些程序之描述參考圖4A及圖4B。應注意，方法460可與可採用共用ECC電路之任何記憶體裝置一起使用。在一程序區塊462中，記憶體裝置可接收含有一遮罩寫入操作命令及一位址之一命令及位址指令。在一程序區塊464中，記憶體裝置之I/O電路(例如I/O電路246)可接收可經由(例如) RW匯流排242來傳至資料庫之傳入資料。在程序區塊466中，記憶體裝置之I/O電路(例如I/O電路246)可經由(例如) DM匯流排244來接收資料遮罩382。
遮罩寫入資料操作亦可引起記憶體裝置藉由啟動與請求位址相關聯之記憶體區塊之列及行來存取適當記憶體單元。回應於此啟動，所啟動之記憶體區塊(例如記憶體區塊112A及/或114A)可在程序區塊468中提供儲存資料至共用ECC區塊(例如ECC區塊162A)。可藉由使用資料線(例如圖4A中之資料線404A及/或404B)來執行此操作。所啟動之記憶體區塊亦可在程序區塊470中提供與儲存資料相關聯之同位位元至對應共用ECC區塊。可藉由使用同位線(例如同位線406A及/或406B)來執行此操作。記憶體裝置亦可提供用於選擇資料庫之命令(例如庫選擇命令308)至ECC區塊。可在程序區塊472中基於擷取同位位元與計算同位位元之間的一比較來執行ECC區塊(例如ECC區塊162A)中讀取資料之驗證及校正，如上文所討論。
在一程序區塊474中，可產生新遮罩資料。可基於程序區塊472中所產生之校正資料、程序區塊464中所接收之接收資料及程序區塊466中所接收之接收資料遮罩382來執行此程序。可藉由接收資料之位元組使用作為一指導之接收資料遮罩382選擇性改變校正資料之位元組來執行新遮罩資料。接著，可將所產生之新遮罩資料儲存於資料庫中。如上文所討論，ECC區塊可用於計算與新遮罩資料相關聯之同位位元。例如，ECC區塊162A可自接收資料(例如資料位元321)計算同位位元341。
在計算同位位元之後，可導引接收資料及計算同位位元至適當記憶體區塊。可在程序區塊476中使用資料線(例如圖4A中之資料線404A及/或404B)來執行新遮罩資料之轉移，且可在程序區塊478中藉由使用同位線(例如同位線406A及/或406B)來執行同位位元之轉移。可並行或依任何其他順序執行方法460之程序區塊，且可使用上文所討論之觸發信號來調整程序之排程。在程序區塊476及/或478結束時，可將遮罩資料儲存於資料庫中。
當共用一ECC區塊之兩個庫涉及遮罩寫入操作(例如，兩個記憶體區塊112A及114A使用共用ECC區塊162A來執行遮罩寫入操作)時，可使用管線操作來促進共用。圖8之時序圖800中繪示此之一實例。時序圖800可包含一命令圖802、與一第一遮罩寫入命令相關聯之ECC序列圖804及與一第二遮罩寫入命令相關聯之ECC序列圖806。命令圖802包含可導致一系列遮罩寫入ECC操作810之一第一遮罩寫入命令808。命令圖802包含可導致一系列遮罩寫入ECC操作814之一第二遮罩寫入命令812。
遮罩寫入命令808及812可與不同資料庫相關聯(例如，位址與不同資料庫相關聯)且可間隔延時816。如上文所討論，發生於不同資料庫中之操作之最小延時可相對小於發生於一共同資料庫中之操作之延時。此可與執行遮罩寫入ECC操作810及814之時間相關。因此，可發生一重疊時段818。若使用不同ECC區塊來執行遮罩寫入ECC操作810及814，則重疊時段818未必干擾操作。然而，若一共用ECC區塊服務兩個不同資料庫(例如此實例中之資料庫0及1)，則重疊時段818會導致共用ECC區塊之擁塞。為防止此擁塞，可使用管線操作策略，諸如下文將在圖9至圖16中詳細說明之管線操作策略。
鑑於上文，圖9之時序圖820繪示與上述管線操作相關聯之觸發信號及資料流程。時序圖820包含命令圖802、一時脈圖822、一資料圖824、一資料遮罩圖826、與一第一資料庫相關聯之一ECC I/O圖828、與一第二資料庫相關聯之一ECC I/O圖830、起始信號圖832及834、ECC信號圖836及838及ECC序列圖840。以下描述參考一tCCD週期842 (即，行間週期，其可為至不同庫之兩個遮罩寫入命令之間的最小延時週期)及tCK週期844 (其可為時脈信號之週期)。時序圖820亦包含參考由WL表示之寫入延時及由BL表示之叢發長度。
在時序圖820中，命令及位址信號210可包含可導引至一資料庫0之一第一遮罩寫入命令846，如命令圖802中所繪示。在與第一遮罩寫入命令相關聯之寫入延時之後，處理器可提供與第一遮罩寫入命令846相關聯之新資料862及資料遮罩864，如資料圖824及資料遮罩圖826中所表示。在第一遮罩寫入命令846之後之一tCCD週期842之後，命令及位址信號210可接收可導引至一資料庫1之一第二遮罩寫入命令852。在等於一週期850 (WL+BL)之與第二遮罩寫入命令相關聯之寫入延時之後，處理器可提供與第二遮罩寫入命令852相關聯之新資料884及資料遮罩886，如資料圖824及資料遮罩圖826中所表示。
如由第一遮罩寫入命令846所時控(虛線箭頭858)，資料庫0可經由資料線404A及同位線406A來提供來自請求位址之舊資料及對應同位位元至ECC區塊(操作860)。圖3中所繪示之一寫入延時計數器224可使用起始信號232來提供一起始脈衝868。如所繪示，可在自發出第一遮罩寫入命令846起之(WL+BL-1/2*tCCD)週期848內提供起始脈衝868。1/2*tCCD對應於4*tCK (或時脈信號CLK之4個循環)。作為回應，ECC控制邏輯216可經由觸發信號311來提供一脈衝870，脈衝870可引發與舊資料相關之ECC操作872 (例如驗證及校正舊資料)。例如，脈衝870可觸發圖4A中所繪示之鎖存器312及336。
在tCCD週期842之一半之後，寫入延時計數器224可使用起始信號234來提供一起始脈衝874。即，可在自發出第一遮罩寫入命令846起之(WL+BL)週期850內提供起始脈衝874。作為回應，ECC控制邏輯216可經由可引發與遮罩資料相關之ECC操作878 (例如產生新遮罩資料之同位位元)之觸發信號313來提供一脈衝876。例如，脈衝876可觸發圖4A中所繪示之鎖存器322及386。ECC操作872及878可各佔用高達半個tCCD週期843以導致1個tCCD週期842之一總時間。在ECC操作878之後，可在ECC I/O圖828中所表示之操作866期間使用資料線404A來提供資料返回至資料庫0。
如由第二遮罩寫入命令852所時控(虛線箭頭880)，資料庫1可經由資料線404B及同位線406B來提供來自請求位址之舊資料及對應同位位元至ECC區塊(操作882)。應注意，操作860及882可具有一些時序重疊。ECC區塊可使用由庫選擇命令308控制之庫選擇多工器304及334來防止資料碰撞。圖3中所繪示之寫入延時計數器224可使用起始信號232來提供一起始脈衝890。如所繪示，可在自發出第二遮罩寫入命令852起之(WL+BL-1/2*tCCD週期854內提供起始脈衝890。作為回應，ECC控制邏輯216可經由可引發與舊資料相關之ECC操作894 (例如驗證及校正舊資料)之觸發信號311來提供一脈衝892。例如，脈衝892可觸發圖4A中所繪示之鎖存器312及336。
在tCCD週期842之一半之後，寫入延時計數器224可使用起始信號234來提供一起始脈衝896。即，可在自發出第二遮罩寫入命令852起之(WL+BL)週期856內提供起始脈衝896。作為回應，ECC控制邏輯216可經由可引發與遮罩資料相關之ECC操作900 (例如產生新遮罩資料之同位位元)之觸發信號313來提供一脈衝898。例如，脈衝898可觸發圖4A中所繪示之鎖存器322及386。ECC操作894及900可各佔用高達半個tCCD週期843以導致1個tCCD週期842之一總時間。在ECC操作900之後，可在ECC I/O圖830中所表示之操作888期間使用資料線404B來提供資料返回至資料庫1。應注意，操作866及888可具有一些時序重疊。ECC區塊可使用庫選擇命令308及鎖存器326A及326B及庫選擇解多工器342來防止遮罩資料誤導。
圖10、圖11、圖12、圖13、圖14、圖15及圖16中詳細說明一序列遮罩寫入操作期間之回應於上述命令之ECC區塊之資料操作，該等圖包含示意性資料流程及時序圖。圖10包含一示意性資料流程圖910及時序圖914。如所繪示，回應於起始信號232所產生之觸發信號311可引起ECC記憶體區塊414及ECC同位區塊416分別鎖存舊資料及同位位元。舊資料及同位位元與庫0相關聯，且可採用鎖存器312及336、由庫選擇命令308控制之庫選擇多工器304及334來執行鎖存。此外，可藉由將控制指令318設置成讀取模式R (例如輸入R)來調整協調轉移至ECC解碼器288之資料的多工器316，讀取模式R提供來自資料線404A之資料作為資料位元321至ECC解碼器288。
圖11包含一示意性資料流程圖920及時序圖924。如所繪示，ECC解碼器288可產生同位位元341。ECC癥狀解碼器290可接收所產生之同位位元341及所擷取之同位位元339。圖12包含一示意性資料流程圖930及時序圖934。如所繪示，ECC癥狀解碼器290可產生一錯誤資訊向量315。錯誤資訊向量315可指示一位元是否具有一錯誤，且可用於引起ECC記憶體區塊414之位元校正區塊292產生一校正舊資料。多工器316可藉由將控制指令318設置成校正位元模式M (例如輸入M)來自位元校正區塊292接收校正舊資料。
圖13包含一示意性資料流程圖940及時序圖944。如所繪示，回應於起始信號234所產生之一觸發信號313可引起鎖存器322鎖存傳入資料(例如資料位元323)及引起資料遮罩鎖存器386鎖存資料遮罩382。可藉由多工器316將控制指令318設置成寫入模式W來選擇傳入資料。在一些實施例中，可基於資料遮罩382來調整控制指令318。例如，當資料遮罩382之一遮罩位元指定「無遮罩」(即，傳入資料應替換校正舊資料)時，可藉由將控制指令318設置成寫入模式W來調整多工器316。當資料遮罩382之一遮罩位元指定「遮罩」(即，應保留校正舊資料)時，可藉由將控制指令318設置成校正位元模式M來調整多工器316。因此，ECC記憶體區塊414提供新遮罩資料作為資料位元321至ECC解碼器288。亦可由鎖存器324回應於觸發信號317而儲存新遮罩資料。可提供鎖存器324之輸出397至資料庫用於儲存。
圖14包含一資料流程圖946及一時序圖948。在此圖式中，ECC解碼器288自經由資料位元321所提供之新遮罩資料產生同位位元341。可提供同位位元至ECC同位區塊416。圖15包含一資料流程圖950及一時序圖952。在此圖式中，可確證觸發信號309觸發鎖存器326A儲存含有新遮罩資料之鎖存器324之輸出397。可使用資料線404A及同位線406A來將新遮罩資料及其同位資訊轉移至資料庫0。圖16繪示一資料流程圖960及一時序圖962。在此圖式中，可調整庫選擇命令308以組態程序操作資料庫1。可使用資料庫1來執行以上圖10至圖16中針對資料庫0所描述之程序。
儘管本發明中所闡述之實施例可接受各種修改及替代形式，但特定實施例已依舉例方式展示於圖式中且已在本文中加以詳述。然而，應瞭解，本發明不意欲受限於所揭示之特定形式。本發明覆蓋落於由以下隨附申請專利範圍界定之本發明之精神及範疇內之所有修改、等效物及替代。
10          動態隨機存取記憶體(DRAM)陣列 12A        記憶體區塊 12B        記憶體區塊 12C        記憶體區塊 12D        記憶體區塊 14A        記憶體區塊 14B        記憶體區塊 14C        記憶體區塊 14D        記憶體區塊 16A        記憶體區塊 16B        記憶體區塊 16C        記憶體區塊 16D        記憶體區塊 18A        記憶體區塊 18B        記憶體區塊 18C        記憶體區塊 18D        記憶體區塊 22A        記憶體區塊 22B        記憶體區塊 22C        記憶體區塊 22D        記憶體區塊 24A        記憶體區塊 24B        記憶體區塊 24C        記憶體區塊 24D        記憶體區塊 26A        記憶體區塊 26B        記憶體區塊 26C        記憶體區塊 26D        記憶體區塊 28A        記憶體區塊 28B        記憶體區塊 28C        記憶體區塊 28D        記憶體區塊 32A        庫邏輯 32B        庫邏輯 34A        庫邏輯 34B        庫邏輯 36A        庫邏輯 36B        庫邏輯 38A        庫邏輯 38B        庫邏輯 42A        庫邏輯 42B        庫邏輯 44A        庫邏輯 44B        庫邏輯 46A        庫邏輯 46B        庫邏輯 48A        庫邏輯 48B        庫邏輯 50          周邊電路區塊 52          行解碼器 54          列解碼器 62A        錯誤檢查及校正(ECC)區塊 62B        ECC區塊 64A        ECC區塊 64B        ECC區塊 66A        ECC區塊 66B        ECC區塊 68A        ECC區塊 68B        ECC區塊 72A        ECC區塊 72B        ECC區塊 74A        ECC區塊 74B        ECC區塊 76A        ECC區塊 76B        ECC區塊 78A        ECC區塊 78B        ECC區塊 82          長度 84          高度 110        DRAM陣列 112A      記憶體區塊 112B      記憶體區塊 112C      記憶體區塊 112D      記憶體區塊 114A      記憶體區塊 114B      記憶體區塊 114C      記憶體區塊 114D      記憶體區塊 116A      記憶體區塊 116B      記憶體區塊 116C      記憶體區塊 116D      記憶體區塊 118A      記憶體區塊 118B      記憶體區塊 118C      記憶體區塊 118D      記憶體區塊 122A      記憶體區塊 122B      記憶體區塊 122C      記憶體區塊 122D      記憶體區塊 124A      記憶體區塊 124B      記憶體區塊 124C      記憶體區塊 124D      記憶體區塊 126A      記憶體區塊 126B      記憶體區塊 126C      記憶體區塊 126D      記憶體區塊 128A      記憶體區塊 128B      記憶體區塊 128C      記憶體區塊 128D      記憶體區塊 132        庫邏輯 134        庫邏輯 136        庫邏輯 138        庫邏輯 142        庫邏輯 144        庫邏輯 146        庫邏輯 148        庫邏輯 150        周邊電路區塊 152        行解碼器區塊 154        列解碼器區塊 162A      ECC區塊 162B      ECC區塊 162C      ECC區塊 162D      ECC區塊 164A      ECC區塊 164B      ECC區塊 164C      ECC區塊 164D      ECC區塊 166A      ECC區塊 166B      ECC區塊 166C      ECC區塊 166D      ECC區塊 168A      ECC區塊 168B      ECC區塊 168C      ECC區塊 168D      ECC區塊 182        長度 184        高度 202        記憶體裝置 204        命令解碼器 206        位址解碼器 208        輸入緩存器 210        命令及位址信號 211        存取控制電路 212        命令信號 214        ECC命令信號(ECC_CMD) 216        ECC控制邏輯(ECC_CTRL) 218        位址信號 220        啟動信號 222        遮罩寫入信號(DMWR) 224        寫入延時計數器 226        時脈信號 228        輸入緩存器 229        內部時脈產生器 230        時脈信號 231        內部時脈信號 232        初始信號(MWRR_clk0) 234        初始信號(MWRW_clk0) 242        讀取/寫入(RW)匯流排 244        資料遮罩(DM)匯流排 246        輸入/輸出(I/O)電路 248        資料(DQ)信號 249        資料選通(DQS)信號 250        資料遮罩信號 270        方塊圖 272A      資料線 272B      資料線 274A      同位線 274B      同位線 276A      資料線 276B      資料線 278A      同位線 278B      同位線 284A      ECC記憶體區塊 284B      ECC記憶體區塊 286A      ECC同位區塊 286B      ECC同位區塊 288        ECC解碼器 290        ECC癥狀解碼器 292        位元校正區塊 302A      緩衝器 302B      緩衝器 304        庫選擇多工器 306A      位元 306B      位元 308        庫選擇命令(BK_sel)/區塊選擇命令 309        觸發信號(CWCLK+BK_sel) 311        觸發信號(MWRR_clk1) 312        鎖存器 313        觸發信號(MWRW_clk1) 314A      錯誤位元 315        錯誤資訊向量(SC) 316        3輸入多工器 317        觸發信號(MWRW_clk2) 318        控制指令(R/W/M_sel) 320A      資料位元 321        資料位元 322        鎖存器 323        資料位元 324        鎖存器 326A      鎖存器 326B      鎖存器 332A      緩衝器 332B      緩衝器 334        庫選擇多工器 336        鎖存器 338A      同位位元 339        同位位元(ECC_Bit) 340A      同位位元 341        同位位元(PoutP) 342        庫選擇解多工器 344A      同位位元 344B      同位位元 346        鎖存器 382        資料遮罩 386        資料遮罩鎖存器 390        資料遮罩信號(LDM) 397        輸出 400        方塊圖 404A      資料線 404B      資料線 406A      同位線 406B      同位線 414        ECC記憶體區塊 416        ECC同位區塊 420        方法 422        程序區塊 424        程序區塊 426        程序區塊 428        程序區塊 430        程序區塊 432        程序區塊 440        方法 442        程序區塊 444        程序區塊 446        程序區塊 448        程序區塊 450        程序區塊 452        程序區塊 460        方法 462        程序區塊 464        程序區塊 466        程序區塊 468        程序區塊 470        程序區塊 472        程序區塊 474        程序區塊 476        程序區塊 478        程序區塊 800        時序圖 802        命令圖 804        ECC序列圖 806        ECC序列圖 808        第一遮罩寫入命令 810        遮罩寫入ECC操作 812        第二遮罩寫入命令 814        遮罩寫入ECC操作 816        延時 818        重疊時段 820        時序圖 822        時脈圖 824        資料圖 826        資料遮罩圖 828        ECC I/O圖 830        ECC I/O圖 832        起始信號圖 834        起始信號圖 836        ECC信號圖 838        ECC信號圖 840        ECC序列圖 842        tCCD週期 843        半個tCCD週期 844        tCK週期 846        第一遮罩寫入命令 848        (WL+BL-1/2*tCCD)週期 850        (WL+BL)週期 852        第二遮罩寫入命令 854        (WL+BL-1/2*tCCD)週期 856        (WL+BL)週期 858        虛線箭頭 860        操作 862        新資料 864        資料遮罩 866        操作 868        起始脈衝 870        脈衝 872        ECC操作 874        起始脈衝 876        脈衝 878        ECC操作 880        虛線箭頭 882        操作 884        新資料 886        資料遮罩 888        操作 890        起始脈衝 892        脈衝 894        ECC操作 896        起始脈衝 898        脈衝 900        ECC操作 910        資料流程圖 914        時序圖 920        資料流程圖 924        時序圖 930        資料流程圖 934        時序圖 940        資料流程圖 944        時序圖 946        資料流程圖 948        時序圖 950        資料流程圖 952        時序圖 960        資料流程圖 962        時序圖
可在閱讀以下詳細描述及參考圖式之後較佳理解本發明之各種態樣，其中：
圖1A、圖1B及圖1C繪示具有專用錯誤檢查及校正(ECC)區塊之一習知動態隨機存取記憶體(DRAM)陣列；
圖2A、圖2B及圖2C繪示根據本發明之實施例之具有共用ECC區塊之一DRAM陣列；
圖3係根據本發明之實施例之可採用共用ECC區塊之一記憶體裝置之一示意性方塊圖；
圖4A係根據本發明之實施例之耦合至不同資料庫之一共用ECC區塊之一示意性方塊圖；
圖4B係根據本發明之實施例之具有由一ECC控制邏輯控制之共用ECC區塊之一DRAM陣列之一示意性方塊圖；
圖5係根據本發明之實施例之使用共用ECC區塊來執行記憶體讀取操作之一方法之一流程圖；
圖6係根據本發明之實施例之使用共用ECC區塊來執行記憶體寫入操作之一方法之一流程圖；
圖7係根據本發明之實施例之使用共用ECC區塊來執行遮罩寫入操作之一方法之一流程圖；
圖8係繪示根據本發明之實施例之相鄰遮罩寫入操作的一時序圖；
圖9係繪示根據本發明之實施例之可在相鄰遮罩寫入操作期間交換之觸發信號及資料信號的一時序圖；
圖10包含繪示根據本發明之實施例之遮罩寫入操作執行的一第一資料流程及時序圖；
圖11包含繪示遮罩寫入操作執行之一第二資料流程及時序圖，且可發生於圖10之圖式之後；
圖12包含繪示遮罩寫入操作執行之一第三資料流程及時序圖，且可發生於圖11之圖式之後；
圖13包含繪示遮罩寫入操作執行之一第四資料流程及時序圖，且可發生於圖12之圖式之後；
圖14包含繪示遮罩寫入操作執行之一第五資料流程及時序圖，其可發生於圖13之圖式之後；
圖15包含繪示遮罩寫入操作執行之一第六資料流程及時序圖，且可發生於圖14之圖式之後；及
圖16包含繪示遮罩寫入操作執行之一第七資料流程及時序圖，且可發生於圖15之圖式之後。
110        動態隨機存取記憶體(DRAM)陣列 112A      記憶體區塊 112B      記憶體區塊 112C      記憶體區塊 112D      記憶體區塊 114A      記憶體區塊 114B      記憶體區塊 114C      記憶體區塊 114D      記憶體區塊 116A      記憶體區塊 116B      記憶體區塊 116C      記憶體區塊 116D      記憶體區塊 118A      記憶體區塊 118B      記憶體區塊 118C      記憶體區塊 118D      記憶體區塊 122A      記憶體區塊 122B      記憶體區塊 122C      記憶體區塊 122D      記憶體區塊 124A      記憶體區塊 124B      記憶體區塊 124C      記憶體區塊 124D      記憶體區塊 126A      記憶體區塊 126B      記憶體區塊 126C      記憶體區塊 126D      記憶體區塊 128A      記憶體區塊 128B      記憶體區塊 128C      記憶體區塊 128D      記憶體區塊 132        庫邏輯 134        庫邏輯 136        庫邏輯 138        庫邏輯 142        庫邏輯 144        庫邏輯 146        庫邏輯 148        庫邏輯 150        周邊電路區塊 152        行解碼器區塊 154        列解碼器區塊 162A      錯誤檢查及校正(ECC)區塊 162B      ECC區塊 162C      ECC區塊 162D      ECC區塊 164A      ECC區塊 164B      ECC區塊 164C      ECC區塊 164D      ECC區塊 166A      ECC區塊 166B      ECC區塊 166C      ECC區塊 166D      ECC區塊 168A      ECC區塊 168B      ECC區塊 168C      ECC區塊 168D      ECC區塊 182        長度 184        高度

Claims (24)

  1. 一種設備，其包括： 一第一資料庫之一第一記憶體區塊，該第一記憶體區塊包括第一複數個記憶體單元； 一第二資料庫之一第二記憶體區塊，該第二記憶體區塊包括第二複數個記憶體單元，其中該第二資料庫不同於該第一資料庫；及 一錯誤檢查及校正(ECC)區塊，其經組態以執行與定址該第一記憶體區塊或該第二記憶體區塊或兩者之記憶體操作相關聯之ECC操作。
  2. 如請求項1之設備，其中該ECC區塊包括：輸入電路及輸出電路；一第一區塊選擇電路，其經組態以基於一庫選擇命令來將該輸入電路耦合至該第一記憶體區塊或該第二記憶體區塊；及一第二區塊選擇電路，其經組態以基於該庫選擇命令來將該輸出電路耦合至該第一記憶體區塊或該第二記憶體區塊。
  3. 如請求項2之設備，其中該第一區塊選擇電路包括由該庫選擇命令控制之一多工器。
  4. 如請求項2之設備，其中該第二區塊選擇電路包括耦合至該第一記憶體區塊之一第一鎖存器及耦合至該第二記憶體區塊之一第二鎖存器，其中該第一鎖存器及該第二鎖存器由該庫選擇命令控制。
  5. 如請求項1之設備，其中該ECC區塊包括： 一位元校正區塊，其經組態以自該第一記憶體區塊或該第二記憶體區塊接收讀取資料；及 一多工器，其包括一第一輸入、一第二輸入及一第三輸入，其中該第一輸入經組態以自該第一記憶體區塊或該第二記憶體區塊接收該讀取資料，該第二輸入經組態以自一讀取/寫入匯流排接收寫入資料，且該第三輸入經組態以自該位元校正區塊接收校正資料。
  6. 如請求項5之設備，其包括耦合至該讀取/寫入匯流排之一輸入/輸出電路，其中該輸入/輸出電路經組態以自該設備外部接收資料及提供資料至該設備外部。
  7. 如請求項5之設備，其中該多工器經組態以藉由以下操作來執行一遮罩寫入操作： 接收一資料遮罩信號； 當該資料遮罩信號指示遮罩時，自該第二輸入選擇該寫入資料；及 當該資料遮罩信號指示無遮罩時，自該第三輸入選擇該校正資料。
  8. 如請求項1之設備，其中該等記憶體操作包括一讀取操作、一寫入操作或一遮罩寫入操作。
  9. 如請求項1之設備，其包括一動態隨機存取記憶體(DRAM)裝置。
  10. 一種記憶體裝置，其包括 控制電路，其包括一命令解碼器、一位址解碼器及一寫入延時計數器；及 一動態隨機存取記憶體(DRAM)陣列，其包括： 複數個資料庫，其中各資料庫包括一組記憶體區塊； 複數個錯誤檢查及校正(ECC)區塊，其中各個ECC區塊包括一各自ECC解碼器及一各自ECC癥狀解碼器，且其中各個ECC區塊經組態以耦合至一第一資料庫之一第一記憶體區塊及一第二資料庫之一第二記憶體區塊，其中該第二資料庫不同於該第一資料庫；及 一ECC控制邏輯，其經組態以自該寫入延時計數器接收一起始信號且提供觸發信號及一庫選擇命令至該複數個ECC區塊。
  11. 如請求項10之記憶體裝置，其中該命令解碼器經組態以接收一讀取命令、一寫入命令及一遮罩寫入命令。
  12. 如請求項10之記憶體裝置，其包括一I/O電路、經組態以將資料轉移於該I/O電路與該複數個ECC區塊之間的一讀取/寫入匯流排及經組態以提供一資料遮罩至該複數個ECC區塊之一資料遮罩匯流排。
  13. 如請求項12之記憶體裝置，其中各個ECC區塊包括一各自3輸入多工器，該3輸入多工器經組態以自該第一記憶體區塊或該第二記憶體區塊經由一第一輸入接收讀取資料、自該讀取/寫入匯流排經由一第二輸入接收寫入資料及自各自位元校正區塊經由該各自ECC區塊之一第三輸入接收校正資料。
  14. 如請求項13之記憶體裝置，其中各個ECC癥狀解碼器經組態以提供一錯誤資訊向量至該各自位元校正區塊。
  15. 如請求項13之記憶體裝置，其中各個3輸入多工器經組態以藉由在該資料遮罩指示無遮罩時經由該第二輸入選擇該寫入資料及在該資料遮罩指示遮罩時經由該第三輸入選擇該校正資料來執行資料遮罩。
  16. 如請求項10之記憶體裝置，其中該記憶體裝置包括一雙倍資料速率(DDR)記憶體裝置、一圖形DDR (GDDR)記憶體裝置或一低功率DDR (LPDDR)記憶體裝置。
  17. 一種使用耦合至一記憶體裝置之一第一記憶體區塊及一第二記憶體區塊之一共用錯誤檢查及校正(ECC)區塊來執行一遮罩寫入操作之方法，該方法包括： 使用一第一庫選擇電路來自該第一記憶體區塊擷取第一讀取資料； 使用該ECC區塊之一ECC解碼器、一ECC癥狀解碼器及位元校正電路來校正該第一讀取資料以產生第一校正資料； 自耦合至該ECC區塊之一讀取/寫入(RW)匯流排接收第一寫入資料； 自耦合至該ECC區塊之一資料遮罩(DM)匯流排接收第一資料遮罩； 基於該第一校正資料、該第一寫入資料及該第一資料遮罩來產生第一遮罩寫入資料；及 使用第二庫選擇電路來提供該第一遮罩寫入資料至該第一記憶體區塊；且 其中該記憶體裝置包括一行間(tCCD)週期且在1個tCCD週期內執行該第一遮罩寫入資料之該產生。
  18. 如請求項17之方法，其包括： 使用該第一庫選擇電路來自該第二記憶體區塊擷取第二讀取資料； 使用該ECC區塊之該ECC解碼器、該ECC癥狀解碼器及該位元校正電路來校正該第二讀取資料以產生第二校正資料； 自該RW匯流排接收第二寫入資料； 自該DM匯流排接收第二資料遮罩； 基於該第二校正資料、該第二寫入資料及該第二資料遮罩來產生第二遮罩寫入資料；及 使用該第二庫選擇電路來提供該第二遮罩寫入資料至該第二記憶體區塊。
  19. 如請求項17之方法，其中產生該第一遮罩寫入資料包括在該第一資料遮罩指示無遮罩時選擇該第一寫入資料及在該第一資料遮罩指示遮罩時選擇該第一校正資料。
  20. 如請求項17之方法，其中校正該第一讀取資料包括使用該ECC解碼器來產生同位位元、使用該ECC癥狀解碼器來判定一錯誤資訊向量及基於該錯誤資訊向量來使用該位元校正電路使位元選擇性反相。
  21. 一種記憶體裝置，其包括： 一第一記憶體區塊，其屬於一第一記憶體庫，該第一記憶體區塊包括第一複數個記憶體單元； 一第二記憶體區塊，其屬於一第二記憶體庫，該第二記憶體區塊包括第二複數個記憶體單元，其中該第二記憶體庫不同於該第一記憶體庫；及 一錯誤檢查及校正(ECC)區塊，其包括一ECC電路，其中該第一記憶體區塊及該第二記憶體區塊共用該ECC電路。
  22. 如請求項21之記憶體裝置，其中該ECC電路包括一輸入節點及一輸出節點且其中該ECC區塊包括： 一第一控制電路，其經組態以將該ECC電路之該輸入節點選擇性耦合至該第一記憶體區塊或該第二記憶體區塊；及 一第二控制電路，其經組態以將該ECC電路之該輸出節點選擇性耦合至該第一記憶體區塊或該第二記憶體區塊。
  23. 如請求項21之記憶體裝置，其中該ECC區塊包括具有一第一輸入、一第二輸入及一第三輸入之一多工器，其中該第一輸入經組態以自該第一記憶體區塊或該第二記憶體區塊接收一輸出，且該第二輸入經組態以自一讀取/寫入(RW)匯流排接收一資料信號，且其中該ECC電路包括經組態以自該第一記憶體區塊或該第二記憶體區塊接收該輸出且提供其輸出至該多工器之該第三輸入的一錯誤校正器。
  24. 如請求項23之記憶體裝置，其包括耦合至該RW匯流排之一資料輸入/輸出電路，該資料輸入/輸出電路經組態以自該記憶體裝置外部接收資料及提供資料至該記憶體裝置外部。
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