TWI700001B

TWI700001B - 類比數位轉換器、固體攝像裝置及電子機器

Info

Publication number: TWI700001B
Application number: TW104141584A
Authority: TW
Inventors: 場色正昭
Original assignee: 日商新力股份有限公司
Priority date: 2015-03-04
Filing date: 2015-12-10
Publication date: 2020-07-21
Also published as: KR20170122104A; KR102660130B1; TW201633775A; US20170359542A1; JP6699558B2; CN112187279B; WO2016139857A1; KR102464510B1; US10574926B2; CN106464264A; US10237507B2; US20190158771A1; TWI780448B; CN112187279A; JPWO2016139857A1; CN106464264B; TW202040993A; KR20220148936A

Abstract

本發明之類比數位轉換器包含具有一對差動輸入端之比較器、及設置於各差動輸入端之第1及第2之電容元件；第1電容元件包含相互並聯連接之複數個第1子電容元件，第2電容元件包含相互串聯連接之複數個第2子電容元件。複數個第1及第2子電容元件係遍及複數行且混存配置於各行內。

Description

類比數位轉換器、固體攝像裝置及電子機器

本發明係關於將類比信號轉換為數位信號之類比數位轉換器、包含其之固體攝像裝置及電子機器。

作為拍攝圖像之固體攝像裝置，例如可舉出CCD(Charge Coupled Device：電荷耦合器件)及CMOS(Complementary Metal Oxide Semiconductor：互補金氧半導體)影像感測器。近年來，因小型化等之要求，COMS影像感測器受到關注。

CMOS影像感測器具有對進行光電轉換之像素所輸出之類比電氣信號進行AD(Analog to Digital：類比數位)轉換之類比數位轉換部(以下，稱為AD轉換部)。作為COMS影像感測器之AD轉換部，因處理高速化等要求，而採用所謂行並聯型AD轉換部(例如，專利文獻1)。

該行並聯型AD轉換部可對自排列於各列之像素群中之2個以上(例如所有)像素輸出之電氣型號逐行進行AD轉換。例如，於行並聯型之AD轉換部中，與像素之行數為相同個之AD轉換器(ADC：Analog-to-digital converter)沿列方向排列配置。各ADC係以進行所對應之行之像素所輸出之電氣信號之AD轉換之方式構成。

作為ADC，例如有所謂參考信號比較型者，其具有比較器與計數器，藉由比較特定之參考信號與像素所輸出之電氣信號而進行電氣信號之AD轉換。於上述專利文獻1中，使用單斜率(Single-slope)型者作為該參考信號比較型之ADC。

單斜率型ADC係於比較器中，比較斜坡(ramp)信號等位準以固定之傾斜變化之參考信號與像素所輸出之電氣信號。於計數器中計數參考信號之位準變化至該等參考信號與電氣信號之位準成為一致為止所需之時間，而進行轉換成數位信號之動作。

於該比較器之一對差動輸入端子之各者，串聯地連接有取樣電容。作為ADC，為能夠獲得良好之特性，要求取樣電容相對於輸入信號之電容值變動(電容值之偏壓依存性)較小。

另一方面，已有提出一種梳型配線電容元件，其係將一對梳型之配線以咬合之方式對向配置，而利用該等對向之配線間所產生之寄生電容者(例如，專利文獻2)。梳型配線電容元件其電容值之偏壓依存性較小，且可低成本搭載於半導體基板上。

[先前技術文獻] [專利文獻]

[專利文獻1]日本專利特開2013-90305號公報

[專利文獻2]日本專利特開2015-183739號公報

作為如上述之行並聯型AD轉換部之重要性能指標之一，有信號之串擾特性(crosstalk characteristics)。以行並聯型AD轉換部而言，構成ADC之比較器彼此之間(某一行之ADC之比較器及與該行鄰接之行之ADC之比較器之間)之串擾特性會對整個ADC轉換部之串擾特性造成影響。

導致鄰接之比較器彼此之間之串擾特性惡化之要因之一係該等比較器之間所產生之將該2個比較器耦合之寄生電容(耦合電容)。

於此，於上述專利文獻1所記載之行並聯型ADC中，於例如以如上述專利文獻2所記載之梳型配線電容元件替代構成比較器之一部分之取樣電容之情形時，要求一方面保持某一定以上之電容值，並以可配置於像素陣列部之特定空間內之佈局進行電容元件設計。

然而，近年來，隨著半導體製程之高精細化或像素尺寸之縮小化等之推進，若要以一方面能夠獲得所期望之電容值且可配置於特定空間之方式進行元件設計，則會存在如下狀況。即，於鄰接之ADC間，比較器之取樣電容彼此之對向面積增大，結果將使得鄰接之ADC間之寄生電容變大，而導致如上述之串擾特性之惡化。

此種ADC間之串擾特性之惡化乃至於AD轉換部之串擾特性之惡化，例如會招致COMS影像感測器所拍攝之圖像之混色，明暗之暈染及缺陷像素之影響擴大等畫質之劣化。

因此，期待提供一種可抑制信號之串擾之類比數位轉換器、固體攝像裝置及電子機器。

本發明之一實施形態之類比數位轉換器係如下述者，其包含具有一對差動輸入端之比較器、及設置於各差動輸入端之第1及第2之電容元件；第1電容元件包含相互並聯連接之複數個第1子電容元件，第2電容元件包含相互並聯連接之複數個第2子電容元件。複數個第1及第2子電容元件係遍及複數行且混存配置於各行內。

於本發明之一實施形態之類比數位轉換器中，設置於比較器之差動輸入端之第1及第2之電容元件包含相互並聯連接之複數個第1及第2之子電容元件。藉由將該等第1及第2之子電容元件遍及複數行且混存配置於各行內，即便在例如由自身排列配置複數個之狀態使用之情形時，於該等中之鄰接之行之比較器間，電容元件彼此對向之面積與電容元件於每行配置成直線狀之情形相比亦有所減小。

本發明之一實施形態之固體攝像裝置係包含上述本發明之一實施形態之類比數位轉換器者。

本發明之一實施形態之電子機器係包含上述本發明之一實施形態之類比數位轉換器者。

根據本發明之一實施形態之類比數位轉換器，於比較器之差動輸入端設置第1及第2之電容元件，且該等第1及第2之電容元件包含相互並聯連接之複數個第1及第2之子電容元件。藉由將第1及第2之子電容元件遍及複數行且混存配置於各行內，即便於例如由自身排列配置複數個之狀態使用之情形時，亦可減少該等中之鄰接之行之比較器間電容元件彼此對向之面積，可抑制於與鄰接之轉換器之間產生之寄生電容。是以，可抑制信號之串擾。

根據本發明之一實施形態之固體攝像裝置及電子機器，藉由包含上述本發明之一實施形態之類比數位轉換器，可抑制類比數位轉換器彼此之間所產生之信號之串擾。藉此，可抑制所拍攝之圖像之劣化。

再者，上述內容係本發明之一例。本發明之效果並非限定於上述者，可為其他不同之效果，亦可進而包含其他效果。

1‧‧‧固體攝像元件

10‧‧‧像素陣列部

20‧‧‧列選擇電路

30‧‧‧水平傳輸掃描電路

40‧‧‧時序控制電路

50‧‧‧AD轉換部

50A‧‧‧類比數位轉換器

51‧‧‧比較器

52‧‧‧計數器

53‧‧‧閂鎖器

60‧‧‧數位類比轉換器(DAC)

70‧‧‧水平傳輸線

80‧‧‧放大器(S/A)

90‧‧‧信號處理電路

100‧‧‧取樣電容

101a‧‧‧梳齒部分

102a‧‧‧梳齒部分

121‧‧‧STI層

122‧‧‧n型擴散層

123‧‧‧閘極絕緣膜

124‧‧‧n型P-Si閘極電極

125‧‧‧接觸層

126‧‧‧下部電極

127‧‧‧層間絕緣膜

130‧‧‧p型基板

131‧‧‧STI層

132‧‧‧層間絕緣膜

133‧‧‧下部電極

134‧‧‧介電質膜

135‧‧‧配線層

136‧‧‧接觸部

137‧‧‧上部電極

211‧‧‧光電轉換元件

212‧‧‧傳輸電晶體

213‧‧‧重設電晶體

214‧‧‧放大電晶體

215‧‧‧選擇電晶體

300A‧‧‧數位相機

300B‧‧‧條碼讀取裝置

300C‧‧‧顯示裝置

300D‧‧‧投影機

300E‧‧‧測量機器

300G‧‧‧X射線檢測器

301‧‧‧圖像感測部

302‧‧‧ADC群

303‧‧‧信號處理電路

304‧‧‧條碼

306‧‧‧ADC群

308‧‧‧照明LED

309‧‧‧ADC群

310‧‧‧檢測電路

311‧‧‧信號處理電路

312‧‧‧驅動電路

313‧‧‧顯示面板

314‧‧‧控制脈衝電源

315‧‧‧驅動電源

316‧‧‧CPU

317‧‧‧影像信號處理電路

318‧‧‧投影裝置

319‧‧‧比較器群

320‧‧‧編碼器

321‧‧‧光感測器

322‧‧‧放大器

323‧‧‧ADC

511‧‧‧第1放大器

512‧‧‧隔離器

513‧‧‧第2放大器

521a‧‧‧導電層

521b‧‧‧導電層

521c‧‧‧導電層

521d‧‧‧導電層

522a‧‧‧導電層

522b‧‧‧導電層

522c‧‧‧導電層

522d‧‧‧導電層

523‧‧‧導電層

523a‧‧‧導電層

523b‧‧‧導電層

523c‧‧‧導電層

523d‧‧‧導電層

524‧‧‧導電層

524a‧‧‧導電層

524b‧‧‧導電層

524c‧‧‧導電層

524d‧‧‧導電層

525‧‧‧配線層

526‧‧‧配線層

530a~530f‧‧‧靜電屏蔽層

540‧‧‧半導體基板

540a‧‧‧STI層

540b‧‧‧p型擴散層

550A~550C‧‧‧電阻元件

551‧‧‧運算放大器

AZSW‧‧‧自動歸零開關

ADC(n)‧‧‧ADC

ADC(n+1)‧‧‧ADC

a‧‧‧節點

a1‧‧‧端部

a2‧‧‧端部

b‧‧‧節點

b1‧‧‧端部

b2‧‧‧端部

c‧‧‧節點

c1‧‧‧端部

d‧‧‧節點

d1‧‧‧端部

C1‧‧‧取樣電容

C1a~C1d‧‧‧取樣電容

C2‧‧‧取樣電容

C2a~C2d‧‧‧取樣電容

C3‧‧‧取樣電容

C4‧‧‧取樣電容

C11‧‧‧子電容

C11a‧‧‧子電容

C11b‧‧‧子電容

C12‧‧‧子電容

C12a‧‧‧子電容

C12b‧‧‧子電容

C13‧‧‧子電容

C13a‧‧‧子電容

C13b‧‧‧子電容

C14‧‧‧子電容

C14a‧‧‧子電容

C14b‧‧‧子電容

C21‧‧‧子電容

C21a‧‧‧子電容

C21b‧‧‧子電容

C22‧‧‧子電容

C22a‧‧‧子電容

C22b‧‧‧子電容

C23‧‧‧子電容

C23a‧‧‧子電容

C23b‧‧‧子電容

C24‧‧‧子電容

C24a‧‧‧子電容

C24b‧‧‧子電容

C31‧‧‧子電容

C32‧‧‧子電容

C33‧‧‧子電容

C34‧‧‧子電容

C41‧‧‧子電容

C42‧‧‧子電容

C43‧‧‧子電容

C44‧‧‧子電容

C101‧‧‧取樣電容

C102‧‧‧取樣電容

C103‧‧‧取樣電容

C104‧‧‧取樣電容

c111‧‧‧導電層

c112‧‧‧導電層

d1‧‧‧列方向

d2‧‧‧行方向

FD‧‧‧浮動擴散區

H11~H16‧‧‧通孔

H21~H26‧‧‧通孔

Ha‧‧‧通孔

Hb‧‧‧通孔

Hc‧‧‧通孔

IS‧‧‧定電流源

LRST‧‧‧重設控制線

LTRG‧‧‧傳輸控制線

LSEL‧‧‧選擇控制線

LVDD‧‧‧電源線

M1~M6‧‧‧配線層

RST‧‧‧重設信號

SEL‧‧‧選擇信號

Vslop‧‧‧參考電壓(RAMP信號)

圖1係表示本發明之第1實施形態之固體攝像裝置之全體構成之方塊圖。

圖2係表示圖1所示之像素陣列部之像素電路之一例之電路圖。

圖3係表示圖1所示之比較器之構成例之電路圖。

圖4係表示圖3所示之取樣電容之佈局之概略之示意圖。

圖5係表示圖4之IA-IA線之箭頭剖視圖。

圖6係表示比較例之取樣電容之佈局之示意圖。

圖7係表示將圖6所示之取樣電容使用於行並聯型AD轉換部之狀態之示意圖。

圖8係表示圖6所示之取樣電容之概略構成之示意圖。

圖9係表示圖8之A’-A’線之箭頭剖視圖。

圖10係表示實施例與比較例之信號之串擾量之特性圖。

圖11係表示實施例與比較例之取樣電容之電容值之差異的特性圖。

圖12係用於說明圖3所示之取樣電容之第1構成例之示意圖。

圖13係用於說明第1及第2之取樣電容與各電容之配線連接用之端部之電路圖。

圖14係表示第1構成例之取樣電容之配線層(M1)~配線層(M4)之各層之配線佈局之俯視示意圖。

圖15A係與圖14所示之構成例之圖12之IB-IB線對應之箭頭俯視圖。

圖15B係與圖14所示之構成例之圖12之IC-IC線對應之箭頭俯視圖。

圖16係表示第1構成例之變化例之取樣電容之配線層(M1)~配線層(M3)之各層之配線佈局的俯視示意圖。

圖17A係圖16所示之構成例之與圖12之IB-IB線對應之箭頭剖視圖。

圖17B係圖16所示之構成例之與圖12之IC-IC線對應之箭頭剖視圖。

圖18係表示本發明之第2實施形態之取樣電容之佈局之概略構成之示意圖。

圖19係用於說明第1及第2之取樣電容與各電容之配線連接用之端部之電路圖。

圖20係表示第2構成例之取樣電容之配線層(M1)~配線層(M4)之各層之配線佈局之俯視示意圖。

圖21A係與圖18之ID-ID線對應之箭頭剖視圖。

圖21B係與圖18之IE-IE線對應之箭頭剖視圖。

圖22係表示本發明之第3實施形態之取樣電容之佈局之概略之示意圖。

圖23係用於說明第1及第2之取樣電容與各電容之配線連接用之端部之電路圖。

圖24係表示第3構成例之取樣電容之配線層(M1)~配線層(M4)之各層之配線佈局之俯視示意圖。

圖25A係與圖22之IF-IF線對應之箭頭剖視圖。

圖25B係與圖22之IG-IG線對應之箭頭剖視圖。

圖26係表示本發明之第4實施形態之取樣電容之佈局之概略之示意圖。

圖27係表示與圖26之IH-IH線對應之箭頭剖視圖。

圖28係表示第4構成例之取樣電容之配線層(M1)~配線層(M4)之各層之配線佈局之俯視示意圖。

圖29係表示圖26所示之靜電屏蔽層之詳細構成之剖視圖。

圖30A係表示靜電屏蔽層之層間連接用之通孔佈局之一例之示意圖。

圖30B係表示靜電屏蔽層之層間連接用之通孔佈局之另一例之示意圖。

圖30C係表示靜電屏蔽層之層間連接用之通孔佈局之進而另一例之示意圖。

圖31係表示第4實施形態之變化例之靜電屏蔽層之構成之剖面示意圖。

圖32係表示第4實施形態之另一變化例之靜電屏蔽層之構成之剖面示意圖。

圖33係表示變化例1之取樣電容之電路構成之電路圖。

圖34係表示變化例2-1之MOS型電容元件之構成之剖視圖。

圖35係表示變化例2-2之MIM型電容元件之構成之剖視圖。

圖36係表示應用例1之照相機之構成之方塊圖。

圖37係表示應用例2之條碼讀取裝置之構成之方塊圖。

圖38係表示應用例3之顯示器裝置之構成之方塊圖。

圖39係表示應用例4之投影機之構成之方塊圖。

圖40係表示應用例5之測量機器之構成之方塊圖。

圖41係表示應用例6之X射線檢測器之構成之方塊圖。

圖42係表示其他變化例之差動電路之一例(除類比數位轉換器以外之差動電路之一例)之電路圖。

圖43係表示其他變化例之差動電路之一例(除類比數位轉換器以外之差動電路之一例)之電路圖。

以下參照圖式，對本發明之實施形態進行詳細之說明。再者，說明係按以下順序進行。

1.第1實施形態(使用將取樣電容分割為複數個子電容、並以將該等並聯連接且於平面方向上蜿蜒之方式配置而成之ADC之固體攝像裝置之例)

2.第1構成例(遍及4層配置取樣電容之情形之例)

3.第1構成例之變化例(遍及3層配置取樣電容之情形之例)

4.第2實施形態、第2構成例(以將取樣電容於平面方向與積層方向之兩者蜿蜒之方式配置之情形之例)

5.第3實施形態、第3構成例(以將取樣電容於積層方向上蜿蜒之方式配置之情形之例)

6.第4實施形態、第4構成例(夾著取樣電容而配置靜電屏蔽層之情形之例)

7.第4實施形態之變化例(將靜電屏蔽層被覆在取樣電容之上而配置之情形

8.變化例1(取樣電容之電路構成之另一例)

9.變化例2-1、2-2(MOS型、MIM型之電容元件之構成例)

10.應用例1~6(電子機器之例)

<第1實施形態>

[構成]

圖1係表示本發明之第1實施形態之固體攝像裝置(固體攝像裝置1)之整體構成者。固體攝像裝置1例如為搭載有本發明之類比數位轉換器(ADC50A)之COMS影像感測器。該固體攝像裝置1包含作為攝像部之像素陣列部10、作為像素驅動部之列選擇電路20、水平傳輸掃描電路30及時序控制電路40。固體攝像裝置1亦包含AD轉換部50、作為斜坡信號產生器之數位類比轉換器(DAC：Digital Analog converter)60、水平傳輸線70、放大器(S/A)80及信號處理電路90。

像素陣列部10例如為將包含光二極體(PD)等光電轉換元件及像素內放大器之像素(像素電路)配置成矩陣狀(格狀)者。

圖2係表示像素電路之一例者。該像素電路例如具有作為主動元件之光電轉換元件211、以及傳輸電晶體212、重設電晶體213、放大電晶體241及選擇電晶體215之4個電晶體。

光電轉換元件211係將入射光轉換為與其光量相應的量之電荷(例如電子)之元件，例如以包含光二極體而構成。

傳輸電晶體212連接於光電轉換元件211與作為輸入節點之浮動擴散區FD之間。該傳輸電晶體212之閘極(傳輸閘極)連接於傳輸控制線LTRG。經傳輸控制線LTRG對傳輸電晶體212之閘極賦予特定之控制信號(傳輸信號TRG)。藉由該傳輸電晶體212，將於光電轉換元件211中經光電轉換後之電子傳輸至浮動擴散區FD。

重設電晶體213連接於被供給電源電壓VDD之電源線LVDD與浮動擴散區FD之間，通過重設控制線LRST對該閘極賦予控制信號即重設信號RST。藉由該重設電晶體213，將浮動擴散區FD之電位重設為電源線LVDD之電位。

於浮動擴散區FD，連接放大電晶體214之閘極。亦即，浮動擴散區FD係作為放大電晶體214之輸入節點發揮功能。

放大電晶體214與選擇電晶體215係串聯地連接於電源線LVDD與垂直信號線LSGN之間。放大電晶體214經由選擇電晶體215而連接於垂直信號線LSGN，構成除像素陣列部10以外之定電流源IS與源極隨耦器。通過選擇控制線LSEL，將與位址信號相應之控制信號即選擇信號SEL賦予至選擇電晶體215之閘極，選擇電晶體215接通。若選擇電晶體215接通，則放大電晶體214將浮動擴散區FD之電位放大，並將與該電位相應之電壓輸出至垂直信號線LSGN。自各像素輸出之電壓經垂直信號線LSGN而被輸出至AD轉換部50。

配置於像素陣列部10之重設控制線LRST、傳輸控制線LTRG及選擇控制線LSEL係以像素排列之列為單位配置。該等重設控制線LRST、傳輸控制線LTRG及選擇控制線LSEL連接於列選擇電路20。

列選擇電路20係例如以包含未圖示之移位暫存器電路或特定之邏輯電路等而構成，且經控制線(重設控制線LRST、傳輸控制線LTRG、選擇控制線LSET)而控制配置於像素陣列部10之各列之像素之動作者。該列選擇電路20例如根據未圖示之曝光快門之驅動方式，使用所謂捲簾快門模式(線序驅動模式)或全域快門模式(整面驅動模式)進行圖像驅動控制。

水平傳輸掃描電路30例如以包含未圖示之移位暫存器或位址解碼器等而構成，其係將各像素列之AD轉換後之信號經由水平傳輸線70傳輸至信號處理電路90者。

時序控制電路40係控制列選擇電路20、水平傳輸掃描電路30、AD轉換部50及DAC60之動作者。具體而言，時序控制電路40具有產生各種時序信號(控制信號)之時序產生器，基於該等各種時序信號，進行列選擇電路20、水平傳輸掃描電路30、AD轉換部50及DAC60之驅動控制。

(AD轉換部50)

AD轉換部50係行並聯型AD轉換部，具有分別沿像素排列之行方向(以行狀)配置之複數個ADC50A。ADC50A例如為具有比較器51、計數器52及閂鎖器53之所謂單斜率型ADC。該ADC50A例如具有n位元數位信號轉換功能，且配置於每條垂直信號線LGSN。

比較器51係比較由DAC60產生之參考電壓(具有斜坡(RAMP)波形之參考電壓Vslop(RAMP信號)、及於每一列線自像素自垂直信號線LSGN輸出之類比信號之差動電路。

圖3係表示比較器51之構成例者。比較器51於一對差動輸入端具有取樣電容(取樣電容C1、C2)。具體而言，比較器51例如具備第1放大器511、隔離器512、第2放大器513、及自動歸零開關AZSW。於第1放大器511之一輸入端(節點a)串聯地連接有取樣電容C1，於另一輸入端(接點b)串聯地連接有取樣電容C2。再者，對於取樣電容C1、C2之具體之構成將於後述。

第1放大器511係包含跨導(Gm)放大器而構成。隔離器512連接並配置於第1放大器511之輸出端(節點c)，且為具有抑制電壓變動之功能者。具體而言，隔離器512係以將節點c之電壓自大振幅電壓之節點d分離，且盡可能地保持為一定之方式構成。第2放大器513設置於比較器51之輸出段。再者，亦可於比較器51之輸出級設置2個以上之放大器。自動歸零開關AZSW連接於隔離器512之輸出側之節點d與高阻抗之節點b之間。

計數器52係計數比較器51之比較時間之電路部。各閂鎖器53之輸出例如連接於2n位元之寬度之水平傳輸線70。輸出至水平傳輸線70 之信號經由放大器80而被輸入至信號處理電路90。

上述像素電路、列選擇電路20、水平傳輸掃描電路30、時序控制電路40、AD轉換部50、DAC60、水平傳輸線70、放大器80及信號處理電路90形成於未圖示之半導體基板上。該等電路係於半導體基板上，藉由以多層配線連接例如光二極體、閘極絕緣膜之厚度不同之2個以上之MOSFET、雙極電晶體、電阻元件及電容元件等而構成。該等電路係可使用一般之CMOS製程而形成於半導體基板上。以下，對於本實施形態之取樣電容之佈局進行說明。

(取樣電容之佈局構成)

如上所述，於行並聯型AD轉換部50中，於各ADC50A之比較器51之差動輸入端，配置有2個取樣電容C1、C2。以下，對該等取樣電容C1、C2之具體之佈局構成進行說明。

圖4係表示配置於複數個ADC50A中之某一行之ADC(n)之取樣電容(C1、C2)、及配置於與其鄰接之ADC(n+1)之取樣電容(為方便起見，設為「C3」「C4」)之佈局之概要者。取樣電容C1、C3係串聯地連接於比較器51之DAC側之輸入端子(自DAC60被輸入參考電壓(Vslop)之端子)。取樣電容C2、C4係串聯地連接於比較器51之VSL側之輸入端子(被輸入於每像素列經由垂直信號線LSGN輸出之類比信號之端子)。

如此，於本實施形態中，將取樣電容C1、C2分別分割為複數個子電容。具體而言，於ADC(n)中，取樣電容C1包含相互並聯連接之複數個(此處為4個)子電容C11、C12、C13、C14。取樣電容C2包含相互並聯連接之複數個(此處為4個)取樣電容C21、C22、C23、C24。對於ADC(n+1)亦相同，取樣電容C3係與取樣電容C1對應，包含相互並聯連接之4個子電容C31、C32、C33、C34。取樣電容C4係與取樣電容C2對應，包含相互並聯連接之4個子電容C41、C42、C43、C44。再者，子電容C31~C34、C41~C44係說明上所賦予之符號，以與子電容C11~C14、C21~C24相同之佈局配置。

即，取樣電容C1相當於子電容C11~C14之合併電容，具有將子電容C11~C14之各電容值相加而得之電容值。取樣電容C2相當於子電容C21~C24之合併電容，具有將子電容C21~C24之各電容值相加而得之電容值。

再者，取樣電容C1、C2相當於本發明之「第1電容元件」及「第2電容元件」之一具體例。又，子電容C11~C14、C21~C24相當於本發明之「第1子電容元件」及「第2子電容元件」之一具體例。

於本實施形態中，構成取樣電容C1之4個子電容C11~C14與構成取樣電容C2之4個子電容C21~C24遍及複數行(此處為2行)而配置。又，於各行內，子電容C11~C14、子電容C21~C24混存配置。具體而言，子電容C11~C14彼此及子電容C21~C24彼此於俯視下(於平面方向上)並非彼此呈直線(以直線狀)配置，而以蜿蜒之方式(鋸齒狀)配置。

更詳細而言，於ADC(n)之2行中，子電容C11~C14之各者與子電容C21~C24之各者彼此錯開(交替)配置。換言之，以子電容C11~C14之任一者與子電容C21~C24之任一者於列方向d1或行方向d2上相鄰之方式配置。惟該等子電容C11~C14與子電容C21~C24亦可未必以彼此錯開(隔開1個)交混配置。於取樣電容C1、C2間之電容偏差為可容許之範圍內，各子電容之排列或形狀亦可不拘於上述例子。

子電容C11~C14、C21~C24各自例如具有一對導電層(配線層)。例如，子電容C11係以一對梳型之導電層c111、c112咬合之方式對向配置。於該等導電層c111、c112間，配置有層間絕緣膜等介電質膜(未圖示)。根據該等導電層c111、c112之對向面積及間隔等而設計子電容C11之電容值。其他子電容C12~C14、C21~C24亦同樣地，具有一對梳型之導電層。該等子電容C12~C14、C21~C24之各電容值係例如以能夠相等之方式予以設計。

圖5係示意性地表示圖4之IA-IA線之箭頭剖面構成者。子電容C11~C14、C21~C24各自包含一對導電層c111、c112而構成，但該等導電層c111、c112例如遍及2層以上層間連接(藉由未圖示之通孔連接)而形成。具體而言，導電層c111、c112係使用隔著層間絕緣膜而積層之2層以上之配線層形成。此處，使用4層之配線層M1~M4形成導電層c111、c112。即，遍及配線層M1~M4而形成有導電層c111、c112。即，遍及配線層M1~M4，形成有子電容C11~C14、C21~C24。子電容C11~C14、C21~C24之各導電層c111、c112其任一者於配線層M1~M4之各層中皆為對向。

較理想為，該等子電容C11~C14與子電容C21~C24具有相互鏡像反轉之佈局。此係為將子電容C11~C14之各電容值與子電容C21~C24之各電容值設為均等，以消除取樣電容C1、C2間之電容值之偏差。

[效果]

於本實施形態之固體攝像裝置1中，若光入射至像素陣列部10，則該入射光由各像素內之光電轉換元件211受光並被光電轉換。於各光電轉換元件211中產生之信號電荷由傳輸電晶體212傳輸至浮動擴散區FD。其後，若選擇電晶體215接通，則由放大電晶體214放大浮動擴散區FD之電位，並將與該電位相應之電壓輸出至垂直信號線LSGN。自各像素輸出之電壓經垂直信號線LSGN而被輸入至AD轉換部50。於AD轉換部50中，1個像素列之信號被輸入至所對應之行之ADC50A，並被AD轉換。AD轉換後之信號被發送至水平傳輸線70，經由放大器80被輸入至信號處理電路90。

此處，於AD轉換部50中，於每一像素行排列配置有ADC50A。於各ADC50A中設置比較器51，而於該比較器51之一對差動輸入端，配置有取樣電容C1、C2。以下，對於該等取樣電容C1、C2之佈局所帶來之效果進行說明。

作為ADC轉換部50之重要性能之指標之一，有信號之串擾特性。於行並聯型AD轉換部50中，各ADC50A之比較器51彼此之間之串擾特定會對AD轉換部50整體之串擾特性造成影響。作為導致鄰接之比較器51彼此之間之串擾特性惡化之要因之一，可舉出於該等比較器51間所產生之寄生電容(耦合電容)。

此處，作為比較例，針對在行並聯型ADC中將構成比較器之一部分之取樣電容置換為例如圖6所示之梳型配線電容元件之構成進行說明。於比較例中，取樣電容100係由梳型之一對導電層101、102構成。導電層101、102具有以相互咬合之方式交錯地配置之複數個梳齒部分101a、102a。藉此，可增加導電層101、102間之對向面積，可確保某一固定值以上之電容值。

然而，於將此種取樣電容100使用於行並聯型ADC中之情形時，存在配置空間限制。因此，為確保一定值以上之電容值，而例如如圖7所示般，會變成於行方向上較長地延伸之佈局。例如，於具有45nm之製程規則之CMOS製程中，於使用4層配線層形成如上述之梳型配線電容元件，且以製程規則之最小值設計配線空間之情形時，每單位面積之電容值成為約2.5fF/μm²。於使用該構造之梳型配線電容元件之情形時，假設1個取樣電容需要250fF左右之電容值，若將像素間距設為3μm左右，則取樣電容100需以2μm左右之間距配置。其結果，取樣電容100之行方向之長度成為例如150μm左右，而成為於行方向上端度伸長之長方形狀之梳型配線電容元件沿列方向排列之佈局。此種佈局並不實用。

又，於如上述之梳型配線電容元件中，如圖8及圖9所示，配置於某一ADC(n)之取樣電容C101、C102與配置於鄰接之ADC(n+1)之取樣電容C103、C104鄰近配置。因此，於ADC(n)與ADC(n+1)之間，取樣電容C102與取樣電容C103對向配置，且該對向面積(虛線部分X)增大。其結果，於鄰接之ADC間寄生電容增大，而導致信號之串擾特性惡化。

再加上近年來像素尺寸之縮小化等之推進，行間距即鄰接之ADC間之距離有更加變窄(變短)之趨勢。若ADC之行間距變窄，則鄰接之行之ADC之2個比較器彼此之間之距離亦會變窄，如上述之取樣電容間之寄生電容增大，串擾特性容易惡化。

相對於此，於本實施形態中，設置於各ADC50A之比較器51之各差動輸入端之取樣電容C1、C2係包含相互並聯連接之複數個子電容C11~C14、C21~C24構成。該等複數個子電容C11~C14、C21~C24遍及2行且混存配置於各行內。例如，遍及2行而交錯地配置成鋸齒狀。藉此，與如上述比較例般於行方向上以直線狀延伸配置取樣電容之情形相比，取樣電容C2、C3間之對向面積(虛線部分X)約減少至二分之一。又，取樣電容C1、C2之佈局之自由度提高。

因此，鄰接之ADC50A彼此之間之寄生電容減少，無需擴增像素間距即可改善信號之串擾特性之惡化。

例如，如圖10之模擬結果所示，與使用取樣電容100之比較例相比，於使用如上述之取樣電容C1、C2之實施例中，串擾量約減少至二分之一。再者，圖10之特性圖之橫軸表示輸入至ADC(n+1)之取樣電容C3之信號電位，縱軸表示將ADC(n)之取樣電容C2所檢測之信號量規格化之數值。

又，藉由子電容C11~C14與子電容C21~C24成為相互鏡像反轉後之佈局，具有如下優點。亦即，於取樣電容C1(C2)中，因取樣電容C11~C14(C21~C24)相互隔開距離(離散)配置，故存在各配線(導電層c111、c112)之膜厚梯度(film thickness gradient)產生差異之情形。即使於此種情形下，根據取樣電容C1、C2間之對稱性，作為合併電容值亦容易予以平均化。因此，相對於比較例，可期待電容差異減低，及每行之ADC50A之特性差異減低。

圖11係表示比較例與實施例之取樣電容之電容值差異者。該等電容值係自複數片試做晶圓取得之測定資料。相對於比較例，於實施例中，確認電容值之差異約減低30%。

綜上所述，於本實施形態中，設置於各ADC50A之比較器51之各差動輸入端之取樣電容C1、C2係包含相互並聯連接之複數個子電容C11~C14、C21~C24而構成。藉由將該等複數個子電容C11~C14、C21~C24遍及2行且混存配置於各行內，可減少取樣電容C2、C3間之對向面積。是以，可抑制信號之串擾。

又，藉此，固體攝像裝置1因具備由此種ADC50A構成之AD轉換部50，而可抑制所拍攝之圖像之混色或明暗之暈染等畫質之劣化。

以下，對上述第1實施形態中所說明之取樣電容C1、C2之具體之構成例進行說明。

<第1構成例>

圖12係用於說明第1構成例之取樣電容C1、C2之示意圖。圖13係用於說明取樣電容C1、C2之配線連接用之端部(引出電極)之電路圖。圖14係表示取樣電容C1、C2之配線層(M1)~配線層(M4)之各層之配線佈局之俯視示意圖。圖15A係表示圖12之IB-IB線之箭頭剖面構成者，圖15B係表示圖12之IC-IC線之箭頭剖面構成者。

再者，圖12係表示配置於複數個ADC50A中之某一行之ADC(n)之取樣電容(C1、C2)與配置於與其鄰接之ADC(n+1)之取樣電容(為方便起見，設為「C3」「C4」)之佈局之概要者。如於上述第1實施形態中所說明般，取樣電容C1相當於子電容C11~C14之合併電容，取樣電容C2相當於子電容C21~C24之合併電容。又，該等子電容C11~C14與子電容C21~C24遍及2行配置，子電容C11~C14彼此及子電容C21~C24彼此以蜿蜒之方式(以鋸齒狀)配置。

該等取樣電容C1、C2例如為由形成於未圖示之半導體基板上之2層以上之配線層構成之梳型之配線電容。再者，圖14僅示出取樣電容C1、C2之配線佈局，但對於取樣電容C3、C4亦以與取樣電容C1、C2相同之佈局配置。例如，子電容C11~C14、C21~C24係如圖14、圖15A及圖15B所示般，可使用4層配線層M1~M4形成。於該例中，於配線層M1~M4之任一者中皆為子電容C11~C14、C21~C24之各位置於俯視下(於平面方向上)相同。亦即，配置於配線層M1~M4之各層之導電層係與正上方之導電層層間連接。

例如，子電容C11~C14之各者係包含對向配置之一對導電層521、522(圖15A、圖15B)而構成。導電層521係由配線層M1之導電層521a、配線層M2之導電層521b、配線層M3之導電層521c及配線層M4之導電層521d之層間連接而構成。導電層522係由配線層M1之導電層522a、配線層M2之導電層522b、配線層M3之導電層522c及配線層M4之導電層522d之層間連接而構成。配線層M1~M4之各層間經通孔Ha、Hb、Hc電性連接。再者，於圖14之配線層M1~M4中，以虛線包圍構成子電容C11~C14之各部分。

同樣地，子電容C21~C24之各者係包含對向配置之一對導電層523、524(圖15A、圖15B)而構成。導電層523係藉由配線層M1之導電層523a、配線層M2之導電層523b、配線層M3之導電層523c及配線層M4之導電層523d之層間連接而構成。導電層524係藉由配線層M1之導電層524a、配線層M2之導電層524b、配線層M3之導電層524c及配線層M4之導電層524d之層間連接而構成。配線層M1~M4之各層間經通孔Ha、Hb、Hc電性連接。再者，於圖14之配線層M1~M4中，以一點鏈線包圍構成子電容C21~C24之各部分。

用於將該等子電容C11~C14彼此並聯連接之配線層525(第1配線層)與用於將子電容C21~C24彼此並聯連接之配線層526(第2配線層)相互配置於不同之層。此處，於配線層M1中，配置有配線層525，於配線層M3配置有配線層526。於配線層M1中，構成子電容C11~C14之導電層521a、522a與配線層525一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀。又，於配線層M3中，構成子電容C21~C24之導電層523c、524c與配線層526一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀。再者，包含該等配線層525、526之矩形波形狀並非僅限於配線層M1、M3，而亦可配置於其他層，或亦可遍及3層以上而配置。

於配線層M4中，作為圖13所示之端部a1、a2、b1、b2(引出電極)，延設有導電層521d、522d、523d、524d之各一部分。具體而言，將構成子電容C11之導電層521d之一部分設為端部a1，將構成子電容C14之導電層522d之一部分設為端部a2。將構成子電容C21之導電層523d之一部分設為端部b1，將構成子電容C24之導電層524d之一部分設為端部b2。

如此，可使用4層之配線層M1~M4，將子電容C11~C14彼此及子電容C21~C24彼此並聯連接且以俯視下蜿蜒之佈局形成。

<第1構成例之變化例>

於上述第1構成例中，使用4層配線層M1~M4形成子電容C11~C14、C21~C24，但配線層之數量並非限定於4層，只要為2層以上即可。又，並非僅限於偶數層，亦可使用奇數層之配線層。此外，亦可於配線層彼此之間介置其他層。如此，配線層之組合可作多種選擇。作為一例，於本變化例中，示出關於使用3層之配線層M1~M3之情形。

圖16係表示本變化例之取樣電容C1、C2之配線層(M1)~配線層(M3)之各層之配線佈局之俯視示意圖。圖17A係表示圖12之IB-IB線之箭頭剖面構成者，圖15B係表示圖12之IC-CI線之箭頭剖面構成者。

於本變化例中亦為，子電容C11~C14與子電容C21~C24遍及2行配置，且子電容C11~C14彼此及子電容C21~C24彼此以蜿蜒之方式(以鋸齒狀)配置。又，該等之取樣電容C1、C2例如為形成於未圖示之半導體基板上之梳型之配線電容。再者，圖16中僅示出取樣電容C1、C2之配線佈局，但對於取樣電容C3、C4亦以與取樣電容C1、C2相同之佈局配置。

惟於本變化例中，使用3層配線層M1~M3形成子電容C11~C14、C21~C24。於該例中，亦與上述第1構成例同樣地，於配線層M1~M3之任一者中，子電容C11~C14、C21~C24之各位置於俯視下相同。亦即，配置於配線層M1~M3之各層之導電層係與正上方之導電層層間連接。

例如，子電容C11~C14之各者係包含對向配置之一對導電層521、522(圖17A、圖17B)而構成。導電層521係藉由配線層M1之導電層521a、配線層M2之導電層521b及配線層M3之導電層521c之層間連接而構成。導電層522係藉由配線層M1之導電層522a、配線層M2之導電層522b及配線層M3之導電層522c之層間連接而構成。配線層M1~M3之各層間經通孔Ha、Hb而電性連接。再者，於圖16之配線層M1~M3中，以虛線包圍構成子電容C11~C14之各部分。

同樣地，子電容C21~C24之各者係以包含對向配置之一對導電層523、524(圖17A、圖17B)而構成。導電層523係藉由配線層M1之導電層523a、配線層M2之導電層523b及配線層M3之導電層523c之層間連接而構成。導電層524係藉由配線層M1之導電層524a、配線層M2之導電層524b及配線層M3之導電層524c之層間連接而構成。配線層 M1~M3之各層間經通孔Ha、Hb而電性連接。再者，於圖16之配線層M1~M3中，以一點鏈線包圍構成子電容C21~C24之各部分。

用於將該等子電容C11~C14彼此並聯連接之配線層525(第1配線層)與用於將子電容C21~C24彼此並聯連接之配線層526(第2配線層)配置於相互不同之層。此處，於配線層M1中，配置有配線層525，於配線層M3中，配置有配線層526。於配線層M1中，構成子電容C11~C14之導電層521a、522a與配線層525一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀。又，於配線層M3中，構成子電容C21~C24之導電層523c、524c與配線層526一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀。再者，包含該等配線層525、526之矩形波形狀並非僅限於配線層M1、M3，而亦可配置於其他層，或亦可遍及3層以上而配置。

於配線層M2中，作為圖13所示之端部a1、a2、b1、b2，延設有導電層521b、522b、523b、524b之各一部分。具體而言，將構成子電容C11之導電層521b之一部分設為端部a1，將構成子電容C14之導電層522b之一部分設為端部a2。將構成子電容C21之導電層523b之一部分設為端部b1，將構成子電容C24之導電層524b之一部分設為端部b2。

如此，可使用3層之配線層M1~M3，將子電容C11~C14彼此及子電容C21~C24彼此並聯連接且以俯視下蜿蜒之佈局形成。

以下，對上述實施形態之其他實施形態進行說明。再者，對與上述實施形態相同之構成要件附加相同之符號，並省略其之說明。

<第2實施形態>

圖18係表示本發明之第2實施形態之取樣電容之佈局之概略者。圖19係用於說明取樣電容C1、C2之配線連接用之端部(引出電極)之電路圖。圖20係表示第2構成例之取樣電容C1、C2之配線層(M1)~(M4) 之各層之配線佈局之俯視示意圖。圖21A係表示圖18之ID-ID線之箭頭剖面構成者，圖21B係表示圖18之IE-IE線之箭頭剖面構成者。

再者，圖18係表示配置於複數個ADC50A中之某一行之ADC(n)之取樣電容(C1、C2)及配置於與其鄰接之ADC(n+1)之取樣電容(為方便起見，設為「C3」「C4」)之佈局之概要者。如於上述第1實施形態中所說明般，取樣電容C1相當於子電容C11~C14之合併電容，取樣電容C2相當於子電容C21~C24之合併電容。

又，圖20中僅示出取樣電容C1、C2之配線佈局，但對於取樣電容C3、C4(C31~C34、C41~C44)亦以與取樣電容C1、C2相同之佈局配置。

本實施形態之取樣電容C1、C2配置於與上述第1實施形態相同之比較器51之一對差動輸入端，適合使用於包含比較器51之ADC50A以及AD轉換部50。本實施形態亦與上述第1實施形態同樣地，子電容C11~C14、C21~24係如圖20、圖21A及圖21B所示，使用4層配電層M1~M4而形成於未圖示之半導體基板上。又，子電容C11~C24與子電容C21~C24遍及2行配置，子電容C11~C14彼此及子電容C21~C24彼此以俯視下蜿蜒之方式(以鋸齒狀)配置。

惟於本實施形態中，不僅於平面方向上，且於積層方向上(於平面方向與積層方向兩方向上)，子電容C11~C14彼此及子電容C21~C24彼此均以蜿蜒之方式(以鋸齒狀)配置。子電容C11~C14之各位置與子電容C21~C24之各位置係在鄰接之2層之間反轉。

具體而言，子電容C11~C14、C21~C24之各者進而被分割為上下2個子電容，且經上下分割後之子電容彼此亦並聯連接。亦即，子電容C11包含相互並聯連接之子電容C11a、C11b。同樣地，子電容C12包含相互並聯連接之子電容C12a、C12b，子電容C13包含相互並聯連接之子電容C13a、C13b，子電容C14包含相互並聯連接之子電容 C14a、C14b。又，同樣地，子電容C21包含相互並聯倆連接之子電容C21a、C21b，子電容C22包含相互並聯連接之子電容C22a、C22b，子電容C23包含相互並聯連接之子電容C23a、C23b，子電容C24包含相互並聯連接之子電容C24a、C24b。

子電容C11a~C14a、C21a~C24a之各者配置於配線層M1、M2。子電容C11b~C14b、C21b~C24b之各者配置於配線層M3、M4。於此種積層構造中，構成子電容C11之子電容C11a、C11b彼此配置於上下位移之位置(於水平方向為配置於經反轉之位置)。同樣地，子電容C12~C14、C21~c24之子電容C12a、C12b彼此、子電容C13a、C13b彼此、子電容C14a、C14b彼此、子電容C21a、C21b彼此、子電容C22a、C22b彼此、子電容C23a、C23b彼此、子電容C24a、C24b彼此分別配置於上下位移之位置。

例如，子電容C11a~C14a之各者係包含配置於配線層M1之導電層521a、522a與配置於配線層M2之導電層521b、522b而構成。配置於配線層M1之導電層521a與配置於正上方之配線層M2之導電層521b正對，且相互經通孔Ha而層間連接。同樣地，配置於配線層M1之導電層522a與配置於正上方之配線層M2之導電層522b正對，且相互經通孔Ha而層間連接。再者，於圖20之配線層M1、M2中，以虛線包圍構成子電容C11a~C14a之各部分。

子電容C11b~C14b之各者係包含配置於配線層M3之導電層521c、522c及配置於配線層M4之521d、522d而構成。配置於配線層M3之導電層521c與配置於正上方之配線層M4之導電層521d正對，且相互經通孔Hc而層間連接。同樣地，配置於配線層M3之導電層522c與配置於正上方之配線層M4之導電層522d正對，且相互經通孔Hc而層間連接。再者，於圖20之配線層M3、M4中，以虛線包圍構成子電容C11b~C4b之各部分。

另一方面，構成子電容C21a~C24a之各者係包含配置於配線層M1之導電層523a、524a及配置於配線層M2之導電層523b、524b而構成。配置於配線層M1之導電層523a與配置於正上方之配線層M2之導電層523b正對，且相互經通孔Ha層間連接。同樣地，配置於配線層M1之導電層524a與配置於正上方之配線層M2之導電層524b正對，且相互經通孔Ha層間連接。再者，於圖20之配線層M1、M2中，以一點鏈線包圍構成子電容C21a~C24a之各部分。

子電容C21b~C24b之各者係包含配置於配線層M3之導電層523c、524c及配置於配線層M4之523d、524d而構成。配置於配線層M3之導電層523c與配置於正上方之配線層M4之導電層523d正對，且相互經通孔Hc層間連接。配置於配線層M3之導電層524c與配置於正上方之配線層M4之導電層524d正對，且相互經通孔Hc層間連接。再者，於圖20之配線層M3、M4中，以一點鏈線包圍構成子電容C21b~C24b之各部分。

用於連接該等子電容C11~C14彼此之配線層525(第1配線層)與用於連接子電容C21~C24彼此之配線層526(第2配線層)相互配置於不同之層。此處，於配線層M1、M3，配置有配線層525，於配線層M2、M4，配置有配線層526。

於配線層M1中，構成子電容C11a~C14a之導電層521a、522a與配線層525一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀。於配線層M3中，構成子電容C11b~C14b之導電層521c、522c與配線層525一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀。於配線層M2中，構成子電容C21a~C24a之導電層523b、524b與配線層526一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀。於配線層M4中，構成子電容C21b~C24b之導電層523d、524d與配線層526一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀。

根據此種構成，於配線層M2與配線層M3之間，成為子電容C11a~C14a、C21a~C24a之各位置、子電容C11b~C14b、C21b~C24b之各位置經反轉之佈局。因此，為進行配線層M2、M3之層間連接，延設有導電層521b、522b、523b、524b之各一部分與導電層521c、522c、523c、524c之各一部分。

將構成子電容C11a之導電層521b之一部分延設，於該延設之部分形成通孔H11。經通孔H11將導電層521b與導電層521c電性連接。將構成子電容C14a之導電層522b之一部分延設，於該延設之一部分形成通孔H13。經通孔H13將導電層522b與導電層522c電性連接。

將構成子電容C21a之導電層523b之一部分延設，於該延設之部分形成通孔H21。經通孔H21將導電層523b與導電層523c電性連接。將構成子電容C24a之導電層524b之一部分延設，於該延設之一部分形成通孔H22。經通孔H22將導電層524b與導電層524c電性連接。

於配線層M3、M4中，作為圖19所示之端部a1、a2、b1、b2，將導電層521c、522c、523c、524c之各一部分延設。具體而言，將構成子電容C11b之導電層521c之一部分延設，於該延設之部分形成有通孔H12。藉由該通孔H12將導電層521c引出至配線層M4，並設為端部a1。將構成子電容C14b之導電層522c之一部分設為端部a2。將構成子電容C21b之導電層523c之一部分設為端部b1。將構成子電容C24b之導電層524c之一部分延設，於該延設之部分形成有通孔H23。藉由該通孔H23將導電層524c引出至導電層M4，並設為端部b2。

如此，可使用4層配線層M1~M4，將子電容C11~C14彼此及子電容C21~C24彼此並聯連接，且於平面方向及積層方向兩方向上以鋸齒狀蜿蜒之佈局形成。又，於積層方向上亦藉由使子電容之配置蜿蜒，而如圖21A及圖21B所示，可進而減少取樣電容C2、C3間之對向面積，可進一步減輕串擾量。

<第3實施形態>

圖22係表示本發明之第3實施形態之取樣電容之佈局之概略者。圖23係用於說明取樣電容C1、C2之配線連接用之端部(引出電極)之電路圖。圖24係表示第3構成例之取樣電容C1、C2之配線層(M1)~配線層(M4)之各層之配線佈局的俯視示意圖。圖25A係表示圖22之IF-IF線之箭頭剖面構成者，圖25B係表示圖22之IG-IG線之箭頭剖面構成者。

再者，圖22係表示配置於複數個ADC50A中之某一行之ADC(n)之取樣電容(C1、C2)及配置於與其鄰接之ADC(n+1)之取樣電容(為方便起見，設為「C3」「C4」)之佈局之概要者。如於上述第1實施形態中所說明般，取樣電容C1相當於子電容C11、C12之合併電容，取樣電容C2相當於子電容C21、C22之合併電容。同樣地，取樣電容C3相當於子電容C31、C32之合併電容，取樣電容C4相當於子電容C41、C42之合併電容。

又，圖24僅僅示出取樣電容C1、C2之配線佈局，但對於取樣電容C3、C4亦以與取樣電容C1、C2相同之佈局配置。

本實施形態之取樣電容C1、C2配置於與上述第1實施形態相同之比較器51之一對差動輸入端，適合使用於包含比較器51之ADC50A以或AD轉換部50。本實施形態亦與上述第1實施形態同樣地，子電容C11、C12、C21、C22係如圖24、圖25A及圖25B所示，使用4層配線層M1~M4而形成於未圖示之半導體基板上。又，子電容C11、C12與子電容C21、C22遍及2行配置，子電容C11、C12彼此及子電容C12、C22彼此以蜿蜒之方式(以鋸齒狀)配置。

惟於本實施形態中，並非於平面方向而是積層方向上(僅於積層方向上)，將子電容C11、C12彼此及子電容C21、C22彼此以蜿蜒之方式(以鋸齒狀)配置。子電容C11、C12之各位置與子電容C21、C22之各位置係在鄰接之2層之間反轉。

具體而言，子電容C11、C12、C21、C22之各者被分割為上下2個子電容，且經上下分割之子電容彼此亦並聯連接。亦即，子電容C11包含相互並聯連接之子電容C11a、C11b。同樣地，子電容C12包含相互並聯連接之子電容C12a、C12b，子電容C21包含相互並聯連接之子電容C21a、C21b，子電容C22包含相互並聯連接之子電容C22a、C22b。

子電容C11a、C12a、C21a、C22a之各者配置於配線層M1、M2。子電容C11b、C12b、C21b、C22b之各者配置於配線層M3、M4。於此種積層構造中，構成子電容C11之子電容C11a、C11b彼此配置於經上下位移之位置(在平面方向為配置於經反轉之位置)。同樣地，構成子電容C12、C21、C22之子電容C12a、C12b彼此、子電容C21a、C21b彼此、子電容C22a、C22a彼此分別配置於經上下位移之位置。

例如，子電容C11a、C12a之各者係包含配置於配線層M1之導電層521a、522a及配置於配線層M2之導電層521b、522b而構成。配置於配線層M1之導電層521a與配置於正上方之配線層M2之導電層521b正對，且相互經通孔Ha而層間連接。同樣地，配置於配線層M1之導電層522a與配置於正上方之配線層M2之導電層522b正對，且相互經通孔Ha而層間連接。再者，於圖24之配線層M1、M2中，以虛線包圍構成子電容C11a、C12a之各部分。

子電容C11b、C12b之各者係包含配置於配線層M3之導電層521c、522c及配置於配線層M4之521d、522d而構成。配置於配線層M3之導電層521c與配置於正上方之配線層M4之導電層521d正對，且相互經通孔Hc而層間連接。同樣地，配置於配線層M3之導電層522c與配置於正上方之配線層M4之導電層522d正對，且相互經通孔Hc而層間連接。再者，於圖24之配線層M3、M4中，以虛線包圍構成子電容C11b、C12b之各部分。

另一方面，子電容C21a、C22a之各者係以包含配置於配線層M1之導電層523a、524a與配置於配線層M2之導電層523b、524b而構成。配置於配件層M1之導電層523a與配置於正上方之配線層M2之導電層523b正對，且相互經通孔Ha而層間連接。同樣地，配置於配線層M1之導電層524a與配置於正上方之配線層M2之導電層524b正對，且相互經通孔Ha而層間連接。再者，於圖24之配線層M1、M2中，以一點鏈線表示構成子電容C21a、C22a之各部分。

子電容C21b、C22b之各者係包含配置於配線層M3之導電層523c、524c及配置於配線層M4之523d、524d而構成。配置於配線層M3之導電層523c與配置於正上方之配線層M4之導電層523d正對，且相互經通孔Hc而層間連接。配置於配線層M3之導電層524c與配置於正上方之配線層M4之導電層524d正對，且相互經通孔Hc而層間連接。再者，於圖24之配線層M3、M4中，以一點鏈線包圍構成子電容C21b、C22b之各部分。

根據此種構成，於配線層M2與配線層M3之間，成為子電容C11a、C12a、C21a、C22a之各位置與子電容C11b、C12b、C21b、C22b之各位置經反轉之佈局。因此，為進行配線層M2、M3之層間連接，將導電層521b、522b、523b、524b之各一部分與導電層521c、522c、523c、524c之各一部分延設。

將構成子電容C11a之導電層522b之一部分延設，於該延設之部分形成通孔H14。經通孔H14將導電層522b與導電層522c電性連接。將構成子電容C12a之導電層522b之一部分延設，於該延設之部分形成通孔H15、H16。經通孔H15、H16將導電層522b與導電層522c電性連接。

將構成子電容C21a之導電層524b之一部分延設，於該延設之部分形成通孔H24、H25。經通孔H24、H25將導電層524b與導電層524c電性連接。將構成子電容C22a之導電層524b之一部分延設，於該延設之部分形成通孔H26。經通孔H26將導電層524b與導電層524c電性連接。

於配線層M2、M3中，作為圖23所示之端部a1、a2、b1、b2，將導電層522b、524b、522c、524c之各一部分延設。具體而言，將構成子電容C11a之導電層522b之一部分延設，將該延設之部分設為端部a1。構成子電容C12b之導電層522c之一部分延設，將該延設之部分設為端部a2。將構成子電容C21b之導電層524c之一部分延設，將該延設之部分設為端部b1。將構成子電容C22a之導電層524b之一部分延設，將該延設之部分設為端部b2。

如此，可使用4層配線層M1~M4，將子電容C11~C14彼此及子電容C21~C24彼此並聯連接，且於平面方向及積層方向兩方向上以鋸齒狀蜿蜒之佈局形成。又，藉由於積層方向上使子電容之配置蜿蜒，可如圖25A及圖25B所示，減少取樣電容C2、C3間之對向面積，可減輕串擾量。

<第4實施形態>

圖26係表示本發明之第4實施形態之取樣電容之佈局之概略者。圖27係示意性地表示圖26之IH-IH之箭頭剖面構成者。圖28係表示第4構成例之取樣電容C1、C2之配線層(M1)~配線層(M4)之各層之配線佈局之俯視示意圖。

除上述第1~第3實施形態中所說明之取樣電容C1、C2之佈局外，亦可進而於鄰接之ADC50A彼此之間配置有靜電屏蔽層(靜電屏蔽層530)。靜電屏蔽層530係沿取樣電容C1、C2之排列之延伸方向隔著取樣電容C1、C2而設。該靜電屏蔽層530係與取樣電容C1、C2同樣地，可使用配線層M1~M4形成。

例如，如圖27及圖28所示，於配線層M1~M4之各層形成靜電屏蔽層530a~530d，該等靜電屏蔽層530a~530d藉由通孔H3而層間連接。再者。圖28中，作為一例，圖示有上述第1構成例之取樣電容C1、C2之佈局。較理想為，該靜電屏蔽層530之電位固定。例如，如圖29所示，較理想為，於半導體基板540上，隔著接觸部531而設置靜電屏蔽層530a~530d。於半導體基板540之正面，形成STI(Shallow Trench Isolation：淺溝隔離)層540a，且於該STI層540a之開口部，形成有p型擴散層540b。藉由將該p型擴散層540b與靜電屏蔽層530a經由接觸部531電性連接，可將靜電屏蔽層530固定於與基板電位相同之電位。靜電屏蔽層530a~530d之各者之間係經通孔H3而電性連接。

通孔H3例如於配線層M1~M3之各者中，例如沿靜電屏蔽層530a~530c之延伸方向配置有複數個。通孔H3彼此之間隔越窄則屏蔽效果越大。於圖30A~圖30C中舉出通孔H3之佈局之一例。如圖30A所示，複數個通孔H3可沿靜電屏蔽層530a~530c之延伸方向配置成1行，亦可如圖30B所示，複數個通孔H3遍及複數行(此處為2行)交錯地(以填埋通孔H3之間隙之方式)配置。又，亦可為如圖30C所示般，沿靜電屏蔽層530a~530d之延伸方向伸長之(沿延伸方向具有長邊)矩形狀。

如本實施形態般，亦可隔著取樣電容C1、C2而配置靜電屏蔽層530。藉此，可抑制鄰接之ADC50A間之寄生電容之產生。是以，可獲得與上述第1實施形態同等之效果。

<第4實施形態之變化例>

圖31係表示上述第4實施形態之變化例之靜電屏蔽層530之構成者。於上述第4實施形態中，已針對將靜電屏蔽層530以於ADC50A間夾隔取樣電容C1、C2之方式配置之構成進行說明，但亦可進而以被覆取樣電容C1、C2之上方之方式形成。

例如，可於半導體基板540上使用配線層M1~M4而積層靜電屏蔽層530a~530d，並進而使用其上之配線層M5而形成靜電屏蔽層530e。藉此，不僅取樣電容C1、C2之側壁被屏蔽，且上部亦被屏蔽，寄生電容抑制效果進一步提高。

又，於亦於取樣電容C1、C2之上方亦配置靜電屏蔽層、且配線層M5中因設計規則而存在配線密度之限制之情形時，亦可如圖32所示般，使用配線層M5之更上層之配線層M6。可採取如將配線層M5開口，並藉由配線層M6之靜電屏蔽層530f封閉該開口之構造。

以下，對上述第1~第4實施形態中所說明之取樣電容之其他變化例進行說明。

<變化例1>

圖33係表示變化例1之取樣電容C1、C2之電路構成之一例者。如圖所示，取樣電容C1、C2係分別由複數個子電容C11~C14、C21~C24構成。子電容C11~C14彼此、子電容C21~C24彼此相互並聯連接。

<變化例2-1>

上述實施形態等已對使用形成於半導體基板上之2層以上之配線層形成取樣電容C1、C2之情形進行說明，但取樣電容C1、C2亦可為例如使用圖34所示之MOSFET之各層之MOS(Metal-Oxide-Semiconductor：金氧半導體)型之電容元件。MOSFET中，例如於在正面形成有STI層121與n型擴散層122之p型基板120上，隔著閘極絕緣膜123而形成有n型P-Si閘極電極124。被覆該n型P-Si閘極電極124而形成層間絕緣膜127，於層間絕緣膜127上，配置有下部電極126。於該層間絕緣膜127，設置有接觸層125，經該接觸層125，將下部電極126與n型擴散層122電性連接。於此種構成中，可使用下部電極126等之導電層形成電容元件。

又，亦可為例如圖35所示之MIM(Metal-Insulator-Metal：金屬-絕緣體-金屬)型之電容元件。例如，於p型基板130上，依序形成有STI層131、層間絕緣膜132、下部電極133、介電質膜134及配線層135。於配線層135上，介隔接觸部136配置有上部電極137。於此種構成中，亦可使用下部電極133、配線層135及上部電極137等之導電層形成電容元件。

於上述實施形態等中所說明之固體攝像裝置1可應用於各種圖像輸入裝置。又，本發明之類比數位轉換器亦可應用於未使用固體攝像裝置之各種電子機器之驅動電路。以下示出其一例。

<應用例1>

圖36係表示數位相機(數位靜態相機、數位攝影機)300A之構成之方塊圖。數位相機300A具備具有二維配置之像素之像素感測器部301、ADC群302、及信號處理電路303。於ADC群302中，配置具有上述實施形態等中之取樣電容C1、C2之ADC50A。又，於像素排列為二維之情形時，除數位相機之外，亦可應用於XY掃描儀。

<應用例2>

圖37係表示條碼讀取裝置300B之構成之方塊圖。條碼讀取裝置300B具備具有一維配置之像素之像素感測部305、ADC群306、信號處理電路307、及對條碼304照射光之照明LED308。於ADC群306中，配置具有上述實施形態等之取樣電容C1、C2之ADC50A。

<應用例3>

圖38係表示顯示裝置300C之構成之方塊圖。顯示裝置300C例如為電漿顯示器，具備對R、G、B之每個影像信號設置之ADC群309、檢測電路310、信號處理電路311、驅動電路312、顯示面板313、控制脈衝電源314、及驅動電源315。於ADC群309中，配置具有上述實施形態等中之取樣電容C1、C2之ADC50A。再者，不僅限於電漿顯示器，亦可應用於其他顯示器，例如CRT顯示器、液晶顯示器及有機EL顯示器等。

<應用例4>

圖39係表示投影機300D之構成之方塊圖。投影機300D具備進行影像資料之處理之CPU316、包含ADC之影像信號處理電路317、及投影裝置318。於影像信號處理電路317中，配置具有上述實施形態等之取樣電容C1、C2之ADC50A。

<應用例5>

圖40係表示測量機器300E之構成之方塊圖。測量機器300E具備可輸入類比信號與參考信號之比較器群319、及編碼器320。於比較器群319之差動輸入端，配置上述實施形態等之取樣電容C1、C2。如此，對於一般之並聯型ADC之比較器，亦可應用本發明。作為此種構成之電子機器，除其他測量機器以外，還可舉出音頻機器等。

<應用例6>

圖41係表示X射線檢測器300G之構成之方塊圖。X射線檢測器300G具備光感測器321、放大器322、ADC323、信號處理裝置324、及顯示裝置325。於ADC323中，配置具有上述實施形態等之取樣電容C1、C2之ADC50A。

以上，雖已舉出實施形態、變化例及應用例，但本發明之內容並非限定該等實施形態等，而可進行各種變化。例如，上述實施形態等已例示將取樣電容C1、C2分割為4個，且將該等4個子電容並聯連接之構成，但子電容之個數(分割數)並非限定於4個，而亦可為2個、3個或5個以上。

又，上述實施形態等已舉例說明取樣電容C1、C2連接於類比數位轉換器之比較器而使用之情形，但上述取樣電容C1、C2亦可應用於除類比數位轉換器以外之差動電路。將差動電路之一例示於圖42及圖43。該等例係關於使用差動放大器(運算放大器(operational amplifier))之放大電路者，藉由使複數個差動放大器並聯連接而形成1個差動放大器。根據此種構成，可使差動放大器之最大輸出電流值增加，或可使差動放大器低雜訊化。

於圖42之例中，並聯連接4個包含電阻元件550A~550C、電容元件C1a~C1d(取樣電容C1)、未圖示之MOSFET(場效電晶體)及差動放大器(運算放大器551)之交流放大器。該構成中，於連接於各個運算放大器551之輸入端子側之電容元件C1a~C1d中，因電容元件C1b、C1c間之耦合而引起寄生電容增大，導致該交流放大器之增益之頻率特性劣化。

於圖43之例中，並聯連接4個包含電阻元件550A~550C、電容元件C1a~C1d(取樣電容C1)、電容元件C2a~C2d(取樣電容C2)、未圖示之MOSFET(場效電晶體)及運算放大器551之交流放大器。該構成中，因電容元件C2a、C1b間、電容元件C2c、C1d間之耦合而引起寄生電容增大，導致該交流放大器之增益之頻率特性劣化。

然而，即便於上述例中，仍可藉由以與上述取樣電容C1、C2相同之佈局設計電容元件C1a~C1d、C2a~C2d，抑制增益之頻率特性之劣化，兼而實現輸出電流值之增加與低雜訊化。

又，於上述實施形態等中所說明之效果係一例，亦可為其他效果，亦可進而包含其他效果。

再者，本發明亦可為如下之構成。

(1)

一種類比數位轉換器，其包含：具有一對差動輸入端之比較器；及設置於各差動輸入端之第1及第2之電容元件；上述第1電容元件包含相互並聯連接之複數個第1子電容元件；上述第2電容元件包含相互並聯連接之複數個第2子電容元件；且上述複數個第1及第2之子電容元件遍及複數行且混存配置於各行內。

(2)

如上述(1)之類比數位轉轉器，其中上述複數個第1及第2之子電容元件係分別遍及2行而交錯地配置。

(3)

如上述(1)或(2)之類比數位轉換器，其中上述複數個第1子電容元件與上述複數個第2子電容元件具有互相鏡像反轉之佈局。

(4)

如上述(1)至(3)中任一項之類比數位轉換器，其中上述第1及第2之子電容元件係各自遍及2層以上形成且層間連接，且具有相互對向配置之第1及第2之導電層。

(5)

如上述(4)之類比數位轉換器，其中連接上述第1子電容元件彼此之第1配線層與連接上述第2子電容元件彼此之第2配線層係配置於相互不同之選擇性之層。

(6)

如上述(5)之類比數位轉換器，其中於具有上述第1配線層之層中，構成各第1子電容元件之第1及第2導電層與上述第1配線層一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀；且於具有上述第2配線層之層中，構成各第2子電容元件之第1及第 2導電層與上述第2配線層一體地形成，且具有俯視下以矩形波狀蜿蜒之形狀。

(7)

如上述(2)至(6)中任一項之類比數位轉換器，其中上述複數個第1子電容元件彼此與上述複數個第2子電容元件彼此係俯視下以鋸齒狀排列配置。

(8)

如上述(2)至(6)中任一項之類比數位轉換器，其中上述複數個第1子電容元件彼此與上述複數個第2子電容元件彼此係於積層方向上以鋸齒狀排列配置。

(9)

如上述(8)之類比數位轉換器，其中上述第1及第2之子電容元件係各自遍及2層以上形成且層間連接，且具有相互對向配置之第1及第2之導電層；上述第1子電容元件之位置與上述第2子電容元件之位置於鄰接之2層之間反轉；且上述第1及第2之導電層之一者延設，於該延設之部分，設置有層間連接用之貫通孔。

(10)

如上述(9)之類比數位轉換器，其中於上述鄰接之2層之一者之層中，上述複數個第1子電容元件一體地形成，具有俯視下以矩形波狀蜿蜒之形狀，且該蜿蜒之形狀之一部分延設，具有上述貫通孔；且於上述鄰接之2層之另一者之層中，上述複數個第2子電容元件一體地形成，具有俯視下以矩形波狀蜿蜒之形狀，且該蜿蜒之形狀之一部分延設，並具有上述貫通孔。

(11)

如上述(9)之類比數位轉換器，其中於上述鄰接之2層中：上述第1子電容元件之上述第1及第2導電層中之一者之部分延設，於延設之部分，具有上述貫通孔；且上述第2子電容元件之上述第1及第2之導電層中之一者之一部分延設，於延設之部分，具有上述貫通孔。

(12)

如上述(1)至(11)中任一項之類比數位轉換器，其進而包含：靜電屏蔽層，其係隔著上述第1及第2之子電容元件而設。

(13)

如上述(12)之類比數位轉換器，其中上述靜電屏蔽層係藉由沿上述複數個第1及第2之子電容元件之排列延伸，且經由貫通孔層間連接而遍及2層以上形成。

(14)

如上述(13)之類比數位轉換器，其中上述貫通孔係沿上述靜電屏蔽層之延伸方向配置有複數個。

(15)

如上述(14)之類比數位轉換器，其中上述貫通孔係遍及沿著上述延伸方向之2行而交錯地配置。

(16)

如上述(13)之類比數位轉換器，其中上述貫通孔係沿上述延伸方向而設置於具有長邊之矩形狀之區域。

(17)

如上述(12)至(16)中任一項之類比數位轉換器，其中上述靜電屏蔽層係進而被覆上述複數個第1及第2之子電容元件之上方而形成。

(18)

如上述(12)至(17)中任一項之類比數位轉換器，其中上述第1及第2之電容元件係MOS(Metal-Oxide-Semiconductor：金氧半導體)型或MIM(Metal-Insulator-Metal：金屬-絕緣體-金屬)型之電容元件。

(19)

一種固體攝像裝置，其包含類比數位轉換器；上述類比數位轉換器包含：具有一對差動輸入端之比較器；及第1及第2之電容元件，其等設置於各差動輸入端；上述第1電容元件包含相互並聯連接之複數個第1子電容元件；上述第2電容元件包含相互並聯連接之複數個第2子電容元件；且上述複數個第1及第2之子電容元件係遍及複數行且混存配置於各行內。

(20)

一種電子機器，其包含類比數位轉換器；上述類比數位轉換器包含：具有一對差動輸入端之比較器；及第1及第2之電容元件，其等設置於各差動輸入端；上述第1電容元件包含相互並聯連接之複數個第1子電容元件；上述第2電容元件包含相互並聯連接之複數個第2子電容元件；且上述複數個第1及第2子電容元件係遍及複數行且混存配置於各行內。

[相關申請案]

本申請案係以於2015年3月4日向日本專利局提出申請之日本專利申請案第2015-042633號為基礎並主張其優先權者，該申請案之全部內容以引用的方式併入本說明書中。

若為本領域技術人員，當得根據設計上之要件及其他要因而想出各種修正、組合、次組合及變更，但吾人應瞭解，該等皆含於附加之申請專利範圍或其之均等物之範圍內者。