TWI798805B - 半導體封裝載板及其製造方法 - Google Patents
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Abstract
本發明揭露一種半導體封裝載板及其製法包括至少一導電柱層以及至少一圖案化線路層。導電柱層包括複數導電柱，以及包覆導電柱之一第一絕緣材。導電柱具有一第一端面及一第二端面，而第一絕緣材具有一第一表面及一第二表面。導電柱之第一端面係露出於第一絕緣材之第一表面並且齊平，而導電柱之第二端面係露出於第一絕緣材之第二表面。圖案化線路層係包括一圖案化線路布局與包覆圖案化線路布局之一第二絕緣材。圖案化線路布局係立設於導電柱之第一端面與第一絕緣材之第一表面上。圖案化線路布局與導電柱搭接處之線寬等於或小於導電柱之柱寬。
Description
本發明係關於一種半導體封裝載板及其製造方法，特別關於一種可增加線路密度的半導體封裝載板及其製造方法。
請同時參照圖1A、圖1B及圖1C所示，其中圖1B為圖1A中沿AA’線之剖面圖，圖1C為圖1A中沿BB’線之剖面圖。習知的一種半導體封裝載板10包括一基板11、一導電通孔12、一連接墊13以及一導電線路14。導電通孔12以及連接墊13係於基板11上以鑽孔設備鑽出通孔後，再搭配乾膜光阻以及電鍍技術而形成。導電線路14則係以連接墊13為對位基準，搭配乾膜光阻以及電鍍技術而形成。
上述習知的半導體封裝載板10可能包括下述缺陷，例如在形成導電通孔12以及連接墊13的過程，正常狀況將如圖中之導電通孔12a以及連接墊13a，惟若乾膜光阻對位偏移時，可能導致如導電通孔12b以及連接墊13b情形，造成通孔的邊緣瑕疵15。另外，為了避免導電線路14與連接墊13錯位而無法導通，因此連接墊13的尺寸以及導電線路14的線寬必須大於導電通孔12的孔徑，以確保能夠覆蓋完整的導電通孔12。
一般而言，導電通孔12的孔徑大約為50微米(μm)，連接墊13的直徑約為100μm，而相鄰的連接墊13之間必須間隔25μm以避免電性短路。據此可以得知，相鄰的導電通孔12a、12b之間的距離約為75μm。線路的布局也將受到這個間距的限制，而無法再增加線路密度。
另外，基板上的通孔除了通過上述的鑽孔設備之外，還可透過雷射鑽孔而形成。如圖2所示，倘若連接墊13’的尺
寸不夠大時，與前述相同，可能會導致導電通孔12’的邊緣瑕疵15’。
因應上述習知技術存在的問題，提供一種半導體封裝載板及其製造方法，除可避免擔心錯位而導致電鍍失誤之外，還可縮小連接墊間之距離，以實現增加線路密集度，實屬當前重要課題之一。
有鑑於上述，本發明之一目的是提供一種半導體封裝載板及其製造方法，其可縮小金屬線路之間的距離，進而增加線路密度。
為達上述目的，本發明提供一種半導體封裝載板，其包括至少一導電柱層以及至少一圖案化線路層。導電柱層係包括複數呈柱體狀之導電柱，以及包覆導電柱之一第一絕緣材。其中導電柱具有一第一端面及一第二端面以作為電性連接墊，而第一絕緣材具有一第一表面及一第二表面。導電柱之第一端面係露出於第一絕緣材之第一表面並且與之齊平，而導電柱之第二端面係露出於第一絕緣材之第二表面。圖案化線路層係包括一圖案化線路布局與包覆圖案化線路布局之一第二絕緣材，其中圖案化線路布局係立設於導電柱之第一端面與第一絕緣材之第一表面上。其中圖案化線路布局與導電柱搭接處之線寬等於或小於導電柱之柱寬，而圖案化線路布局之部分表面係露出於第二絕緣材之表面。
於一實施例中，其中導電柱層之各導電柱間之最小距離介於25微米至50微米。
於一實施例中，圖案化線路層之圖案化線路布局係包括複數可供電子元件接置之導電凸塊。其中電子元件包括主動元件或被動元件，而導電凸塊包括金屬凸塊或焊錫凸塊。
於一實施例中，導電柱層之導電柱之第二端面係可接置一導電元件以結合至一電路板，且導電元件係包含一焊錫球。
於一實施例中，第一絕緣材係包括感光型介電材、非感光型介電材、有機介電材、ABF、有玻纖或無玻纖之預浸材、鑄模化合物、環氧模壓樹脂、或底層塗料。
於一實施例中，第二絕緣材包含感光型介電材、非感光型介電材、有機介電材、ABF、有玻纖或無玻纖之預浸材、鑄模化合物、環氧模壓樹脂、底層塗料、防焊材、或感光型油墨。
為達上述目的，本發明提供一種半導體封裝載板的製造方法，其包括下列步驟。步驟一係於一暫時性基板上以圖案化曝光顯影電鍍形成複數具有第一端面與第二端面之導電柱，其中第一端面與第二端面係作為電性連接墊。步驟二係於暫時性基板上形成一具有第一表面與第二表面之第一絕緣材，以包覆導電柱，其中導電柱之第一端面露出於第一絕緣材之第一表面並且齊平。步驟三係於導電柱之第一端面與第一絕緣材之第一表面上，以圖案化曝光顯影電鍍形成一圖案化線路布局，其中圖案化線路布局與導電柱之第一端面之搭接處之線寬等於或小於導電柱之柱寬。步驟四係於第一絕緣材之第一表面上形成一第二絕緣材，以包覆圖案化線路布局，且圖案化線路布局之部分表面係露出於第二絕緣材之表面。步驟五係移除暫時性基板，以令導電柱之第二端面露出於第一絕緣材之第二表面。
承上所述，本發明揭露之一種半導體封裝載板及其製造方法，可大幅的縮小線距，其係因為在導電柱與金屬線路層之間不需要習知的連接墊作為橋接，據此將可以增加線路密度。
另外，在製程方面，因為少了連接墊的製程步驟，也能夠使得製程更為簡單，而可有效增加製造良率與降低成本。
11:基板
12,12’,12a,12b:導電通孔
13,13’,13a,13b:連接墊
14:導電線路
15,15’:邊緣瑕疵
10,20:半導體封裝載板
21:導電柱層
211a,211b,211c,311a,311b,411a,411b:導電柱
2111a,2111b,2111c,3111a,3111b,4111a,4111b:第一端面
2112a,2112b,2112c,3112a,3112b,4112a,4112b:第二端面
212,412:第一絕緣材
2121,3121,4121:第一表面
2122,3122,4122:第二表面
22:圖案化線路層
221,321,421:圖案化線路布局
222,422:第二絕緣材
2211,2221,4211:表面
312:第一感光型介電材
313a,313b,481a,481b:直形穿孔
322:第二感光型介電材
323a,323b,482a,482b:凹孔
324,424:導電處理層
39,49:暫時性基板
391,491:金屬表面
481:第一感光型乾膜
482:第二感光型乾膜
51,61:電子元件
52,62:模封層
S01~S05,S11~S18,S21~S32:步驟
〔圖1A〕係顯示一種習知的半導體封裝載板的俯視示意圖。
〔圖1B〕係顯示沿圖1A之AA’線的剖面示意圖。
〔圖1C〕係顯示沿圖1A之BB’線的剖面示意圖。
〔圖2〕係顯示另一種習知的半導體封裝載板的剖面示意圖。
〔圖3A〕係顯示依據本發明較佳實施例之一種半導體封裝載板之一上視示意圖。
〔圖3B〕係顯示圖3A中沿CC’線之一剖面圖。
〔圖3C〕係顯示圖3A中沿DD’線之一剖面圖。
〔圖4〕係顯示依據本發明較佳實施例之一種半導體封裝載板的製造方法之一流程圖。
〔圖5A〕至〔圖5I〕係顯示半導體封裝載板對應於第一種製造方法之各步驟的對應及封裝示意圖。
〔圖6A〕至〔圖6M〕係顯示半導體封裝載板對應於第二種製造方法之各步驟的對應及封裝示意圖。
為了使所屬技術領域中具有通常知識者能瞭解本發明的內容，並可據以實現本發明的內容，茲配合適當實施例及圖式說明如下。
請同時參照圖3A、圖3B及圖3C，其中圖3B係沿圖3A中之CC’線之一剖視圖，而圖3C係沿圖3A中之DD’線之一剖視圖。如圖3A及圖3B所示，本發明較佳實施例之一種半導體封裝載板20包括一導電柱層21以及一圖案化線路層22。
導電柱層21包括複數導電柱211a、211b、211c以及第一絕緣材212。導電柱211a、211b、211c分別係呈柱體狀，並且分別具有一第一端面2111a、2111b、2111c以及一第二端面2112a、2112b、2112c。其中至少部分的導電柱的第一端面及/或第二端面係可作為電性連接墊。
第一絕緣材212係包覆該些導電柱211a、211b、211c，並且第一絕緣材212具有一第一表面2121及一第二表面2122。其中導電柱211a、211b、211c之第一端面2111a、2111b、2111c係分別露出於第一絕緣材212之第一表面2121，並且第一端面2111a、2111b、2111c係與第一表面2121齊平。另外，導電柱211a、211b、211c之第二端面2112a、2112b、21112c係分別露出於第一絕緣材212之第二表面2122。
另外，第一絕緣材212之材料係包括感光型介電材、非感光型介電材、有機介電材、ABF、有玻纖或無玻纖之預浸材、鑄模化合物、環氧模壓樹脂或底層塗料，但不以此為限。
在本實施例中，露出於第一絕緣材212之第二表面2122之導電柱211a、211b、211c之第二端面2112a、2112b、21112c係可作為電性連接墊，而用以與其他電子元件或電路板電性連接，故第二端面2112a、2112b、2112c係可與第二表面2122齊平，當然亦可內縮於第一絕緣材212之第二表面2122。再進一步說明，導電柱211a、211b、211c之第二端面2112a、2112b、2112c係可分別接置一導電元件，而再電性連接至電路板或電子元件(圖未顯示)。其中導電元件例如係為焊錫球。
圖案化線路層22係包括一圖案化線路布局221及一第二絕緣材222。圖案化線路布局221係立設(如圖3C所示)於導電柱211a、211b、211c之第一端面2111a、2111b、2111c與第一絕緣材212之第一表面2121上。第二絕緣材222係包覆圖案化線路布局221，並且圖案化線路布局221之部分表面2211係露出於第二絕緣材222之一表面2221(如圖3B所示)。
圖案化線路布局221還可包括複數導電凸塊，其可包括但不限於金屬凸塊或焊錫凸塊。導電凸塊係可用以電性連接於電子元件，而電子元件則包括但不限於主動元件或被動元件。
圖案化線路布局221與導電柱211a、211b、211c之第一端面2111a、2111b、2111c之搭接處之線寬等於或小於導電柱211a、211b、211c之柱寬。詳言之，例如導電柱211a之柱寬為50μm，則圖案化線路布局221之線寬最大亦可為50μm，而本實施例之圖案化線路布局221之線寬係以25μm為例。另外值得一提的是，因為不需要額外的電性連接墊，因此導電柱211a、211b間之最小距離係可介於25微米至50微米，而使得半導體封裝載板20除了細線寬之外，還具有細間距之優點，可以提升整體的線路密度，以因應日趨大型化的積體電路布局。
再者，導電柱211a、211b、211c以及圖案化線路布局221之材料例如但不限於係為銅、銅合金或其他適合電鍍製程之金屬及其合金。
接著，請參照圖4所示，以說明本發明較佳實施例之
半導體封裝載板的製造方法。
步驟S01，係於一暫時性基板上以圖案化曝光顯影電鍍形成複數具有第一端面與第二端面之導電柱。其中，導電柱之第一端面與第二端面係作為電性連接墊。
步驟S02，係於暫時性基板上形成一第一絕緣材，以包覆導電柱。其中第一絕緣材具有第一表面與第二表面，而導電柱之第一端面係露出於第一絕緣材之第一表面，並且導電柱之第一端面係齊平於第一絕緣材之第一表面。
步驟S03，係於導電柱之第一端面與第一絕緣材之第一表面上，以圖案化曝光顯影電鍍形成一圖案化線路布局。其中圖案化線路布局與導電柱之第一端面之搭接處之線寬等於或小於導電柱之柱寬。
步驟S04，係於第一絕緣材之第一表面上形成一第二絕緣材，以包覆圖案化線路布局。圖案化線路布局之部分表面係露出於第二絕緣材之表面。
步驟S05，係移除暫時性基板，以令導電柱之第二端面露出於第一絕緣材之第二表面，以形成本發明之半導體封裝載板。
以下係以前述的半導體封裝載板為基礎列舉兩個實施例，以進一步說明半導體封裝載板的製造方法。圖5A至圖5I係對應於第一實施例之半導體封裝載板的製造方法及封裝之示意圖，其包括步驟S11至步驟S18。
如圖5A所示，步驟S11係於一暫時性基板39上形成一第一感光型介電材312。其中暫時性基板39具有一金屬表面391。值得一提的是，暫時性基板39係可為金屬基板，亦可為表面形成有金屬包覆層之基板。
如圖5B所示，步驟S12係以曝光顯影的方式於第一感光型介電材312形成複數直形穿孔313a、313b。
如圖5C所示，步驟S13係以電鍍的方式於直形穿孔313a、313b內形成導電柱311a、311b。
在本實施例中，導電柱311a、311b分別具有一第一端面3111a、3111b及一第二端面3112a、3112b，其中第一端面3111a、3111b係露出於第一感光型介電材312之一第一表面3121並且齊平(可藉由整平作業完成)。另外值得一提的是，第一感光型介電材312即可對比於前述實施例所述的第一絕緣材212。
如圖5D所示，步驟S14係於第一感光型介電材312上，形成一第二感光型介電材322。具體來說，第二感光型介電材322係形成於第一感光型介電材312之第一表面3121以及導電柱311a、311b之第一端面3111a、3111b上。
如圖5E所示，步驟S15係以曝光顯影的方式於第二感光型介電材322形成複數凹孔323a、323b。
如圖5F所示，步驟S16係於凹孔323a、323b內形成一導電處理層324。
如圖5G所示，步驟S17係於凹孔323a、323b內之導電處理層324上電鍍形成一圖案化線路布局321。在本實施例中，圖案化線路布局321係形成於導電柱311a、311b之第一端面3111a、3111b與第一感光型介電材312之第一表面3121上。其中，圖案化線路布局321與導電柱311a、311b之第一端面3111a、3111b之搭接處之線寬等於或小於導電柱311a、311b之柱寬。該圖案化線路布局321，更包括有複數可供與電子元件電性連接之導電凸塊或導電短柱。
如圖5H所示，步驟S18係移除暫時性基板39，以令導電柱311a、311b之第二端面3112a、3112b露出於第一感光型介電材312之第二表面3122。需注意者，金屬表面391係與暫時性基板39同時被移除。
在其他實施例中，在步驟S17之後還可再形成一感光型介電材或防焊材等於第二感光型介電材322以及圖案化線路布局321上，並露出圖案化線路布局321之部分表面。
如圖5I所示，係本發明之半導體封裝載板應用於封裝電子元件的示意圖，其中可知電子元件51係以覆晶方式接置在
圖案化線路布局321的導電凸塊或導電短柱上，並且再藉由一模封層52包覆該電子元件51及露出表面的圖案線路布局321。
接著，圖6A至圖6M係對應於第二實施例之半導體封裝載板的製造方法及封裝之示意圖，其包括步驟S21至步驟S32。
如圖6A所示，步驟S21係於一暫時性基板49上形成一第一感光型乾膜481。其中暫時性基板49具有一金屬表面491。值得一提的是，暫時性基板49係可為金屬基板，亦可為表面形成有金屬包覆層之基板。
如圖6B所示，步驟S22係以曝光顯影的方式於第一感光型乾膜481形成複數直形穿孔481a、481b。
如圖6C所示，步驟S23係以電鍍的方式於直形穿孔481a、481b內形成導電柱411a、411b。
如圖6D所示，步驟S24係以化學方式移除第一感光型乾膜481。
如圖6E所示，步驟S25係以蝕刻方式移除暫時性基板49上無導電柱411a、411b處之金屬表面491。
如圖6F所示，步驟S26係形成一第一絕緣材412於暫時性基板49上，以包覆導電柱411a、411b。
在本實施例中，導電柱411a、411b分別具有一第一端面4111a、4111b及一第二端面4112a、4112b，其中第一端面4111a、4111b係露出於第一絕緣材412之一第一表面4121並且與之齊平(可藉由整平作業完成)。
如圖6G所示，步驟S27係於第一絕緣材412上，形成一第二感光型乾膜482，並以曝光顯影的方式令第二感光型乾膜482形成複數凹孔482a、482b。
如圖6H所示，步驟S28係於凹孔482a、482b內形成一導電處理層424。
如圖6I所示，步驟S29係於凹孔482a、482b內之導電處理層424上電鍍形成一圖案化線路布局421。在本實施例中，圖案化線路布局421係形成於導電柱411a、411b之第一端面4111a、
4111b與第一絕緣材412之第一表面4121上。其中，圖案化線路布局421與導電柱411a、411b之第一端面4111a、4111b之搭接處之線寬等於或小於導電柱411a、411b之柱寬。該圖案化線路布局421，更包括有複數可供與電子元件電性連接之導電凸塊或導電短柱。
如圖6J所示，步驟S30係以化學方式移除第二感光型乾膜482。
如圖6K所示，步驟S31係形成一第二絕緣材422於第一絕緣材412上，以包覆圖案化線路布局421，並且令圖案化線路布局421之部分表面露出於第二絕緣材421之一表面4211。
如圖6L所示，步驟S32係移除暫時性基板49以及金屬表面491，以令導電柱411a、411b之第二端面4112a、4112b露出於第一絕緣材412之第二表面4122。
如圖6M所示，係本發明之半導體封裝載板應用於封裝電子元件的示意圖，其中可知電子元件61係以覆晶方式接置在圖案化線路布局421的導電凸塊或導電短柱上，並且再藉由一模封層62包覆該電子元件61及露出表面的圖案線路布局421。
值得一提的是，上述兩個實例中，分別述及以感光型介電材或感光型乾膜進行製作半導體封裝載板，然而在其他實施例中，絕緣材(感光型介電材)亦可通過鑄模技術而形成。另外，由於導電柱之端面係平整且齊平於絕緣材之表面，因此後續的製程係可透過將導電柱作為對位標靶而進行對位。
綜上所述，本發明之半導體封裝載板及其製造方法係利用層疊式的製造方法，通過電鍍的方式形成導電柱以及圖案化線路布局，而得以縮小導電柱之間的距離。並且，利用平整的金屬層(導電柱或圖案化線路布局)之表面作為對位標靶，而可直接在導電柱的端面上形成圖案化線路布局，進而可省略習知作為橋接用的的連接墊，因而還可大幅的縮小線距(例如由習知的75μm縮小至25μm)。據此，本發明之半導體封裝載板具有可以增加線路密度的有益功效。另外，在半導體封裝載板及其製造方法方面，因為少了連接墊的製程步驟，也能夠使得製程更為簡單，
而可有效增加產品良率及降低成本。
本發明符合發明專利之要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士，爰依本案發明精神所作之等效修飾或變化，皆應包含於以下之申請專利範圍內。
20:半導體封裝載板
21:導電柱層
211a,211b:導電柱
2111a,2111b:第一端面
2112a,2112b:第二端面
212:第一絕緣材
2121:第一表面
2122:第二表面
22:圖案化線路層
221:圖案化線路布局
222:第二絕緣材
2211,2221:表面
Claims (10)
- 一種半導體封裝載板，包含：至少一導電柱層，係包含複數呈柱體狀之導電柱，以及包覆該導電柱之一第一絕緣材，其中該導電柱具有一第一端面及一第二端面以作為電性連接墊，而該第一絕緣材具有一第一表面及一第二表面，且該導電柱之該第一端面露出於該第一絕緣材之該第一表面並且齊平，而該導電柱之該第二端面露出於該第一絕緣材之該第二表面；以及至少一圖案化線路層，係包含一圖案化線路布局與包覆該圖案化線路布局之一第二絕緣材，其中該圖案化線路布局係立設於該導電柱之該第一端面與該第一絕緣材之該第一表面上，且該圖案化線路布局與該導電柱搭接處之線寬等於或小於該導電柱之柱寬，而該圖案化線路布局之部分表面係露出於該第二絕緣材之一表面；其中，該圖案化線路層與該導電柱及該第一絕緣材接觸之表面係為同一平面。
- 如請求項1所述之半導體封裝載板，其中該導電柱層之各該導電柱間之最小距離介於25微米至50微米。
- 如請求項1所述之半導體封裝載板，其中該圖案化線路層之該圖案化線路布局，係包含複數可供電子元件接置之導電凸塊，其中該電子元件包含主動元件或被動元件。
- 如請求項1所述之半導體封裝載板，其中該導電柱層之該導電柱之該第二端面，係可接置一導電元件以結合至一電路板，且該導電元件係包含一焊錫球。
- 如請求項1所述之半導體封裝載板，其中該第一絕緣材包含感光型介電材、非感光型介電材、有機介電材、ABF、有玻纖或無玻纖之預浸材、鑄模化合物、環氧模壓樹脂、或底層塗料。
- 如請求項1所述之半導體封裝載板，其中該第二絕緣材包含感光型介電材、非感光型介電材、有機介電材、ABF、有 玻纖或無玻纖之預浸材、鑄模化合物、環氧模壓樹脂、底層塗料、防焊材、或感光型油墨。
- 一種半導體封裝載板的製造方法，包含下列步驟：於一暫時性基板上，以圖案化曝光顯影電鍍形成複數具有一第一端面與一第二端面之導電柱，其中該第一端面與該第二端面分別作為一電性連接墊；於該暫時性基板上形成一具有一第一表面與一第二表面之第一絕緣材，以包覆該導電柱，其中該導電柱之該第一端面露出於該第一絕緣材之該第一表面並且齊平；於該導電柱之該第一端面與該第一絕緣材之該第一表面上，以圖案化曝光顯影電鍍形成一圖案化線路布局，其中該圖案化線路布局與該導電柱之該第一端面之搭接處之線寬等於或小於該導電柱之柱寬；於該第一絕緣材之該第一表面上形成一第二絕緣材，以包覆該圖案化線路布局，且該圖案化線路布局之部分表面係露出於該第二絕緣材之一表面；以及移除該暫時性基板，以令該導電柱之該第二端面露出於該第一絕緣材之該第二表面。
- 如請求項7所述之半導體封裝載板的製造方法，其中各該導電柱間之最小距離介於25微米至50微米。
- 如請求項7所述之半導體封裝載板的製造方法，其中該圖案化線路布局，係包含複數可供電子元件接置之導電凸塊，其中該電子元件包含主動元件或被動元件，而該導電凸塊包含金屬凸塊或焊錫凸塊。
- 如請求項7所述之半導體封裝載板的製造方法，其中該導電柱之該第二端面，係可接置一導電元件以結合至一電路板，且該導電元件係包含一焊錫球。
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