[go: up one dir, main page]

TWI797555B - 含有垂直堆疊主動絕緣體上覆矽裝置的帶隙參考電路 - Google Patents

含有垂直堆疊主動絕緣體上覆矽裝置的帶隙參考電路 Download PDF

Info

Publication number
TWI797555B
TWI797555B TW110104858A TW110104858A TWI797555B TW I797555 B TWI797555 B TW I797555B TW 110104858 A TW110104858 A TW 110104858A TW 110104858 A TW110104858 A TW 110104858A TW I797555 B TWI797555 B TW I797555B
Authority
TW
Taiwan
Prior art keywords
fet
well region
bandgap reference
voltage
reference circuit
Prior art date
Application number
TW110104858A
Other languages
English (en)
Other versions
TW202201722A (zh
Inventor
唐 Ｒ 布萊克威爾
彼得 Ｐ 杭
凡 通泰
提摩西 Ｓ 米勒
Original Assignee
美商格芯（美國）集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商格芯（美國）集成電路科技有限公司 filed Critical 美商格芯（美國）集成電路科技有限公司
Publication of TW202201722A publication Critical patent/TW202201722A/zh
Application granted granted Critical
Publication of TWI797555B publication Critical patent/TWI797555B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H10D30/831—Vertical FETs having PN junction gate electrodes
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/025—Manufacture or treatment of resistors having potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H10P14/3442—
    • H10P14/3444—
    • H10W10/031—
    • H10W10/30—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10W10/014—
    • H10W10/17—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Electromagnetism (AREA)
  • Nonlinear Science (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microwave Amplifiers (AREA)

Abstract

本發明的多個具體實施例提供一種帶隙參考電路，其包括：第一和第二垂直堆疊結構，所述第一和第二垂直堆疊結構之每一者包括：一P型基材；一P井區，其位在該P型基材內；一N型阻障區，其位在該P型基材與該P井區之間，該P井區和該N型阻障區形成一PN接合；一場效電晶體（Field Effect Transistor，FET），其位在該P井區上方，藉由一掩埋式絕緣體層而與該P井區隔離，該P井區形成該FET的一背閘極；及一第一電壓源，其耦合至P井並施加一順向偏壓到一形成在該P井區與該N型阻障區之間PN接合處的二極體。

Description

含有垂直堆疊主動絕緣體上覆矽裝置的帶隙參考電路
本發明有關積體電路，且更具體是，有關一種含有垂直堆疊主動絕緣體上覆矽(Silicon-On-Insulator，SOI)裝置的帶隙參考電路。
在許多目前最佳技術的積體電路中，需要對供應電壓具低靈敏度、對可變製程及模型參數具低靈敏度、及對溫度具低靈敏度之精確電壓參考。矽的帶隙電壓與電源電壓無關，幾乎與溫度無關，且幾乎與製程無關。由於這些原因，現今使用的最精確電壓參考被設計為具有與帶隙電壓成比例的一輸出電壓。此一電壓參考稱為一「帶隙參考」。
許多習知帶隙參考電路在二極體連接的組態中利用雙極性電晶體。當使用絕緣體上互補式金屬(Complementary Metal-On-insulator，CMOS)裝置實施一帶隙參考電路時，在二極體連接組態中使用寄生垂直PNP(Vertically stacked PNP，VPNP)裝置實施雙極性電晶體。然而，相較於環繞CMOS裝置，VPNP裝置典型上非常大。
本發明的一第一態樣針對一種帶隙參考電路，其包括：第一和第二垂直堆疊結構，所述第一和第二垂直堆疊結構之每一者包括：一P型基材；一P井區，其位在該P型基材內；一N型阻障區，其位在該P型基材與該P井區之間， 該P井區和該N型阻障區形成一PN接合；一場效電晶體(FET)，其位在該P井區上方，其藉由一掩埋式絕緣體層與該P井區隔離，該P井區形成該FET的一背閘極；及一第一電壓源，其耦合至P井區並施加一順向偏壓到形成在P井區與N型阻障區之間PN接合處的二極體。
本發明的一第二態樣針對一種積體電路，其包括：一帶隙參考電路，用於產生一參考電流，該帶隙參考電路包括：第一和第二垂直堆疊結構，所述第一和第二垂直堆疊結構之每一者包括：一P型基材；一P井區，其位在該P型基材內；一N型阻障區，其位在該P型基材與該P井區之間，該P井區和該N型阻障區形成一PN接合；一場效電晶體(FET)，其位在該P井區上方，其藉由一掩埋式絕緣體層與該P井區隔離，該P井區形成該FET的一背閘極，其中該第一垂直堆疊結構中的該FET及該第二垂直堆疊結構中的該FET形成一電流鏡(Current mirror)；及一第一電壓源，其耦合至P井並施加一順向偏壓到形成在P井區與N型阻障區之間PN接合處的二極體，其中該第一電壓源同時偏壓該FET的背閘極。
本發明的一第三態樣針對一種具有垂直堆疊主動絕緣體上覆矽(SOI)裝置的帶隙參考電路，其包括：一P型基材；一P井區，其位在該P型基材內；一N型阻障區，其位在該P型基材與該P井區之間，該P井區和該N型阻障區形成一PN接合；一場效電晶體(FET)，其位在該P井區上方，其藉由一掩埋式絕緣體層與該P井區隔離，該P井區形成該FET的一背閘極；及一第一電壓源，其耦合至P井區並施加一順向偏壓到形成在P井區與N型阻障區之間PN接合處的二極體，其中第一電壓源同時偏壓該FET的背閘極。
從以下本發明的多個具體實施例更特殊描述將明白本發明的前述及其他特徵。
100:帶隙參考電路
102:場效電晶體
104:場效電晶體
106:運算放大器
108:雙極性電晶體(BJT)
110:雙極性電晶體(BJT)
200:半導體結構
202:基材
204:P井區
206:阻障區
208:掩埋式絕緣體層
210:場效電晶體(FET)
214:通道區
216:源極端子
218:汲極端子
220:閘極堆疊
222:閘極端子
224:溝槽隔離區
226:接點
228:接點
230:接點
300:等效電路
400:二極體電路
500:帶隙參考電路
600:帶隙參考電路
602A、602B:組合裝置
604A、604B:場效電晶體(FET)
606A、606B:寄生二極體
608:運算放大器
700、702:較大的矩形
a、b、c:節點
B:背閘極
D:汲極
D1、D2、D3:寄生二極體
G:閘極
R1、R2、R3:電阻
S:源極
V1、V2、V3:電壓
將參考以下附圖詳細描述本發明的多個具體實施例，其中相同編號表示類同元件， 圖1描述一習知帶隙參考電路。
圖2描述根據多個具體實施例之一具有垂直堆疊主動絕緣體上覆矽(SOI)裝置的半導體結構。
圖3為根據多個具體實施例之圖2所述半導體結構200的一等效電路。
圖4為根據多個具體實施例之圖2所示在二極體連接組態的半導體結構之等效電路。
圖5描述根據多個具體實施例之一帶隙參考電路。
圖6描述根據多個具體實施例之一帶隙參考電路。
圖7描述根據多個具體實施例之藉由一帶隙參考電路所提供面積縮減的一示例。
圖8描述根據多個具體實施例之一習知帶隙參考及一帶隙參考電路在不同溫度下的輸出電壓(測量和模擬)。
圖9描述根據多個具體實施例之一習知帶隙參考及一帶隙參考電路在不同供應電壓下的輸出電壓(測量和模擬)。
應注意，本發明的附圖不必然按比例繪製。多個附圖僅旨在描述本發明的典型態樣，因此不應視為限制本發明的範疇。在附圖中，相同編號表示附圖中的類似元件。
在下面描述中，參考構成其一部分的附圖，並且在附圖中藉由可實踐本教示的特定示例性具體實施例而顯示。對熟習該項技藝者詳細描述這些具體實施例實踐本教示，並應瞭解，在不悖離本教示範疇的情況下，可使用其他具體實施例並可以進行改變。因此，以下描述僅是示意說明。
本說明書描述據多個具體實施例之使用垂直堆疊主動絕緣體上覆矽(SOI)裝置實施一種帶隙參考電路。藉由堆疊主動SOI裝置(例如，在二 極體上的場效電晶體(FET))提供一種非常小型帶隙參考電路，以顯著縮減帶隙參考電路所需的面積。
圖1描述一習知絕緣體上互補式金屬(CMOS)帶隙參考電路200。帶隙參考電路200在二極體連接組態中包括場效電晶體102、104；一運算放大器106；電阻R1、R2、R3；及雙極性電晶體(BJTs)108、110(例如，寄生VPNP裝置)。
帶隙參考電路100用於產生一電壓參考(~1.2V)，其在一寬溫度範圍內保持穩定。運算放大器106確保節點「a」和「b」處的電壓處於相同電壓。在這兩BJT 108、120之間存有一電壓差，是由其裝置尺寸差(例如，在此例中為8：1)所造成。此電壓出現在跨電阻R1，稱為一「與絕對溫度成比例」(Proportional To Absolute Temperature，PTAT)電壓。典型上，為了在帶隙參考電路100的設計中獲得BJT 108、110之間的一尺寸差N，複製BJT 108並在設計中置放N次以建立BJT 110，從而導致BJT 108與BJT 110之間的尺寸比為1：N。
相對於PTAT電壓，跨BJT 108、110的電壓是一「與絕對溫度互補」(Complementary To Absolute Temperature，CTAT)電壓。使用電阻R2放大的CTAT電壓和PTAT電壓相加在一起，從而消除其溫度依賴性。在連接電阻R2和R3的節點處的合成輸出電壓VOUT在整個溫度範圍內保持近似恆定。
圖2描述根據多個具體實施例之一含有垂直堆疊主動絕緣體上覆矽(SOI)裝置的半導體結構200(結構200)。圖3描述一用於結構200的等效電路300。圖4描述在二極體連接組態中的一具有結構200的等效電路400。如本說明書更詳細呈現，結構200可包括在一帶隙參考電路中，以顯著減少功率需求和帶隙參考電路所需的面積(例如，在一積體電路(Integrated Circuit，IC)晶片/裝置上)。結構200包括在垂直下方的一PNP接合，並對齊一FET。PNP接合可如同一BJT工作，並可構造成如二極體工作。在此使用情境中，「垂直對齊」或「垂直對齊」是指FET垂直定位於兩PN接合上方，其整個形成PNP接合，並相對於跨FET的一源極-汲極電通路而至少部分水平重疊。
一PN接合是一裝置結構，其中P型和N型半導體區彼此接觸，從而形成一電位阻障。電位阻障的尺寸是由施加在P型與N型區之間的偏壓確定。一PN接合當在一裝置中形成時可如同二極體工作。二極體是一兩端子元件，在電接點的兩點之間的行為不同於導電或絕緣材料。具體地，二極體在一方向(即「順向」方向)上從一接點到另一接點提供高導電性，但在相反方向(即「逆向」方向)中幾乎不甚至不提供導電性。在PN接合的情況下，二極體的順向和逆向方向的定向可取決於偏壓的類型和大小，該偏壓施加到一或兩端子的材料成分上，這會影響電位阻障的尺寸。在兩半導體材料之間的一接合的情況下，電位阻障將沿著兩種半導體材料之間的介面形成。
結構200可從一基材202形成，其包括例如一或多個半導體材料，並且可植入P型摻雜物。結構200可亦包括在基材202內形成的一P井區204，例如，藉由垂直的離子植入，使得P井區204的一上表面對齊，並因此與基材202的一上表面共享。雖然P井區204可具有相同於基材202的摻雜類型，但P井區204可具有比基材202更高或更低的摻雜物濃度。至少部分基於其摻雜濃度、摻雜物材料等，P井區204因此可區別於基材202，即使P井區204和基材202是相同的摻雜類型。
如本說明書所討論，為了形成三端PNP接合(例如，用於一BJT)，結構200可包括一在基材202與P井區204之間的N型摻雜阻障區206(阻障區206)。阻障區206可先形成於P井區204在基材202內，然後形成P井區204，並且在此情況下，P井區204可形成在阻障區206內。在任何情況下，阻障區206可形成在基材202內，其深度小於基材202的總厚度，但可具有一上表面與P井區204的上表面一致。可藉由植入N型摻雜物到基材202，及/或藉由任何目前已知或以後開發技術的前驅半導體材料，例如離子植入，以形成阻障區206。N型摻雜物是引入到半導體材料中生成自由電子的元件，例如藉由「提供」電子給半導體。N型摻雜物必須比半導體多一價電子。在矽(Si)中常見的N型施體(Donor)包括例如磷(P)、砷(As)、及/或銻(Sb)。
電晶體(例如，在本說明書中討論的FET 210)及/或其他裝置可形成在P井區204上以驅動一裝置各種工作，例如邏輯、電功能等等。在結構200，P井區204可充當一背閘極區，用於控制在其上形成一電晶體的電性質。一掩埋式絕緣體層208，在技藝中亦稱為「掩埋式氧化物」或「BOX」層，可將P井區204，以及基材202和阻障層206(在適用時)，從一電晶體結構(諸如FET 210)的上覆部分分離。掩埋式絕緣體層208可由一或多個氧化物組成，及/或任何其他目前已知或以後開發的電絕緣物質。掩埋式絕緣體層208的尺寸可盡可能窄，以與P井區204有更好的交互作用。在掩埋式絕緣體層208上形成的電晶體亦特徵化一類似厚度尺度的功能組件之情況，結構200可視為一「絕緣體上全空乏半導體」(Fully Depleted Semiconductor On Insulator，FDSOI)結構。由於使用P井區204，結構200可視為一「覆井(Flipped well)」裝置。使用FDSOI技術提供各種優點，諸如藉由施加一偏壓到P井區204的一可調整電晶體電位。
一FET 210可形成在掩埋式絕緣體層208上方，使得掩埋式絕緣體層208將FET 210從P井區204實體分離。FET 210可根據數個裝置架構之任一者採取三端子電晶體的形式。FET 210是為了一平面FET之示例目的而示出，但應瞭解，本發明的各種具體實施例可亦包括鰭式FET(「FinFET」)、奈米片電晶體、垂直式FET、及/或任何其他目前已知或以後開發的電晶體架構之型式的FET 210，並可包括P型和N型FET。掩埋式絕緣體層208可將P井區204從一源極(S)區、一汲極(D)區、及一位於源極S區與汲極D區之間的通道區214分離。
當FET 210處於導通狀態時，FET 210的源極S區與汲極D區及通道區214可將FET 210的一源極端子216電耦合到一汲極端子218。一閘極(G)堆疊220可定位於通道區214上，使得一施加到閘極端子222的電壓通過源極S區與汲極D區及通道區214，以控制源極端子216與汲極端子218之間的導電性。除了閘極介電材料(以閘極堆疊220的底部與通道區214之間的空白表示)，閘極堆疊220在其中可具有一或多個導電金屬，用於將閘極堆疊220的導電金屬與至少通道區214分離。在習知的設定中，FET 210將是形成在基材202的一相對部分上的 單一電主動組件。然而，本發明的多個具體實施例允許一PNP接合，因而形成與FET 210垂直對齊的一BJT或一或多個二極體。為了形成PNP接合，可將偏壓施加到結構200中的各種摻雜半導體材料(即，基材202、P井區204、及阻障區206)。
為了施加獨立的偏壓到基材202、P井區204、及阻障區206，本發明的多個具體實施例可包括對該等相對區之每一者形成多個導電元件。為了防止電短路及/或附近元件的意外偏壓，結構200可包括一組溝槽隔離區224，用於將結構200的各種摻雜材料彼此電和實體分離。該等溝槽隔離區224可由一絕緣材料組成，諸如二氧化矽(Silicon dioxide，SiO2)或一高介電常數(high-k)介電質。該等溝槽隔離區224可藉由蝕刻結構200的標的部分來形成，以建立多個開口並在該等開口內形成一個或多個絕緣材料，例如藉由沉積。
如圖所示，溝槽隔離區224可定位鄰近於阻障區206的內垂直表面。溝槽隔離區224可形成，以將各種接點彼此隔離，及/或從結構200的其他摻雜材料分離。例如，結構200可包括該P井區204的一接點226。接點226(及本說明書所述的其他接點)可包括一個或多個形成在P井區204上及/或部分在其內的導電材料，例如，一或多個導電金屬及/或導電矽化物區。接點226額外可包括，例如耐火金屬襯墊層(Refractory metal liner)(未示出)，以水平分離接點226的導電材料與溝槽隔離區224及/或其他水平相鄰的材料。此襯墊層可包括但不限於下列材料：氮化鉭(Tantalum nitride，TaN)、鉭、鈷、以及鎂(Mn)或其組合。
一電壓源V1可電耦合到一接點228，以施加一相對偏壓到阻障區206。另外，一電壓源V2可電耦合到一接點230，以施加一相對偏壓到基材202。另外，一電壓源V3可電耦合到一接點226，以施加一電壓偏壓(例如，背閘極偏壓)到P井區204。在一FDSOI電晶體架構的情況下，通過通道區214，電壓源V3可影響FET 200的源極S區與汲極D區之間的初始導電性。施加一電壓V3到接點226可在P井區204內感應一電荷，此跨掩埋式絕緣體層208而在P井區204、源極S區與汲極D區、與通道區214之間建立一電位差。除其他效應外，P井區204、源 極S區與汲極D區、與通道區214之間的電位差可能影響FET 210的臨界電壓VT。FET 210的臨界電壓VT是指跨源極S區與汲極D區之間的通道區214上用於感應導電性的最小電壓。電偏壓P井區204可減少或增加使FET 210工作所需的臨界電壓VT。相對於習知應用和電晶體結構，一FDSOI結構的這些特性除了別的以外還可縮減寬度(節省矽面積)。
在結構200包括FDSOI技術電晶體提供向P井區204施加一偏壓的能力，以操縱FET 210的臨界電壓VT(即，通道形成的最小電壓)。如本說明書所述，施加到P井區204的偏壓還可亦電耦合到結構200的其他元件，以提供結構200的附加功能及/或元件。
寄生二極體D1、D2、及D3可形成在FET 210下方的結構200內。寄生二極體D1及D2可形成在基材202與阻障區206之間形成的PN接合處。寄生二極體D3形成在P井區204與阻障區206之間形成的PN接合處。根據多個具體實施例，電壓源V1及V2可用於向基材202及阻障區206施加一負偏壓，以逆向偏壓二極體D1、D2，而電壓源V3可用於向P井區204施加一正偏壓以順向偏壓二極體D3。圖3描述一用於結構200的等效電路300。
圖4描述在二極體連接組態中的結構200之一等效「二極體」電路400。在二極體連接組態中，FET 210的閘極G、源極S及汲極D連接到接地。電壓V1和V2亦接地。一正偏壓電壓(V3)施加到結構200的背閘極B(例如，P井區204)。
圖5描述根據多個具體實施例的一帶隙參考電路500。相較於圖1與圖5，可看出，已使用結構200中的FET 210取代該等FET 102、104(圖1)之每一者。此外，該等寄生VPNP裝置(例如，在二極體連接組態中的BJT 108、110)之每一者已取代成結構200中的二極體電路400(例如，結構200是在二極體連接組態中)。在此程度上，需要結構200的四個實例來實施圖5所示的帶隙參考電路500。在含有FET 210的結構200中，電壓V1、V2及V3接地。在二極體電路400中，電壓V1、V2接地，且電壓V3是在節點「a」或節點「b」處的電壓。
根據本發明的多個具體實施例，在結構200中的主動裝置的垂直堆疊可被利用來提供一明顯需要較少面積(例如，在一IC上)的帶隙參考電路600，無須犧牲效能。例如，在圖6所述的帶隙參考電路600中，(利用結構200)提供一組合裝置602(例如602A、602B)，其組合FET 210及二極體電路400的功能性(如圖5中的箭頭X、Y所示)。
類似於圖1所述的帶隙參考電路100，帶隙參考電路600構造成在一輸出節點「c」處產生一參考輸出電壓VOUT(~1.2V)，其在寬溫度範圍內保持穩定。每一組合裝置602A、602B包括一FET 604A、604B及一順向偏壓的寄生二極體606A、606B。FET 604A、604B形成一電流鏡。
在這兩FET 604A、604B之間存有一電壓差，是由其裝置的尺寸差造成(例如，在此例是8：1)。此電壓出現在跨電阻R1，並稱為一「與絕對溫度成比例」(PTAT)電壓。FET 604A、604B之間的尺寸差N可用若干方式獲得。例如，為了在帶隙參考電路600的設計中，獲得FET 604A、604B之間的一尺寸差N，可複製FET 604A(及結構200的其他部分，(例如，P井區204、阻障區206、基材202等))並在設計中置放N次以建立FET 604B，從而導致FET 604A與FET 604B之間的尺寸比為1：N。
跨寄生二極體606A、606B的電壓是「與絕對溫度互補」(CTAT)電壓。使用電阻R2放大的CTAT電壓和PTAT電壓相加在一起，從而消除其溫度依賴性。在連接電阻R2和R3的節點「c」處的合成輸出電壓VOUT在整個溫度範圍內保持近似恆定。
在帶隙參考電路600中，電壓V1、V2接地，且在節點「a」及節點「b」兩處的電壓是電壓V3。藉由施加在節點「a」處的電壓V3到FET 604A的背閘極B，將組合裝置602A中的二極體606A順向偏壓。藉由施加在節點「b」處的電壓V3到FET 604B的背閘極B，將二極體606B順向偏壓。每一FET 604A、604B的源極S接到一供應電壓VDD。
一運算放大器608的輸入耦合到節點「a」和「b」。運算放大器608的輸出耦合到每一FET 604A、604B的閘極G。運算放大器106確保節點「a」和「b」處的電壓處於相同電壓V3。
電阻R1連接在節點「b」與組合裝置602B中的FET 604B的背閘極B之間。電阻R2連接在節點「b」與FET 604B的汲極之間。電阻R3連接在節點「a」與組合裝置602A中的FET 604A的汲極D之間。
如本說明書所述，在結構200中的主動裝置的垂直堆疊可被利用來提供一明顯需要較少面積(例如，在IC上)的帶隙參考電路600，無須犧牲效能。基於模擬及測得矽(Si)的結果，及類似於習知帶隙參考電路，帶隙參考電路600能夠產生~1.2V的輸出電壓VOUT，在一寬溫度範圍內且與供應電壓VDD無關。此外，再次相較於習知帶隙參考電路，帶隙參考電路600需要較少的供應電流(IDD)，因此具有較低的功率要求。
圖7描述藉由帶隙參考電路600提供的面積縮減的一示例。較大的矩形700表示實施一習知帶隙參考電路所需的面積，包括寄生垂直PNP電晶體(例如，帶隙參考電路100(圖1))，並使用一特定半導體製程技術(例如GlobalFoundries 22FDX)在矽(Si)中進行設計。較小的矩形702表示根據多個具體實施例的一帶隙參考電路600所需的面積，其使用相同的半導體製程技術在矽中進行設計。下面提供習知帶隙參考電路和帶隙參考電路600的面積和供應電流(IDD)測量：習知帶隙參考電路(面積=6760μm2，IDD=97μA)；帶隙參考電路600(面積=1050μm2，IDD=34μA)。
在此程度上，帶隙參考電路600提供一面積縮減約85%和一供應電流減少約65%。
圖8描述根據多個具體實施例，一習知帶隙參考(Bandgap Reference，BGR)電路(例如，帶隙參考電路100)及帶隙參考電路600在不同接合溫度下的輸出電壓VOUT(測量(矽)和模擬)。圖9描述根據多個具體實施 例，一習知帶隙參考電路(例如，帶隙參考電路100)及帶隙參考電路600在不同供應電壓VDD下的輸出電壓VOUT(測量(矽)和模擬)。如圖所示，習知帶隙參考電路的效能及帶隙參考電路600的效能是可比較。例如，習知帶隙參考電路及根據多個具體實施例的帶隙參考電路600產生~1.2V的輸出電壓，在一寬溫度範圍內(圖9)，且溫度實質上與供應電壓VDD(圖8)無關。然而，如本說明書所詳述，帶隙參考電路600比習知帶隙電路需要較少的面積且使用較少的功率。
本發明的具體實施例可提供若干技術和商業優勢，在此的其中某些者係以舉例說明來討論。提供一種結構，允許將一主動裝置(例如，一FET)垂直堆疊在一單個裝置層中的另一主動裝置(例如一BJT、二極體等等)上方。在習知的IC結構中，典型上需要在一單個裝置層的水平分離區中形成主動裝置，及/或針對多個不同組件之每一者形成多個裝置層。另外，本發明的多個具體實施例允許將多個主動裝置(例如，一FET、BJT、二極體等)組合成一較小的組合結構，從而縮減一設計中由主動裝置佔用的總表面積(例如，在一帶隙參考電路中)，藉此進一步提高裝置密度並縮減實施各種IC設計所需的表面積。
本說明書所使用的術語僅出於描述特定具體實施例之目的，並且不旨在限制本發明。如本說明書所使用，除非上下文另外明確指出，否則單數形式「一」和「該」旨在亦包括複數形式。進一步瞭解，在本說明書中使用的用語「包含」及/或「含有」指定所述特徵、整體、步驟、操作、元件及/或組件，但不排除存在或添加一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組。「選擇性」或「或者」是指其後描述的事件或情況可能會或可能不會發生，並且該描述包括事件發生的實例及事件沒有發生的實例。
如在整個說明書和申請專利範圍中所使用的近似語言可應用以修改允許變化的任何定量表示，而不會導致與其相關的基本功能發生變化。因此，由一或多個用語修飾的值，諸如「大約」、「近似」及「實質上」並不限於所指定的精確值。在至少一些情況下，近似語言可對應於用於測量該值的一儀器的精度。在此及整個說明書和申請專利範圍中，除非上下文或語言另有所 指，否則範圍限制可組合及/或互換，此範圍係經認定並且包括其中含有的所有附屬範圍。應用於特定範圍值的「近似」係適用於兩個值，且除非另外取決於測量該值的儀器精度，否則可表示所述值的+/- 10%。
申請專利範圍中的所有構件或步驟及功能元件的對應結構、材料、作用及等效物旨在包括用於執行結合如具體所請求其他主張元件的功能之任何結構、材料或作用。已經基於描述及說明的目的示出本發明的說明，但是其並不旨在是窮舉或限於所揭露形式的本發明。在不悖離本發明的範圍和精神的情況下，熟習該項技藝者將明白各種修改和變型。具體實施例是為了最佳解釋本發明的原理和實際應用所選擇和描述，並使熟習該項技藝者能夠理解本發明的各種具體實施例，這些具體實施例具有適於所設想特定用途的各種修改。
200:半導體結構
202:基材
204:P井區
206:阻障區
208:掩埋式絕緣體層
210:場效電晶體(FET)
214:通道區
216:源極端子
218:汲極端子
220:閘極堆疊
222:閘極端子
224:溝槽隔離區
226:接點
228:接點
230:接點
B:背閘極
D:汲極
D1、D2、D3:寄生二極體
G:閘極
S:源極
V1、V2、V3:電壓

Claims (19)

  1. 一種帶隙參考電路，其包含：第一和第二垂直堆疊結構，所述第一和第二垂直堆疊結構之每一者包括：一P型基材；一P井區，其位在該P型基材內；一N型阻障區，其位在該P型基材與該P井區之間，該P井區和該N型阻障區形成一PN接合；一場效電晶體(FET)，其位在該P井區上方，其藉由一掩埋式絕緣體層與該P井區隔離，該P井區形成該FET的一背閘極；及一第一電壓源，其耦合至該P井區並施加一順向偏壓到二極體，該二極體形成在該P井區與該N型阻障區之間的該PN接合處。
  2. 如請求項1所述之帶隙參考電路，其中該第一電壓源同時偏壓該FET的該背閘極。
  3. 如請求項1所述之帶隙參考電路，其更包含：一第二電壓源，其耦合至該N型阻障區，並施加一逆向偏壓到形成於該P型基材與該N型阻障區之間的一PN接合；及一第三電壓源，其耦合至該P型基材，並施加一逆向偏壓到形成於該P型基材與該N型阻障區之間的該PN接合。
  4. 如請求項1所述之帶隙參考電路，其中該N型阻障區及該P型基材接地。
  5. 如請求項1所述之帶隙參考電路，其中該第一垂直堆疊結構中的該FET及該第二垂直堆疊結構中的該FET形成一電流鏡。
  6. 如請求項1所述之帶隙參考電路，其中在所述第一垂直堆疊結構及該第二垂直堆疊結構之每一者中的該FET包括一源極、一汲極、及一閘極，且其中該帶隙參考電路更包含一運算放大器，該運算放大器具有一輸出，其耦合至所述第一垂直堆疊結構及該第二垂直堆疊結構之每一者中的該FET的該閘極。
  7. 如請求項6所述之帶隙參考電路，其中該運算放大器包括一第一輸入，其耦合至一第一節點；及一第二輸入，其耦合至一第二節點，其中該第一節點耦合至在該第一垂直堆疊結構中的該FET的一背閘極。
  8. 如請求項7所述之帶隙參考電路，其中該帶隙參考電路更包含：一第一電阻，其耦合至該第二節點與該第二垂直堆疊結構中的該FET的該背閘極之間；一第二電阻，其耦合至該第二節點與該第二垂直堆疊結構中的該FET的該汲極之間；及一第三電阻，其耦合至該第一節點與該第一垂直堆疊結構中的該FET的一汲極之間。
  9. 如請求項8所述之帶隙參考電路，其中一跨該第一電阻的電壓係一與絕對溫度成比例(PTAT)電壓，且其中在所述第一和第二堆疊裝置之每一者中，一跨在該P井區與該N型阻障區之間的該PN接合處所形成該二極體的電壓為一與絕對溫度互補(CTAT)電壓。
  10. 如請求項9所述之帶隙參考電路，其更包含一輸出節點，該輸出節點連接至所述第二電阻及第三電阻，該輸出節點輸出一參考電壓。
  11. 如請求項6所述之帶隙參考電路，其中在該等第一垂直堆疊結構及該第二垂直堆疊結構之每一者中的該FET的該源極耦合至一供應電壓。
  12. 一種積體電路，其包含：一帶隙參考電路，用於產生一參考電流，該帶隙參考電路包含：第一和第二垂直堆疊結構，所述第一和第二垂直堆疊結構之每一者包括：一P型基材；一P井區，其位在該P型基材內；一N型阻障區，其位在該P型基材與該P井區之間，該P井區和該N型阻障區形成一PN接合；一場效電晶體(FET)，其位在該P井區上方，其藉由一掩埋式絕緣體層與該P井區隔離，該P井區形成該FET的一背閘極，其中該第一垂直堆疊結構中的該FET及該第二垂直堆疊結構中的該FET形成一電流鏡；及一第一電壓源，其耦合至該P井區並施加一順向偏壓到二極體，該二極體形成在該P井區與該N型阻障區之間的該PN接合處，其中該第一電壓源同時偏壓該FET的該背閘極。
  13. 如請求項12所述之積體電路，其更包含：一第二電壓源，其耦合至該N型阻障區，並施加一逆向偏壓到形成於該P型基材與該N型阻障區之間的一PN接合；及 一第三電壓源，其耦合至該P型基材，並施加一逆向偏壓到形成於該P型基材與該N型阻障區之間的該PN接合。
  14. 如請求項12所述之積體電路，其中在該第一垂直堆疊結構及該第二垂直堆疊結構之每一者中的該FET包括一源極、一汲極、及一閘極，且其中該帶隙參考電路更包含一運算放大器，該運算放大器包括：一輸出，其耦合至在該第一垂直堆疊結構及該第二垂直堆疊結構之每一者中的該FET的該閘極；及一第一輸入，其耦合至一第一節點；及一第二輸入，其耦合至一第二節點，其中該第一節點耦合至在該第一垂直堆疊結構中的該FET的一背閘極；其中該帶隙參考電路更包含：一第一電阻，其耦合至該第二節點與該第二垂直堆疊結構中的該FET的該背閘極之間；一第二電阻，其耦合至該第二節點與該第二垂直堆疊結構中的該FET的該汲極之間；及一第三電阻，其耦合至該第一節點與該第一垂直堆疊結構中的該FET的一汲極之間。
  15. 如請求項14所述之積體電路，其中一跨該第一電阻的電壓為一與絕對溫度成比例(PTAT)電壓，且其中在所述第一和第二堆疊裝置之每一者中，一跨在該P井區與該N型阻障區之間的該PN接合處所形成該二極體的電壓為一與絕對溫度互補(CTAT)電壓。
  16. 如請求項14所述之積體電路，其更包含一輸出節點，其連接至該第二電阻及該第三電阻，該輸出節點輸出一參考電壓。
  17. 一種具有垂直堆疊主動絕緣體上覆矽(SOI)裝置的帶隙參考電路，其包含：一P型基材；一P井區，其位在該P型基材內；一N型阻障區，其位在該P型基材與該P井區之間，該P井區和該N型阻障區形成一PN接合；一場效電晶體(FET)，其位在該P井區上方，其藉由一掩埋式絕緣體層與該P井區隔離，該P井區形成該FET的一背閘極；及一第一電壓源，其耦合至該P井並施加一順向偏壓到二極體，該二極體形成在該P井區與該N型阻障區之間的該PN接合處，其中該第一電壓源同時偏壓該FET的該背閘極。
  18. 如請求項17所述之帶隙參考電路，其中該N型阻障區及該P型基材接地。
  19. 如請求項17所述之帶隙參考電路，其更包含一電阻，其耦合至該FET的該背閘極，且其中一跨該電阻的一電壓為一與絕對溫度成比例(PTAT)電壓，且其中一跨該二極體的電壓為一與絕對溫度互補(CTAT)電壓，該二極體形成在該P井區與該N型阻障區之間的該PN接合處。
TW110104858A 2020-03-09 2021-02-09 含有垂直堆疊主動絕緣體上覆矽裝置的帶隙參考電路 TWI797555B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/812,583 US11309435B2 (en) 2020-03-09 2020-03-09 Bandgap reference circuit including vertically stacked active SOI devices
US16/812,583 2020-03-09

Publications (2)

Publication Number Publication Date
TW202201722A TW202201722A (zh) 2022-01-01
TWI797555B true TWI797555B (zh) 2023-04-01

Family

ID=77388807

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110104858A TWI797555B (zh) 2020-03-09 2021-02-09 含有垂直堆疊主動絕緣體上覆矽裝置的帶隙參考電路

Country Status (4)

Country Link
US (1) US11309435B2 (zh)
CN (1) CN113380788B (zh)
DE (1) DE102021102961B4 (zh)
TW (1) TWI797555B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489835B1 (en) * 2001-08-28 2002-12-03 Lattice Semiconductor Corporation Low voltage bandgap reference circuit
US7629785B1 (en) * 2007-05-23 2009-12-08 National Semiconductor Corporation Circuit and method supporting a one-volt bandgap architecture
US20100134081A1 (en) * 2008-11-28 2010-06-03 Fujitsu Microelectronics Limited Dc-dc converter
US20100259185A1 (en) * 2009-04-11 2010-10-14 Innosys, Inc. Thyristor Starting Circuit
TW201743157A (zh) * 2016-06-15 2017-12-16 Toshiba Memory Corp 半導體裝置
US20180074532A1 (en) * 2016-09-13 2018-03-15 Freescale Semiconductor, Inc. Reference voltage generator
US20190356305A1 (en) * 2017-02-08 2019-11-21 Sony Semiconductor Solutions Corporation Electronic circuit and electronic device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332259A (ja) * 2005-05-25 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7791139B2 (en) 2007-07-27 2010-09-07 Infineon Technologies Austria Ag Integrated circuit including a semiconductor assembly in thin-SOI technology
CN101681881B (zh) * 2007-11-08 2011-12-28 罗姆股份有限公司 半导体装置以及具备该半导体装置的电源和运算处理装置
JP5488171B2 (ja) * 2010-04-27 2014-05-14 株式会社村田製作所 バイアス回路、電力増幅器及びカレントミラー回路
US8592860B2 (en) * 2011-02-11 2013-11-26 Analog Devices, Inc. Apparatus and method for protection of electronic circuits operating under high stress conditions
US8736355B2 (en) * 2012-06-12 2014-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Device layout for reference and sensor circuits
FR2993404B1 (fr) 2012-07-13 2014-08-22 Commissariat Energie Atomique Circuit integre sur soi comprenant un thyristor (scr) de protection contre des decharges electrostatiques
US8854140B2 (en) * 2012-12-19 2014-10-07 Raytheon Company Current mirror with saturated semiconductor resistor
US9431390B2 (en) * 2013-05-03 2016-08-30 Microchip Technology Incorporated Compact electrostatic discharge (ESD) protection structure
US10600903B2 (en) * 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US9356017B1 (en) * 2015-02-05 2016-05-31 Infineon Technologies Austria Ag Switch circuit and semiconductor device
CN105633141B (zh) * 2015-05-14 2019-06-18 中国科学院微电子研究所 Soi器件及其制造方法
US9837439B1 (en) * 2016-08-12 2017-12-05 Globalfoundries Inc. Compensation of temperature effects in semiconductor device structures
US10250199B2 (en) * 2016-09-16 2019-04-02 Psemi Corporation Cascode amplifier bias circuits
US11482521B2 (en) 2020-02-06 2022-10-25 Globalfoundries U.S. Inc. Integrated circuit with P-N-P junction and vertically aligned field effect transistor, and method to form same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489835B1 (en) * 2001-08-28 2002-12-03 Lattice Semiconductor Corporation Low voltage bandgap reference circuit
US7629785B1 (en) * 2007-05-23 2009-12-08 National Semiconductor Corporation Circuit and method supporting a one-volt bandgap architecture
US20100134081A1 (en) * 2008-11-28 2010-06-03 Fujitsu Microelectronics Limited Dc-dc converter
US20100259185A1 (en) * 2009-04-11 2010-10-14 Innosys, Inc. Thyristor Starting Circuit
TW201743157A (zh) * 2016-06-15 2017-12-16 Toshiba Memory Corp 半導體裝置
US20180074532A1 (en) * 2016-09-13 2018-03-15 Freescale Semiconductor, Inc. Reference voltage generator
US20190356305A1 (en) * 2017-02-08 2019-11-21 Sony Semiconductor Solutions Corporation Electronic circuit and electronic device

Also Published As

Publication number Publication date
CN113380788A (zh) 2021-09-10
DE102021102961A1 (de) 2021-09-09
DE102021102961B4 (de) 2025-02-06
US11309435B2 (en) 2022-04-19
CN113380788B (zh) 2024-12-03
TW202201722A (zh) 2022-01-01
US20210280723A1 (en) 2021-09-09

Similar Documents

Publication Publication Date Title
US9577063B2 (en) Bipolar transistor, band-gap reference circuit and virtual ground reference circuit and methods of fabricating thereof
US6313515B1 (en) Reference voltage supply circuit
US6768174B2 (en) Complementary MOS transistors having p-type gate electrodes
TWI654757B (zh) 半導體元件結構中溫度效應之補償
JPH11330482A (ja) 半導体装置
US12072726B2 (en) Voltage reference circuit and method for providing reference voltage
US9099354B2 (en) Transistors with various levels of threshold voltages and absence of distortions between nMOS and pMOS
JPH07183469A (ja) 半導体装置及び半導体装置のオペレーティング方法
CN101673743B (zh) 半导体器件
US11675383B2 (en) Voltage reference circuit and method for providing reference voltage
JP2000196089A (ja) 半導体装置
US10938382B2 (en) Electronic circuit and electronic device
JP3325396B2 (ja) 半導体集積回路
US10128242B2 (en) Substrate contact land for an MOS transistor in an SOI substrate, in particular an FDSOI substrate
US10054974B1 (en) Current mirror devices using cascode with back-gate bias
JP3717388B2 (ja) 基準電圧発生回路及びその出力値調整方法並びに電源装置
TWI798617B (zh) 具有p-n-p接合和垂直對準場效電晶體的積體電路及其形成方法
US7816212B2 (en) Method of high voltage operation of a field effect transistor
TWI797555B (zh) 含有垂直堆疊主動絕緣體上覆矽裝置的帶隙參考電路
CN103699164B (zh) 半导体集成电路装置
US9455689B2 (en) Current source array
CN110556372B (zh) 适用于在变温环境下操作的集成电子器件
JP2001053152A (ja) 半導体集積回路装置
JP2003303834A (ja) 半導体装置
JPS6118866B2 (zh)