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TWI796285B - 可變阻值記憶體裝置及記憶體結構 - Google Patents

可變阻值記憶體裝置及記憶體結構 Download PDF

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TWI796285B
TWI796285B TW105140056A TW105140056A TWI796285B TW I796285 B TWI796285 B TW I796285B TW 105140056 A TW105140056 A TW 105140056A TW 105140056 A TW105140056 A TW 105140056A TW I796285 B TWI796285 B TW I796285B
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variable resistance
electrode
insulating
memory device
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Inventor
李鎭宇
朴淳五
朴正熙
堀井秀樹
Original Assignee
南韓商三星電子股份有限公司
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Abstract

一種可變阻值記憶體裝置包括：一或多個第一導電線的圖案；一或多個第二導電線的圖案；以及記憶體結構，位於第一導電線與第二導電線之間。第一導電線的圖案在基板上在第一方向上延伸，且第一導電線在與第一方向交叉的第二方向上延伸。第二導電線的圖案在第一導電線上在第二方向上延伸，且第二導電線在第一方向上延伸。記憶體結構與第一導電線及第二導電線垂直交疊。記憶體結構包括：電極結構；絕緣圖案，位於電極結構的中心上表面上；以及可變阻值圖案，位於電極結構的邊緣上表面上。可變阻值圖案至少局部地覆蓋絕緣圖案的側壁。

Description

可變阻值記憶體裝置及記憶體結構 [相關申請案的交叉參考]
本申請案主張於2016年3月30日在韓國智慧財產局(KIPO)提出申請的韓國專利申請案第10-2016-0038071號的優先權，所述韓國專利申請案的內容全文併入本案供參考。
各示例性實施例是有關於可變阻值記憶體裝置及其製造方法。
在某些情形中，製造具有交叉點陣列結構的可變阻值記憶體裝置包括將多個層依序沈積於基板上。此種製造可包括首先利用在第一方向上延伸的第一蝕刻遮罩來蝕刻各層及隨後利用在第二方向上延伸的第二蝕刻遮罩來蝕刻各層，以形成彼此間隔開的多個記憶體單元結構。因此，可藉由相同的蝕刻製程來蝕刻包含不同材料的多個層。在某些情形中，根據此種蝕刻製程來製造 可變記憶體裝置可能導致基於在所述製程期間的各種蝕刻氣體的使用而使一或多個層受損壞。
某些示例性實施例提供一種可變阻值記憶體裝置。
某些示例性實施例提供一種製造可變阻值記憶體裝置的方法。
根據某些示例性實施例，一種可變阻值記憶體裝置可包括：第一導電線的圖案，在基板上在第一方向上延伸；第二導電線的圖案，在所述第一導電線上在與所述第一方向實質上正交的第二方向上延伸；以及記憶體結構，位於所述第一導電線與所述第二導電線之間。所述第一導電線中的每一者可在所述第二方向上延伸，所述第一方向及所述第二方向實質上平行於所述基板的上表面。所述第二導電線中的每一者可在所述第一方向上延伸。所述記憶體結構可與至少一個第一導電線及至少一個第二導電線中的每一者垂直交疊。所述記憶體結構可在與所述第一方向及所述第二方向實質上正交的第三方向上延伸，所述第三方向與所述基板的所述上表面實質上正交。所述記憶體結構可包括：電極結構；絕緣圖案，位於所述電極結構的中心上表面上；以及可變阻值圖案，位於所述電極結構的邊緣上表面上，所述可變阻值圖案至少局部地覆蓋所述絕緣圖案的側壁。
根據某些示例性實施例，一種可變阻值記憶體裝置可包 括：第一導電線的圖案，在基板上在第一方向上延伸；第二導電線的圖案，在所述第一導電線上在與所述第一方向實質上正交的第二方向上延伸；以及記憶體結構，位於所述第一導電線與所述第二導電線之間。所述第一導電線中的每一者可在所述第二方向上延伸，且所述第一方向及所述第二方向實質上平行於所述基板的上表面。所述第二導電線中的每一者可在所述第一方向上延伸。所述記憶體結構可在與所述基板的所述上表面實質上正交的第三方向上與至少一個第一導電線及至少一個第二導電線中的每一者垂直交疊。所述記憶體結構可包括：電極結構；絕緣圖案，接觸所述電極結構的中心下表面；以及可變阻值圖案，接觸所述電極結構的邊緣下表面，所述可變阻值圖案至少局部地覆蓋所述絕緣圖案的側壁。
根據某些示例性實施例，一種可變阻值記憶體裝置可包括記憶體結構，所述記憶體結構包括：第一電極，位於基板上；選擇圖案，位於所述第一電極上；第二電極，位於所述選擇圖案上；絕緣圖案，位於所述第二電極的中心上表面上；可變阻值圖案，在所述第二電極的邊緣上表面上覆蓋所述絕緣圖案的側壁的至少一部分；以及第三電極，位於所述絕緣圖案及所述可變阻值圖案上。
根據某些示例性實施例，提供一種製造可變阻值記憶體裝置的方法。在所述方法中，可在基板上依序形成第一電極層結構、絕緣層及第二電極層。可將所述第二電極層、所述絕緣層及 所述第一電極層結構圖案化以分別形成第二電極、絕緣圖案及第一電極結構。可移除所述絕緣圖案的邊緣部分以在所述第一電極結構與所述第二電極之間形成間隙。可在所述間隙中形成可變阻值圖案。
根據某些示例性實施例，提供一種製造可變阻值記憶體裝置的方法。在所述方法中，可在基板上依序形成第一電極層、絕緣層及第二電極層。可利用第一蝕刻遮罩將所述第二電極層、所述絕緣層及所述第一電極層圖案化，以分別形成初步第二電極、初步絕緣圖案及初步第一電極。所述第一蝕刻遮罩可在實質上平行於所述基板的上表面的第二方向上延伸。可移除所述初步絕緣圖案的在第一方向上相對的邊緣部分以形成第一間隙。所述第一方向可實質上平行於所述基板的所述上表面且與所述第二方向實質上正交。可在所述第一間隙中的每一者中形成初步第一可變阻值圖案。可利用第二蝕刻遮罩將所述初步第二電極、所述初步絕緣圖案、所述初步第一可變阻值圖案及所述初步第一電極圖案化，以分別形成第二電極、絕緣圖案、第一可變阻值圖案及第一電極。所述第二蝕刻遮罩可在所述第一方向上延伸。可移除所述絕緣圖案的在所述第二方向上相對的邊緣部分以形成第二間隙。可在所述第二間隙中的每一者中形成第二可變阻值圖案。
在根據某些示例性實施例的製造所述可變阻值記憶體裝置的所述方法中，可在所述第二電極層結構與所述第三電極層之間形成所述絕緣層且可局部地移除所述絕緣層以形成所述間隙， 並且可形成所述可變阻值圖案以填充所述間隙。因此，所述可變阻值圖案可不與其他層一起蝕刻，並且可不暴露於各種蝕刻氣體而受損壞。
所述可變阻值圖案可填充可藉由局部地移除所述絕緣層而形成的所述間隙，且因此可藉由控制所述移除製程而具有所期望的大小及/或面積。因此，與所述下方的第二電極結構的接觸面積可得到輕易控制，且消耗電流可得到減小。
根據某些示例性實施例，一種記憶體結構可包括：電極結構；絕緣圖案，位於所述電極結構的中心上表面上；以及可變阻值圖案，位於所述電極結構的邊緣上表面上，所述可變阻值圖案至少局部地覆蓋所述絕緣圖案的側壁。
100:基板
110:第一層間絕緣層
112:第一層間絕緣層圖案
120、320:第一導電層
122、522:第一導電線
130、330:第一電極層
132、332:初步第一電極
134、334:第一電極
140、340:選擇層
142、342:初步選擇圖案
144:選擇圖案
150、350:第一層
152、352:初步第一圖案
154:第一圖案
160、360:第二層
162、362:初步第二圖案
164:第二圖案
170、370:第二電極層結構
172、372:初步第二電極結構
174、374:第二電極結構
180、380:絕緣層
182、382:初步絕緣圖案
184、186、384:絕緣圖案
190、390:第三電極層
192、392:初步第三電極
194、394:第三電極
199:記憶體結構
200、400:第一遮罩層
202:第一遮罩
210、410:第二遮罩
215:第一開口
220、280:間隙
230:第一可變阻值層
232、432:初步第一可變阻值圖案
234:第一可變阻值圖案
236、294、494:可變阻值圖案
240:第一頂蓋層
245、445:第一頂蓋圖案
250:第二層間絕緣層
255、455:第二層間絕緣層圖案
260:第三遮罩層
262:第三遮罩
270:第四遮罩
275:第二開口
305:第二頂蓋圖案
315:第三層間絕緣層圖案
322:第二導電線
344:選擇圖案
354:第一圖案
364:第二圖案
399:第二記憶體結構
540:第四層間絕緣層圖案
II-II'、III-III'、V-V'、VIB-VIB'、VIII-VIII'、IXB-IXB'、XI-XI'、XIIB-XIIB'、XIV-XIV'、XVI-XVI'、XVIII-XVIII'、XX-XX'、XXII-XXII'、XXIV-XXIV'、XXV-XXV'、XXVII-XXVII'、XXIX-XXIX'、XXX-XXX':線
藉由結合附圖閱讀以下詳細說明將更清晰地理解示例性實施例。圖1至圖38表示本文所述的非限制性示例性實施例。
圖1是說明根據某些示例性實施例的可變阻值記憶體裝置的平面圖。
圖2是沿圖1所示的線II-II'的剖視圖。
圖3是沿圖1所示的線III-III'的剖視圖。
圖4是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖5是沿圖4所示的線V-V'的說明製造可變阻值記憶體裝置 的方法的一階段的剖視圖。
圖6A是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖6B是沿圖6A所示的線VIB-VIB'的剖視圖。
圖7是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖8是沿圖7所示的線VIII-VIII'的剖視圖。
圖9A是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖9B是沿圖9A所示的線IXB-IXB'的剖視圖。
圖10是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖11是沿圖10所示的線XI-XI'的剖視圖。
圖12A是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖12B是沿圖12A所示的線XIIB-XIIB'的剖視圖。
圖13是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖14是沿圖13所示的線XIV-XIV'的剖視圖。
圖15是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖16是沿圖15所示的線XVI-XVI'的剖視圖。
圖17是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖18是沿圖17所示的線XVIII-XVIII'的剖視圖。
圖19是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖20是沿圖19所示的線XX-XX'的剖視圖。
圖21是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。
圖22是沿圖21所示的線XXII-XXII'的剖視圖。
圖23是說明根據某些示例性實施例的可變阻值記憶體裝置的平面圖。
圖24是沿圖23所示的線XXIV-XXIV'的剖視圖。
圖25是沿圖23所示的線XXV-XXV'的剖視圖。
圖26是說明根據某些示例性實施例的可變阻值記憶體裝置的平面圖。
圖27是沿圖26所示的線XXVII-XXVII'的剖視圖。
圖28是說明根據某些示例性實施例的可變阻值記憶體裝置的平面圖。
圖29是沿圖28所示的線XXIX-XXIX'的剖視圖。
圖30是沿圖28所示的線XXX-XXX'的剖視圖。
圖31是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。
圖32是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。
圖33是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。
圖34是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。
圖35是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。
圖36是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。
圖37是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。
圖38是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。
圖1是說明根據某些示例性實施例的可變阻值記憶體裝置的平面圖，且圖2及圖3是說明圖1所示的可變阻值記憶體裝置的剖視圖。圖2是沿圖1中的線II-II'截取的剖視圖，且圖3是沿圖1中的線III-III'截取的剖視圖。
在下文中，實質上平行(例如，在製造容差(tolerance)及/或材料容差內平行)於基板的上表面且彼此交叉的兩個方向可 分別定義為第一方向及第二方向，且與基板的上表面實質上正交(例如，在製造容差及/或材料容差內正交)的方向可定義為第三方向。在某些示例性實施例中，所述第一方向與所述第二方向可以直角彼此交叉以實質上彼此正交。
參照圖1至圖3，所述可變阻值記憶體裝置可包括第一導電線122、第二導電線322及第一記憶體結構199。
所述可變阻值記憶體裝置可更包括第一頂蓋圖案245及第二頂蓋圖案305以及第一層間絕緣層圖案112、第二層間絕緣層圖案255、第三層間絕緣層圖案315與第四層間絕緣層圖案540。
基板100可包含例如矽、鍺、矽-鍺等半導體材料或例如GaP、GaAs、GaSb等III-V族半導體化合物。在某些示例性實施例中，基板100可為絕緣體上覆矽(silicon-on-insulator，SOI)基板或絕緣體上覆鍺(germanium-on-insulator，GOI)基板。
例如閘極結構、雜質層、接觸插塞、配線等各種元件可形成於基板100上，且可被第一層間絕緣層圖案112覆蓋。第一層間絕緣層圖案112可包含例如氧化矽、氮化矽、氮氧化矽等絕緣材料。
第一導電線122可形成於第一層間絕緣層圖案112上。在某些示例性實施例中，第一導電線122可在第二方向上延伸，且多個第一導電線122(第一導電線122的「圖案」)可被形成為在第一方向上彼此間隔開(例如，第一導電線122的圖案在第一方向上延伸)。第二導電線322可安置於第一導電線122之上且與 第一導電線122間隔開。第二導電線322可在第一方向上延伸，且多個第二導電線322(第二導電線322的「圖案」)可在第二方向上彼此間隔開(例如，第二導電線322的圖案在第二方向上延伸)。
在某些示例性實施例中，第一導電線122及第二導電線322可分別充當所述可變阻值記憶體裝置的字元線及位元線。在某些示例性實施例中，第一導電線122及第二導電線322可分別充當所述可變阻值記憶體裝置的位元線及字元線。
第一導電線122及第二導電線322中的每一者可包含例如鎢、鉑、鈀、銠、釕、銥、銅、鋁、鈦、鉭等金屬或其金屬氮化物。
在某些示例性實施例中，第一導電線122可包括第一金屬圖案以及覆蓋所述第一金屬圖案的側壁及下表面的第一障壁圖案。第二導電線322可包括第二金屬圖案以及覆蓋所述第二金屬圖案的側壁及下表面的第二障壁圖案。所述第一金屬圖案及所述第二金屬圖案中的每一者可包含金屬，且所述第一障壁圖案及所述第二障壁圖案中的每一者可包含例如氮化鈦、氮化鉭、氮化鎢等金屬氮化物。
第一記憶體結構199(在本文中亦稱作第一記憶體及/或第一記憶體元件)可形成於第一導電線122與第二導電線322之間，具體而言，在第三方向上第一導電線122與第二導電線322彼此交疊的區處。舉例而言，記憶體結構199可與至少一個第一 導電線122及至少一個第二導電線322中的每一者垂直交疊。
第一記憶體結構199可包括第一電極134、第一選擇圖案144、第二電極結構174、絕緣圖案184、可變阻值圖案294及第三電極194。第一電極134、第一選擇圖案144、第二電極結構174、絕緣圖案184及第三電極194可依序堆疊於第一導電線122中的每一者上，且可變阻值圖案294可形成於第二電極結構174與第三電極194之間並覆蓋絕緣圖案184的側壁，進而使得絕緣圖案184位於第二電極結構174的中心上表面上，且可變阻值圖案294位於第二電極結構174的一或多個邊緣上表面上。
第一電極134及第三電極194中的每一者可包含例如氮化鈦、氮化鈦矽(titanium silicon nitride)、氮化鎢、氮化鎢矽(tungsten silicon nitride)、氮化鉭、氮化鉭矽(tantalum silicon nitride)、氮化鋯、氮化鋯矽(zirconium silicon nitride)等金屬氮化物或金屬矽氮化物(metal silicon nitride)。
在某些示例性實施例中，可不形成第一電極134及/或第三電極194。
在某些示例性實施例中，第一選擇圖案144可包含可在非晶質狀態下藉由因溫度差異引起的阻值差異而充當開關元件的雙向定限開關(ovonic threshold switch，OTS)材料。亦即，選擇圖案144可在較可變阻值圖案294的溫度範圍大的溫度範圍中保持處於非晶質狀態，然而，選擇圖案144即使處於非晶質狀態仍可具有大的阻值差異。
雙向定限開關材料可包括例如鍺、矽、砷及/或碲，且可更包括硒及/或硫。
雙向定限開關材料可包括例如AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiIP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、GexSe1-x等。
在某些示例性實施例中，第一選擇圖案144可包含依序堆疊的經n型雜質摻雜的多晶矽層與經p型雜質摻雜的多晶矽層(例如二極體)。
第二電極結構174可包括依序堆疊的第一圖案154與第二圖案164。第一圖案154可包含例如氮化鈦、氮化鈦矽、氮化鎢、氮化鎢矽、氮化鉭、氮化鉭矽、氮化鋯、氮化鋯矽等金屬氮化物或金屬矽氮化物。第一圖案154亦可稱作第二電極。
第二圖案164可加熱可變阻值圖案294，且可變阻值圖案294的阻值可發生變化。第二圖案164亦可稱作加熱器。在某些示例性實施例中，第二圖案164可包含碳、含碳金屬或含碳金屬氮化物。舉例而言，第二圖案164可包含碳、氮化碳、碳氮化鈦及/或碳氮化鉭。
絕緣圖案184可接觸第二電極結構174的中心上表面， 且因此亦可接觸第三電極194的中心下表面。絕緣圖案184可包含氧化物，例如氧化矽。
可變阻值圖案294可接觸第二電極結構174的邊緣上表面，且因此亦可接觸第三電極194的邊緣下表面。在某些示例性實施例中，可變阻值圖案294可具有環繞絕緣圖案184的側壁的環形形狀。可變阻值圖案294可具有例如矩形環形形狀、圓形環形形狀或橢圓形環形形狀。
在某些示例性實施例中，可變阻值圖案294可包含阻值可根據其相變化而變化的材料，且在此種情形中，所述可變阻值記憶體裝置可為相變隨機存取記憶體(phase-change random access memory，PRAM)裝置。
在某些示例性實施例中，可變阻值圖案294可包含含有鍺、銻及/或碲的硫屬化物材料。在某些示例性實施例中，可變阻值圖案294可包含具有交替堆疊的鍺-碲層與銻-碲層的超晶格(super lattice)。在某些示例性實施例中，可變阻值圖案294可包含含有銦-銻-碲的銦銻碲(IST)材料或含有鉍-銻-碲的鉍銻碲(BST)材料。
在某些示例性實施例中，可變阻值圖案294可包含鈣鈦礦系(perovskite-based)材料或過渡金屬氧化物，且在此種情形中，所述可變阻值記憶體裝置可為電阻式隨機存取記憶體(resistive random access memory，ReRAM)裝置。
鈣鈦礦系材料可包括例如STO(SrTiO3)、BTO(BaTiO3)、 PCMO(Pr1-XCaXMnO3)等。過渡金屬氧化物可包括氧化鈦(TiOX)、氧化鋯(ZrOX)、氧化鋁(AlOX)、氧化鉿(HfOX)、氧化鉭(TaOX)、氧化鈮(NbOX)、氧化鈷(CoOX)、氧化鎢(WOX)、氧化鑭(LaOX)或氧化鋅(ZnOX)。這些材料可單獨使用或組合使用。
在某些示例性實施例中，可變阻值圖案294可包含阻值可被磁場或自旋轉移力矩(spin transfer torque，STT)改變的材料，且在此種情形中，所述可變阻值記憶體裝置可為磁性隨機存取記憶體(magnetic random access memory，MRAM)裝置。
舉例而言，可變阻值圖案294可包含例如鐵(Fe)、鎳(Ni)、鈷(Co)、鏑(Dy)、釓(Gd)等鐵磁性材料。
在某些示例性實施例中，多個第一記憶體結構199可形成於第一方向及第二方向中的每一者上，且可在平面圖中安置成柵格圖案。
在平面圖中，第二電極結構174與第三電極194可具有實質上相同的面積(例如，在製造容差及/或材料容差內具有相同的面積)，而可變阻值圖案294可具有較第二電極結構174的面積及第三電極194的面積小的面積。因此，第二電極結構174的第二圖案164(即，加熱器)接觸可變阻值圖案294的面積可減小，進而減小消耗電流。
第一頂蓋圖案245可覆蓋第一記憶體結構199的在第一方向上相對的側壁及基板100的上表面。第二頂蓋圖案305可覆蓋第一記憶體結構199的在第一方向上相對的側壁的上部部分、 第一導電線122的上表面、第一頂蓋圖案245的上表面及第二層間絕緣層圖案255的上表面。第一頂蓋圖案245及第二頂蓋圖案305可包含例如氮化矽、氧化矽等絕緣材料。
第二層間絕緣層圖案255可形成於位於在第一方向上彼此間隔開的第一記憶體結構199之間的第一頂蓋圖案245上，且第三層間絕緣層圖案315可形成於位於在第二方向上彼此間隔開的第一記憶體結構199之間的第二頂蓋圖案305上。第四層間絕緣層圖案540可形成於第三層間絕緣層圖案315及第二頂蓋圖案305上。第四層間絕緣層圖案540可在第一方向上延伸，且可接觸第二導電線322的相對的側壁。
第二層間絕緣層圖案255、第三層間絕緣層圖案315及第四層間絕緣層圖案540可包含例如氧化矽、氮化矽、氮氧化矽等絕緣材料。
可變阻值記憶體裝置可包括位於第二電極結構174與第三電極194之間的絕緣圖案184，且可變阻值圖案294可環繞絕緣圖案184的位於第二電極結構174與第三電極194之間的側壁。因此，可變阻值圖案294可具有較第二電極結構174的面積及第三電極194的面積小的面積，且所述可變阻值記憶體裝置可具有減小的消耗電流。
圖4至圖22是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的各階段的平面圖及剖視圖。圖4是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段 的平面圖。圖5是沿圖4所示的線V-V'的說明製造可變阻值記憶體裝置的方法的一階段的剖視圖。圖6A是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。圖6B是沿圖6A所示的線VIB-VIB'的剖視圖。圖7是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。圖8是沿圖7所示的線VIII-VIII'的剖視圖。圖9A是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。圖9B是沿圖9A所示的線IXB-IXB'的剖視圖。圖10是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。圖11是沿圖10所示的線XI-XI'的剖視圖。圖12A是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。圖12B是沿圖12A所示的線XIIB-XIIB'的剖視圖。圖13是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。圖14是沿圖13所示的線XIV-XIV'的剖視圖。圖15是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。圖16是沿圖15所示的線XVI-XVI'的剖視圖。圖17是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。圖18是沿圖17所示的線XVIII-XVIII'的剖視圖。圖19是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段的平面圖。圖20是沿圖19所示的線XX-XX'的剖視圖。圖21是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的一階段 的平面圖。圖22是沿圖21所示的線XXII-XXII'的剖視圖。
參照圖4及圖5，可在基板100上依序形成第一層間絕緣層110、第一導電層120、第一電極層130、第一選擇層140、第二電極層結構170、絕緣層180、第三電極層190及第一遮罩層200，且可在第一遮罩層200上形成第二遮罩210。
基板100可包含例如矽、鍺、矽-鍺等半導體材料或例如GaP、GaAs、GaSb等III-V族半導體化合物。在某些示例性實施例中，基板100可為絕緣體上覆矽基板或絕緣體上覆鍺基板。
可在基板100上形成例如閘極結構、雜質層、接觸插塞、配線等各種元件，且可以第一層間絕緣層110覆蓋所述各種元件。
第一層間絕緣層110可由例如氧化矽、氮化矽、氮氧化矽等絕緣材料形成。本文中所提及的由一或多種材料「形成」的元件將被理解為「至少局部地包含」所述一或多種材料。
第一導電層120可由例如鎢、鉑、鈀、銠、釕、銥、銅、鋁、鈦、鉭等金屬或其金屬氮化物形成。
第一電極層130及第三電極層190中的每一者可由例如氮化鈦、氮化鈦矽、氮化鎢、氮化鎢矽、氮化鉭、氮化鉭矽、氮化鋯、氮化鋯矽等金屬氮化物或金屬矽氮化物形成。
在某些示例性實施例中，第一選擇層140可由可在非晶質狀態下藉由因溫度差異引起的阻值差異而充當開關元件的雙向定限開關(ovonic threshold switch，OTS)材料形成。
雙向定限開關材料可包括例如鍺、矽、砷及/或碲，且可 更包括硒及/或硫。
雙向定限開關材料可包括例如AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiIP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、GexSe1-x等。
在某些示例性實施例中，第一選擇層140可由依序堆疊的經n型雜質摻雜的多晶矽層與經p型雜質摻雜的多晶矽層(例如二極體)形成。
在某些示例性實施例中，可將第二電極層結構170形成為包括第一層150及第二層160。第一層150可由例如氮化鈦、氮化鈦矽、氮化鎢、氮化鎢矽、氮化鉭、氮化鉭矽、氮化鋯、氮化鋯矽等金屬氮化物或金屬矽氮化物形成，且因此亦可稱作第二電極層。第二層160可由碳、含碳金屬或含碳金屬氮化物形成。舉例而言，第二層160可由碳、氮化碳、碳氮化鈦及/或碳氮化鉭形成。第二層160亦可稱作加熱層。
絕緣層180可由例如氧化矽的氧化物形成。
第一遮罩層200可由例如氮化矽的氮化物形成，且第二遮罩210可由例如氧化矽的氧化物形成。在某些情形中，可不形成第一遮罩層200。
在某些示例性實施例中，第二遮罩210可在第二方向上延伸，且可在第一方向上形成多個第二遮罩210。
參照圖6A至圖6B，可利用第二遮罩210作為蝕刻遮罩蝕刻第一遮罩層200以形成第一遮罩202，且可依序蝕刻第三電極層190、絕緣層180、第二電極層結構170、選擇層140、第一電極層130、第一導電層120及第一層間絕緣層110以分別形成初步第三電極192、初步絕緣圖案182、初步第二電極結構172、初步選擇圖案142、初步第一電極132、第一導電線122及第一層間絕緣層圖案112。在蝕刻製程中，可完全移除或局部地移除第二遮罩210。
因此，可在基板100上形成包括依序堆疊的第一層間絕緣層圖案112、第一導電線122、初步第一電極132、初步選擇圖案142、初步第二電極結構172、初步絕緣圖案182、初步第三電極192、第一遮罩202及第二遮罩210的第一結構。所述第一結構可在第二方向上延伸，且可形成在第一方向上彼此間隔開的多個第一結構。第一結構之間的間隔可稱作第一開口215。
初步第二電極結構172可包括依序堆疊的初步第一圖案152與初步第二圖案162(亦可分別稱作初步第二電極及初步加熱器)。
參照圖7及圖8，可移除被第一開口215暴露出的初步絕緣圖案182以形成第一間隙220。
在某些示例性實施例中，包括初步絕緣圖案182的第一 結構可在第二方向上延伸，且因此可藉由移除初步絕緣圖案182的在第一方向上相對的邊緣部分中的每一者來形成第一間隙220。因此，第一間隙220中的每一者可在第二方向上延伸，且可與第一開口215連通。
在某些示例性實施例中，可藉由回蝕(etch back)製程來形成第一間隙220。
第一間隙220可提供用於形成稍後說明的初步第一可變阻值圖案232(參照圖10及圖11)的間隔，且可藉由控制第一間隙220的深度來控制初步第一可變阻值圖案232的大小。可藉由局部地移除初步絕緣圖案182而形成的第一間隙220的深度可不受限制，且當初步絕緣圖案182的至少一部分餘留下來時，此種情況仍可包含於本發明概念的範圍中。
參照圖9A至圖9B，可在第一結構的側壁及上表面以及基板100的上表面上形成第一可變阻值層230以填充第一間隙220。
在某些示例性實施例中，可藉由化學氣相沈積(chemical vapor deposition，CVD)製程、原子層沈積(atomic layer deposition，ALD)製程等來形成第一可變阻值層230。
在某些示例性實施例中，第一可變阻值層230可由阻值可根據其相變化而變化的材料形成。在某些示例性實施例中，第一可變阻值層230可由含有鍺、銻及/或碲的硫屬化物材料形成。在某些示例性實施例中，第一可變阻值層230可包含具有交替堆 疊的鍺-碲層與銻-碲層的超晶格。在某些示例性實施例中，第一可變阻值層230可包含含有銦-銻-碲的IST或含有鉍-銻-碲的BST。
在某些示例性實施例中，第一可變阻值層230可由鈣鈦礦系材料或過渡金屬氧化物形成。鈣鈦礦系材料可包括例如STO(SrTiO3)、BTO(BaTiO3)、PCMO(Pr1-XCaXMnO3)等。過渡金屬氧化物可包括氧化鈦(TiOX)、氧化鋯(ZrOX)、氧化鋁(AlOX)、氧化鉿(HfOX)、氧化鉭(TaOX)、氧化鈮(NbOX)、氧化鈷(CoOX)、氧化鎢(WOX)、氧化鑭(LaOX)或氧化鋅(ZnOX)。這些材料可單獨使用或組合使用。
在某些示例性實施例中，第一可變阻值層230可由阻值可被磁場或自旋轉移力矩(STT)改變的材料形成。舉例而言，第一可變阻值層230可由例如鐵(Fe)、鎳(Ni)、鈷(Co)、鏑(Dy)、釓(Gd)等鐵磁性材料形成。
參照圖10及圖11，可局部地移除第一可變阻值層230以在第一間隙220中形成初步第一可變阻值圖案232。
在某些示例性實施例中，可藉由乾式蝕刻(dry etching)製程來移除第一可變阻值層230，且僅第一可變阻值層230的在第一間隙220中的一部分可餘留下來，所述一部分可形成初步第一可變阻值圖案232。乾式蝕刻製程可僅集中於第一可變阻值層230上，且因此可僅利用一種蝕刻氣體執行所述乾式蝕刻製程來恰當地移除第一可變阻值層230。亦即，可不在乾式蝕刻製程中同時移除各種類型的層，而是可在乾式蝕刻製程中僅移除第一可變阻值 層230，且因此不需要利用各種蝕刻氣體。
在某些示例性實施例中，初步第一可變阻值圖案232可在第二方向上延伸，且可接觸初步絕緣圖案182的在第一方向上相對的側壁中的每一者。
在下文中，第一結構與初步第一可變阻值圖案232可稱作第二結構。
參照圖12A與圖12B，可在第二結構的側壁及上表面以及基板100的上表面上形成第一頂蓋層240，且可在第一頂蓋層240上形成第二層間絕緣層250以填充第一開口215的其餘部分。
第一頂蓋層240可由例如氮化矽、氧化矽等絕緣材料形成。第二層間絕緣層250可由例如氧化矽的氧化物形成。
參照圖13及圖14，可將第二結構、第一頂蓋層240及第二層間絕緣層250平坦化，直至可暴露出初步第三電極192的上表面。
因此，可移除第二結構的第一遮罩202及第二遮罩210以形成第三結構，且第一頂蓋層240及第二層間絕緣層250可分別轉變成第一頂蓋圖案245及第二層間絕緣層圖案255。第一頂蓋圖案245可在第二方向上延伸，且可覆蓋第三結構的側壁及基板100的上表面。
在某些示例性實施例中，所述平坦化製程可包括化學機械研磨(chemical mechanical polishing，CMP)製程及/或回蝕製程。
參照圖15及圖16，可在第三結構、第一頂蓋圖案245及第二層間絕緣層圖案255上形成第三遮罩層260，且可在第三遮罩層260上形成第四遮罩270。
第三遮罩層260可由例如氮化矽的氮化物形成，且第四遮罩270可由例如氧化矽的氧化物形成。在某些情形中，可不形成第三遮罩層260。
在某些示例性實施例中，第四遮罩270可在第一方向上延伸，且可在第二方向上形成多個第四遮罩270。
參照圖17及圖18，可執行與參照圖6至圖8所說明的製程實質上相同(例如，在製造容差及/或材料容差內相同)或相似的製程。
亦即，可利用第四遮罩270作為蝕刻遮罩蝕刻第三遮罩層260以形成第三遮罩262，且可依序蝕刻初步第三電極192、初步絕緣圖案182、初步第一可變阻值圖案232、初步第二電極結構172、初步選擇圖案142及初步第一電極132以分別形成第三電極194、絕緣圖案184、第一可變阻值圖案234、第二電極結構174、選擇圖案144及第一電極134。在所述蝕刻製程中，可完全移除或局部地移除第四遮罩270。此外，可移除第一頂蓋圖案245的上部部分及第二層間絕緣層圖案255的上部部分，進而使得第一頂蓋圖案245的上表面及第二層間絕緣層圖案255的上表面可與第一導電線122的上表面實質上共面(例如，在製造容差及/或材料容差內共面)。
因此，可在第一導電線122中的每一者上形成包括依序堆疊的第一電極134、選擇圖案144、第二電極結構174、絕緣圖案184、第一可變阻值圖案234、第三電極194、第三遮罩262及第四遮罩270的第四結構。可在第二方向上在第一導電線122中的每一者上形成多個第四結構。第四結構之間的間隔可稱作第二開口275。
第二電極結構174可包括依序堆疊的第一圖案154與第二圖案164(亦可稱作第二電極及加熱器)。
可移除絕緣圖案184的被第二開口275暴露出的部分以形成第二間隙280。
在某些示例性實施例中，可藉由移除絕緣圖案184的在第二方向上相對的邊緣部分中的每一者來形成第二間隙280，且第二間隙280可與第二開口275連通。
在某些示例性實施例中，可藉由回蝕製程來形成第二間隙280。
參照圖19及圖20，可執行與參照圖9至圖11所說明的製程實質上相同或相似的製程。
亦即，可在第四結構的側壁及上表面以及第一導電線122、第一頂蓋圖案245及第二層間絕緣層圖案255的上表面上形成第二可變阻值層以填充第二間隙280，且可藉由乾式蝕刻製程來局部地移除所述第二可變阻值層以在第二間隙280中形成第二可變阻值圖案。乾式蝕刻製程可僅集中於第二可變阻值層，且因此 可僅利用一種蝕刻氣體執行所述乾式蝕刻製程來恰當地移除第二可變阻值層。
在某些示例性實施例中，所述第二可變阻值圖案可接觸絕緣圖案184的在第二方向上相對的側壁中的每一者，且可合併至第一可變阻值圖案234。經合併的第一可變阻值圖案與第二可變阻值圖案可定義為可變阻值圖案294。
在某些示例性實施例中，可將可變阻值圖案294形成為具有環形形狀。在某些示例性實施例中，可變阻值圖案294可具有矩形環形形狀。在某些示例性實施例中，可變阻值圖案294可具有圓形環形形狀或橢圓形環形形狀。
第四結構與可變阻值圖案294可稱作第五結構。
參照圖21及圖22，可執行與參照圖12A至圖14所說明的製程實質上相同或相似的製程。
亦即，可在第五結構的側壁及上表面以及第一導電線122、第一頂蓋圖案245及第二層間絕緣層圖案255的上表面上形成第二頂蓋層，且可在所述第二頂蓋層上形成第三層間絕緣層以填充第二開口275的其餘部分。
第二頂蓋層可由例如氮化矽、氧化矽等絕緣材料形成。第三層間絕緣層可由例如氧化矽的氧化物形成。
可將第五結構、第二頂蓋層及第三層間絕緣層平坦化，直至可暴露出第三電極194的上表面，且可移除第五結構的第三遮罩262及第四遮罩270以形成第六結構，並且可將第二頂蓋層 及第三層間絕緣層分別轉變成第二頂蓋圖案305及第三層間絕緣層圖案315。可暴露出位於第三遮罩262及第四遮罩270下方的第一頂蓋圖案245及第二層間絕緣層圖案255。
第二頂蓋圖案305可在第一方向上延伸，且可覆蓋第六結構的側壁以及第一導電線122、第一頂蓋圖案245及第二層間絕緣層圖案255的上表面。
重新參照圖1至圖3，可在第六結構、第一頂蓋圖案245及第二層間絕緣層圖案255上形成在第一方向上延伸的第二導電線322，且可在第二頂蓋圖案305及第三層間絕緣層圖案315上形成第四層間絕緣層圖案540以覆蓋第二導電線322的側壁，並且因此所述可變阻值記憶體裝置可製作完成。
在某些示例性實施例中，可藉由以下步驟來形成第二導電線322：在第六結構、第一頂蓋圖案245、第二層間絕緣層圖案255、第二頂蓋圖案305及第三層間絕緣層圖案315上形成第二導電層；以及利用在第一方向上延伸的蝕刻遮罩將所述第二導電層圖案化。可藉由以下步驟來形成第四層間絕緣層圖案540：在第二頂蓋圖案305及第三層間絕緣層圖案315上形成第四層間絕緣層以覆蓋第二導電線322；以及將所述第四層間絕緣層平坦化直至可暴露出第二導電線322的上表面。
第二導電層可由例如鎢、鉑、鈀、銠、釕、銥、銅、鋁、鈦、鉭等金屬或其金屬氮化物形成，且第四層間絕緣層可由例如氧化矽的氧化物形成。
在某些示例性實施例中，可藉由鑲嵌(damascene)製程來形成第二導電線322。具體而言，可在第六結構、第一頂蓋圖案245、第二層間絕緣層圖案255、第二頂蓋圖案305及第三層間絕緣層圖案315上形成第四層間絕緣層，且可形成在第一方向上延伸的暴露出第六結構的上表面、第一頂蓋圖案245的上表面及第二層間絕緣層圖案255的上表面的第三開口。可在第六結構、第一頂蓋圖案245、第二層間絕緣層圖案255及第四層間絕緣層上形成第二導電層以填充第三開口，且可將第二導電層平坦化直至可暴露出第四層間絕緣層的上表面。在某些示例性實施例中，當執行所述鑲嵌製程時，可將第二導電線322形成為包括金屬圖案(圖中未示出)以及覆蓋金屬圖案的側壁及下表面的障壁圖案(圖中未示出)。
亦可藉由鑲嵌製程來形成第一導電線122，且在此種情形中，可將第一導電線122形成為包括金屬圖案(圖中未示出)以及覆蓋金屬圖案的側壁及下表面的障壁圖案(圖中未示出)。
如以上所說明，可不藉由在第二電極層結構170與第三電極層190之間形成可變阻值層以及同時蝕刻包括第二電極層結構170及第三電極層190的層結構來形成所述可變阻值記憶體裝置，而是藉由形成絕緣層180而非可變阻值層、局部地移除絕緣層180以形成間隙220及280以及形成可變阻值圖案294以填充間隙220及280來形成所述可變阻值記憶體裝置。因此，可變阻值圖案294可不與其他層一起進行蝕刻，而且因此可不暴露於各 種蝕刻氣體且可不被蝕刻氣體損壞。
可形成可變阻值圖案294以填充可藉由局部地移除絕緣層180而形成的間隙220及280，且因此可變阻值圖案294可藉由控制所述移除製程而具有所期望的大小或面積。因此，可變阻值圖案294與第二電極結構174之間的接觸面積可得到輕易控制，且消耗電流可得到減小。
圖23是說明根據某些示例性實施例的可變阻值記憶體裝置的平面圖，且圖24及圖25是說明圖23所示的可變阻值記憶體裝置的剖視圖。圖24是沿圖23所示的線XXIV-XXIV'的剖視圖。圖25是沿圖23所示的線XXV-XXV'的剖視圖。
除絕緣圖案及可變阻值圖案外，所述可變阻值記憶體裝置可與參照圖1至圖3所說明的可變阻值記憶體裝置實質上相同或相似。因此，相同的參考編號指代相同的元件，且在本文中不再對其予以贅述。
參照圖23至圖25，與圖1至圖3所示的可變阻值記憶體裝置不同，所述可變阻值記憶體裝置可僅包括參照圖17及圖18所說明的第一可變阻值圖案234，且可不包括參照圖19及圖20所說明的第二可變阻值圖案。
因此，絕緣圖案184可在第一記憶體結構199中在第二方向上延伸，且第一可變阻值圖案234可與絕緣圖案184的在第一方向上相對的側壁中的每一者接觸。亦即，圖23至圖25所示的可變阻值記憶體裝置的可變阻值圖案可不環繞絕緣圖案184的 所有側壁。然而，與圖1至圖3所示的可變阻值記憶體裝置的可變阻值圖案相同，圖23至圖25所示的可變阻值記憶體裝置的可變阻值圖案可在平面圖中具有較第二電極結構174的面積及第三電極194的面積小的面積。
圖26及圖27是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的各階段的平面圖及剖視圖。圖26是平面圖，且圖27是沿圖26所示的線XXVII-XXVII'的剖視圖。此方法可包括與參照圖4至圖22以及圖1至圖3所說明的製程實質上相同或相似的製程，且因此在本文中不再對其予以贅述。
參照圖26及圖27，可執行與參照圖4至圖18所說明的製程實質上相同或相似的製程。
然而，可不執行用於藉由移除絕緣圖案184的被第二開口275暴露出的部分來形成第二間隙280的製程。因此，可不移除而是使絕緣圖案184的在第二方向上相對的邊緣部分餘留下來。
重新參照圖23至圖25，可執行與參照圖19至圖22以及圖1至圖3所說明的製程實質上相同或相似的製程，以使所述可變阻值記憶體裝置製作完成。
根據以上製程，可移除初步絕緣圖案182的在第一方向上相對的邊緣部分以形成第一間隙220，然而，可不移除初步絕緣圖案182的在第二方向上相對的邊緣部分，且因此可不形成第二間隙280。因此，可在第二電極結構174與第三電極194之間形成與絕緣圖案184的在第一方向上相對的側壁接觸的僅第一可變阻 值圖案234。第一可變阻值圖案234亦可在平面圖中具有較第二電極結構174的面積及第三電極194的面積小的面積，此可與圖1至圖3所示的可變阻值圖案294相似。
圖28是說明根據某些示例性實施例的可變阻值記憶體裝置的平面圖，且圖29及圖30是說明所述可變阻值記憶體裝置的剖視圖。圖29是沿圖28所示的線XXIX-XXIX'的剖視圖。圖30是沿圖28所示的線XXX-XXX'的剖視圖。
除絕緣圖案及可變阻值圖案的形狀外，所述可變阻值記憶體裝置可與參照圖1至圖3所說明的可變阻值記憶體裝置實質上相同或相似。因此，相同的參考編號指代相同的元件，且在本文中不再對其予以贅述。
參照圖28至圖30，絕緣圖案186可在第一記憶體結構199中在第一方向上延伸，且可變阻值圖案236可接觸絕緣圖案186的在第二方向上相對的側壁中的每一者。與圖1至圖3所示的可變阻值圖案294不同，可變阻值圖案236可不環繞絕緣圖案186的所有側壁。然而，可變阻值圖案236可在平面圖中具有較第二電極結構174的面積及第三電極194的面積小的面積，此可與圖1至圖3所示的可變阻值圖案294相似。
圖31至圖34是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。除選擇圖案的位置及加熱器的位置外，所述可變阻值記憶體裝置可與參照圖1至圖3所說明的可變阻值記憶體裝置實質上相同或相似。因此，相同的參考編號指代相同的 元件，且在本文中不再對其予以贅述。
參照圖31，第一圖案154(即，第二電極)可形成於絕緣圖案184及可變阻值圖案294之下，且第二圖案164(即，加熱器)可形成於絕緣圖案184及可變阻值圖案294上。第三電極194可形成於加熱器上。
因此，依序堆疊的加熱器與第三電極194可形成第三電極結構，且第三結構中所包括的加熱器可加熱下方的可變阻值圖案294以改變可變阻值圖案294的阻值。
參照圖32，第二圖案164(即，加熱器)可形成於第一電極134上，且絕緣圖案184及可變阻值圖案294可形成於加熱器上。因此，依序堆疊的第一電極134及加熱器以及第三電極194可形成第一電極結構，且第一電極結構中所包括的加熱器可加熱上方的可變阻值圖案294以改變可變阻值圖案294的阻值。
第一圖案154(即，第二電極)可形成於絕緣圖案184及可變阻值圖案294上，且選擇圖案144可形成於第二電極與第三電極194之間。
參照圖33，絕緣圖案184及可變阻值圖案294可形成於第一電極134上。第二圖案164(即，加熱器)可形成於絕緣圖案184及可變阻值圖案294上，且第一圖案154(即，第二電極)可形成與加熱器上。因此，依序堆疊的加熱器與第二電極可形成第二電極結構，且第二電極結構中所包括的加熱器可加熱下方的可變阻值圖案294以改變可變阻值圖案294的阻值。
選擇圖案144可形成於第二電極結構與第三電極194之間。
參照圖34，第二電極結構可具有單層結構。圖34示出第二電極結構包括第一圖案154(即，第二電極)。在此種情形中，可變阻值圖案294可在無附加加熱器的條件下提供熱。
圖35及圖36是說明根據某些示例性實施例的可變阻值記憶體裝置的剖視圖。所述可變阻值記憶體裝置可具有包括圖1至圖3所示的依序堆疊的可變阻值記憶體裝置的堆疊結構。因此，相同的參考編號指代相同的元件，且為簡潔起見，以下可不再對其予以贅述。
參照圖35及圖36，所述可變阻值記憶體裝置可包括在第三方向上依序堆疊的第一記憶體結構與第二記憶體結構。第一記憶體結構及第二記憶體結構中的每一者可與圖1至圖3中示出的可變阻值記憶體裝置實質上相同。然而，第一記憶體結構及第二記憶體結構可共用第二導電線322。亦即，包括第一記憶體結構及第二記憶體結構的可變阻值記憶體裝置可僅具有一個第二導電線322。
因此，第一記憶體結構可包括第一導電線122及第二導電線322以及位於在第三方向上第一導電線122與第二導電線322彼此交疊的區域處的多個第一記憶體結構199。第一記憶體結構199中的每一者可包括第一電極134、選擇圖案144、第二電極結構174、絕緣圖案184及第三電極194。第一記憶體結構199中的 每一者可更包括覆蓋位於第二電極結構174與第三電極194之間的絕緣圖案184的可變阻值圖案294。第二電極結構174可包括依序堆疊的第一圖案154與第二圖案164。
第二記憶體結構可包括第二導電線322及第一導電線522以及位於在第三方向上第二導電線322與第一導電線522彼此交疊的區域處的多個第二記憶體結構399(本文中亦稱作第二記憶體)。第二記憶體結構399中的每一者可包括第一電極334、選擇圖案344、第二電極結構374、絕緣圖案384及第三電極394。第二記憶體結構399中的每一者可更包括覆蓋位於第二電極結構374與第三電極394之間的絕緣圖案384的可變阻值圖案494。第二電極結構374可包括依序堆疊的第一圖案354與第二圖案364。
在某些示例性實施例中，第一導電線122及522中的每一者可在第二方向上延伸，且多個第一導電線122及多個第一導電線522可形成於第一方向上。第二導電線322可在第一方向上延伸，且多個第二導電線322可形成於第二方向上。
絕緣圖案184及可變阻值圖案294可具有與參照圖1至圖3所說明的形狀以及參照圖23至圖25或圖28至圖30所說明的形狀實質上相同的形狀。可變阻值圖案294及選擇圖案144可具有與參照圖1至圖3所說明的位置以及參照圖31至圖34所說明的位置實質上相同的位置。
在某些示例性實施例中，第一導電線122及522中的每一者可充當字元線，且第二導電線322可充當位元線。在某些示 例性實施例中，第一導電線122及522中的每一者可充當位元線，且第二導電線322可充當字元線。
圖35及圖36示出所述可變阻值記憶體裝置包括分別處於兩個高度的第一記憶體結構及第二記憶體結構，然而，發明概念可不僅限於此，且所述可變阻值記憶體裝置可包括分別處於多個高度的多個記憶體結構。
圖37及圖38是說明根據某些示例性實施例的製造可變阻值記憶體裝置的方法的各階段的平面圖及剖視圖。此方法可包括與參照圖4至圖22以及圖1至圖3所說明的製程實質上相同或相似的製程，且因此在本文中不再對其予以贅述。
參照圖37，可執行與參照圖4至圖22所說明的製程實質上相同或相似的製程來形成包括第一記憶體結構199的第一記憶體結構。然而，可不形成第二導電線322及第四層間絕緣層圖案540。
可執行與參照圖4及圖5所說明的製程實質上相同或相似的製程以依序形成第一導電層320、第一電極層330、第一選擇層340、第二電極層結構370(包括第一層350與第二層360)、絕緣層380、第三電極層390及第一遮罩層400，且可在第一遮罩層400上形成第二遮罩410。
第二遮罩410可在第一方向上延伸，且可在第三方向上與第一記憶體結構的第一記憶體結構199交疊。
參照圖38，可執行與參照圖6至圖14所說明的製程實質 上相同或相似的製程，以在於第一方向上安置的所述多個第一記憶體結構199上形成在第一方向上延伸且包括依序堆疊的第二導電線322、初步第一電極332、初步選擇圖案342、初步第二電極結構372(包括初步第一圖案352與初步第二圖案362)、初步絕緣圖案382、初步第一可變阻值圖案432及初步第三電極392的第三結構，且可形成第一頂蓋圖案445及第二層間絕緣層圖案455，以覆蓋第三結構的在第二方向上相對的側壁以及在第一記憶體結構中的第三層間絕緣層圖案315及第二頂蓋圖案305的上表面。
重新參照圖35及圖36，可執行與參照圖15至圖22以及圖1至圖3所說明的製程實質上相同或相似的製程，以使所述可變阻值記憶體裝置製作完成。
根據某些示例性實施例的可變阻值記憶體裝置可應用於相變隨機存取記憶體裝置、電阻式隨機存取記憶體裝置、磁性隨機存取記憶體裝置等。
前述內容是對示例性實施例的說明，且不應被視為用於限制所述示例性實施例。儘管已闡述了少數示例例性實施例，但熟習此項技術者應易於理解，在不本質上背離本發明概念的新穎教示內容及優點的條件下，可對各示例性實施例作出諸多潤飾。因此，所有這些潤飾皆旨在包含於由申請專利範圍所界定的本發明概念的範圍內。在申請專利範圍中，「手段加功能」條款旨在涵蓋本文中所述的用於執行所列舉功能的結構且不僅涵蓋結構性等效形式而且涵蓋等效結構。因此，應理解，前述內容是對各種示 例性實施例的說明，且不應被視為僅限於所揭露的具體示例性實施例，並且對所揭露示例性實施例以及其他示例性實施例所作的潤飾皆旨在包含於隨附申請專利範圍的範圍內。
100‧‧‧基板
112‧‧‧第一層間絕緣層圖案
122‧‧‧第一導電線
134‧‧‧第一電極
144‧‧‧選擇圖案
154‧‧‧第一圖案
164‧‧‧第二圖案
174‧‧‧第二電極結構
184‧‧‧絕緣圖案
194‧‧‧第三電極
199‧‧‧記憶體結構
245‧‧‧第一頂蓋圖案
255‧‧‧第二層間絕緣層圖案
294‧‧‧可變阻值圖案
322‧‧‧第二導電線
II-II'‧‧‧線

Claims (19)

  1. 一種可變阻值記憶體裝置，包括：第一導電線的圖案，在基板上在第一方向上延伸，所述第一導電線中的每一者在與所述第一方向實質上正交的第二方向上延伸，所述第一方向及所述第二方向實質上平行於所述基板的上表面；第二導電線的圖案，在所述第一導電線上在所述第二方向上延伸，所述第二導電線中的每一者在所述第一方向上延伸；以及記憶體結構，位於所述第一導電線與所述第二導電線之間，所述記憶體結構與至少一個第一導電線及至少一個第二導電線中的每一者垂直交疊，所述記憶體結構在與所述第一方向及所述第二方向實質上正交的第三方向上延伸，所述第三方向與所述基板的所述上表面實質上正交，所述記憶體結構包括：電極結構，包括電極及位於所述電極上的加熱器；絕緣圖案，位於所述電極結構的中心上表面上；以及可變阻值圖案，位於所述電極結構的邊緣上表面上，所述可變阻值圖案具有覆蓋所述絕緣圖案的在所述第一方向上或所述第二方向上相對的側壁中的每一者的線性形狀，其中，在平面圖中，所述可變阻值圖案的面積小於所述加熱器的面積。
  2. 一種可變阻值記憶體裝置，包括：第一導電線的圖案，在基板上在第一方向上延伸，所述第一 導電線中的每一者在與所述第一方向實質上正交的第二方向上延伸，且所述第一方向及所述第二方向實質上平行於所述基板的上表面；第二導電線的圖案，在所述第一導電線上在所述第二方向上延伸，所述第二導電線中的每一者在所述第一方向上延伸；以及記憶體結構，位於所述第一導電線與所述第二導電線之間，所述記憶體結構在與所述基板的所述上表面實質上正交的第三方向上與至少一個第一導電線及至少一個第二導電線中的每一者垂直交疊，且所述記憶體結構包括：電極結構，包括加熱器及位於所述加熱器上的電極；絕緣圖案，接觸所述電極結構的中心下表面；以及可變阻值圖案，接觸所述電極結構的邊緣下表面，所述可變阻值圖案具有覆蓋所述絕緣圖案的在所述第一方向上或所述第二方向上相對的側壁中的每一者的線性形狀，其中所述加熱器分別接觸所述絕緣圖案的上表面及所述可變阻值圖案的上表面；且其中，在平面圖中，所述可變阻值圖案的面積小於所述加熱器的面積。
  3. 如申請專利範圍第2項所述的可變阻值記憶體裝置，更包括：選擇圖案，位於所述電極結構上。
  4. 如申請專利範圍第3項所述的可變阻值記憶體裝置，更 包括：獨立電極，位於所述絕緣圖案及所述可變阻值圖案之下；以及附加電極，位於所述選擇圖案上。
  5. 如申請專利範圍第2項所述的可變阻值記憶體裝置，更包括：另一電極；選擇圖案，位於所述另一電極上；以及附加電極，位於所述選擇圖案上，其中所述附加電極分別接觸所述絕緣圖案的下表面及所述可變阻值圖案的下表面。
  6. 一種可變阻值記憶體裝置，包括：記憶體結構，包括：第一電極，位於基板上；選擇圖案，位於所述第一電極上；第二電極，位於所述選擇圖案上；絕緣圖案，位於所述第二電極的中心上表面上；可變阻值圖案，位於所述第二電極的邊緣上表面上；第三電極，位於所述絕緣圖案及所述可變阻值圖案上；以及頂蓋圖案，覆蓋並直接接觸所述第一電極、所述選擇圖案、所述第二電極、所述絕緣圖案、所述可變阻值圖案及所 述第三電極的側壁，其中所述可變阻值圖案具有覆蓋所述絕緣圖案的在第一方向上或與所述第一方向實質上正交的第二方向上相對的側壁中的每一者的線性形狀。
  7. 如申請專利範圍第6項所述的可變阻值記憶體裝置，其中，所述絕緣圖案在所述第一方向上延伸，且所述可變阻值圖案具有覆蓋所述絕緣圖案的在與所述第一方向實質上正交的所述第二方向上相對的所述側壁中的每一者的所述線性形狀。
  8. 如申請專利範圍第6項所述的可變阻值記憶體裝置，其中，所述第二電極包括依序堆疊的第一圖案與第二圖案，所述第一圖案包含金屬氮化物或金屬矽氮化物，且所述第二圖案包含碳、氮化碳、碳氮化鈦及碳氮化鉭中的至少一者。
  9. 如申請專利範圍第6項所述的可變阻值記憶體裝置，更包括：第一導電線，在所述第一方向上延伸；以及第二導電線，在與所述第一方向實質上正交的所述第二方向上延伸，其中所述記憶體結構在與所述基板的上表面實質上正交的第 三方向上與所述第一導電線及所述第二導電線中的每一者垂直交疊。
  10. 一種記憶體結構，包括：電極結構；絕緣圖案，位於所述電極結構的中心上表面上；以及可變阻值圖案，位於所述電極結構的邊緣上表面上，其中所述可變阻值圖案具有覆蓋所述絕緣圖案的在第一方向上或與所述第一方向實質上正交的第二方向上相對的側壁中的每一者的線性形狀；以及頂蓋圖案，覆蓋並直接接觸所述電極結構、所述絕緣圖案、及所述可變阻值圖案的側壁。
  11. 如申請專利範圍第10項所述的記憶體結構，更包括：選擇圖案，位於所述電極結構下方。
  12. 如申請專利範圍第10項所述的記憶體結構，其中所述電極結構包括：：電極；以及加熱器，位於所述電極上。
  13. 如申請專利範圍第12項所述的記憶體結構，其中所述加熱器包含碳、氮化碳、碳氮化鈦及碳氮化鉭中的至少一者。
  14. 如申請專利範圍第12項所述的記憶體結構，更包括：獨立電極，位於所述電極之下；以及附加電極，位於所述絕緣圖案及所述可變阻值圖案上。
  15. 如申請專利範圍第12項所述的記憶體結構，其中，所述電極位於所述絕緣圖案及所述可變阻值圖案上；並且所述記憶體結構更包括：選擇圖案，位於所述電極上；以及獨立電極，位於所述選擇圖案上。
  16. 如申請專利範圍第10項所述的記憶體結構，其中所述可變阻值圖案包含相變材料。
  17. 如申請專利範圍第10項所述的記憶體結構，其中所述可變阻值圖案包含超晶格、銦銻碲材料或鉍銻碲材料，所述超晶格包含交替堆疊的鍺-碲層與銻-碲層，所述銦銻碲材料包含銦-銻-碲，且所述鉍銻碲材料包含鉍-銻-碲。
  18. 如申請專利範圍第10項所述的記憶體結構，其中所述電極結構具有單層結構。
  19. 如申請專利範圍第18項所述的記憶體結構，其中所述電極結構包含氮化鈦、氮化鈦矽、氮化鎢、氮化鎢矽、氮化鉭、氮化鉭矽、氮化鋯、及氮化鋯矽中的至少一者。
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