TWI796001B - 半導體裝置與其製作方法 - Google Patents

Abstract

一種半導體裝置，包含周邊區塊、基材、以及陣列區塊。周邊區塊包含互補式金氧半導體元件。基材設置在周邊區塊上，基材包含設置在周邊區塊上的N型摻雜多晶矽層、設置在N型摻雜多晶矽層上的氧化物層，以及設置在氧化物層上的導體層。陣列區塊設置在基材上，陣列區塊包含設置在導體層上並交替堆疊的閘極結構與絕緣層，其中閘極結構中的最底層的一個與導體層一起作為半導體裝置的接地選擇線。導體層的厚度與各閘極結構的厚度的比值約為3至4。陣列區塊更包含垂直通道結構，穿過閘極結構與絕緣層，且延伸進入N型摻雜多晶矽層。

Description

半導體裝置與其製作方法

本揭露是關於一種半導體裝置與其製作方法。

近年來，半導體裝置的結構不斷改變，且半導體裝置的儲存容量不斷增加。記憶體裝置被應用於許多產品(例如數位相機、手機及電腦等)的儲存元件中。隨著這些應用的增加，記憶體裝置的需求集中在小尺寸與大儲存容量上。為了滿足此條件，需要具有高元件密度與小尺寸的記憶體裝置及其製造方法。

因此，期望開發出具有更多數量之多個堆疊平面的三維(three-dimensional，3D)記憶體裝置，以達到更大的儲存容量、改善品質並同時保持記憶體裝置的小尺寸。

根據本揭露的一些實施態樣，一種半導體裝置，包含周邊區塊、基材、以及陣列區塊。周邊區塊包含互補式金氧半導體元件。基材設置在周邊區塊上，基材包含設置在周邊區塊上的N型摻雜多晶矽層、設置在N型摻雜多晶矽層上的氧化物層，以及設置在氧化物層上的導體層。陣列區塊設置在基材上，陣列區塊包含設置在導體層上並交替堆疊的閘極結構與絕緣層，其中閘極結構中的最底層的一個與導體層一起作為半導體裝置的接地選擇線。導體層的厚度與各閘極結構的厚度的比值約為3至4。陣列區塊更包含垂直通道結構，穿過閘極結構與絕緣層，且延伸進入N型摻雜多晶矽層。

根據本揭露的一些實施態樣，一種製作半導體裝置的方法，包含提供一結構，結構包含周邊區塊、基材，與陣列區塊。周邊區塊包含互補式金氧半導體元件。基材設置在周邊區塊上，基材包含設置在周邊區塊上的第一多晶矽層、設置在第一多晶矽層上的第一氧化物層、設置在第一氧化物層上的第二多晶矽層、設置在第二多晶矽層上的第二氧化物層、設置在第二氧化物層上的第三多晶矽層、設置在第三多晶矽層上的第三氧化物層，以及設置在第三氧化物層上的第四多晶矽層。陣列區塊設置在基材上，陣列區塊包含設置在第四多晶矽層上且交替堆疊的第一絕緣層與第二絕緣層，以及穿過第一絕緣層與第二絕緣層且延伸進入第一多晶矽層的垂直通道結構。方法更包含移除第四多晶矽層，以在第三氧化物層和第一絕緣層中最底層的一者之間形成一第一空腔，以及以一導體層填充第一空腔。

以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之較佳實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。

參照第1圖至第14圖，其分別為根據本揭露的製作半導體裝置的方法的一些實施例於不同製作階段的剖面圖。參照第1圖，一種半導體結構10被提供。半導體結構10包含有基材100、設置在基材100下方的周邊區塊200，以及設置在基材100上方的陣列區塊300。亦即，周邊區塊200與陣列區塊300分別配置在基材100的相對兩側面上。於一些實施例中，基材100為形成在周邊區塊200的上表面上，而後，陣列區塊300再形成在基材100的上表面上。於其他的一些實施例中，陣列區塊300先形成在基材100的上表面上，而後，基材100與其上的陣列區塊300再一起與周邊區塊200結合。

周邊區塊200包含有多個半導體元件，例如多個互補式金氧半導體(complementary metal-oxide-semiconductor，CMOS)元件210與其他的適合的電路。

基材100可以為，舉例而言，矽基材。基材100包含有在周邊區塊200上的第一多晶矽層101、在第一多晶矽層101上的第一氧化物層111、在第一氧化物層111上的第二多晶矽層102、在第二多晶矽層102上的第二氧化物層112、在第二氧化物層112上的第三多晶矽層103、在第三多晶矽層103上的第三氧化物層113，以及在第三氧化物層113上的第四多晶矽層104。

於一些實施例中，第一多晶矽層101為基材100的第一多晶矽層101到第四多晶矽層104中厚度最厚的一個，而第三多晶矽層103則是基材100的第一多晶矽層101到第四多晶矽層104中厚度最薄的一個。於一些實施例中，第一多晶矽層101的厚度約為1500Å，第二多晶矽層102的厚度約為400Å，第三多晶矽層103的厚度約為100Å，第四多晶矽層104的厚度約為1000Å。於一些實施例中，第一氧化物層111的厚度約為80Å，第二氧化物層112的厚度約為120Å，第三氧化物層113的厚度約為450Å。

第一多晶矽層101可以摻雜有N型摻雜物，如磷或砷。第四多晶矽層104可以摻雜有P型摻雜物，如硼或鍺。於一些實施例中，第四多晶矽層104作為半導體裝置的接地選擇線(ground select line，GSL)。

陣列區塊300包含有多個第一絕緣層310及多個第二絕緣層320交替地堆疊在基材100上，其中最上層的層與最下層的層皆為第一絕緣層310，且第一絕緣層310的材料不同於第二絕緣層320的材料。於一些實施例中，第一絕緣層310可以為氧化物層，如氧化矽層，而第二絕緣層320可以為氮化物層，如氮化矽層。

陣列區塊300更包含有多個垂直通道結構330，垂直通道結構330平行於基材100的法線方向配置。垂直通道結構330被形成為穿過第一絕緣層310和第二絕緣層320的堆疊並延伸進入基材100。於一些實施例中，垂直通道結構330止於第一多晶矽層101。

於一些實施例中，每個垂直通道結構330包含儲存層332、通道層334以及隔離柱336。通道層334被夾在儲存層332以及隔離柱336之間。儲存層332與通道層334具有U形的剖面形狀。於一些實施例中，儲存層332為多層結構，例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)層，用以捕捉電子。通道層334的材料可以為多晶矽，而隔離柱336的材料為絕緣材料。每個垂直通道結構330更包含有導電栓塞338設置在隔離柱336上並與通道層334接觸。於一些實施例中，導電栓塞338、儲存層332、通道層334跟最上層的第一絕緣層310的上表面大致上是齊平的。隔離柱336的上表面低於通道層334的上表面，且導電栓塞338的側壁與通道層334接觸。

參照第2圖，執行一或多個蝕刻製程，以在陣列區塊300中形成溝槽340。舉例而言，執行第一道蝕刻製程可以移除部分的第一絕緣層310、第二絕緣層320與第四多晶矽層104。亦即，在執行完第一道蝕刻製程之後，溝槽340止於第四多晶矽層104。接著，執行第二道蝕刻製程以加深溝槽340，使得溝槽340止於第三氧化物層113。亦即，第三氧化物層113作為在第二道蝕刻製程的蝕刻終止層。於一些實施例中，第一道蝕刻製程不同於第二道蝕刻製程。

參照第3圖，執行第三道蝕刻製程，以移除第四多晶矽層104(見第2圖)。於執行完第三道蝕刻製程之後，空腔342會形成在最底層的第一絕緣層310以及第三氧化物層113之間。空腔342與溝槽340連通。部分的垂直通道結構330會暴露於空腔342。於一些實施例中，第三道蝕刻製程不同於第一道蝕刻製程以及第二道蝕刻製程。

參照第4圖，形成導體層362以填充空腔342(見第3圖)。導體層362包含有一或多個導電材料，如鎢等填充金屬。導體層362圍繞垂直通道結構330的該部分設置。當導體層362填充空腔342之後，進一步透過溝槽340執行至少一蝕刻製程，以移除部分的導體層362，藉以加深溝槽340。加深溝槽340的蝕刻製程止於第三氧化物層113。至此，第一絕緣層310、第二絕緣層320以及導體層362的側壁暴露於溝槽340。

參照第5圖，執行另一蝕刻製程以進一步加深溝 槽340。此蝕刻製程移除部分的第三氧化物層113與第三多晶矽層103並止於第二氧化物層112。亦即，第二氧化物層112作為此蝕刻製程的蝕刻終止層。

參照第6圖，間隔件350形成在溝槽340的側壁上。於一些實施例中，先將間隔材料形成在如第5圖所示的半導體結構10的上表面與側表面上。於一些實施例中，間隔件350為多層結構且包含有第一氮化物層352、氧化物層354，以及第二氮化物層356，其中第一氮化物層352直接形成在溝槽340的表面上，氧化物層354被夾設在第一氮化物層352和第二氮化物層356之間。第一絕緣層310、第二絕緣層320、導體層362、第三氧化物層113與第三多晶矽層103的表面被間隔件350所保護。

當第一絕緣層310、第二絕緣層320、導體層362、第三氧化物層113與第三多晶矽層103的表面被間隔件350所保護之後，執行再一蝕刻製程以再一次地加深溝槽340。此蝕刻製程移除了間隔件350的底部以及部分的第二氧化物層112與第二多晶矽層102，並止於第二多晶矽層102。溝槽340不會穿透第二多晶矽層102。

參照第7圖，第二多晶矽層102(見第6圖)透過濕式蝕刻被移除。第二多晶矽層102亦可被視為犧牲層。在第二多晶矽層102被移除之後，空腔344會形成在第一氧化物層111與第二氧化物層112之間。而位於第一氧化物層111以及第二氧化物層112之間的該部分的垂直通道結構330則會暴露於空腔344。

參照第8圖，執行一連串的蝕刻製程，以移除暴露的該部分的垂直通道結構330的該部分的儲存層332。舉例而言，第一蝕刻劑，其對氧化物的蝕刻速率大於氮化物的蝕刻速率，以及第二蝕刻劑，其對氮化物的蝕刻速率大於氧化物的蝕刻速率，可使用來移除暴露的該部分的儲存層332，其中儲存層332為氧化物-氮化物-氧化物層。而在移除暴露的該部分的儲存層332(即氧化物-氮化物-氧化物層)的同時，間隔件350的氧化物層354以及第二氮化物層356(見第7圖)以及第一氧化物層111和第二氧化物層112(見第7圖)也會在過程中一併被移除。因此，空腔344在經過上述移除步驟之後會被擴大。間隔件350的第一氮化物層352則是仍然保留在溝槽340的側壁上。

於一些實施例中，不僅僅是暴露的該部分的儲存層332被移除，儲存層332被第一多晶矽層101與第三多晶矽層103所覆蓋的該部分的端點也會對應地在將暴露的該部分的儲存層332移除之後被凹陷。於一些實施例中，儲存層332包含有上部區段332U以及下部區段332L，其中上部區段332U和下部區段332L被空腔344所分隔開來。

於一些實施例中，儲存層332的下部區段332L的上表面比第一多晶矽層101的最頂表面低。於一些實施例中，儲存層332的上部區段332U的下表面比第三多晶矽層103的最底表面高且高於第三氧化物層113的底表面。於一些實施例中，第三多晶矽層103鄰接於儲存層332的 一部分亦在移除暴露的該部分的儲存層332被一併移除。

參照第9圖，額外的多晶矽材料105在空腔344(見第8圖)中磊晶成長並回填空腔344。多晶矽材料105可以為摻雜有N型摻雜物，如磷或砷。殘留的第三多晶矽層103、多晶矽材料105以及第一多晶矽層101的組合被合稱為N型摻雜多晶矽層106。N型摻雜多晶矽層106的厚度約為2200Å。N型摻雜多晶矽層106以及導體層362之間被第三氧化物層113所隔開。換言之，第三氧化物層113作為N型摻雜多晶矽層106與導體層362之間的隔離層。

在N型摻雜多晶矽層106形成之後，執行蝕刻製程以移除部分的N型摻雜多晶矽層106進而加深溝槽340。於一些實施例中，溝槽340的底部位於儲存層332的上部區段332U和下部區段332L之間。介於儲存層332的上部區段332U和下部區段332L之間的該部分通道層334直接接觸N型摻雜多晶矽層106。

參照第10圖，間隔件350的第一氮化物層352(見第9圖)被移除，使得堆疊的第一絕緣層310、第二絕緣層320、導體層362、以及N型摻雜多晶矽層106的側壁暴露於溝槽340。

參照第11圖，執行氧化製程，如熱氧化製程，以將N型摻雜多晶矽層106的表面轉化為氧化矽，而在N型摻雜多晶矽層106的側壁上形成第四氧化物層114。於一些實施例中，第四氧化物層114具有U形的剖面形狀， 且第四氧化物層114與第三氧化物層113相連。

參照第12圖，執行蝕刻製程以移除第二絕緣層320(見第11圖)。更具體地說，第二絕緣層320為氮化矽層，蝕刻製程是選用氮化物蝕刻速率大於氧化物蝕刻速率的蝕刻劑進行蝕刻，讓氧化矽層的第一絕緣層310在第二絕緣層320被移除之後保留下來。部分的垂直通道結構330會暴露在第一絕緣層310之間。由於N型摻雜多晶矽層106的側壁被第四氧化物層114與第三氧化物層113所覆蓋，因此，N型摻雜多晶矽層106可以免於在此蝕刻製程中遭受傷害。

參照第13圖，多個閘極結構360形成在第一絕緣層310之間並鄰接垂直通道結構330。每個閘極結構360包含有導電材料，如鎢的填充金屬。

於一些實施例中，在半導體結構10的頂部的一或多個閘極結構360作為半導體結構10的串列選擇線(string select line，SSL)，在半導體結構10的底部的一或多個閘極結構360以及導體層362共同作為半導體結構10的接地選擇線(ground select line，GSL)，而其餘的閘極結構360則是作為半導體結構10的字元線(word line，WL)。閘極結構360與導體層362分別圍繞垂直通道結構330設置。因此，陣列區塊300中的單元可以被稱作閘極環繞(gate-all-around，GAA)記憶體單元。

於一些實施例中，導體層362的厚度T1大於每 個閘極結構360的厚度T2。於一些實施例中，導體層362的厚度T1約為1000Å，每個閘極結構360的厚度T2約為300Å。於一些實施例中，導體層362的厚度T1與每個閘極結構360的厚度T2之間的比值約為3到4。於一些實施例中，導體層362的厚度T1小於N型摻雜多晶矽層106的厚度T3。

在閘極結構360與導體層362形成之後，執行回蝕刻製程以凹陷閘極結構360與導體層362，使得閘極結構360與導體層362的側壁從第一絕緣層310的側壁凹入。於一些實施例中，閘極結構360與導體層362的側壁從第一絕緣層310的側壁凹入的深度可以不同。閘極結構360與導體層362的側壁在經過回蝕刻製程之後，可以為平面、凸面，或是凹面。

參照第14圖，額外的氧化物材料沉積在閘極結構360、第一絕緣層310以及第四氧化物層114(見第13圖)的側壁上。接著，進行一蝕刻製程以移除部分的氧化物材料與第四氧化物層114的底部部分，以打開第四氧化物層114。如此一來，便可形成圍繞溝槽340(見第11圖)的絕緣間隔件370，並且使得N型摻雜多晶矽層106從打開的第四氧化物層114顯露出來。

接著，執行沉積製程以在溝槽340中形成填充溝槽340且被絕緣間隔件370所圍繞的共用源極線(common source line，CSL)372。絕緣間隔件370的底表面低於N型摻雜多晶矽層106的上表面。於一些實 施例中，共用源極線372可以為多晶矽並摻雜有N型摻雜物，如磷或砷。於另一些實施例中，共用源極線372可以為導體，如鎢。共用源極線372從N型摻雜多晶矽層106向上沉積，其中N型摻雜多晶矽層106作為半導體結構10的共用源極面(common source plane)。接著，形成金屬栓塞374連接共用源極線372。

參照第15圖，其為第14圖的半導體結構10中的區域A的放大圖。於一些實施例中，第三氧化物層113具有圍繞儲存層332之上部區段332U的第一部分113a以及連接第一部分113a的第二部分113b。第一部分113a的厚度T4小於第二部分113b的厚度T5。第三氧化物層113的第一部分113a的底表面實質上齊平於儲存層332之上部區段332U的底表面。於一些實施例中，第三氧化物層113的第一部分113a的底表面以及儲存層332之上部區段332U的底表面可以為平面、凹面、或是凸面。於一些實施例中，導體層362相較於閘極結構360更接近共用源極線372。亦即，導體層362的側壁與共用源極線372之間的距離d1小於閘極結構360的側壁與共用源極線372之間的距離d2。

請同時參照第14圖與第15圖，製作完成的半導體結構10可作為具有多個記憶體單元的半導體裝置。至少一個位在半導體結構10底部的閘極結構360以及導體層362共同作為半導體結構10的接地選擇線(ground select line，GSL)。N型摻雜多晶矽層106作為半導 體結構10的共用源極面(common source plane)。N型摻雜多晶矽層106和接地選擇線GSL(即N型摻雜多晶矽層106和導體層362)之間的距離極短。於一些實施例中，導體層362和N型摻雜多晶矽層106之間的距離為第三氧化物層113的第一部分113a的厚度T4，其約只有300Å。因此，擴散N型摻雜多晶矽層106中的N型摻雜物所需要的熱預算(thermal budget)也相應地減少。除此之外，使用導體層362作為接地選擇線GSL的最底層導電層，相較於不具有最底層導電層的情況，使用導體層362作為接地選擇線GSL的最底層導電層可以提升記憶體單元的抹除速度以及減少漏電流。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

10:半導體結構

100:基材

101:第一多晶矽層

102:第二多晶矽層

103:第三多晶矽層

104:第四多晶矽層

105:多晶矽材料

106:N型摻雜多晶矽層

111:第一氧化物層

112:第二氧化物層

113:第三氧化物層

113a:第一部分

113b:第二部分

114:第四氧化物層

200:周邊區塊

210:互補式金氧半導體元件

300:陣列區塊

310:第一絕緣層

320:第二絕緣層

330:垂直通道結構

332:儲存層

332U:上部區段

332L:下部區段

334:通道層

336:隔離柱

338:導電栓塞

340:溝槽

342,344:空腔

350:間隔件

352:第一氮化物層

354:氧化物層

356:第二氮化物層

360:閘極結構

362:導體層

370:絕緣間隔件

372:共用源極線

374:金屬栓塞

d1,d2:距離

T1,T2,T3,T4,T5:厚度

A:區域

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下： 第1圖至第14圖分別為根據本揭露的製作半導體裝置的方法的一些實施例於不同製作階段的剖面圖。 第15圖為第14圖中之半導體結構的區域A的放大圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

10:半導體結構

100:基材

106:N型摻雜多晶矽層

200:周邊區塊

300:陣列區塊

310:第一絕緣層

360:閘極結構

362:導體層

370:絕緣間隔件

372:共用源極線

374:金屬栓塞

A:區域

Claims (10)

1. 一種半導體裝置，包含： 一周邊區塊，包含複數個互補式金氧半導體元件； 一基材，設置在該周邊區塊上，該基材包含： 一N型摻雜多晶矽層，設置在該周邊區塊上； 一氧化物層，設置在該N型摻雜多晶矽層上；以及 一導體層，設置在該氧化物層上；以及 一陣列區塊，設置在該基材上，該陣列區塊包含： 交替堆疊的複數個閘極結構與複數個絕緣層，設置在該導體層上，其中該些閘極結構中的最底層的一個與該導體層一起作為該半導體裝置的接地選擇線，其中該導體層的厚度與各該閘極結構的厚度的比值約為3至4；以及 一垂直通道結構，穿過該些閘極結構與該些絕緣層，且延伸進入該N型摻雜多晶矽層。
2. 如請求項1所述之半導體裝置，其中該垂直通道結構的一通道層的一部分接觸該N型摻雜多晶矽層。
3. 如請求項2所述之半導體裝置，其中該垂直通道結構的一儲存層包含圍繞該通道層的頂端的一上部區段與圍繞該通道層的底端的一下部區段，且該垂直通道結構的該通道層的該部分介於該上部區段與該下部區段之間。
4. 如請求項3所述之半導體裝置，其中該氧化物層包含鄰接該儲存層的該上部區段的一第一部分以及連接該第一部分的一第二部分，其中該第一部分的厚度小於該第二部分的厚度。
5. 如請求項1所述之半導體裝置，更包含： 一共用源極線，穿過該陣列區塊，且延伸進入該基材，其中該導體層與該共用源極線之間的距離小於該些閘極結構與該共用源極線之間的距離。
6. 一種製作半導體裝置的方法，包含： 提供一結構，該結構包含： 一周邊區塊，包含複數個互補式金氧半導體元件； 一基材，設置在該周邊區塊上，該基材包含： 一第一多晶矽層，設置在該周邊區塊上； 一第一氧化物層，設置在該第一多晶矽層上； 一第二多晶矽層，設置在該第一氧化物層上； 一第二氧化物層，設置在該第二多晶矽層上； 一第三多晶矽層，設置在該第二氧化物層上； 一第三氧化物層，設置在該第三多晶矽層上；以及 一第四多晶矽層，設置在該第三氧化物層上；以及 一陣列區塊，設置在該基材上，該陣列區塊包含： 交替堆疊的複數個第一絕緣層與複數個第二絕緣層，設置在該第四多晶矽層上；以及 一垂直通道結構，穿過該些第一絕緣層與該些第二絕緣層，且延伸進入該第一多晶矽層； 移除該第四多晶矽層，以在該第三氧化物層和該些第一絕緣層中最底層的一者之間形成一第一空腔；以及 以一導體層填充該第一空腔。
7. 如請求項6所述之方法，其中移除該第四多晶矽層包含： 在該結構中形成一溝槽以暴露該第四多晶矽層；以及 蝕刻該第四多晶矽層。
8. 如請求項7所述之方法，更包含： 加深該溝槽以暴露該第二氧化物層； 在加深該溝槽之後，形成一間隔物於該溝槽的側壁； 再次加深該溝槽以暴露該第二多晶矽層； 移除該第二多晶矽層；以及 移除該第一氧化物層和該第二氧化物層。
9. 如請求項8所述之方法，其中移除該第一氧化物層和該第二氧化物層更包含： 移除該垂直通道結構的一儲存層的一部分以及該間隔件的一部分，使得一第二空腔形成在該第一多晶矽層和該第三多晶矽層之間。
10. 如請求項9所述之方法，更包含： 以一N型摻雜多晶矽填充該第二空腔。

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