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TWI795682B - 半導體裝置以及半導體結構 - Google Patents

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TWI795682B
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辛裕明
鍾易男
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碇基半導體股份有限公司
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Abstract

一種半導體裝置包括第一電晶體以及第二電晶體。第一電晶體包括第一閘極端、第一源極端以及第一汲極端，第一閘極端係耦接至第一源極端。第二電晶體包括第二閘極端、第二源極端以及第二汲極端，第二閘極端係耦接至第一汲極端。

Description

半導體裝置以及半導體結構
本發明係有關於一種用以改善P型氮化鎵閘極高電子遷移率電晶體（high electron mobility transistors，HEMT）之缺點之半導體裝置以及半導體結構。
近年來，半導體裝置在電腦、消費電子等領域中發展快速。目前，半導體裝置技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。
基於氮化鎵之裝置的自然狀態係為常開或空乏型裝置，這些類型之裝置可透過特殊的驅動電路或利用串疊封裝解決方案而用於功率半導體系統，但是市場對於常閉或增強型裝置，如P型氮化鎵高電子遷移率電晶體（p-GaN HEMT）的需求很高。
然而，P型氮化鎵閘極增強型高電子遷移率電晶體依然面臨一些挑戰。首先，P型氮化鎵閘極增強型高電子遷移率電晶體之臨限電壓太低，以致於無法防止開關因電磁干擾（Electro Magnetic Interference，EMI）、雜訊或電壓擾動而被誤導通。第二，P型氮化鎵閘極增強型高電子遷移率電晶體具有顯著的閘極漏電流，且閘極漏電流係因製程而有所不同。第三，摻雜會影響P型氮化鎵閘極增強型高電子遷移率電晶體之閘極可靠度，因此P型氮化鎵閘極增強型高電子遷移率電晶體無法承受高電壓。
本發明在此提出了增強型高電子遷移率電晶體之半導體裝置以及半導體結構，而新提出的增強型高電子遷移率電晶體係實現於一般的高電子遷移率電晶體製程且無須增加額外的光罩。此外，新提出的增強型高電子遷移率電晶體之臨限電壓、閘極漏電電流、反相導通損耗、閘極端之輸入電容值、動態導通電阻、崩潰電壓以及閘極可靠度皆有所改善。此外，由於新提出的增強型高電子遷移率電晶體的通道與一般的高電子遷移率電晶體之通道相同，使得新提出的增強型高電子遷移率電晶體的導通電阻幾乎等同於一般的高電子遷移率電晶體之導通電阻。
有鑑於此，本發明提出一種半導體裝置包括一第一電晶體以及一第二電晶體。上述第一電晶體包括一第一閘極端、一第一源極端以及一第一汲極端，上述第一閘極端係耦接至上述第一源極端。上述第二電晶體包括一第二閘極端、一第二源極端以及一第二汲極端，上述第二閘極端係耦接至第一汲極端。
根據本發明之一實施例，上述第一電晶體以及上述第二電晶體皆為一增強型高電子遷移率電晶體。
根據本發明之另一實施例，上述第一電晶體以及上述第二電晶體皆為一P型氮化鎵增強型高電子遷移率電晶體。
根據本發明之一實施例，上述半導體裝置係為上述第一電晶體以及上述第二電晶體所組成之一增強型高電子遷移率電晶體。
根據本發明之一實施例，上述增強型高電子遷移率電晶體包括一閘極端、一源極端以及一汲極端。上述閘極端係由上述第一閘極端所形成，上述源極端係由上述第二源極端所形成，上述汲極端係由上述第二汲極端所形成。
根據本發明之一實施例，上述第一閘極端係與上述第一汲極端相距一第一長度。上述增強型高電子遷移率電晶體之一閘極漏電電流係根據上述第一長度而決定。
根據本發明之一實施例，上述第二閘極端係與上述第二汲極端相距一第二長度。上述增強型高電子遷移率電晶體的一崩潰電壓係根據上述第一長度以及上述第二長度而決定。
根據本發明之一實施例，上述第一閘極端係與上述第一源極端相距一第三長度，上述第一長度超過上述第三長度。上述第二閘極端係與上述第二源極端相距一第四長度，上述第二長度超過上述第四長度。
根據本發明之一實施例，上述增強型高電子遷移率電晶體之臨限電壓係超過上述第二電晶體之臨限電壓。
根據本發明之一實施例，上述增強型高電子遷移率電晶體自上述閘極端之輸入電容值係小於自上述第二閘極端之輸入電容值。
本發明更提出一種半導體結構，包括一基板、一III-V族化合物緩衝層、一第一III-V族化合物層、一第二III-V族化合物層、一第一閘極結構、一第二閘極結構、一第一源極區域、一第一汲極區域、一第二源極區域以及一第二汲極區域。上述III-V族化合物緩衝層設置於上述基板之上方，上述III-V族化合物緩衝層包括一第一區域以及一第二區域。上述第一III-V族化合物層設置於上述第一區域中且位於上述III-V族化合物緩衝層之上方。上述第二III-V族化合物層設置於上述第二區域中且位於上述III-V族化合物緩衝層之上方。上述第一閘極結構設置於上述第一III-V族化合物層之上方。上述第二閘極結構設置於上述第二III-V化合物層之上方。上述第一源極區域耦接至上述第一閘極結構。上述第一汲極區域耦接至上述第二閘極結構，上述第一源極區域以及上述第一汲極區域分別設置於上述第一閘極結構之相異二側且位於上述第一III-V族化合物層之上方。上述第二源極區域以及上述第二汲極區域分別設置於上述第二閘極結構之相異兩側且位於上述第二III-V族化合物層之上方。
根據本發明之一實施例，上述第一閘極結構更包括一第一P型III-V族化合物層以及一第一閘極電極。上述第一P型III-V族化合物層設置於上述第一III-V族化合物層之上方。上述第一閘極電極設置於上述第一P型III-V族化合物層之上方。
根據本發明之一實施例，上述第二閘極結構更包括一第二P型III-V族化合物層以及一第二閘極電極。上述第二P型III-V族化合物層設置於上述第二III-V族化合物層之上方。上述第二閘極電極設置於上述第二P型III-V族化合物層之上方。
根據本發明之一實施例，一第一增強型高電子遷移率電晶體以及一第二增強型高電子遷移率電晶體分別形成於上述第一區域以及上述第二區域中。
根據本發明之一實施例，上述半導體結構形成一增強型高電子遷移率電晶體。上述增強型高電子遷移率電晶體包括一閘極端、一源極端以及一汲極端。上述閘極端係由上述第一閘極結構所形成，上述源極端係由上述第二源極區域所形成，上述汲極端係由上述第二汲極區域所形成。
根據本發明之一實施例，上述第一閘極結構係與上述第一汲極區域相距一第一長度。上述增強型高電子遷移率電晶體之閘極漏電流係根據上述第一長度而決定。
根據本發明之一實施例，上述第二閘極結構係與上述第二汲極區域相距一第二長度。上述增強型高電子遷移率電晶體的崩潰電壓係根據上述第一長度以及上述第二長度而決定。
根據本發明之一實施例，上述第一閘極結構係與上述第一源極區域相距一第三長度，上述第一長度係超過上述第三長度。上述第二閘極結構係與上述第二源極區域相距一第四長度，上述第二長度係超過上述第四長度。
根據本發明之一實施例，上述增強型高電子遷移率電晶體之臨限電壓係超過形成於上述第二區域之電晶體之臨限電壓。
根據本發明之一實施例，自上述閘極端之輸入電容值係小於自上述第二閘極結構之輸入電容值。
以下針對本揭露一些實施例之元件基板、半導體裝置及半導體裝置之製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
除非另外定義，在此使用的全部用語（包括技術及科學用語）具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。
在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
本發明的實施例係揭露半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit, IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor, MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors, MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors, BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。
第1圖係顯示根據本發明之一實施例所述之半導體裝置之示意圖。如第1圖所示，半導體裝置100包括第一電晶體110以及第二電晶體120。根據本發明之一實施例，第一電晶體110以及第二電晶體120之每一者係為實現於相同製程且沒有額外光罩之增強型高電子遷移率電晶體。根據本發明之另一實施例，第一電晶體110以及第二電晶體120之每一者係為P型氮化鎵電晶體。根據本發明之一實施例，半導體裝置100係由第一電晶體110以及第二電晶體120所組成之新的增強型高電子遷移率電晶體。
第一電晶體110包括第一閘極端G1、第一源極端S1以及第一汲極端D1。如第1圖所示，第一閘極端G1係耦接至第一源極端S1，使得第一電晶體110耦接為二極體形式之裝置。第二電晶體120包括第二閘極端G2、第二源極端S2以及第二汲極端D2。如第1圖所示，第二閘極端G2係耦接至第一汲極端D1。
如第1圖所示，半導體裝置100係為由第一電晶體110以及第二電晶體120所組成之新的電晶體，該新的電晶體包括閘極端G、源極端S以及汲極端D。半導體裝置100之閘極端G係由第一電晶體110第一閘極端G1以及第一源極端S1所形成，其中第一閘極端G1以及第一源極端S1係為相互耦接。半導體裝置100之源極端S係由第二電晶體120之第二源極端S2所形成。半導體裝置100之汲極端D係由第二電晶體120之第二級極端D2所形成。
第2圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖。根據本發明之一實施例，第2圖之半導體結構200係用以實現第1圖之半導體裝置100。
如第2圖所示，半導體結構200包括基板210。基板210可包括但不限於，半導體基板，如矽基板。或者，基板210可包含其他元素半導體，例如鍺（germanium），也可包含化合物半導體，例如碳化矽（silicon carbide）、砷化鎵（gallium arsenide）、磷化鎵（gallium phosphide）、磷化銦（indium phosphide）、砷化銦（indium arsenide）及/或銻化銦（indium antimonide）。基板210也可包含合金半導體，例如矽鍺（silicon germanium）、磷砷化鎵（gallium arsenic phosphide）、砷化鋁銦（Aluminum indium arsenide）、砷化鋁鎵（Aluminum gallium arsenide）、砷化鎵銦（Indium gallium arsenide）、磷化銦鎵（Indium gallium phosphide）及/或磷砷化銦鎵（indium gallium arsenide phosphide），或其組合。再者，基板210可包含磊晶層（第2圖並未顯示）。例如，基板210具有位於半導體塊材上的磊晶層。此外，基板210可包含絕緣上覆半導體（semiconductor-on-insulator, SOI）結構。例如，基板210可包含下埋氧化（buried oxide，BOX）層，其藉由例如植氧分離（separation by implanted oxide，SIMOX）或其他適合的技術，例如晶圓接合（bonding）和研磨製程來形成。
如第2圖所示，半導體結構200也包括III-V族化合物緩衝層220，其中III-V族化合物緩衝層220設置於基板210之上方，III-V族化合物緩衝層220之頂端包括第一區域200A以及第二區域200B。第一區域200A包括第一III-V族化合物層230A，其中第一III-V族化合物層230A設置於III-V族化合物緩衝層220之上方。第二區域200B包括第二III-V族化合物層230B，其中第二III-V族化合物層230B設置於III-V族化合物緩衝層220之上方。
根據本發明之一些實施例，第一III-V族化合物層230A以及III-V族化合物緩衝層220是具有不同能帶隙(band gap)的材料層，並且第二III-V族化合物層230B以及III-V族化合物緩衝層220是具有不同能帶隙(band gap)的材料層。根據本發明之一實施例，第一III-V族化合物層230A、第二III-V族化合物層230B以及III-V族化合物緩衝層220是由週期表上第III-V族的元素所形成的化合物所構成，然而，第一III-V族化合物層230A（或第二III-V族化合物層230B）以及III-V族化合物緩衝層220彼此在組成上是不同的。根據本發明之一實施例，III-V族化合物緩衝層220包含GaN層，第一III-V族化合物層230A以及第二III-V族化合物層230B包含AlxGa1-x N層，其中0＜x＜1。第一III-V族化合物層230A與III-V族化合物緩衝層220彼此直接接觸，而第二III-V族化合物層230B與III-V族化合物緩衝層220彼此亦為直接接觸。由於第一III-V族化合物層230A（或第二III-V族化合物層230B）以及III-V族化合物緩衝層220具有不同能帶隙（band gap），因此當進行偏壓時，在第一III-V族化合物層230A（或第二III-V族化合物層230B）以及III-V族化合物緩衝層220的界面形成一異質接面（heterojunction）。
如第2圖所示，第一區域200A也包括第一閘極結構240A、第一源極結構243A以及第一汲極結構244A，其中第一源極區域243A以及第一汲極區域244A係形成於第一閘極結構240A之相異兩側且位於第一III-V族化合物層230A之上方。如第2圖所示，第一閘極結構240A係與第一汲極區域244A相距第一長度L1，且第一閘極結構240A係與第一源極區域243A相距第三長度L3，其中第一長度L1係超過第三長度L3。根據本發明之一實施例，第一閘極結構240A對應至第1圖之第一閘極端G1，第一源極區域243A對應至第1圖之第一源極端S1，第一汲極區域244A對應至第1圖之第一汲極端D1。
如第2圖所示，第一閘極結構240A係形成於基板210以及第一III-V族化合物層230A之上方。第一閘極結構240A包括第一P型III-V族化合物層241A以及第一閘極電極242A。第一P型III-V族化合物層241A設置於第一III-V族化合物層230A之上方，第一閘極電極242A係設置於第一P型III-V族化合物層241A之上方。根據本發明之一實施例，第一P型III-V族化合物層241A包括P型氮化鎵層或氮化鎵鋁層及/或其他。根據本發明之一實施例，增強型高電子遷移率電晶體係形成於第一區域200A。根據本發明之一實施例，當超過臨限電壓之正電壓施加於第一閘極電極242A時，第一載子通道250A係形成於第一III-V族化合物層230A以及III-V族化合物緩衝層220之間的介面。
第一源極區域243A以及第一汲極區域244A包括金屬，其係選自於由鈦、鋁、鎳、金或其他金屬所組成的群組。第一源極區域243A以及第一汲極區域244A可藉由物理氣相沈積法(physical vapor deposition, PVD)、化學氣相沉積法(chemical vapor deposition, CVD)、原子層沉積法(atomic layer deposition, ALD)、塗佈、濺鍍或其他適合的技術形成。
如第2圖所示，第二區域200B也包括第二閘極結構240B、第二源極區域243B以及第二汲極區域244B，其中第二源極區域243B以及第二汲極區域244B係形成於第二閘極結構240B之相異兩側且位於第二III-V族化合物層230B之上方。如第2圖所示，第二閘極結構240B係與第二汲極區域244B相距第二長度L2，並且第二閘極結構240B係與第二源極區域243B相距第四長度L4，其中第二長度L2係超過第四長度L4。根據本發明之一實施例，第二閘極結構240B係對應至第二閘極端G2，第二源極區域243B係對應至第1圖之第二源極端S2，第二汲極區域244B係對應至第1圖之第二及極端D2。
如第2圖所示，第二閘極結構240B係形成於基板210之上方，且位於第二III-V族化合物層230B之上方。第二閘極結構240B包括第二P型III-V族化合物層241B以及第二閘極電極層242B。第二P型III-V族化合物層241B設置於第二III-V族化合物層230B之上方，第二閘極電極層242B係位於第二P型III-V族化合物層241B之上方。根據本發明之一實施例，第二P型III-V族化合物層241B包括P型氮化鎵層或氮化鎵鋁層及/或其他。根據本發明之一實施例，當超過臨限電壓之正電壓施加於第二閘極電極層242B時，第二載子通道250B形成於第二III-V化合物層230B以及III-V化合物緩衝層220之間的介面。
如第2圖所示，半導體結構200更包括第一絕緣層261、第二絕緣層262以及第三絕緣層263。第一區域200A係形成於第一絕緣層261以及第二絕緣層262之間，第二區域200B係形成於第二絕緣層262以及第三絕緣層263之間。根據本發明之一實施例，第一絕緣層261、第二絕緣層262以及第三絕緣層263係利用檯面蝕刻（mesa etching）或離子佈植（ion implantation）而形成。
如第2圖所示，半導體結構200更包括第一內連接層271以及第二內連接層272。第一內連接層271用以將第一源極區域243A耦接至第一閘極電極242A，第二內連層272用以將第一汲極區域244A耦接至第二閘極電極242B。參考第1、2圖，第一電晶體110係實現於第一區域200A，第二電晶體120係實現於第二區域200B。因此，第1圖之半導體裝置100係由第2圖之半導體結構200所實現。
關於臨限電壓，由第一電晶體110以及第二電晶體120所組成之半導體裝置100之臨限電壓係超過第一電晶體110或第二電晶體120之臨限電壓。由於需同時導通相互電性耦接之第一電晶體110以及第二電晶體120後才能導通半導體裝置100，因此半導體裝置100之臨限電壓勢必較第一電晶體110及/或第二電晶體120而有所提升。
關於閘極漏電電流，半導體裝置100之閘極漏電電流係低於第一電晶體110或第二電晶體120之閘級漏電流。如第2圖所示，通道電壓VC係為第一載子通道250A之電壓，且施加電壓VA係施加於第一閘極結構240A。
當第一電晶體110（對應至第一區域200A之電晶體）被導通時，施加電壓VA減通道電壓VC大於臨限電壓VTH，其係如公式1所示。此外，通道電壓VC等於第一載子通道250A之通道電阻RON乘上流經第一載子通道250A之通道電流ID，其係如公式2所示。根據本發明之一實施例，通道電組係由第一長度L1所決定。 VA – VC ＞ VTH                       (Eq. 1) VC = RONx ID                    (Eq. 2)
隨著第一電晶體110之通道電流ID增加，通道電壓VC隨之增加。當施加電壓VA以及通道電壓VC之差值不超過臨限電壓VTH時，第一電晶體110係為不導通，而第一電晶體110之通道電流ID因而被限制，其中半導體裝置100之閘極漏電電流對應至第一電晶體110之通道電流ID。換句話說，半導體裝置100之閘級漏電流可透過適當設計第一長度L1而決定。
關於導通電阻，由於半導體裝置100之汲極端D對應至第二電晶體120之第二汲極端D2且半導體裝置100之源極端S對應至第二電晶體120之第二源極端S2，因此半導體裝置100之導通電阻幾乎與第二電晶體120之導通電阻相同。
關於反向導通損耗，當閘極端至源極端之電壓（gate-to-source voltage）係為負值、汲極端至源極端之電壓（drain-to-source voltage）係為負值並且通道電流自源極端流至汲極端時，半導體裝置100之反相導通損耗係小於第二電晶體120之反相導通損耗。這代表當半導體裝置100之閘極端至源極端之電壓係為負值且通道電流自源極端流至汲極端時，半導體裝置100之源極端至汲極端之電壓（source-to-drain voltage）會小於第二電晶體120之源極端至汲極端之電壓。
關於閘極端之輸入電容值，半導體裝置100之閘極端G之輸入電容值係小於第二電晶體120之第二閘極端G2或第一電晶體110之第一閘極端G1之輸入電容值。由於半導體裝置100包括兩個相互電性耦接之電晶體，因此閘極端G之輸入電容值較低係為合理的。
關於動態導通電阻，半導體裝置100之動態導通電阻相較於第二半導體裝置120，較為改善。根據本發明之一實施例，由於第一閘極結構240A以及第一汲極區域244A之間的第一長度L1的關係，半導體裝置100之動態導通電阻有所改善。
關於崩潰電壓，半導體裝置100的崩潰電壓超過單一第一電晶體110或單一第二電晶體120之崩潰電壓。根據本發明之一實施例，半導體裝置100之崩潰電壓可根據第2圖之第一閘極結構240A以及第一汲極區域244A之間的第一長度L1以及第二閘極結構240B以及第二汲極區域244B之間的第二長度L2而決定。
關於閘極可靠度，半導體裝置100之閘極可靠度係高於單一第一電晶體110或單一第二電晶體120之閘極可靠度。根據本發明之一實施例，當第二電晶體120之第二閘極端G2被偏壓至11V時，第二電晶體120可承受N秒；當半導體裝置100之閘極端G被偏壓至11V時，半導體裝置100可承受200*N秒。這顯示半導體裝置100之閘極可靠度已被改善，並將於下文中詳細解釋說明。
根據本發明之一實施例，當半導體裝置100之閘極端G被偏壓至高電壓時，高電壓係施加至第2圖之第一閘極結構240A、第一閘極結構240A以及第一汲極區域244A之間的第一長度L1以及第二閘極結構240B，使得實際施加至第二閘極結構240B之電壓遠小於所施加之高電壓，而半導體裝置100之閘極可靠度因而被改善。
本發明在此提出了增強型高電子遷移率電晶體之半導體裝置以及半導體結構，而新提出的增強型高電子遷移率電晶體係實現於一般的高電子遷移率電晶體製程且無須增加額外的光罩。此外，新提出的增強型高電子遷移率電晶體之臨限電壓、閘極漏電電流、反相導通損耗、閘極端之輸入電容值、動態導通電阻、崩潰電壓以及閘極可靠度皆有所改善。此外，由於新提出的增強型高電子遷移率電晶體的通道與一般的高電子遷移率電晶體之通道相同，使得新提出的增強型高電子遷移率電晶體的導通電阻幾乎等同於一般的高電子遷移率電晶體之導通電阻。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100:半導體裝置 110:第一電晶體 120:第二電晶體 G1:第一閘極端 S1:第一源極端 D1:第一汲極端 G2:第二閘極端 S2:第二源極端 D2:第二汲極端 G:閘極端 S:源極端 D:汲極端 200:半導體結構 210:基板 220:III-V族化合物緩衝層 200A:第一區域 200B:第二區域 230A:第一III-V族化合物層 230B:第二III-V族化合物層 240A:第一閘極結構 243A:第一源極結構 244A:第一汲極結構 240B:第二閘極結構 243B:第二源極區域 244B:第二汲極區域 250A:第一載子通道 250B:第二載子通道 261:第一絕緣層 262:第二絕緣層 263:第三絕緣層 271:第一內連接層 272:第二內連接層 L1:第一長度 L2:第二長度 L3:第三長度 L4:第四長度 VA:施加電壓 VC:通道電壓
第1圖係顯示根據本發明之一實施例所述之半導體裝置之示意圖；以及 第2圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖。
100:半導體裝置
110:第一電晶體
120:第二電晶體
G1:第一閘極端
S1:第一源極端
D1:第一汲極端
G2:第二閘極端
S2:第二源極端
D2:第二汲極端
G:閘極端
S:源極端
D:汲極端

Claims (20)

  1. 一種半導體裝置，包括：一第一電晶體，包括一第一閘極端、一第一源極端以及一第一汲極端，其中上述第一閘極端係直接耦接至上述第一源極端；以及一第二電晶體，包括一第二閘極端、一第二源極端以及一第二汲極端，其中上述第二閘極端係耦接至第一汲極端。
  2. 如請求項1之半導體裝置，其中所述第一電晶體以及所述第二電晶體皆為一增強型高電子遷移率電晶體。
  3. 如請求項1之半導體裝置，其中所述第一電晶體以及所述第二電晶體皆為一P型氮化鎵增強型高電子遷移率電晶體。
  4. 如請求項1之半導體裝置，其中所述半導體裝置係為所述第一電晶體以及所述第二電晶體所組成之一增強型高電子遷移率電晶體。
  5. 如請求項4之半導體裝置，其中所述增強型高電子遷移率電晶體包括一閘極端、一源極端以及一汲極端，其中所述閘極端係由所述第一閘極端所形成，所述源極端係由所述第二源極端所形成，所述汲極端係由所述第二汲極端所形成。
  6. 如請求項5之半導體裝置，其中所述第一閘極端係與所述第一汲極端相距一第一長度，其中所述增強型高電子遷移率電晶體之一閘極漏電電流係根據所述第一長度而決定。
  7. 如請求項6之半導體裝置，其中所述第二閘極端係與所述第二汲極端相距一第二長度，其中所述增強型高電子遷移率電晶體的一崩潰電壓係根據所述第一長度以及所述第二長度而決定。
  8. 如請求項7之半導體裝置，其中所述第一閘極端係與所述第一源極端相距一第三長度，所述第一長度超過所述第三長度，其中所述第二閘極端係與所述第二源極端相距一第四長度，所述第二長度超過所述第四長度。
  9. 如請求項5之半導體裝置，其中所述增強型高電子遷移率電晶體之臨限電壓係超過所述第二電晶體之臨限電壓。
  10. 如請求項5之半導體裝置，其中所述增強型高電子遷移率電晶體自所述閘極端之輸入電容值係小於自所述第二閘極端之輸入電容值。
  11. 一種半導體結構，包括： 一基板； 一III-V族化合物緩衝層，設置於所述基板之上方，其中所述III-V族化合物緩衝層包括一第一區域以及一第二區域； 一第一III-V族化合物層，設置於所述第一區域中且位於所述III-V族化合物緩衝層之上方； 一第二III-V族化合物層，設置於所述第二區域中且位於所述III-V族化合物緩衝層之上方； 一第一閘極結構，設置於所述第一III-V族化合物層之上方； 一第二閘極結構，設置於所述第二III-V化合物層之上方； 一第一源極區域，耦接至所述第一閘極結構； 一第一汲極區域，耦接至所述第二閘極結構，其中所述第一源極區域以及所述第一汲極區域分別設置於所述第一閘極結構之相異二側且位於所述第一III-V族化合物層之上方； 一第二源極區域；以及 一第二汲極區域，其中所述第二源極區域以及所述第二汲極區域分別設置於所述第二閘極結構之相異兩側且位於所述第二III-V族化合物層之上方。
  12. 如請求項11之半導體結構，其中所述第一閘極結構更包括： 一第一P型III-V族化合物層，設置於所述第一III-V族化合物層之上方；以及 一第一閘極電極，設置於所述第一P型III-V族化合物層之上方。
  13. 如請求項11之半導體結構，其中所述第二閘極結構更包括： 一第二P型III-V族化合物層，設置於所述第二III-V族化合物層之上方；以及 一第二閘極電極，設置於所述第二P型III-V族化合物層之上方。
  14. 如請求項11之半導體結構，其中一第一增強型高電子遷移率電晶體以及一第二增強型高電子遷移率電晶體分別形成於所述第一區域以及所述第二區域中。
  15. 如請求項11之半導體結構，其中所述半導體結構形成一增強型高電子遷移率電晶體，其中所述增強型高電子遷移率電晶體包括一閘極端、一源極端以及一汲極端，其中所述閘極端係由所述第一閘極結構所形成，所述源極端係由所述第二源極區域所形成，所述汲極端係由所述第二汲極區域所形成。
  16. 如請求項15之半導體結構，其中所述第一閘極結構係與所述第一汲極區域相距一第一長度，其中所述增強型高電子遷移率電晶體之閘極漏電流係根據所述第一長度而決定。
  17. 如請求項16之半導體結構，其中所述第二閘極結構係與所述第二汲極區域相距一第二長度，其中所述增強型高電子遷移率電晶體的崩潰電壓係根據所述第一長度以及所述第二長度而決定。
  18. 如請求項17之半導體結構，其中所述第一閘極結構係與所述第一源極區域相距一第三長度，所述第一長度係超過所述第三長度，其中所述第二閘極結構係與所述第二源極區域相距一第四長度，所述第二長度係超過所述第四長度。
  19. 如請求項15之半導體結構，其中所述增強型高電子遷移率電晶體之臨限電壓係超過形成於所述第二區域之電晶體之臨限電壓。
  20. 如請求項15之半導體結構，其中自所述閘極端之輸入電容值係小於自所述第二閘極結構之輸入電容值。
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